JPS6187360A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS6187360A JPS6187360A JP60158202A JP15820285A JPS6187360A JP S6187360 A JPS6187360 A JP S6187360A JP 60158202 A JP60158202 A JP 60158202A JP 15820285 A JP15820285 A JP 15820285A JP S6187360 A JPS6187360 A JP S6187360A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- transfer
- section
- polycrystalline silicon
- oxide films
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高集積化が容易で、素子特性のバラツキが小
さく、シかもその構造が簡単な半導体メモリの製造方法
に関するものである。
さく、シかもその構造が簡単な半導体メモリの製造方法
に関するものである。
従来半導体メモリのユニット・セルの一方向のピッチは
、主にワード線゛ピッチによって規制を受け、ワード線
部材の加工性がそのピッチを決めてきたと言える。その
ために半導体メモリの集積度は一つにワード線部材の加
工性によって限界を受けてきた。
、主にワード線゛ピッチによって規制を受け、ワード線
部材の加工性がそのピッチを決めてきたと言える。その
ために半導体メモリの集積度は一つにワード線部材の加
工性によって限界を受けてきた。
このような問題を解決する為に、ワード線を２層に設け
た例がアイ・ビー・エム・テクニカル・ディスクロージ
ャー・プルティン１５巻４号１９７２、９ （Ｉ ＢＭ
、 Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｃＢｕｌ
ｌｅｔｉｎ ｖｏｌ、１５ 、 Ｎｎ４ ５ｅｐｔｅ＋
ｎｂｅｒ １９７２）第１１６３頁乃至第１１６４頁及
び、第１２２７頁乃至第１２２８頁に記載されている。
た例がアイ・ビー・エム・テクニカル・ディスクロージ
ャー・プルティン１５巻４号１９７２、９ （Ｉ ＢＭ
、 Ｔｅｃｈｎｉｃａｌ ＤｉｓｃｌｏｓｕｒｃＢｕｌ
ｌｅｔｉｎ ｖｏｌ、１５ 、 Ｎｎ４ ５ｅｐｔｅ＋
ｎｂｅｒ １９７２）第１１６３頁乃至第１１６４頁及
び、第１２２７頁乃至第１２２８頁に記載されている。
しかしこれらの技術は、半導体メモリの高集積化を全体
として把えておらす、ワード線を２層にした以上の効果
は有していない。
として把えておらす、ワード線を２層にした以上の効果
は有していない。
本発明は、前記の欠点を除去するためになされたもので
、ワード線を少なくとも２層以上で形成し、ワード線ピ
ンチの縮小化を余り、半導体メモリの高集積化を実現す
ることを目的とする。更に本発明では、メモリセルをた
がい違いに配置することによりより高集積化を図ること
を目的とする。
、ワード線を少なくとも２層以上で形成し、ワード線ピ
ンチの縮小化を余り、半導体メモリの高集積化を実現す
ることを目的とする。更に本発明では、メモリセルをた
がい違いに配置することによりより高集積化を図ること
を目的とする。
ワード線ピッチの縮小化を余るため、互いに隣り合うワ
ード線を別々に形成する方法をとる。この方法によれば
、ワード線配線は多層構造を取ることが可能で、仮にワ
ード線を２層で形成する場合には原理的に、１層ワード
線ピッチの２分の１のピッチにすることが可能である。
ード線を別々に形成する方法をとる。この方法によれば
、ワード線配線は多層構造を取ることが可能で、仮にワ
ード線を２層で形成する場合には原理的に、１層ワード
線ピッチの２分の１のピッチにすることが可能である。
しかしながらこのワード線が転送領域上の転送電極を兼
ねる場合には、加工上このピッチは必ずしも２分の１に
達し得ないが、ピッチは３分の２、あるいは４分の３程
度まで縮小することは可能である。この配線ピッチの縮
小は、半導体メモリの面積を決める記憶容量／データ線
容量比奪一定に保持したまま、メモリ・セル面積の縮小
を実現することになる。
ねる場合には、加工上このピッチは必ずしも２分の１に
達し得ないが、ピッチは３分の２、あるいは４分の３程
度まで縮小することは可能である。この配線ピッチの縮
小は、半導体メモリの面積を決める記憶容量／データ線
容量比奪一定に保持したまま、メモリ・セル面積の縮小
を実現することになる。
更に本発明では、隣り合うメモリセルを逆方向に配置す
ることによりより高集積に配置することができるもので
ある。これは一般にメモリセルには、横幅の必要な部分
と、必要でない部分が存在し、横幅の必要な部分を同方
向に並べるよりも、横幅の必要でない部分と合わせて、
言葉を替えれば、交互にメモリセルの方向を変えて、配
置すれば少ない面積ですむことを利用している。
ることによりより高集積に配置することができるもので
ある。これは一般にメモリセルには、横幅の必要な部分
と、必要でない部分が存在し、横幅の必要な部分を同方
向に並べるよりも、横幅の必要でない部分と合わせて、
言葉を替えれば、交互にメモリセルの方向を変えて、配
置すれば少ない面積ですむことを利用している。
以下、本発明を実施例を参照して詳細に説明する。なお
以下の説明ではｐ型半導体ウェハについて説明するが、
ｎ型半導体ウェハでもよいことは言うまでもない。また
本発明の精神を逸脱することなく種々の変形が有り得る
ことも注意されねばならない。
以下の説明ではｐ型半導体ウェハについて説明するが、
ｎ型半導体ウェハでもよいことは言うまでもない。また
本発明の精神を逸脱することなく種々の変形が有り得る
ことも注意されねばならない。
第１図は、本発明によって形成した半導体メモリを示す
平面図である。１は記憶領域２はデータ線領域、３は記
憶領域上を覆う電極、４は転送領域部に相当する部分、
５は１層目のワード線および６は２層目のワード線を示
す。
平面図である。１は記憶領域２はデータ線領域、３は記
憶領域上を覆う電極、４は転送領域部に相当する部分、
５は１層目のワード線および６は２層目のワード線を示
す。
第２図は、第１図におけるＡＡ’ 部の断面を示す。ま
た第３図は、第１図におけるＢＢ’部の断面を示す。７
はＰ型（１００）面で１０Ω・ｃｍの半導体ウェハ、８
−１乃至８−４はそれぞれアイソレーション用で、記載
領域およびデータ線領域を形成する厚さ］μｃｍのフィ
ールド酸化膜、９は記憶領域の厚さ５０ｎｍの酸化膜、
１０は記憶領域を覆う厚さ３５０ｎｍの不純物リンが高
濃度にドープされた多結晶シリコン、」−８−１乃至１
８−４は深さ０．４μｍのデータ線領域で不純物ヒ素が
高、農度にドープされている。１４は転送領域で情報電
荷の出し入れがおこなわれるチャネル部、１５および１
７はワード線を示し、それぞれ多結晶シリコンおよびＡ
Ｑ材料からなる。また１１゜１２および１３−乃至１３
−４は、それぞれチャネル部１４、記憶領域上の多結晶
シリコン９およびデータ線上８−１乃至１８−４との間
の層間酸化膜を示す。
た第３図は、第１図におけるＢＢ’部の断面を示す。７
はＰ型（１００）面で１０Ω・ｃｍの半導体ウェハ、８
−１乃至８−４はそれぞれアイソレーション用で、記載
領域およびデータ線領域を形成する厚さ］μｃｍのフィ
ールド酸化膜、９は記憶領域の厚さ５０ｎｍの酸化膜、
１０は記憶領域を覆う厚さ３５０ｎｍの不純物リンが高
濃度にドープされた多結晶シリコン、」−８−１乃至１
８−４は深さ０．４μｍのデータ線領域で不純物ヒ素が
高、農度にドープされている。１４は転送領域で情報電
荷の出し入れがおこなわれるチャネル部、１５および１
７はワード線を示し、それぞれ多結晶シリコンおよびＡ
Ｑ材料からなる。また１１゜１２および１３−乃至１３
−４は、それぞれチャネル部１４、記憶領域上の多結晶
シリコン９およびデータ線上８−１乃至１８−４との間
の層間酸化膜を示す。
また第４図、第５図、第６図および第７図は、そ九ぞれ
第１図におけるＣＣ’ 、ＤＤ’ 、ＥＥ’およびＦＦ
’部の断面を示す。８−５乃至８−９は隣りの記憶領域
との間を分離するフィールド酸化膜、および８−１０乃
至８−１４は記憶領域とデータ線領域との間を分離する
フィールド酸化１ｉ臭を示す。第４図は記憶領域上でワ
ード線１５゜１７が形成される様子を示し、第５図は転
送電極が１層目のワード線１５によって形成され、第６
図は転送電極が２層目のワード線１７によって形成され
ている様子を示す。また第７図はデータ線領域上をワー
ド線が横断しているときの配線の断面を示している。
第１図におけるＣＣ’ 、ＤＤ’ 、ＥＥ’およびＦＦ
’部の断面を示す。８−５乃至８−９は隣りの記憶領域
との間を分離するフィールド酸化膜、および８−１０乃
至８−１４は記憶領域とデータ線領域との間を分離する
フィールド酸化１ｉ臭を示す。第４図は記憶領域上でワ
ード線１５゜１７が形成される様子を示し、第５図は転
送電極が１層目のワード線１５によって形成され、第６
図は転送電極が２層目のワード線１７によって形成され
ている様子を示す。また第７図はデータ線領域上をワー
ド線が横断しているときの配線の断面を示している。
第８図（ａ）乃至（ｇ）および第９図（ｈ）乃至（ｎ）
は、それぞれ第１図のＡＡ’部とＢＢ’部との断面につ
いて製造工程を説明した図である。以下、本発明が提供
する半導体メモリの製造方法について第８図と第９図と
を用いて述へる。
は、それぞれ第１図のＡＡ’部とＢＢ’部との断面につ
いて製造工程を説明した図である。以下、本発明が提供
する半導体メモリの製造方法について第８図と第９図と
を用いて述へる。
（ａ）および（ｈ）は、半導体ウェハ７上に選択酸化法
によって、１０００℃−６時間の湿式熱酸化でフィール
ド酸化膜８−１乃至８−４を形成した後、１０００℃−
５５分の乾式熱酸化によって酸化膜９を形成したところ
までを示す。
によって、１０００℃−６時間の湿式熱酸化でフィール
ド酸化膜８−１乃至８−４を形成した後、１０００℃−
５５分の乾式熱酸化によって酸化膜９を形成したところ
までを示す。
（ｂ）および（ｉ）は、つづいて全面に、多結晶シリコ
ン１０を厚さ０．４２μｍだけＣＶＤ法によって形成し
た後、ｐｏｃ＋２３雰囲気中で、１０００°Ｃ３０分間
、高濃度に不純物リンを多結晶シリコン１０中にトープ
した後、７５０℃−６０分間の湿式熱酸化で厚さ１１０
０ｎの多結晶シリコン熱酸化膜１９を形成した後、厚さ
２００ｎｍのシリコン窒化膜２０をＣＶＤ法によって形
成した後、従来の写真蝕刻技術によってシリコン窒化膜
２０．酸化膜１９および多結晶シリコン１０を加工し、
この加工後のシリコン窒化膜２０とフィールド酸化膜８
−１乃至８−４をマスクにして、ワード線領域１８−１
乃至１８−４を、イオン打ち込み法によって形成したと
ころまでを示す。イオン打ち込みは、ヒ素を１５０ｋｅ
Ｖの打ち込みエネルギでｌＸｌ０”ｃｍ”−２だけドー
プした。
ン１０を厚さ０．４２μｍだけＣＶＤ法によって形成し
た後、ｐｏｃ＋２３雰囲気中で、１０００°Ｃ３０分間
、高濃度に不純物リンを多結晶シリコン１０中にトープ
した後、７５０℃−６０分間の湿式熱酸化で厚さ１１０
０ｎの多結晶シリコン熱酸化膜１９を形成した後、厚さ
２００ｎｍのシリコン窒化膜２０をＣＶＤ法によって形
成した後、従来の写真蝕刻技術によってシリコン窒化膜
２０．酸化膜１９および多結晶シリコン１０を加工し、
この加工後のシリコン窒化膜２０とフィールド酸化膜８
−１乃至８−４をマスクにして、ワード線領域１８−１
乃至１８−４を、イオン打ち込み法によって形成したと
ころまでを示す。イオン打ち込みは、ヒ素を１５０ｋｅ
Ｖの打ち込みエネルギでｌＸｌ０”ｃｍ”−２だけドー
プした。
（ｃ）および（ｊ）は、つづいてホトレジスト膜２１−
１乃至２１−４を塗布し、サイド・エツチング部を開口
した後、プラズマ・エツチング法によって、多結晶シリ
コン１０を転送領域部１４上から除去したところまでを
示す。
１乃至２１−４を塗布し、サイド・エツチング部を開口
した後、プラズマ・エツチング法によって、多結晶シリ
コン１０を転送領域部１４上から除去したところまでを
示す。
（ｄ）および（ｋ）は、つづいてホトレジスト膜２１−
１乃至２１−４、シリコン窒化膜２０、酸化膜１９、お
よび転送領域１４とデータ線領域１８−１乃至１８−４
上の酸化膜９を除去したところまでを示す。
１乃至２１−４、シリコン窒化膜２０、酸化膜１９、お
よび転送領域１４とデータ線領域１８−１乃至１８−４
上の酸化膜９を除去したところまでを示す。
（ｅ）および（Ｑ）は、つづいて７５０℃の湿：閏雰囲
気中で６時間熱酸化をおこない、転送領域１４上に厚さ
５０ｎｍの酸化膜１１、多結晶シリコン１０の周辺に厚
さ３６０ｎｍの酸化膜１２、およびデータ線領域１８−
１及至１８−４上にそれぞれ厚さ２４０ｎｍの酸化膜１
３−１乃至１３−４を形成した後、第１図に示したワー
ド線５を形成するために、多結晶シリコン１５を厚さ０
．４μｍだけＣＶＤ法によって形成した後、ｐＯＣＱ：
ｒ雰囲気中で１０００℃−３０分間、高濃度に不純物リ
ンを多結晶シリコン１５中にドープした後、ホ１へレジ
スト工程を経て１層目のワード線５を形成したところま
でを示す。したがって第１図のＡＡ’部の断面に相当す
る（ｅ′）では１層目のワード線は形成されていない。
気中で６時間熱酸化をおこない、転送領域１４上に厚さ
５０ｎｍの酸化膜１１、多結晶シリコン１０の周辺に厚
さ３６０ｎｍの酸化膜１２、およびデータ線領域１８−
１及至１８−４上にそれぞれ厚さ２４０ｎｍの酸化膜１
３−１乃至１３−４を形成した後、第１図に示したワー
ド線５を形成するために、多結晶シリコン１５を厚さ０
．４μｍだけＣＶＤ法によって形成した後、ｐＯＣＱ：
ｒ雰囲気中で１０００℃−３０分間、高濃度に不純物リ
ンを多結晶シリコン１５中にドープした後、ホ１へレジ
スト工程を経て１層目のワード線５を形成したところま
でを示す。したがって第１図のＡＡ’部の断面に相当す
る（ｅ′）では１層目のワード線は形成されていない。
（ｆ）および（ｍ）では、ＢＢ’部に該当する転送領域
上の酸化膜１１を除去したところを示す。
上の酸化膜１１を除去したところを示す。
（ｇ）および（ｎ）は、つづいて７５０℃の湿潤雰囲気
中で６時間熱酸化をおこない、（ｎ）の転送領域１４上
に厚さ５０ｎｍの酸化膜１１を設け、第１図に示したワ
ード線６を形成するために、ＡＱ蒸着法とホトレジスト
技術によって、２層目のワード線１７を形成したところ
までを示す。
中で６時間熱酸化をおこない、（ｎ）の転送領域１４上
に厚さ５０ｎｍの酸化膜１１を設け、第１図に示したワ
ード線６を形成するために、ＡＱ蒸着法とホトレジスト
技術によって、２層目のワード線１７を形成したところ
までを示す。
（ｎ）において、ワード線１７の形成には、不純物を多
量番ニドープした多結晶シリコンを用いることも可能で
ある。
量番ニドープした多結晶シリコンを用いることも可能で
ある。
第１０図に、７５０℃の湿潤酸化雰囲気中での酸化膜厚
と酸化時間との関係を示した。第１０図中の（Ｇ）は半
導体ウェハ、（Ｈ）は半導体ウェハ表面にヒ素がｌＸｌ
０１Ｆ′ａｍ−２だけ注入されているときの表面、およ
び（Ｉ）は高濃度に不純物リンがドープされているとき
の多結晶シリコン、のそれぞれが酸化されたときの酸化
膜厚と酸化時間の関係を示す。
と酸化時間との関係を示した。第１０図中の（Ｇ）は半
導体ウェハ、（Ｈ）は半導体ウェハ表面にヒ素がｌＸｌ
０１Ｆ′ａｍ−２だけ注入されているときの表面、およ
び（Ｉ）は高濃度に不純物リンがドープされているとき
の多結晶シリコン、のそれぞれが酸化されたときの酸化
膜厚と酸化時間の関係を示す。
なお、転送領域上の多結晶シリコン１０を除去する方法
として、サイド・エツチング部のみを開口したホトレジ
ストを塗布して、通常の多結晶シリコンのエツチングを
用いることもできる。その際、サイト・エツチング工程
に必要としたシリコン窒化膜２０は必要とせず、工程は
前略化されるが、転送領域を決めるチャネル長は、マス
ク合わせ余裕分だけバラツクことになり、チャネル長は
一意的に決まらなくなる点が不利である。
として、サイド・エツチング部のみを開口したホトレジ
ストを塗布して、通常の多結晶シリコンのエツチングを
用いることもできる。その際、サイト・エツチング工程
に必要としたシリコン窒化膜２０は必要とせず、工程は
前略化されるが、転送領域を決めるチャネル長は、マス
ク合わせ余裕分だけバラツクことになり、チャネル長は
一意的に決まらなくなる点が不利である。
以−１−説明したごとく本発明によれば、（ｉ）半導体
メモリのワード線ピッチは、ワード５線の多Ｊ・ｊ配線
を取ることにより縮小化され、２層ワード線の場合、従
来のレイアウト・ルールをそのまま踏ルしたときに４分
の３の高集積化が実現し、 （ｉｉ）ワード線部材をそのまま転送電極に使うことか
ら、メモリセル内にコンタクト・ホールを設ける必要が
なくなり、歩留りが著しく向上する。
メモリのワード線ピッチは、ワード５線の多Ｊ・ｊ配線
を取ることにより縮小化され、２層ワード線の場合、従
来のレイアウト・ルールをそのまま踏ルしたときに４分
の３の高集積化が実現し、 （ｉｉ）ワード線部材をそのまま転送電極に使うことか
ら、メモリセル内にコンタクト・ホールを設ける必要が
なくなり、歩留りが著しく向上する。
第１図は、本発明の製造方法にしたがって作製したとき
の半導体メモリの平面図、第２図乃至第７図は半導体メ
モリの断面図、第８図および第９図は、本発明の半導体
メモリの製造方法を示すための断ｌｆ１図、お上び第１
０図は７５０″Ｃの湿式熱酸化時の酸化膜厚と酸化時間
の関係を示す図。 符号の説明 １・・・記憶領域、２・データ線領域、３・・電極、４
・転送部分、５・・第１層のワード線、６・・・第２層
目のワード線。 ・′−） 代 理 人 弁 理 士 小 川 勝 男
１＼、− ず Ｉ ＦＭ ＲＥ Ｃ９ ノ２ ｕ ５Ｅ Ａ−ＩＢ 第 ｆ 釘 筈 Δ ガ Ｚ”ｒｒＭ 苫 ｄ に 第９ ｚ （Ｉリ （ｎ）第 １０百
の半導体メモリの平面図、第２図乃至第７図は半導体メ
モリの断面図、第８図および第９図は、本発明の半導体
メモリの製造方法を示すための断ｌｆ１図、お上び第１
０図は７５０″Ｃの湿式熱酸化時の酸化膜厚と酸化時間
の関係を示す図。 符号の説明 １・・・記憶領域、２・データ線領域、３・・電極、４
・転送部分、５・・第１層のワード線、６・・・第２層
目のワード線。 ・′−） 代 理 人 弁 理 士 小 川 勝 男
１＼、− ず Ｉ ＦＭ ＲＥ Ｃ９ ノ２ ｕ ５Ｅ Ａ−ＩＢ 第 ｆ 釘 筈 Δ ガ Ｚ”ｒｒＭ 苫 ｄ に 第９ ｚ （Ｉリ （ｎ）第 １０百
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられた複数のメモリセルからの
情報を伝達する為の複数のデータ線と、該データ線に直
交するようにして設けられた複数のワード線と、上記デ
ータ線と上記ワード線の交点に設けられた情報蓄積部と
、該情報蓄積部から上記データ線へと情報を転送する転
送部と、該転送部に設けられた転送電極と、上記情報蓄
積部に設けられた蓄積電極と、上記データ線の少なくと
も一部を構成する上記半導体基板中に設けられた不純物
領域とを有する半導体メモリにおいて、上記ワード線と
上記転送電極は一体として設けられており、かつ、 上記情報蓄積部と転送部からなる上記メモリセルが、相
隣接するメモリセルと逆方向に配置されてなることを特
徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158202A JPS6187360A (ja) | 1985-07-19 | 1985-07-19 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158202A JPS6187360A (ja) | 1985-07-19 | 1985-07-19 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52106608A Division JPS6053471B2 (ja) | 1977-09-07 | 1977-09-07 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187360A true JPS6187360A (ja) | 1986-05-02 |
Family
ID=15666507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158202A Pending JPS6187360A (ja) | 1985-07-19 | 1985-07-19 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330471A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | 半導体メモリ素子およびその製造方法 |
| CN111081306A (zh) * | 2019-12-18 | 2020-04-28 | 山东华芯半导体有限公司 | 一种划分NANDFlash Wordline分组的方法 |
-
1985
- 1985-07-19 JP JP60158202A patent/JPS6187360A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330471A (ja) * | 1989-06-28 | 1991-02-08 | Nec Corp | 半導体メモリ素子およびその製造方法 |
| CN111081306A (zh) * | 2019-12-18 | 2020-04-28 | 山东华芯半导体有限公司 | 一种划分NANDFlash Wordline分组的方法 |
| CN111081306B (zh) * | 2019-12-18 | 2023-03-31 | 山东华芯半导体有限公司 | 一种划分NANDFlash Wordline分组的方法 |
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