JPS6187360A - 半導体メモリ - Google Patents

半導体メモリ

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Publication number
JPS6187360A
JPS6187360A JP60158202A JP15820285A JPS6187360A JP S6187360 A JPS6187360 A JP S6187360A JP 60158202 A JP60158202 A JP 60158202A JP 15820285 A JP15820285 A JP 15820285A JP S6187360 A JPS6187360 A JP S6187360A
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JP
Japan
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word line
transfer
section
polycrystalline silicon
oxide films
Prior art date
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Pending
Application number
JP60158202A
Other languages
English (en)
Inventor
Yoshiaki Kamigaki
良昭 神垣
Kiyoo Ito
清男 伊藤
Yoshifumi Kawamoto
川本 佳史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
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Publication of JPS6187360A publication Critical patent/JPS6187360A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高集積化が容易で、素子特性のバラツキが小
さく、シかもその構造が簡単な半導体メモリの製造方法
に関するものである。
〔発明の背景〕
従来半導体メモリのユニット・セルの一方向のピッチは
、主にワード線゛ピッチによって規制を受け、ワード線
部材の加工性がそのピッチを決めてきたと言える。その
ために半導体メモリの集積度は一つにワード線部材の加
工性によって限界を受けてきた。
このような問題を解決する為に、ワード線を2層に設け
た例がアイ・ビー・エム・テクニカル・ディスクロージ
ャー・プルティン15巻4号1972、9 (I BM
、 Technical DisclosurcBul
letin vol、15 、 Nn4 5epte+
nber 1972)第1163頁乃至第1164頁及
び、第1227頁乃至第1228頁に記載されている。
しかしこれらの技術は、半導体メモリの高集積化を全体
として把えておらす、ワード線を2層にした以上の効果
は有していない。
〔発明の目的〕
本発明は、前記の欠点を除去するためになされたもので
、ワード線を少なくとも2層以上で形成し、ワード線ピ
ンチの縮小化を余り、半導体メモリの高集積化を実現す
ることを目的とする。更に本発明では、メモリセルをた
がい違いに配置することによりより高集積化を図ること
を目的とする。
〔発明の概要〕
ワード線ピッチの縮小化を余るため、互いに隣り合うワ
ード線を別々に形成する方法をとる。この方法によれば
、ワード線配線は多層構造を取ることが可能で、仮にワ
ード線を2層で形成する場合には原理的に、1層ワード
線ピッチの2分の1のピッチにすることが可能である。
しかしながらこのワード線が転送領域上の転送電極を兼
ねる場合には、加工上このピッチは必ずしも2分の1に
達し得ないが、ピッチは3分の2、あるいは4分の3程
度まで縮小することは可能である。この配線ピッチの縮
小は、半導体メモリの面積を決める記憶容量/データ線
容量比奪一定に保持したまま、メモリ・セル面積の縮小
を実現することになる。
更に本発明では、隣り合うメモリセルを逆方向に配置す
ることによりより高集積に配置することができるもので
ある。これは一般にメモリセルには、横幅の必要な部分
と、必要でない部分が存在し、横幅の必要な部分を同方
向に並べるよりも、横幅の必要でない部分と合わせて、
言葉を替えれば、交互にメモリセルの方向を変えて、配
置すれば少ない面積ですむことを利用している。
〔発明の実施例〕
以下、本発明を実施例を参照して詳細に説明する。なお
以下の説明ではp型半導体ウェハについて説明するが、
n型半導体ウェハでもよいことは言うまでもない。また
本発明の精神を逸脱することなく種々の変形が有り得る
ことも注意されねばならない。
第1図は、本発明によって形成した半導体メモリを示す
平面図である。1は記憶領域2はデータ線領域、3は記
憶領域上を覆う電極、4は転送領域部に相当する部分、
5は1層目のワード線および6は2層目のワード線を示
す。
第2図は、第1図におけるAA’ 部の断面を示す。ま
た第3図は、第1図におけるBB’部の断面を示す。7
はP型(100)面で10Ω・cmの半導体ウェハ、8
−1乃至8−4はそれぞれアイソレーション用で、記載
領域およびデータ線領域を形成する厚さ]μcmのフィ
ールド酸化膜、9は記憶領域の厚さ50nmの酸化膜、
10は記憶領域を覆う厚さ350nmの不純物リンが高
濃度にドープされた多結晶シリコン、」−8−1乃至1
8−4は深さ0.4μmのデータ線領域で不純物ヒ素が
高、農度にドープされている。14は転送領域で情報電
荷の出し入れがおこなわれるチャネル部、15および1
7はワード線を示し、それぞれ多結晶シリコンおよびA
Q材料からなる。また11゜12および13−乃至13
−4は、それぞれチャネル部14、記憶領域上の多結晶
シリコン9およびデータ線上8−1乃至18−4との間
の層間酸化膜を示す。
また第4図、第5図、第6図および第7図は、そ九ぞれ
第1図におけるCC’ 、DD’ 、EE’およびFF
’部の断面を示す。8−5乃至8−9は隣りの記憶領域
との間を分離するフィールド酸化膜、および8−10乃
至8−14は記憶領域とデータ線領域との間を分離する
フィールド酸化1i臭を示す。第4図は記憶領域上でワ
ード線15゜17が形成される様子を示し、第5図は転
送電極が1層目のワード線15によって形成され、第6
図は転送電極が2層目のワード線17によって形成され
ている様子を示す。また第7図はデータ線領域上をワー
ド線が横断しているときの配線の断面を示している。
第8図(a)乃至(g)および第9図(h)乃至(n)
は、それぞれ第1図のAA’部とBB’部との断面につ
いて製造工程を説明した図である。以下、本発明が提供
する半導体メモリの製造方法について第8図と第9図と
を用いて述へる。
(a)および(h)は、半導体ウェハ7上に選択酸化法
によって、1000℃−6時間の湿式熱酸化でフィール
ド酸化膜8−1乃至8−4を形成した後、1000℃−
55分の乾式熱酸化によって酸化膜9を形成したところ
までを示す。
(b)および(i)は、つづいて全面に、多結晶シリコ
ン10を厚さ0.42μmだけCVD法によって形成し
た後、poc+23雰囲気中で、1000°C30分間
、高濃度に不純物リンを多結晶シリコン10中にトープ
した後、750℃−60分間の湿式熱酸化で厚さ110
0nの多結晶シリコン熱酸化膜19を形成した後、厚さ
200nmのシリコン窒化膜20をCVD法によって形
成した後、従来の写真蝕刻技術によってシリコン窒化膜
20.酸化膜19および多結晶シリコン10を加工し、
この加工後のシリコン窒化膜20とフィールド酸化膜8
−1乃至8−4をマスクにして、ワード線領域18−1
乃至18−4を、イオン打ち込み法によって形成したと
ころまでを示す。イオン打ち込みは、ヒ素を150ke
Vの打ち込みエネルギでlXl0”cm”−2だけドー
プした。
(c)および(j)は、つづいてホトレジスト膜21−
1乃至21−4を塗布し、サイド・エツチング部を開口
した後、プラズマ・エツチング法によって、多結晶シリ
コン10を転送領域部14上から除去したところまでを
示す。
(d)および(k)は、つづいてホトレジスト膜21−
1乃至21−4、シリコン窒化膜20、酸化膜19、お
よび転送領域14とデータ線領域18−1乃至18−4
上の酸化膜9を除去したところまでを示す。
(e)および(Q)は、つづいて750℃の湿:閏雰囲
気中で6時間熱酸化をおこない、転送領域14上に厚さ
50nmの酸化膜11、多結晶シリコン10の周辺に厚
さ360nmの酸化膜12、およびデータ線領域18−
1及至18−4上にそれぞれ厚さ240nmの酸化膜1
3−1乃至13−4を形成した後、第1図に示したワー
ド線5を形成するために、多結晶シリコン15を厚さ0
.4μmだけCVD法によって形成した後、pOCQ:
r雰囲気中で1000℃−30分間、高濃度に不純物リ
ンを多結晶シリコン15中にドープした後、ホ1へレジ
スト工程を経て1層目のワード線5を形成したところま
でを示す。したがって第1図のAA’部の断面に相当す
る(e′)では1層目のワード線は形成されていない。
(f)および(m)では、BB’部に該当する転送領域
上の酸化膜11を除去したところを示す。
(g)および(n)は、つづいて750℃の湿潤雰囲気
中で6時間熱酸化をおこない、(n)の転送領域14上
に厚さ50nmの酸化膜11を設け、第1図に示したワ
ード線6を形成するために、AQ蒸着法とホトレジスト
技術によって、2層目のワード線17を形成したところ
までを示す。
(n)において、ワード線17の形成には、不純物を多
量番ニドープした多結晶シリコンを用いることも可能で
ある。
第10図に、750℃の湿潤酸化雰囲気中での酸化膜厚
と酸化時間との関係を示した。第10図中の(G)は半
導体ウェハ、(H)は半導体ウェハ表面にヒ素がlXl
01F′am−2だけ注入されているときの表面、およ
び(I)は高濃度に不純物リンがドープされているとき
の多結晶シリコン、のそれぞれが酸化されたときの酸化
膜厚と酸化時間の関係を示す。
なお、転送領域上の多結晶シリコン10を除去する方法
として、サイド・エツチング部のみを開口したホトレジ
ストを塗布して、通常の多結晶シリコンのエツチングを
用いることもできる。その際、サイト・エツチング工程
に必要としたシリコン窒化膜20は必要とせず、工程は
前略化されるが、転送領域を決めるチャネル長は、マス
ク合わせ余裕分だけバラツクことになり、チャネル長は
一意的に決まらなくなる点が不利である。
〔発明の効果〕
以−1−説明したごとく本発明によれば、(i)半導体
メモリのワード線ピッチは、ワード5線の多J・j配線
を取ることにより縮小化され、2層ワード線の場合、従
来のレイアウト・ルールをそのまま踏ルしたときに4分
の3の高集積化が実現し、 (ii)ワード線部材をそのまま転送電極に使うことか
ら、メモリセル内にコンタクト・ホールを設ける必要が
なくなり、歩留りが著しく向上する。
【図面の簡単な説明】
第1図は、本発明の製造方法にしたがって作製したとき
の半導体メモリの平面図、第2図乃至第7図は半導体メ
モリの断面図、第8図および第9図は、本発明の半導体
メモリの製造方法を示すための断lf1図、お上び第1
0図は750″Cの湿式熱酸化時の酸化膜厚と酸化時間
の関係を示す図。 符号の説明 1・・・記憶領域、2・データ線領域、3・・電極、4
・転送部分、5・・第1層のワード線、6・・・第2層
目のワード線。 ・′−) 代 理 人   弁 理 士  小  川  勝  男
1\、− ず I FM RE C9 ノ2 u 5E A−IB 第 f 釘 筈 Δ ガ Z”rrM 苫 d に 第9 z (Iリ             (n)第 10百

Claims (1)

  1. 【特許請求の範囲】 1、半導体基板上に設けられた複数のメモリセルからの
    情報を伝達する為の複数のデータ線と、該データ線に直
    交するようにして設けられた複数のワード線と、上記デ
    ータ線と上記ワード線の交点に設けられた情報蓄積部と
    、該情報蓄積部から上記データ線へと情報を転送する転
    送部と、該転送部に設けられた転送電極と、上記情報蓄
    積部に設けられた蓄積電極と、上記データ線の少なくと
    も一部を構成する上記半導体基板中に設けられた不純物
    領域とを有する半導体メモリにおいて、上記ワード線と
    上記転送電極は一体として設けられており、かつ、 上記情報蓄積部と転送部からなる上記メモリセルが、相
    隣接するメモリセルと逆方向に配置されてなることを特
    徴とする半導体メモリ。
JP60158202A 1985-07-19 1985-07-19 半導体メモリ Pending JPS6187360A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0330471A (ja) * 1989-06-28 1991-02-08 Nec Corp 半導体メモリ素子およびその製造方法
CN111081306A (zh) * 2019-12-18 2020-04-28 山东华芯半导体有限公司 一种划分NANDFlash Wordline分组的方法

Cited By (3)

* Cited by examiner, † Cited by third party
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