JPH0372673A - 半導体メモリセルおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリセルおよびその製造方法に関し、
特に１トランジスタおよびスタックド型の１容量からな
るＤＲＡＭの半導体メモリセルおよびその製造方法に関
する。

〔従来の技術〕

１９７０年、容量に電荷を貯蔵する方式の３トランジス
タメモリセル（以下、３Ｔセルと呼ぶ）を用いたＩＫビ
ットＤＲＡＭが開発された。このときから大容量、低価
格の半導体メモリとしてのＤＲＡＭの歴史が始まる。従
来、半導体メモリには、フリップフロップ型のＳＲＡＭ
が使われていた。ＳＲＡＭのメモリセルは、例えばＭＯ
８ＦＥＴ″ｉ１″構成された場合、６トランジスタのみ
、あるいは４トランジスタ並びに２抵抗を必要とする。

これに比べるとＤＲＡＭの３Ｔセルはトランジスタが３
個と構成要素が少ないため、小面積で大容量の半導体メ
モリに適したものであった。４にビットメモリでは、３
Ｔセルに代わって、１つのトランジスタと■つの容量と
で構成されるｌトランジスタメモリセル（以下、ＩＴセ
ルと呼ぶ）が使われるようになった。その後、回路設計
、デバイス設計、微細加工、製造プロセスなどの技術の
進歩により、ＤＲＡＭは１Ｔセルを用いて約３年で４倍
の大容量化がなされてきた。

１９７４年に提案せれたスケーリング則により、技術の
進歩は加速された。

１９７８年、α粒子が半導体内に入射した場合に生じる
誤動作であるソフトエラーが発見され、ＩＴセルの設計
方法に変更が生じた。それまで、微細加工技術の進歩や
センスアンプの回路設計技術の発達により、１Ｔセルを
構成する容量（以下、セル容量と呼ぶ）は安定な読み出
し動作を保証できる値まで減らすことが出来ると考えら
れていた。しかし、ソフトエラー耐性を保証するために
は、セル容量をそれほど減らすことが出来ないことが解
った。すなわち、セル容量には従来からあった安定読み
出しを保証するための必要最小値に加えて、ソフトエラ
ー耐性のための必要最小値が設けられた。そして６４に
ビット以上のＤＲＡＭにおいては、ソフトエラー耐性の
ための必要最小値の方がセル容量の必要最小値を決める
より重要な要因になった。つまり、セル容量にはスケー
リング則が適用できなくなってきた。その結果、メモリ
セルの面積を十分に減らすことができず、ＤＲＡＭの大
容量化に伴ないメモリチップの面積は徐々に増大してき
ている。

１９８２年、溝（トレンチ）容量技術が開発された。こ
れは、渭（トレンチ〉の中に容量を作ることによりセル
容量の電極面積を増大させる。これにより、セル容量を
一定にしたままＩＴセルのトランジスタの部分面積を減
らすことが可能となった。この技術は、セル容量を３次
元的に設計するという技術思想の発端ともなった。

しかしこの技術により、さらにＤＲＡＭの大容量化を進
めるには、トレンチ容量の開口部の寸法を小さくし、ト
レンチの深さを深くすることが必要となるが、加工技術
の限界から極めて困難となることか予想される。

近年、上述のトレンチ容量技術の限界に対処して、スタ
ックド型セル容量が脚光を浴びるようになってきた。

スタックド型セル容量を有する１ＴセルのＤＲＡＭの構
造は、トランジスタ、ワード線、ビット線に関しては従
来の１Ｔセルの構造と同じである。Ｐ型シリコン基板、
あるいはシリコン基板上に形成されたＰウェルの表面は
、例えばＬＯＣＯ８酸化膜等による素子分離領域、およ
び活性化領域とに分割される。ワード線は活性化領域の
長手方向と直角に配置され、ビット線は活性化領域の長
平方向と平行に配置される。トランジスタは活性化領域
に形成される。トランジスタは、ゲート電極を兼ねるワ
ード線、並びにゲート電極に対して自己整合的にが分離
形成されたＮ型拡散領域からなる第１の電極、および第
２の電極がら構成される。ビット線は第１のコンタクト
ホールを介して第１の電極に接続される。スタックド型
セル容量を有する１ＴセルのＤＲＡＭでは、スタックド
型セル容量の下部電極は第２のコンタクトホールを介し
て第２の電極に接続される。

当初のスタックド型セル容量を有する１ＴセルのＤＲＡ
Ｍでは、ビット線が最上層に位置し、セル容量がビット
線とワード線との中間層に位置していた。セル容量の厚
さは、ビット線、ワード線等の配線層の厚さに比べて十
分大きい。このため、第１コンタクトホールの開口部の
寸法は小さく、かつ、深さは非常に深くなる。その結果
、これの形成は、トレンチの形成と同じ問題に遭遇する
ことになった。

最近、上記の問題点を解決する方法として、スタックド
型セル容量を有する新たな構造のＩＴセルのＤＲＡＭが
提案された。これらは、アイ・イー・デイ・エム　テク
ニカル　ダイジェスト、１９８８年　５９２−５９５ペ
ージ　（ＩＥＤＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅ
ｓｔ　　ｐｐ５９２−５９５．１９８８）　　、　　お
よび　アイ・イー・ティー・エム　テクニカル　ダイジ
ェスト、１９８８年　５９６−５９９ページ　（ＩＥＤ
ＭＴｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ５９６−５
９９．１９８８に示されている。これらの構造では、セ
ル容量が最上層に位置し、ビット線がセル容量とワード
線との中間層に位置している。これらの構造では、ビッ
ト線およびワード線は第２の電極上を避けて配置され、
かつ、ビット線およびワード線は第２の電極を囲むよう
に配置されている。

第８図および第９図（ａ）〜（Ｃ）を用いて、従来の半
導体メモリセルの構造およびその製造方法を説明する。

この半導体メモリセルは、スタックド型のセル容量を有
し、セル容量が最上層に位置し、ビット線がセル容量と
ワード線との中間層に位置する構造を有する１丁セルの
ＤＲＡＭの半導体メモリセルである。また、この半導体
メモリセルの構造は、アイ・イー・デイ−・エム　テク
ニカル　ダイジェスト、１９８８年５９２−５９５ペー
ジに提案された構造である。この半導体メモリセルの製
造方法等は細部が不明解であるため、本発明の第１の実
施例に提示する内容に準じて構成した場合どのようにな
るかを記載する。

パターン設計、プロセス等は０．６μｍルールを採用す
る。

まず、第８図を用いて、トランジスタ、セル容量、およ
び各配線の間の接続関係を説明する。第− ０ ８図は２ビット分のメモリセルを示す模式的平面図であ
る。Ｐ型シリコン基板の表面に、例えばＬｏｃｏｓ法に
より形成されたフィールド酸化膜は素子分離領域、活性
化領域を規定する。素子分離領域と活性化領域との境界
である活性化領域境界４０３ａ　、　４０３ｂの内部に
トランジスタが形成されている。活性化領域の長手方向
に概略直交して、ワード線４０４ａ　、　４０４ｂ　、
　４０４ｃが配置されている。ワード線４０４ａ、４０
４ｂ、４０４ｃはトランジスタのゲート電極を兼ねる。

トランジスタはこれらのゲート電極と、Ｎ型拡散層から
なる第１電極４０６ａ、４０６ｂおよび第２電極４１６
ａ、４１６ｂ、４１６ｃとからｍ戒される。第１電極４
０６ａ、および第１電＆４０６ｂ上には第１コンタクト
ホール４１８ａ、４１８ｂが設けられている。活性化領
域の長平方向に平行に、かつ、フィールド酸化膜上に、
ビット線４１４ａ、４１４ｂが配置されている。

ビット線４１４ａは第１コンタクトホール４１８ａを介
して第１電極４０６ａに接続され、ビット線４１４ｂは
第１コンタクトホール４１８ｂを介して第１電極４０６
ｂに接続されている。第２電ｆｉ４１６ａ、４１６ｂ上
に第２コンタクトホール４２８ａ、４２８ｂが設けられ
ている。ビット線の間に配置されたセル容量４１０ａは
、第２コンタクトホール４２８ａを介して第２電ｆｆ１
４１６ａに接続され、同様にビット線の間に配置された
セル容量４１０ｂは、第２コンタクトホール４２８ｂを
介して第２電極４１６ｂに接続されている。ビット線と
活性化領域境界との間は、第２コンタクトホールの部分
を除き、隔てられている。

次に、第８図および第９図（ａ）〜（Ｃ）を用いて、従
来の半導体メモリセルの製造方法等の説明を行なう。第
９図（ａ、）、（ｂ）、（ｃ）は、第８図における一点
鎖線ＡＡ’　、ＢＢ’　、ＣＣ’における模式的断面図
である。

まず、例えばＰ型シリコン基板４０１上に、例えばＬＯ
ＣＯ３法によるフィールド酸化膜４０２が形成される。

これの膜厚は３００ｎｍ程度である。

シリコン酸化膜に換算して膜厚１０ｎｍ程度のケート絶
縁膜を形成した後、Ｎ型多結晶シリコン膜を堆積する。

これの膜厚は２５０　ｎ　ｍ程度である。高温化学気相
成長によるシリコン酸化膜（以後、ＨＴ　Ｏ膜と呼ぶ〉
４０５が堆積される。これの膜厚は２００ｎｍ程度であ
る。フォトリソグラフィ工程によりＨＴＯ膜４０５．Ｎ
型多結晶シリコン膜が加工され、ワード線４０４ａ、４
０４ｂ、４０４ｃが形成される。これらの幅（すなわち
、ゲート長）は０、６　μｍである。ワード線４０４ａ
　、　４０４ｂ　、　４０４ｃをマスクに用いたイオン
注入によりＮ−型拡散層が形成される。ワード線４０４
ａ、４０４ｂ、４０４ｃの側面に）ＩＴＯ膜４１５から
なるサイドウオールが形成される。これの膜厚は１１０
０ｎ程度である。再びイオン注入を行ない、Ｎ＋型型数
散層形成される。これにより、ＬＤＤ構造の第１電極４
０６ａ、４０６ｂおよび第２電極４１６ａ、４１６ｂ、
４１６ｃが形成される。

次に、第１電極４０６ａ、４０６ｂおよび第２電極４１
６ａ、４１６ｂ、４１６ｃの表面に熱酸化による膜厚数
十ｎｍのシリコン酸化膜が形成された後、ワード線およ
びビット線の間の層間絶縁膜となるＢＰＳＧ膜４２７が
堆積される。これの膜厚は約２５０ｎｍである。第１電
ｆｉ４０６ａ　、　４０６ｂ上のＢＰＳＧ膜４２７およ
び熱酸化膜をエツチング開口することにより、第１コン
タクトホール４０８ａ　、　４０８ｂが設けられる。ポ
リサイド膜が堆積される。これの膜厚は２５００ｍ程度
である。ポリサイド膜がエツチング加工されて、ビット
線４１４ａ、４１４ｂが形成される。

続いて、ビット線およびセル容量の間の層間絶縁膜とな
るＢＰＳＧ膜４３７が堆積される。これの膜厚は約２５
０ｎｍである。第２電極４１６ａ、４１６ｂ上のＢＰＳ
Ｇ膜４３７およびＢＰＳＧ膜４２７および熱酸化膜をエ
ツチング開口することにより、第２コンタクトホール４
１８ａ、４１８ｂが設けられる。第２コンタクトホール
上に、Ｎ型多結晶シリコンからなるスタックド形セル容
量の下部電極４０９ａ　、　４０９ｃ等が形成される。

これらの高さは、約１．、８　）ｔ、　ｍである。これ
らの′！ｆ４造はフィン構造であるが、簡略化して図示
しである。シリコン酸化膜に換算して膜厚５ｎｍ程度の
容量絶縁膜（図示せず）が形成される。Ｎ型多結晶シリ
コンからなるスタックド形セル容量の上部電極であると
ころのプレート電極４１９か形成される。これの膜厚は
１１００ｎ程度である。プレート電極、容量絶縁膜、お
よび下３ ４ 部電極とからスタックド型セル容量４１０ａ、４１０ｂ
等が形成される。セル容量４１０ａ、４１０ｂの下部電
極は第２コンタクトホール４１８ａ、４１８ｂを介して
第２電極４１６ａ、４１６ｂに接続される。以降の工程
は省略する。

〔発明が解決しようとする課題〕

上述した従来の半導体メモリセルでは、以下に示す問題
点がある。

まず、第９図（ｃ）に示すように、ビット線４１４ａ、
４１４ｂの間隔の最も狭い部分は第１コンタクトホール
４０６ａが設けられた部分である。第１コンタクトホー
ル４０６ａとビット線４１４ｂとの間隔は、単なるエツ
チングの加工精度により決定されるのではない。ここに
図示した部分でのビット線４１４ｂ下のＢＰＳＧ膜４２
膜内２７さが約３００ｎｍの段差が存在する。この段差
はワード線４０４ａおよびワード線４０４ｂを覆う部分
でのＢＰＳＧ膜４２膜内２７である。この段差の存在に
より、第１コンタクトホール４０６ａとビット線４１４
ｂとの間隔は、エツチングの加工精度により決定する値
より大きめに設定することになる。

次に、第２コンタクトホール４１６ａは、第９図（ｂ）
に示すように、更に厳しい状況のもとに形成される。第
２コンタクトホール４１６ａは、段差が約７００ｎｍあ
る窪みの底に形成される。この段差は、ワード線４０４
ｂによるＢＰＳＧ膜４２膜内２７およびビット線４１４
ａ、４１４ｂによるＢＰＳＧ膜４３７による段差の和と
なる。ビット線４１４ａ、４１４ｂを近接させれば窪み
の段差は緩和されるが、開口部のＢＰＳＧ膜４３７，４
２７の膜厚が１μｍ以上に増加する。このため、このよ
うな構造を取る限り、フォトリングラフィ工程において
フォトレジスト膜の現像工程あるいはエツチング工程の
制御性が悪くなる。ビット線の間隔は、第１コンタクト
ホールよりも第２コンタクトホールとの関連により強く
支配される。

上述の問題点を整理すると、以下のようになる。

まず、これらの構造では、セル容量が最上層に位置し、
ビット線がセル容量とワード線との中間層に位置してい
る。これらの構造では、ビット線およびワード線は第２
の電極上を避けて配置され、かつ、ビット線およびワー
ド線は第２の電極を囲むように配置されている。そのた
め、第２コンタクトホールが形成される部分の近傍にお
いて、ビット線、ワード線、および第２の電極を覆う絶
縁膜の形状は、深い窪みを形成することになる。この深
い窪みの底に第２コンタクトホールが形成される。ビッ
ト線はワード線より上層に形成されるため、窪みの深さ
はビット線に大きく依存することになる。

次に、スタックド型セル容量を有する新たな構造の１Ｔ
セルでは、特にビット線と第２コンタクトホールとの間
隔が重要になる。そのため、ビット線と隣接ビット線と
の間隔は十分に取ることが必要になり、セルサイズはビ
ット線と隣接ビット線との間隔により制約されることに
なる。

また、セル容量の配置は第２コンタクトホールの位置に
より規定され、セル容量の配置の自由度はこれにより制
約される。

更に、第２コンタクトホールを開口する部分の絶縁膜の
厚さ自体には問題ないが、この開口部分の周辺の絶縁膜
の厚さが厚いため、エツチング工程を含めたフォトリソ
グラフィ工程の制御性が好ましくなくなる。

これらの難点があるため、このままの構造でよりセルサ
イズを小さくすることは困難となる。

〔課題を解決するための手段〕

本発明の半導体メモリセルは、スタックド型のセル容量
を有し、セル容量が最上層に位置し、ビット線がセル容
量とワード線との中間層に位置する構造を有するＩＴセ
ルのＤＲＡＭの半導体メモリセルにおいて、トランジス
タの第２電極に局所コンタクトホールを設け、局所コン
タクトホールを介して第２電極と接続する局所配線を設
ける。

局所配線の一端は局所コンタクトホールに位置し、他端
は素子分離領域上に位置する。第１コンタクトホールを
介してトランジスタの第１電極と接続されるビット線は
、ワード線からなるゲート電極の上部、および局所コン
タクト上の局所配線７− の上部に配置される。局所配線の他端上に第２コンタク
トホールが設けられ、これを介してセル容量の下部電極
が局所配線に接続される。これにより、セル容量の下部
電極は、第２コンタクトホール、局所配線、および局所
コンタクトホールを介して、第２電極に接続されること
になる。

局所配線の多端の位置はワード線と隣接ワード線との間
の絶縁膜上、あるいは隣接ワード線上、あるいは隣接ワ
ード線を乗り越えた位置での絶縁膜上にある。

本発明の半導体メモリセルの製造方法の第１の態様は、
以下の工程を有している。シリコン基板表面に素子分離
領域および活性化領域が同時に形成される。露出表面が
絶縁膜で覆われたゲート電極を兼ねるワード線が形成さ
れ、活性化領域内に第１．第２電極が形成される。ワー
ド線と局所配線との間の層間絶縁膜となる第１層間絶縁
膜が形成される。第２電極上のこの層間絶縁膜に局所コ
ンタクトが形成され、局所配線が形成される。局所配線
とビット線との間の層間絶縁膜となる第２層間絶縁膜が
形成される。第１電極上の第１および第２層間絶縁股上
に第１コンタクトホールか形成され、ビット線が形成さ
れる。ビット線とセル容量との間の層間絶縁膜となる第
３層間絶縁膜が形成される。局所配線の他端上の第２お
よび第３層間絶縁股上に第２コンタクトホールが形成さ
れ、セル容量の下部電極が形成される。ワード線の露出
表面に形成される絶縁膜は、好ましくは高温化学気相成
長によるシリコン酸化膜である。また、ワード線の露出
表面に形成される絶縁膜における側面部分は、シリコン
窒化膜である。第１゜第２．および第３層間絶縁膜は、
好ましくはＢＰＳＧ膜である。

本発明の半導体メモリセルの製造方法の第２の態様は、
製造方法の第１の態様における第１層間絶縁膜を形成す
る工程の代わりに、以下の工程を有している。ワード線
間に埋め込み絶縁膜が形成され、表面が平坦化される。

埋め込み絶縁膜は、シリコン窒化膜あるいは低温化学気
相成長によるシリコン酸化膜である。ただし、シリコン
窒化膜を用いる場合には、ワード線の露出表面に形成さ
れる絶縁膜における側面部分は高温化学気相成長による
シリコン酸化膜であることが好ましい。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図および第２図（ａ）〜（ｆ）を用いて、本発明の
第１の実施例の半導体メモリセルの構造およびその製造
方法を説明する。この半導体メモリセルは、スタックド
型のセル容量を有し、セル容量が最上層に位置し、ビッ
ト線がセル容量とワード線との中間層に位置する構造を
有する１ＴセルのＤＲＡＭの半導体メモリセルである。

パターン設計、プロセス等はＱ、　６ＡＺ　ｍルールを
採用する。

まず、第１図を用いて、トランジスタ、セル容量、およ
び各配線の間の接続関係を説明する。第１図は２ビット
分のメモリセルを示す模式的平面図である。Ｐ型シリコ
ン基板の表面に、例えばＬｏｃｏｓ法により形成された
フィールド酸化膜は素子分離領域、活性化領域を規定す
る。素子分離領域と活性化領域との境界である活性化領
域境界１０３ａ、１０３ｂの内部にトランジスタが形成
されている。活性化領域の長平方向に概略直交して、ワ
ード線１０４ａ　、　１０４ｂ　、　１０４ｃが配置さ
れている。ワード線１０４ａ、１０４ｂ、１０４ｃはト
ランジスタのゲート電極を兼ねる。トランジスタはこれ
らのゲート電極と、Ｎ型拡散層からなる第１電極１０６
ａ　、　１０６ｂおよび第２電極１１６ａ、１１６ｂ、
１１６ｃとから構成される。第１電極１０６ａ、１０６
ｂ上には第１コンタクトホール１１８ａおよび第１コン
タクトホール１１８ｂが設けられている。

活性化領域の長手方向に平行に、かつ、それらの上に、
ビット線１１４ａ、１１４ｂが配置されている。ビット
線１１４ａは第１コンタクトホール１１８ａを介して第
１電極１０６ａに接続され、ビット線１１４ｂは第１コ
ンタクトホール１１８ｂを介して第１電極１０６ｂに接
続されている。第２電極１１６ａ、１１６ｂ上に局所コ
ンタクトホール１０８ａ、１０８ｂが設けられている。

局所配線１４１ａ、１４１ｂが配置される。局所配線１
４１ａ、１．４１ｂの一端は局所コンタクトホール１０
８ａ、１０８ｂを介して第２電極１１６ａ、１１６ｂに
接続され、これらの他端１ ２ は素子分離領域のフィールド酸化膜上に存在する。局所
配線１４１ａ、１４１ｂの他端上に、第２コンタクトホ
ール１２８ａ、１２８ｂが設けられる。ビット線の間に
配置されたセル容量１１０ａは、第２コンタクトホール
１２８ａ、局所配線１４１ａ、局所コンタクトホール１
０８ａを介して第２電極１１６ａに接続され、同様にビ
ット線の間に配置されたセル容量１１０ｂは、第２コン
タクトホール１２８ｂ、局所配線１４１ｂ、局所コンタ
クトホール１０８ｂを介して第２電極１１６ｂに接続さ
れている。

次に、第１図および第２図（ａ）〜（ｆ）を用いて、第
１の実施例の半導体メモリセルの製造方法の説明を行な
う。第２図（ａ）、（ｃ）、（ｅ〉および第２図（ｂ）
、（ｄ）、（ｆ）は第１図における一点鎖線ＡＡ’およ
びＢＢ’における模式的断面図である。

まず、第１図および第２図（ａ）、（ｂ）に示すように
、例えばＰ型シリコン基板１０１上に、例えばＬＯＣＯ
３法によるフィールド酸化膜１０２が形成される。これ
の膜厚は３００ｎｍ程度である。シリコン酸化膜に換算
して膜厚１０ｎｍ程度のゲート絶縁膜を形成した後、Ｎ
型多結晶シリコン膜を堆積する。これの膜厚は２５０ｎ
ｍ程度である。ＨＴ　０ｗＡｌＯ３が堆積される。これ
の膜厚は２００ｎｍ程度である。フォトリソグラフィ工
程によりＨＴＯ膜１０５．Ｎ型多結晶シリコン膜が加工
され、ワード線］０４ａ、１０４ｂ、］０４ｃが形成さ
れる。これらの幅（すなわち、ゲート長）は０．６μｍ
である。ワード線１０４ａ、１０４ｂ、１０４ｃをマス
クに用いたイオン注入によりＮ−型拡散層が形成される
。ワード線１０４ａ、１０４ｂ、１０４ｃの側面にＨＴ
Ｏ膜１１５からなるサイドウオールが形成される。これ
の膜厚は１１００ｎ程度である。再びイオン注入を行な
い、Ｎ＋型型数散層形成される。これにより、ＬＤＤ構
造の第１電極１０６ａ、１０６ｂおよび第２電極１１６
ａ、１１６ｂ、２１６ｃが形成される。

次に、第１電極１０６ａ、１０６ｂおよび第２電極１１
６ａ、　１１６ｂ、　１１６ｃの表面に熱酸化による膜
厚数十ｎｍのシリコン酸化膜が形成された後、ワード線
および局所配線の間の第１の層間絶縁膜となるＢＰＳＧ
膜１１７が堆積され、８５０℃程度の熱処理によりリフ
ローされる。これの膜厚は約２５０ｎｍである。第２電
極１１６ａ並びに第２電極１１６ｂ上のＢＰＳＧ膜１１
７．熱酸化膜をエツチング開口して、局所コンタクトホ
ール１０８ａ、１０８ｂが設けられる。これらの開口部
におけるＢ　Ｐ　Ｓ　ＧＩ１１１７および熱酸化膜膜厚
は２５０ｎｍ程度であり、段差もフォトリソグラフィ工
程を阻害するほど無く、局所コンタクトホールの形成は
容易である。これらの開口部は第２電極をはみだしても
良い。この場合、コンタクトイオン注入を行なうことも
ある。膜厚２５０ｎｍ程度のＮ型多結晶シリコン膜を堆
積する。

この場合の多結晶シリコン膜の堆積方法は、選択成長と
通常の成長方法とを組み合わせたものでも良い。この膜
をエツチング加工することにより、局所配線１４１ａ、
１４１ｂが設置される。局所配線１４１ａ、１４１ｂの
一端は局所コンタクトホール１０８ａ、１０８ｂを介し
て第２電極１１６ａ、１１６ｂに接続され、これらの他
端は素子分離領域のフィールド酸化膜１０２上のＢＰＳ
Ｇ膜１１膜上１７上する。

次に、第１図および第２図（ｃ）、（ｄ）に示すように
、ワード線および局所配線の間の第２の層間絶縁膜とな
るＢＰＳＧＩＩ！１２７が堆積され、８５０℃程度の熱
処理によりリフローされる。これの膜厚は約２５０ｎｍ
である。第１電極１０６ａ並びに第１電極１０６ｂ上の
ＢＰＳＧ膜１２７，１１７．および熱酸化膜をエツチン
グ開口して、第１コンタクトボール１１８ａ、１１８ｂ
が設けられる。これらの開口部におけるＢＰＳＧ膜１２
７，１１７．および熱酸化膜からなる絶縁膜の膜厚は、
５００〜７５０ｎｍ程度である。また、これらの開口部
の周辺の絶縁膜との段差は、概略２００ｎｍである。従
って、第１コンタクトホールの形成に際して、なんら支
障は生じない。ポリサイド膜が堆積される。これの膜厚
は２５０ｎｍ程度である。ポリサイド膜がエツチング加
工されて、ビット線１１４ａ、１１４ｂが形成される。

なお、第１コンタクトホール内にタングステン、もしく
は多結晶シリコンを選択成長させてから、ポリサイド膜
を堆積する方法もある。ビット線が形成される部分の下
地のＢＰＳＧ膜１２７の表５− ６ 面において、第１コンタクトホールおよび局所コンタク
トホール上には窪みが存在する。しかし、それ以外の部
分において、窪みあるいは段差による傾斜面に沿ってビ
ット線が存在することは無い。このため、ビット線に対
する加工精度は有利になる。

続いて、第１図および第２図（ｅ）、（ｆ＞に示すよう
に、ビット線およびセル容量の間の第３の層間絶縁膜と
なるＢＰＳＧ膜１３７が堆積され、８５０℃程度の熱処
理によりリフローされる。これの膜厚は約２５０ｎｍで
ある。局所配線１４１ａ、１４１ｂの他端上のＢＰＳＧ
膜１３７，１２７をエツチング開口して、局所配線１４
１ａ、１４１ｂの他端上に、第２コンタクトホール１２
８ａ、１２８ｂが設けられる。これらの開口部における
ＢＰＳＧ膜１３７，１２７からなる絶縁膜の膜厚は、５
００ｎｍ程度である。また、これらの開口部の周辺の絶
縁膜との段差は、概略２００ｎｍである。従って、第１
コンタクトホールの形成と同様に、第２コンタクトホー
ルの形成に際して、なんら支障は生じない。第２コンタ
クトホール上に、Ｎ型多結晶シリコンからなるスタック
ド形セル容量の下部電極１０９ａ　、　１０９ｂ等が形
成される。これらの高さは、約１．８μｍである。これ
らの構造はフィン構造であるが、簡略化して因示しであ
る。シリコン酸化膜に換算して膜厚５　ｒ＋ｍ程度の容
量絶縁膜（図示せず〉が形成される。

Ｎ型多結晶シリコンからなるスタックド形セル容量の上
部電極であるところのプレート電極１１９が形成される
。これの膜厚は１１００ｎ程度である。プレート電極、
容量絶縁膜、および下部電極とからスタックド形セル容
量］ＩＱａ、１１０ｂ等が形成される。セル容量１１０
ａ、１１．Ｏｂの下部電極は第２コンタクトホール１１
８ａ、１１８ｂおよび局所配線１４】ａ、１４１ｂおよ
び局所コンタクトホール１０８ａ　１０８ｂを介して第
２電［１１１６ａ、１１６ｂに接続される。以降の工程
は省略する。

第１の実施例では、ワード線の配線ピッチは従来と同じ
であるが、ビット線の配線ピッチ（１，５μｍ）は従来
（２，５μｍ程度）より１．０μｍ程度縮小されている
。このため、セルサイズは、従来の６０％程度となる。

なお、第１の実施例においてはＰ型シリコン基板を用い
たが、シリコン基板に形成されたＰウェル上に上述の半
導体メモリセルを形成してもよい。

また、ワード線、ビット線、および局所配線の構成材料
には多結晶シリコン、ポリサイド、および多結晶シリコ
ンが用いられたが、上述の材料に限定されるものではな
い。

また、ワード線の上面および側面を覆う絶縁膜はＨＴＯ
膜が用いられたが、ＢＰＳＧ膜よりエツチングレイトの
遅い他の絶縁膜が用いられても支障は無い。

第３図および第４図（ａ）〜（ｆ）を用いて、本発明の
第２の実施例の半導体メモリセルの構造およびその製造
方法を説明する。この半導体メモリセルは、スタックド
型のセル容量を有し、セル容量が最上層に位置し、ビッ
ト線がセル容量とワード線との中間層に位置する構造を
有する１ＴセルのＤＲＡＭの半導体メモリセルである。

パターン設計、プロセス等は０．６μｍルールを採用す
る。

まず、第３図を用いて、トランジスタ、セル容量、およ
び各配線の間の接続関係を説明する。第３図は２ビット
分のメモリセルを示す模式的平面図である。Ｐ型シリコ
ン基板の表面に、例えばＬｏｃｏｓ法により形成された
フィールド酸化膜は素子分離領域、活性化領域を規定す
る。素子分離領域と活性化領域との境界である活性化領
域境界２０３ａ、２０３ｂの内部にトランジスタが形成
されている。活性化領域の長手方向に概略直交して、ワ
ード線２０４ａ、２０４ｂ、２０４ｃが配置されている
。ワード線２０４ａ、２０４ｂ、２０４ｃはトランジス
タのゲート電極を兼ねる。トランジスタはこれらのゲー
ト電極と、Ｎ型拡散層からなる第１電［ｉ　２０６ａ　
、　２０６ｂおよび第２電極２１６ａ、２１６ｂ、２１
６ｃとから構成される。第１電極２０６ａ、および第１
電極２０６ｂ上には第１コンタクトホール２１８ａおよ
び第１コンタクトホール２１８ｂが設けられている。活
性化領域の長手方向に平行に、かつ、それらの上に、ビ
ット線２１４ａ、２１４ｂが配置９ ３〇− されている。ビット線２１４ａは第１コンタクトホール
２１８ａを介して第１電極２０６ａに接続され、ビット
線２１４ｂは第１コンタクトホール２１８ｂを介して第
１電極２０６ｂに接続されている。第２電極２１６ａお
よび第２電極２１６ｂ上に局所コンタクトホール２０８
ａ　、　２０８ｂが設けられている。局所配線２４１ａ
、２４１ｂが配置される。局所配線２４１ａ、２４１ｂ
の一端は局所コンタクトホール２０８ａ、２０８ｂを介
して第２電極２１６ａ、２１６ｂに接続され、これらの
他端は素子分離領域上にある隣接ワード線２０４ｂ、２
０４ａ上に存在する。局所配線２４１ａ、２４１ｂの他
端上に、第２コンタクトホール２２８ａ、２２８ｂが設
けられる。ビット線の間に配置されたセル容量２１０ａ
は、第２コンタクトホール２２８ａ、局所配線２４１ａ
、局所コンタクトホール２０８ａを介して第２電極２１
６ａに接続され、同様にビット線の間に配置されたセル
容量２１０ｂは、第２コンタクトホール２２８ｂ、局所
配線２４１ｂ、局所コンタクトホール２０８ｂを介して
第２電極２１６ｂに接続されている。

次に、第３図および第４図（ａ）〜（ｆ）を用いて、第
２の実施例の半導体メモリセルの製造方法等の説明を行
なう。第４図（ａ）、（Ｃ）、（ｅ〉および（ｂ）、（
ｄ）、（ｆ＞は第３図における一点鎖線ＡＡ’およびＢ
Ｂ’における模式的断面図である。

まず、第３図および第４図（ａ＞、（ｂ）に示すように
、例えばＰ型シリコン基板２０１上に、例えばＬＯＣＯ
８法によるフィールド酸化膜２０２が形成される。これ
の膜厚は３００　ｎ　ｍ程度である。シリコン酸化膜に
換算して膜厚１０ｎｍ程度のゲート絶縁膜を形成した後
、Ｎ型多結晶シリコン膜を堆積する。これの膜厚は２５
０ｎｍ程度である。ＨＴＯ膜２０５が堆積される。これ
の膜厚は２００ｎｍ程度である。フォトリソグラフィ工
程によりＨＴＯ膜２０５．Ｎ型多結晶シリコン膜が加工
され、ワード線２０４ａ、２０４ｂ、２０４ｃが形成さ
れる。これらの幅（すなわち、ゲート長〉は０．６μｍ
である。ワード線２０４ａ　、　２０４ｂ　、　２０４
ｃをマスクに用いたイオン注入によりＮ−型拡散層が形
成される。ワード線２０４ａ　、　２０４ｂ　、　２０
４ｃの側面にＨＴ　Ｏ膜２１５からなるサイドウオール
が形成される。これの膜厚は１１００ｎ程度である。再
びイオン注入を行ない、Ｎ＋型型数散層形成される。こ
れにより、ＬＤＤｉ造の第１電極２０６ａ、２０６ｂお
よび第２電極２１６ａ、２１６ｂ、２１６ｃが形成され
る。

次に、ワード線の間に埋め込み絶縁膜が形成される。本
実施例では、低温化学気相成長によるシリコン酸化膜（
以後、ＬＴＯ膜と呼ぶ）２０７が堆積され、例えばスチ
レン系の塗布膜を塗布し、エッチバックすることにより
ワード線の間が平坦化される。このとき、ＬＴＯ膜２０
７の膜厚は４００ｎｍ程度である。ここで、第１．第２
電極上に熱酸化膜は形成しない。しがし、ＬＴＯ膜の代
わりに例えばプラズマ成長による絶縁膜などを堆積する
場合には、熱酸化膜を形成しておいたほうが良い。また
、埋め込み絶縁膜としては、ＨＴＯ膜２０５．２１５に
比べてエツチングレイトが速く、ＢＰＳＧ膜に比べてエ
ツチングレイトが十分遅い必要がある。第２電極２１６
ａ並びに第２電極２１６ｂ上のＬＴｏ膜２０７をエツチ
ング開口して、局所コンタクトホール２０８ａ　、　２
０８ｂが設けられる。これらの開口部におけるＬＴＯ膜
２０７の表面はほぼ平坦であることから、局所コンタク
トホールの形成は極めて容易である。これらの開口部は
第２電極をはみだしても良い。この場合、コンタクトイ
オン注入を行なうこともある。膜厚２５０ｎｍ程度のＮ
型多結晶シリコン膜を堆積する。この場合の多結晶シリ
コン膜の堆積方法は、選択成長と通常の成長方法とを組
み合わせたものでも良い。この膜をエツチング加工する
ことにより、局所配線２４１ａ、２４１ｂが設置される
。局所配線２４］ａ、２４１ｂの一端は局所コンタクト
ホール２０８ａ　、　２０８　ｂを介して第２電極２１
６ａ、２１６ｂに接続され、これらの他端は素子分離領
域上にある隣接ワード線２０４ｂ　、　２０４ａ上に存
在する。

次に、第３図および第４図（ｃ）、（ｄ）に示すように
、ビット線および局所配線の間の第２の層間絶縁膜とな
るＢＰＳＧ膜２２７が堆積され、８５０℃程度の熱処理
によりリフローされる。これの膜厚は約２５０ｎｍであ
る。第１電１２０６ａ並び３ ４ に第１電極２０６ｂ上のＢＰＳＧ膜２２膜内２７びＬＴ
○膜２０７をエツチング開口して、第１コンタクトホー
ル２１８ａ、２１８ｂが設けられる。これらの開口部に
おけるＢＰＳＧ膜２２膜内２７びＬＴＯ膜２０７からな
る絶縁膜の膜厚は、６５０ｎｍ程度である。また、これ
らの開口部の周辺の絶縁膜との段差は、１１００ｎ以下
である。従って、第１コンタクトホールの形成に際して
、なんら支障は生じない。

ポリサイド膜が堆積される。これの膜厚は２５０ｎｍ程
度である。ポリサイド膜がエツチング加工されて、ビッ
ト線２１４ａ、２１４ｂが形成される。なお、第１コン
タクトホール内にタングステン、もしくは多結晶シリコ
ンを選択成長させてから、ポリサイド膜を堆積する方法
もある。ビット線が形成される部分の下地のＢＰＳＧ膜
２２膜内２７において、局所コンタクトホール上部およ
びその近傍においてのみ緩やかな凹凸が存在する。それ
以外の部分では、はぼ平坦である。このため、ビット線
に対する加工精度は極めて有利になる。

続いて、第３図および第４図（ｅ）、（ｆ）に示すよう
に、ビット線およびセル容量の間の第３の層間絶縁膜と
なるＢＰＳＧ膜２３７が堆積され、８５０℃程度の熱処
理によりリフローされる。これの膜厚は約２５０ｎｍで
ある。局所配線２］、４ａ、２１４ｂの他端上のＢＰＳ
Ｇ膜２３７，２２７をエツチング開口して、局所配線２
４１ａ、２４１ｂの他端上に、第２コンタクトホール２
２８ａ、２２８ｂが設けられる。これらの開口部におけ
るＢＰＳＧ膜２３７　、２２７からなる絶縁膜の膜厚は
、５００ｎｍ程度である。また、これらの開口部の周辺
の絶縁膜との段差は、概略２００ｎｍである。従って、
第１コンタク１へホールの形成と同様に、第２コンタク
トホールの形成に際して、なんら支障は生じない。第２
コンタクトホール上に、Ｎ型多結晶シリコンからなるス
タックド形セル容量の下部電極２０９ａ　、　２０９ｃ
等が形成される。これらの高さは、約１．８１１ｍであ
る。これらの構造はフィンＷＩ造であるが、簡略化して
図示しである。シリコン酸化膜に換算して膜厚５ｎｍ程
度の容量絶縁膜（図示せず）が形成される。

Ｎ型多結晶シリコンからなるスタックド形セル容量の上
部電極であるところのプレート電極２１９か形成される
。これの膜厚は１１００ｎ程度である。プレート電極、
容量絶縁膜、および下部電極とからスタックド形セル容
量２１０ａ、２１０ｂ等が形成される。セル容量２１０
ａ、２１０ｂの下部電極は第２コンタクトホール２１８
ａ、２１８ｂおよび局所配線２４１ａ、２４１ｂおよび
局所コンタクトホール２０８ａ、２０８ｂを介して第２
電極２１６ａ、２１６ｂに接続される。以降の工程は省
略する。

第２の実施例では、ワード線の間を埋め込み絶縁膜で平
坦化することにより、局所コンタクトホール、第１コン
タクトホール、および第２コンタクトホール形成が、第
１の実施例より更に容易になる。

なお、第２の実施例においてはＰ型シリコン基板を用い
たが、シリコン基板に形成されたＰウェル」−に−上述
の半導体メモリセルを形成してもよい。

また、ワード線、ビット線、および局所配線の構成材料
には多結晶シリコン、ポリサイド、および多結晶シリコ
ンが用いられたが、上述の材料に限定されるものではな
い。

また、ワード線の上面および側面を覆う絶縁膜はＨＴＯ
膜が用いられたが、ＢＰＳＧ膜よりエツチングレイトの
遅い他の絶縁膜が用いられても支障は無い。

第５図（ａ＞、（ｂ）および第６図（ａ）〜（ｆ）およ
び第７図（ａ）〜（ｅ）を用いて、本発明の第３の実施
例の半導体メモリセルの構造およびその製造方法を説明
する。この半導体メモリセルは、スタックド型のセル容
量を有し、セル容量が最上層に位置し、ビット線がセル
容量とワード線との中間層に位置する構造を有するＪＴ
セルのＤＲＡＭの半導体メモリセルである。パターン設
計、プロセス等は０．４μｍルールを採用する。

本実旅例におけるセルサイズは、１．８μｍ　Ｘ　１．
、０μｍ−１，８μｍ２　となる。　、１９８８　　ア
イ・イー・デ４−・Ｔ、ｌ＋　　テクニカル　ダイジェ
スト、１９８８年　５９６−５９９ページに示された報
告では、０．５μｍルールを採用して３．６μｍ２のセ
ルサイズを実現している。本実施例の結果を０．５μ７ ８ ｍルールに換算すると、セルサイズは２．８μｍ２とな
る。上記の報告結果の７８％程度に縮小されることにな
る。

まず、第５図（ａ）、（ｂ）を用いて、トランジスタ、
セル容量、および各配線の間の接続関係を説明する。第
５図（ａ）は１ビット分のメモリセルを示す模式的斜視
図であり、第５図（ｂ）は模式的平面図である。Ｐ型シ
リコン基板の表面に、例えばＬＯＣＯ８法により形成さ
れたフィールド酸化膜は素子分離領域、活性化領域を規
定する。素子分離領域と活性化領域との境界である活性
化領域境界３０３ａ、３０３ｂの内部にトランジスタが
形成されている。活性化領域の長手方向に概略直交して
、ワード線３０４ａ、３０４ｂが配置されている。ワー
ド線３０４ａ　、　３０４ｂはトランジスタのゲート電
極を兼ねる。トランジスタはこれらのゲート電極と、Ｎ
型拡散層からなる第１電極３０６ａ；３０６ｂおよび第
２電極３１６ａ、３１６ｂとから構成される。第１電極
３０６ａ　、および第１電極３０６ｂ上には第１コンタ
クトホール３１８ａおよび第１コンタクトホール３１８
ｂが設けられている。活性化領域の長平方向に平行に、
かつ、それらの上に、ビット線３１４ａ、３１４ｂが配
置されている。ビット線３１４ａは第１コンタクトホー
ル３１８ａを介して第１電極３０６ａに接続され、ビッ
ト線３１４ｂは第１コンタクトホール３１８ｂを介して
第１電極３０６ｂに接続されている。第２電極３１６ａ
上に局所コンタクトホール３０８が設けられている。局
所配線３４１が配置される。局所配線３４１の一端は局
所コンタクトホール３０８を介して第２電極３１６ａに
接続される。また、局所線３４１は隣接ワード線３０４
ｂを横断し、これの他端は素子分離領域上に存在する。

局所配線３４１の他端上に、第２コンタクトホール３２
８が設けられる。ビット線の間に配置されたセル容量３
１０は、第２コンタクトホール３２８９局所配線３４１
局所コンタクトホール３０８を介して第２電極３１６ａ
に接続される。

次に、第６図（ａ）〜（ｆ＞および第７図（ａ〉〜（ｅ
）を用いて、第３の実施例の半導体メモリセルの製造方
法を説明する。第６図（ａ）〜（ｆ＞は２ビット×２ビ
ット分の平面配置図であり、主要工程における平面配置
図である。第７図（ａ）、（ｂ）、（ｃ）、（ｄ）、お
よび（ｅ）は第６図（ｆ）での−点鎖線ＡＡ’　、ＢＢ
”ＣＣ’　、ＤＤ’　、およびＥＥ”における模式的断
面図である。

まず、第６図（ａ〉、第７図（ａ）〜（ｅ）に示すよう
に、例えばＰ型シリコン基板３０１上に、例えばＬＯＣ
Ｏ８法によるフィールド酸化膜３０２が形成される。こ
れの膜厚は３００ｎｍ程度である。フィールド酸化膜３
０２は素子分離領域、活性化領域を規定する。素子分離
領域と活性化領域との境界である活性化領域境界３０３
ａ　、　３０３ｂ　、　３０３ｃの内部にトランジスタ
が２個、１個、１個形成されている。

次に、第６図（ｂ）、第７図（ａ）〜（ｅ）に示すよう
に、シリコン酸化膜に換算して膜厚１０ｎｍ程度のゲー
ト絶縁膜を形成した後、Ｎ型多結晶シリコン膜を堆積す
る。これの膜厚は２５０ｎｍ程度である。ＨＴＯ膜３０
５が堆積される。これの膜厚は２５０ｎｍ程度である。

フォトリソグラフィ工程によりＨＴＯ膜３０５．Ｎ型多
結晶シリコン膜が加工され、ワード線３０４ｃ、３０４
ｄ、３０４ｅ、３０４．ｆが形成される。これらの幅（
すなわち、ゲート長）は０．４）ｔ　ｍである。ワード
線３０４ｃ　、　３０４ｄ　、　３０４ｅ　、　３０４
ｆをマスクに用いたイオン注入によりＮ−型拡散層が形
成される。ワード線３０４ａ、３０４ｂ、３０４ｃの側
面にＨＴＯ膜３１５からなるサイドウオールが形成され
る。これの膜厚は１１００ｎ程度である。再びイオン注
入を行ない、Ｎ＋型型数散層形成されるにれにより、Ｌ
　Ｄ　Ｄ構造の第１電極３０６ｃｄ。

３０６ｄｃ　、　３０６ｄｆおよび第２電極３１６ｃｄ
、３］、６ｃｅ、３１６ｄｄ３１６ｄｆが形成される。

次に、第６図（Ｃ〉、第７図（ａ）〜（ｅ）に示すよう
に、ワード線の間に埋め込み絶縁膜が形成される。本実
施例では、ＬＴＯ膜３０７が堆積され、例えばスチレン
系の塗布膜を塗布し、エッチバックすることによりワー
ド線の間が平坦化される。このとき、ＬＴＯ膜３０７の
膜厚は４５０ｎｍ程度である。ここで、第１．第２電極
上に熱酸化膜は形成しない。

１ ２ しかし、ＬＴＯ膜の代わりに例えばプラズマ成長による
絶縁膜などを堆積する場合には、熱酸化膜を形成してお
いたほうが良い。また、埋め込み絶縁膜としては、ＨＴ
Ｏ膜３０５，３１５に比べてエツチングレイトが速く、
ＢＰＳＧ膜に比べてエツチングレイトが十分遅い必要が
ある。

第２電極３１６ｃｄ、３１６ｃｅ、３１６ｄｄ、３１６
ｄｆ上のＬＴＯ膜３０７をエツチング開口して、局所コ
ンタクトホール３０８ｃｄ、３０８ｃｅ、３０８ｄｄ、
３０８ｄｆが設けられる。これらの開口部におけるＬＴ
Ｏ膜３０７の表面はほぼ平坦であることから、局所コン
タクトホールの形成は極めて容易である。膜厚２５０ｎ
ｍ程度のＮ型多結晶シリコン膜を堆積する。この場合の
多結晶シリコン膜の堆積方法は、選択成長と通常の成長
方法とを組み合わせたものでも良い。この膜をエツチン
グ加工することにより、局所配線３４］、ｃｄ、３４１
ｃｅ、３４１ｄｄ、３４１ｄｆが設置される。局所配線
３４１ｃｄ、３４Ｉｃｅ、３４１ｄｄ、３４１ｄｆ　（
７）一端は局所コンタクトホール３０８ｃｄ、３０８ｃ
ｅ、３０８ｄｄ、３０８ｄｆを介して第２電１３１６ｃ
ｄ、３１６ｃｅ、３１６ｄｄ、３１６ｄｆに接続される
。

ワード線３０４ｃ、３０４ｆ、３０４．ｄ、３０４ｅを
横断し、これらの他端は素子分離領域上に存在する。こ
れらの他端の下には、ワード線は存在しない。

続いて、第６図（ｄ〉、第７図＜　ａ、　＞〜（ｅ）に
示すように、ビット線および局所配線の間の第２の層間
絶縁膜となるＢＰＳＧ膜３２膜内２７され、８５０℃程
度の熱処理によりリフローされる。これの膜厚は約２５
０ｎｍである。第］電極３０６ｃｄ、３０６ｄｃ、３０
６ｄｆ上のＢＰＳＧ膜３２膜内２７びＬ７Ｔｏ膜３０７
をエツチング開口して、第１コンタクトホール３１８ｃ
ｄ　、　３１８ｄｃ　、　３１８ｄｆが設けられる。こ
れらの開口部におけるＢＰＳＧ膜３２膜内２７びＬ　Ｔ
　Ｏ膜３０７からなる絶縁膜の膜厚は５．６５Ｑｎｍ稈
度である。また、これらの開口部の周辺の絶縁膜との段
差は、１１００ｎ以下である。従って、第１コンタクト
ホールの形成に際して、なんら支障は生じない。第１電
極３０６ｃｄ　、　３Ｑ６ｄｃ　、　３０６ｄ　ｆの内
部に、選択成長による埋め込み多結晶シリコン膜３２４
が形成される。なお、これの代わりに選択成長によるタ
ングステン膜を用いても良い。ポリサイド膜がｔｆｌＭ
される。これの膜厚は２５０ｎｍ程度である。ポリサイ
ド膜がエツチング加工されて、ビット線３１４ｃ、３１
４ｄが形成される。ビット線が形成される部分の下地の
ＢＰＳＧ膜３２膜内２７において、局所コンタクトホー
ル上部およびその近傍においてのみ緩やかな凹凸が存在
する。それ以外の部分では、はぼ平坦である。このため
、ビット線に対する加工精度は極めて有利になる。

引続いて、第６図（ｅ）、第７図（ａ）〜（ｅ）に示す
ように、ビット線およびセル容量の間の第３の層間絶縁
膜となるＢＰＳＧ膜３３７が堆積され、８５０℃程度の
熱処理によりリフローされる。これの膜厚は約２５０ｎ
ｍである。局所配線３４１ｃｄ、３４１ｃｅ、３４１ｄ
ｄ、３４１ｄｆの他端上のＢＰＳＧ膜３３７　、３２７
をエツチング開口して、局所配線３４１ｃｄ。

３４１ｃｅ、３４１ｄｄ、３４１ｄｆの他端上に、第２
コンタクトホール３２８ｃｄ　、　３２８ｃｅ　、　３
２８ｄｄ　、　３２８ｄｆが設けられる。

これらの開口部におけるＢＰＳＧ膜３３７，３２７から
なる絶縁膜の膜厚は、５００ｎｍ程度である。また、こ
れらの開口部の周辺の絶縁膜との段差は、概略１１００
ｎである。従って、第１コンタクトホールの形成と同様
に、第２コンタクトホールの形成に際して、なんら支障
は生じない。第２コンタクトホール上に、Ｎ型多結晶シ
リコンからなるスタックド形セル容量の下部電極３０９
ｃｄ　、　３０９ｃｅ　。

３０９ｄｄ、３０９ｄｆ等が形成される。これらの高さ
は、約１．８μｍである。これらの′Ｗｉ造はフィン構
造であるが、簡略化して図示しである。セル容量の下部
電極３０９ｃｄ、３０９ｃｅ、３０９ｄｄ、３０９ｄｆ
は第２コンタクトホール３２ｇｃｄ、３２８ｃｅ、３２
８ｄｄ、３２８ｄｆおよび局所配線および局所コンタク
トホール３０８ｃｄ　、　３０８ｃｅ　、　３０８ｄｄ
、３０８ｄｆを介して第２電極３１６ｃｄ、３１６ｃｅ
、３１６ｄｄ３１６ｄｆに接続される。

最後に、第６図（ｆ）２第７図（ａ）〜（ｅ）に示すよ
うに、シリコン酸化膜に換算して膜厚５ｎｍ程度の容量
絶縁膜（図示せず）が形成される。Ｎ型多結晶シリコン
からなるスタックド形セル容量の上部電極であるところ
のプレート電極３１９か形成される。これの膜厚は１１
００ｎ程度で５− ６ ある。プレート電極、容量絶縁膜、および下部電極とか
らスタックド形セル容量が形成される。セル容量間の溝
に第２の埋め込み絶縁膜であるところのＬＴ○膜３０７
ａが形成される。セル容量とアルミニウム配線との間の
第４層間絶縁膜であるところのＳＯＧ膜３４７が形成さ
れる。アルミニウム配線３４２が形成される。以降の工
程は省略する。

第３の実施例では、ワード線の間を埋め込み絶縁膜で平
坦化することにより、局所コンタクトホール　第１コン
タクトホール、および第２コンタクトホール形成が、第
１の実施例より更に容易になる。

なお、第３の実施例においてはＰ型シリコン基板を用い
たが、シリコン基板に形成されたＰウェル上に上述の半
導体メモリセルを形成してもよい また、ワード線、ビット線、および局所配線の構成材料
には多結晶シリコン、ポリサイド、および多結晶シリコ
ンが用いられたが、上述の材料に限定されるものではな
い。

〔発明の効果〕

以上説明したように本発明では、スタックド型のセル容
量を有するＤＲＡＭの半導体メモリセルにおいて、本発
明の半導体メモリセルは、局所コンタクト並びに局所配
線を設け、ビット線を活性化領域上に形成している。ま
た、本発明の半導体メモリセルは、素子分離領域上の局
所配線上に第２コンタクトホールを設けている。すなわ
ち、第２コンタクトホールが設けられる位置が、従来の
第２電極上から素子分離領域上の局所配線上に変更され
ている。

このため、本発明における第２コンタクトボールを形成
する部分の絶縁膜の膜厚は従来とほぼ同程度であるが、
第２コンタクトホールを形成する部分の周辺の絶縁膜の
窪みの勾配は従来より緩和される。

その結果、ビット線間の間隔を狭めることが可能となり
、セルサイズを小さくすることが可能となる。

また、局所配線の他端の位置の配置に対する制約が無い
ことから、セル容量の配置の自由度が確保される。

更に、第２コンタクトポールを形成する部分の周辺の絶
縁膜の窪みの勾配が従来より緩和されることから、第２
コンタクトホールの形成工程であるエツチング工程を含
めたフォトリングラフィ工程の制御性が良好になる。そ
のため、セル容量の下部電極とトランジスタの第２電極
との接続が容易になる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体メモリセルを説
明するための模式的平面図であり、第２図（ａ）〜（ｆ
）は、第１の実施例の半導体メモリセルの製造方法を説
明するための主要工程における模式的断面図である。 第３図は本発明の第２の実施例の半導体メモリセルを説
明するための模式的平面図であり、第４図（ａ）〜（ｆ
）は第２の実施例の半導体メモリセルの製造方法を説明
するための主要工程における模式的断面図である。 第５図（ａ）、（ｂ）は本発明の第３の実施例の半導体
メモリセルを説明するための模式的斜視図、模式的平面
図であり、第６図（ａ）〜（ｆ）は第２の実施例の半導
体メモリセルの製造方法を説明するための主要工程にお
ける平面配置図であり、第７図（ａ’）、（ｂ）、（ｃ
）、（ｄ＞（ｅ）は第６図（ｅ）における−点鎖線ＡＡ
’ＢＢ’　、ＣＣ’　、ＤＤ”、ＥＥ’での模式的断面
図である。 第８図は従来の半導体メモリセルを説明するための模式
的平面図であり、第９図（ａ）、（ｂ）、（Ｃ）は第８
図における一点鎖線ＡＡ’ＢＢ”、ｃｃ’における模式
的断面図である。 １０１．２０１．３０１．４０１・・・Ｐ型シリコン基
板、１０２　、２０２　、３０２　、４０２・・・フィ
ールド酸化膜、１０３ａ　、　１０３ｂ　、　２０３ａ
　、　２０３ｂ　、　３０３ａ　、　３０３ｂ　、　３
０３ｃ２０３ａ　。 ２０３ｂ、・・・活性化領域境界、 １０４ａ、１０４ｂ、１０４ｃ、２０４ａ、２０４ｂ、
２０４ｃ、３０４ａ、３０４ｂ３０４ｃ、３０４ｄ、３
０４ｅ、３０４ｆ、４０４ａ、４０４ｂ、４０４ｃ＝−
ワード９ ０ 線、 １０５，１１５，２０５，２１５，３０５，３１５，４
０５，４１５・・・ＨＴＯ膜、 １０６ａ　、　１０６ｂ　、　２０６ａ　、　２０６ｂ
、　３０６ａ　、　３０６ｂ　、　３０６ｃｄ　、　３
０６ｄｃ。 ３０６ｄｆ、４０６ａ、４０６ｂ　−・・第１電極、１
０８ａ、　１０８ｂ、２０８ａ、２０８ｂ、３０８，３
０８ｃｄ、３０８ｃｅ、３０８ｄｄ。 ３０８ｄｆ・・・局所コンタクトホール、１０９ａ、１
０９ｂ、２０９ａ、３０９ｃｄ、３０９ｃｅ、３０９ｄ
ｄ、３０９ｄｆ。 ４０９ａ、４０９ｃ　−＝　（セル容量）下部電極、１
１０ａ、１１０ｂ、２１０ａ、２１０ｂ、３１０，４１
０ａ、４１０ｂ　−−・セル容量、 １１４ａ、１１４ｂ、２１４ａ、２１４ｂ、３１４ａ、
３１４ｂ、３１４ｃ、３１４ｄ。 ４１４ａ、４１４ｂ　・−ビット線、 １１６ａ、１１６ｂ、１１６ｃ、２１６ａ、２１６ｂ、
２１６ｃ、３１６ａ、３１６ｂ。 ３１６ｃｄ　、　３１６ｃｅ　、　３１６ｄｄ　、　３
１６ｄｆ　、　４１６ａ　、　４１６ｂ　、　４１６ｃ
ｍ・−第２電極、 １１７．１２７，１３７，２２７，２３７，３２７，３
３７，４２７．４３７・・・ＢＰＳＧ膜、 １１８ａ、１１８ｂ、２１８ａ、２１８ｂ、３１８ａ、
３１８ｂ、３１８ｃｄ、３１８ｄｃ。 ３１８ｄｆ、４１８ａ、４１８ｂ−・−第１コンタクト
ホール、１１９．２１９，３１９，４１９・・・プレー
ト電極、１２８ａ、１２８ｂ、２２８ａ、２２８ｂ、３
２８，３２８ｃｄ、３２８ｃｅ、３２８ｄｄ３２８ｄｆ
、４２８ａ、４２８ｂ−−−第２コンタクトホール、１
４１ａ、１４１ｂ、２４１ａ、２４１ｂ、３４１．３４
１ｃｄ、３４］ｃｅ、３４１ｄｄ３４１ｄｆ・・・局所
配線、 ２０７．３０７，３０７ａ−−−Ｌ　Ｔ　Ｏ膜、３２４
・・・埋め込み多結晶シリコン膜、３４２・・・アルミ
ニウム膜、 ３４７・・・ＳＯＧ膜。

Claims (1)

1. 【特許請求の範囲】 １、シリコン基板表面に設けられた絶縁膜からなる素子
   分離領域に囲まれて前記シリコン基板表面に形成された
   活性化領域に拡散層からなる第１電極および拡散層から
   なる第２電極並びにゲート電極を有して形成されたトラ
   ンジスタと、前記ゲート電極を兼ねるワード線と、前記
   第１電極に接続するビット線と、前記ワード線および前
   記ビット線の上部に形成されかつ前記第２電極に下部電
   極が接続するスタックド型セル容量とからなる半導体メ
   モリセルにおいて、 一端が前記第２電極と接続し、他端が素子分離領域上に
   おいて前記下部電極と接続する局所配線と、 前記活性化領域上において、前記ゲート電極並びに前記
   局所配線上を横断するビット線とを有することを特徴と
   する半導体メモリセル。 ２、請求項１記載の半導体メモリセルにおいて、 前記局所配線の他端が、前記素子領域上において、隣接
   ワード線上に存在することを特徴とする半導体メモリセ
   ル。 ３、請求項１記載の半導体メモリセルにおいて、 前記局所配線が隣接ワード線上を横断し、前記局所配線
   の他端が絶縁膜上に存在することを特徴とする半導体メ
   モリセル。 ４、シリコン基板の所定部分に絶縁膜を形成し、素子分
   離領域を形成するとともに活性化領域を形成する工程と
   、 前記活性化領域方面にゲート絶縁膜を形成し、ゲート電
   極を兼ねるワード線を形成し、前記ワード線をマスクに
   して拡散層を形成することによりトランジスタの第１電
   極および第２電極を形成する工程と、 第１の層間絶縁膜を形成し、前記第２電極上の前記第１
   の層間絶縁膜を開口して局所コンタクトホールを形成す
   る工程と、 前記局所コンタクトホールにおいて、一端が前記第２電
   極と接続する局所配線を形成する工程と、 第２の層間絶縁膜を形成し、前記第１電極上の前記第２
   の層間絶縁膜および前記第１の層間絶縁膜を開口して第
   １コンタクトホールを形成する工程と、 前記第１コンタクトホールにおいて前記第１電極と接続
   するビット線を形成する工程と、 第３の層間絶縁膜を形成し、前記局所配線の他端上の前
   記第３の層間絶縁膜および前記第２の層間絶縁膜を開口
   して第２コンタクトホールを形成する工程と、 前記第２コンタクトホールにおいて、下部電極が前記局
   所配線の前記他端と接続するスタックド型セル容量を形
   成する工程とを有することを特徴とする半導体メモリセ
   ルの製造方法。 ５、請求項４記載の半導体メモリセルの製造方法におい
   て、 第１の層間絶縁膜、第２の層間絶縁膜、および第３の層
   間絶縁膜がＢＰＳＧ膜であることを特徴とする半導体メ
   モリセルの製造方法。 ６、請求項４記載の半導体メモリセルの製造方法におい
   て、 第１の層間絶縁膜を形成する代わりに、ワード線の間を
   平坦化する埋め込み絶縁膜を形成することを特徴とする
   半導体メモリセルの製造方法。 ７、請求項６記載の半導体メモリセルの製造方法におい
   て、 埋め込み絶縁膜が、低温化学気相成長によるシリコン酸
   化膜であることを特徴とする半導体メモリセルの製造方
   法。 ８、請求項６記載の半導体メモリセルの製造方法におい
   て、 第２の層間絶縁膜、および第３の層間絶縁膜がＢＰＳＧ
   膜であることを特徴とする半導体メモリセルの製造方法
   。