KR100360392B1 - 스태틱랜덤엑세스메모리부하저항제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 238000002844 melting Methods 0.000 claims abstract description 21
- 230000008018 melting Effects 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 239000010703 silicon Substances 0.000 claims abstract description 9
- 230000003068 static effect Effects 0.000 claims abstract description 4
- 239000012535 impurity Substances 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract 2
- 238000000137 annealing Methods 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 abstract 1
- 238000007669 thermal treatment Methods 0.000 abstract 1
- 230000001131 transforming effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Abstract
본 발명은 SRAM 부하저항 제조방법에 관한 것으로서, 기판상에 폴리게이트전극을 형성하고, 그 위에 절연막을 형성하고, 폴리게이트전극과 폴리 부하저항용 전도막을 연결시키는 접촉창을 형성하고, 접촉창 전체 표면에 불순물이 첨가된 폴리실리콘층을 도포하고, 도포된 폴리실리콘층에서 부하저항용 전도막 부위만을 남기고 식각하고, 폴리실리콘층 위에 폴리실리콘 표면을 산화막으로 형성하고, 산화막으로 형성된 폴리실리콘 표면에서 폴리 부하저항부위를 제외하고, 그 외 부분의 산화막을 제거하고, 전체 표면에 고융점 금속을 융착시키고, 열처리를 통하여 상기 폴리실리콘부위만 실리사이드를 형성하고, 계속되는 습식식각공정으로 상기 산화막 상부에 존재하는 미반응 고융점 금속을 제거하며, 반응 형성된 실리사이드를 안정화시키는 열처리와 추가 습식식각으로 미반응 고융점 금속을 제거시키는 단계를 포함한다. 따라서, 전도성을 띄게하는 폴리실리콘부위만을 고융점 금속을 이용한 실리사이드를 형성시킴으로써, 그 외의 폴리실리콘부위는 전도성을 갖지 않도록 하여 안정된 부하저항을 유지할 수 있으므로 응용되는 제품의 DC특성, 수율, 및 특성치를 개선하는 효과를 제공한다.
Description
본 발명은 스태틱 랜덤 엑세스 메모리(Static Random Access Memory; 이하 "SRAM"이라 함)장치의 셀 제조방법에 관한 것으로서, 특히 SRAM의 구성요소인 부하저항의 안정된 저항값을 유지시키기 위한 SRAM 부하저항 제조방법에 관한 것이다.
일반적으로, 반도체 메모리 장치로서 SRAM은 다이나믹 랜덤 엑세스 메모리(Dynamic Random Access Memory; 이하 "DRAM"이라 함)에 비하여 메모리 용량에서는 떨어지지만, 고속으로 동작하고 사용하기 쉽기 때문에 중·소용량의 메모리 분야에서 널리 사용되고 있다. SRAM의 메모리셀은 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하소자로 이루어지는 2개의 플립플롭(flip flop) 회로로 구성된다.
통상적으로, 종래에는 SRAM 등의 제품에서 폴리(poly)전극을 형성하고 이를 이용하여 부하저항을 구성할 때, 접속창에 연결된 부위에 불순물을 이온 주입하여 전도성을 띄게하고, 나머지 폴리전극부위는 불순물이 주입되지 않은 상태로 남아 저항으로써 작용한다.
제1A도 내지 제1F도는 종래의 기술에 의한 에스 렘 셀 제조방법을 단계별로 나타낸 도면들이다.
제1A도는 도전막을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판(10) 상의 일정영역에 필드산화막(14)을 형성하여 그 사이에 활성영역을 한정한 다음, 게이트산화막(12)을 얇게 형성한다. 계속해서 상기 결과물전면에 도전막(16)을 형성한다. 도핑된 다결정실리콘(16) 전면에 포토레지스트를 도포한 다음 상기 도전막(16)을 하기 게이트전극 패턴으로 한정하도록 포토레지스트 패턴(18)을 형성한다. 이 포토레지스트 패턴(18)을 식각마스크로 하여 상기 도핑된 다결정실리콘(16)을 패터닝한다. 계속해서 상기 포토레지스트 패턴(18)을 제거한다.
제1B도는 제1 절연막(26)을 형성하는 단계를 나타낸다. 구체적으로, 전 단계의 패터닝결과, 게이트전극 패턴(16a, 16b)이 게이트산화막(12) 상에 형성된다. 게이트전극 패턴(16a, 16b)중 "16a"는 액세스(access) 트랜지스트의 게이트전극 패턴이고, "16b"는 드라이브(drive) 트랜지스터의 게이트전극 패턴이다. 상기 게이트전극 패턴(16a, 16b)을 식각마스크로 하여 결과물 전면에 기판과 반대되는 도전성불순물을 이온주입한다. 이렇게 주입된 불순물은 반도체기판(10) 상에 불순물층(20,22 및 24)을 형성한다. 이와 같은 불순물층(20, 22 및 24)중 "24"는 드레인영역이고, "20" 및 "22"는 소오스영역이다. 이와 같은 구조물전면에 상기 게이트전극 패턴(16a, 16b)을 보호하는 제1 절연막(26)을 형성한다. 계속해서 제1 절연막(26) 전면을 이방성식각한다.
제1C도는 제2 절연막(28)을 한정하는 단계를 나타낸다. 구체적으로, 제1B도의 제1 절연막(26)을 이방성식각한 결과 게이트전극 패턴(16a, 16b)의 측부에 절연막 스페이서(26a)가 형성된다. 계속해서 측부에 스페이스(26a)를 갖는 상기 게이트전극 패턴(16a, 16b)이 형성된 상기 반도체기판(10) 전면에 제2 절연막(28)을 형성한다. 계속해서 제2 절연막(28) 전면에 포토레지스트를 도포한 다음, 상기 소오스영역(20)의 일부 영역과 인접한 드라이브 게이트전극 패턴(16b)의 일부분을 한정하는 포토레지스트 패턴(30)을 형성한다.
제1D도는 소오스영역(20)의 일부표면을 노출시키는 단계를 나타낸다. 구체적으로, 상기 제1C도의 포토레지스트 패턴(30)을 식각마스크로 하여 상기 결과물전면을 이방성식각하면 상기 포토레지스트 패턴(30)에 의해 한정된 영역의 상기 제2 절연막(28) 및 드라이브(drive) 게이트전극 패턴(16b)의 스페이서는 제거된다. 계속해서 상기 포토레지스트(30)를 제거한다. 이렇게 하여 상기 드레인영역(20)의 일부영역에서 상기 반도체기판(10)의 표면이 노출된다.
제1E도는 도전막을 한정하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 상기 소오스영역(20)의 노출된 반도체기판(32)을 매립하면서 도전막을 형성한다. 계속해서 도전막 전면에 포토레지스트를 도포한 다음 액세서 게이트전극패턴(16a)의 일부를 노출시키는 포토레지스트 패턴(36)을 형성한다. 이와 같은 포토레지스트 패턴(36)을 식각마스크로 하여 상기 결과물전면을 이방성식각한다. 이 결과 도전막 패턴(34)이 형성된다. 계속해서 상기 포토레지스트 패턴(36)을 제거한다. 상기 도전막 패턴(34)은 로드 저항이 된다.
제1F도는 로드 저항을 형성하는 단계를 나타낸다. 구체적으로, 상기 결과물전면에 포토레지스트를 도포한 다음, 상기 소오스영역(20)상의 노출된 반도체기판부분(32) 뿐만 아니라 상기 드라이브 전극 패턴(16b)과 연결되는 상기 드라이브 영역(22) 상에 일부영역을 노출시키는 포토레지스트 패턴(38)을 형성한다. 이때, 최소 디자인 룰(design rule)에 따라 상기 소오스영역(20)에서 노출된 반도체기판 둘레의 일부 영역이 같이 노출된다. 계속해서 상기 포토레지스트 패턴(38)을 이온 주입마스크로 하여 상기 결과물전면에 도전성불순물을 이온주입한다. 이때, 주입되는 도전성 불순물은 비소이온(As+)을 사용한다. 이 결과 소오스영역의 노출된 반도체기판(22)에는 소오스영역내에 불순물층(20a)이 형성되어 상기 도전막 패턴(34)이 반도체기판(10)과 콘택을 형성하게 된다. 또한 상기 드레인영역(22)의 노출된 부분에는 도선부(34a)가 형성된다. 이후 상기 포토레지스트 패턴(38)을 제거한다. 상기 포토레지스트 패턴(38)에 의해 불순물의 이온주입으로 부터 보호된 상기 드라이브 게이트전극 패턴(16b)영역에 형성된 상기 도전막 패턴(34)은 로드저항이다.
통상적으로, 불순물 주입 공정후에 수반되는 열처리 공정에 의하여 기 주입된 불순물 이온이 확산, 이동되면서 부하저항값의 변동을 일으키게 된다. 이로 인하여 제품의 수율 및 특성치 관리가 어려워지는 문제가 발생한다.
따라서, 본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 개선하기 위하여 안출된 것으로서, 전도성을 띄게하는 폴리 실리콘 부위만을 고융점 금속을 이용한 실리사이드(silicide)를 형성시키고, 그 이외의 폴리 실리콘 부위는 전도성을 갖지 않도록 하는 SRAM 부하저항 제조방법을 제공함에 있다.
상술한 바와 같은 목적을 달성하기 위한 SRAM 부하저항 제조방법은
스태틱 랜덤 엑세스 메모리 부하저항 제조방법에 있어서,
실리콘 기판상에 폴리게이트(Poly Gate)전극을 형성하는 단계;
상기 폴리게이트(Poly Gate)전극 및 실리콘 기판상에 절연막을 형성하는 단계;
상기 폴리게이트(Poly Gate)전극과 폴리 부하저항용 전도막을 연결시키는 접촉창을 형성하는 단계;
상기 형성된 접촉창 전체 표면에 불순물이 첨가된 폴리실리콘층을 도포하는 단계;
상기 도포된 폴리실리콘층에서 부하저항용 전도막 부위만을 제외하고 포토/에취(photo/etch) 공정을 수행하여 부하저항용 전도막 부위만을 남기고 식각하는 단계;
상기 폴리실리콘층 위에 폴리실리콘 표면을 산화막으로 형성하는 단계;
상기 산화막으로 형성된 폴리실리콘 표면에서 폴리 부하저항부위를 제외하고, 그 외 부분의 산화막을 제거하는 단계;
상기 전체 표면에 고융점 금속을 융착시키는 단계;
열처리를 통하여 상기 폴리실리콘부위만 실리사이드를 형성하고, 계속되는 습식식각공정으로 상기 산화막 상부에 존재하는 미반응 고융점 금속을 제거하는 단계; 및
상기 반응 형성된 실리사이드를 안정화시키는 열처리와 추가 습식식각으로 미반응 고융점 금속을 제거시키는 단계를 포함한다.
또한, 상기 전체 표면에 고융점 금속을 융착시키는 단계에서 고융점 금속은 티타늄(Ti) 및 코발트(Co)가 사용됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.
제2A도 내지 제2E도는 본 발명에 의한 에스 렘 셀 제조방법을 단계별로 나타낸 도면들이다.
제2A도는 폴리게이트(Poly Gate) 전극형성 및 절연막을 형성하는 단계를 나타낸다.
제2A도에 있어서, 참조부호 200은 실리콘 기판이고, 202는 폴리게이트(Poly Gate)이며, 204는 절연막이다.
제2A도에서 보는 바와 같이 상기 실리콘 기판(200)상에 폴리게이트(Poly Gate)전극(202)을 형성한다. 계속해서, 상기 폴리게이트(Poly Gate)전극(202) 및 실리콘 기판(200)상에 절연막을 형성한다.
제2B도는 폴리게이트(Poly Gate)전극(202)과 폴리 부하저항용 전도막을 연결시키는 접속창을 연결시키고, 폴리실리콘을 도포하고, 부하저항용 전도막 부위만을남기고, 폴리실리콘 표면을 산화시키는 단계를 나타낸다.
제2B도에 있어서, 참조부호 206은 불순물이 첨가된 폴리실리콘층이며, 208은 산화막이다.
제2A도에서 보인 바와 같이 형성된 폴리게이트(Poly Gate)전극(202)과 폴리 부하저항용 전도막을 연결시키는 접촉창을 제2B도에서 보인 바와 같이 형성하고, 불순물이 첨가된 폴리실리콘층(206)을 도포하고, 부하저항용 전도막 부위만을 남기는 포토/에취(photo/etch) 공정을 수행하고, 상기 폴리실리콘층(206) 위에 폴리실리콘 표면을 산화막(208)으로 형성한다.
제2C도는 폴리 부하저항부위의 산화막을 제외한 부위의 산화막을 제거하고, 고융점 금속을 융착시키는 단계를 나타낸다.
제2C도에 있어서, 참조부호 210은 고융점 금속을 나타낸다.
제2B도에서 보인 바와 같이 산화막(208)으로 형성된 폴리실리콘 표면에서 폴리 부하저항부위를 제외하고, 그 외 부분의 산화막(208)을 제거하고, 전체 표면에 고융점 금속을 융착시킨다. 상기 고융점 금속은 Ti(티타늄) 및 Co(코발트)등이 바람직하다.
제2D도는 폴리실리콘부위만 실리사이드를 형성하고, 산화막 상부에 존재하는 미반응 고융점 금속을 제거하는 단계를 나타낸다.
제2D도에 있어서, 참조부호 212는 실리사이드를 나타낸다.
제2D도에서 보는 바와 같이 열처리를 통하여 폴리실리콘부위만 실리사이드(212)를 형성하고, 계속되는 습식식각공정으로 산화막(208) 상부에 존재하는 미반응 고융점 금속을 제거한다.
제2E도는 실리사이드(212) 안정화 공정과 미반응 고융점 금속을 제거하는 단계를 나타낸다.
제2E도에서 보는 바와 같이 반응 형성된 실리사이드(212)를 안정화시키는 열처리와 추가 습식식각으로 미반응 고융점 금속을 제거시킨다.
상술한 바와 같이 구성한 SRAM 부하저항 제조방법은 전도성을 띄게하는 폴리실리콘부위만을 고융점 금속을 이용한 실리사이드를 형성시킴으로써, 그 외의 폴리실리콘부위는 전도성을 갖지 않도록 하여 안정된 부하저항을 유지할 수 있으므로 응용되는 제품의 DC특성, 수율, 및 특성치를 개선하는 효과를 제공한다.
제1A도 내지 제1F도는 종래의 기술에 의한 에스 렘 셀 제조방법을 단계별로 나타낸 도면들이다.
제2A도 내지 제2E도는 본 발명에 의한 에스 렘 셀 제조방법을 단계별로 나타낸 도면들이다.
Claims (2)
- 스태틱 랜덤 엑세스 메모리 부하저항 제조방법에 있어서,실리콘 기판상에 폴리게이트(Poly Gate)전극을 형성하는 단계;상기 폴리게이트(Poly Gate)전극 및 실리콘 기판상에 절연막을 형성하는 단계;상기 폴리게이트(Poly Gate)전극과 폴리 부하저항용 전도막을 연결시키는 접촉창을 형성하는 단계;상기 형성된 접촉창 전체 표면에 불순물이 첨가된 폴리실리콘층을 도포하는 단계;상기 도포된 폴리실리콘층에서 부하저항용 전도막 부위만을 제외하고 포토/에취(photo/etch) 공정을 수행하여 부하저항용 전도막 부위만을 남기고 식각하는 단계;상기 폴리실리콘층 위에 폴리실리콘 표면을 산화막으로 형성하는 단계;상기 산화막으로 형성된 폴리실리콘 표면에서 폴리 부하저항부위를 제외하고, 그 외 부분의 산화막을 제거하는 단계;상기 전체 표면에 고융점 금속을 융착시키는 단계;열처리를 통하여 상기 폴리실리콘부위만 실리사이드를 형성하고, 계속되는 습식식각공정으로 상기 산화막 상부에 존재하는 미반응 고융점 금속을 제거하는 단계; 및상기 반응 형성된 실리사이드를 안정화시키는 열처리와 추가 습식식각으로 미반응 고융점 금속을 제거시키는 단계를 포함하는 스태틱 랜덤 엑세스 메모리 부하저항 제조방법.
- 제1항에 있어서, 상기 전체 표면에 고융점 금속을 융착시키는 단계에서 고융점 금속은 티타늄(Ti)과 코발트(Co) 중 어느 하나가 사용됨을 특징으로 하는 스태틱 랜덤 엑세스 메모리 부하저항 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042330A KR100360392B1 (ko) | 1995-11-20 | 1995-11-20 | 스태틱랜덤엑세스메모리부하저항제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042330A KR100360392B1 (ko) | 1995-11-20 | 1995-11-20 | 스태틱랜덤엑세스메모리부하저항제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970030845A KR970030845A (ko) | 1997-06-26 |
| KR100360392B1 true KR100360392B1 (ko) | 2003-01-29 |
Family
ID=37490502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950042330A KR100360392B1 (ko) | 1995-11-20 | 1995-11-20 | 스태틱랜덤엑세스메모리부하저항제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100360392B1 (ko) |
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| JPS63186460A (ja) * | 1987-01-28 | 1988-08-02 | Sony Corp | 半導体装置の製造方法 |
| KR920007221A (ko) * | 1990-09-28 | 1992-04-28 | 김광호 | 스태틱램의 제조방법 |
-
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- 1995-11-20 KR KR1019950042330A patent/KR100360392B1/ko not_active IP Right Cessation
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|---|---|
| KR970030845A (ko) | 1997-06-26 |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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