JPH05275697A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05275697A JPH05275697A JP4001440A JP144092A JPH05275697A JP H05275697 A JPH05275697 A JP H05275697A JP 4001440 A JP4001440 A JP 4001440A JP 144092 A JP144092 A JP 144092A JP H05275697 A JPH05275697 A JP H05275697A
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- Japan
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- gate electrode
- tft
- drain
- gate
- film
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Abstract
(57)【要約】
【目的】 トランジスタのソース・ドレイン・チャネル
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電圧がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはゲート電極を凹状に形成し、凹
状段差内部にＴＦＴのチャネル部を形成した後、さらに
チャネル部上方にゲート電極を設けることによりトラン
ジスタ特性が向上しかつ段差を低減し平坦化をはかりか
つ高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による凹状のゲート電極を
形成しその段差間にゲート酸化膜を介してＴＦＴチャネ
ル部を形成、さらにチャネル部上方にゲート電極を形成
して構成する。
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電圧がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはゲート電極を凹状に形成し、凹
状段差内部にＴＦＴのチャネル部を形成した後、さらに
チャネル部上方にゲート電極を設けることによりトラン
ジスタ特性が向上しかつ段差を低減し平坦化をはかりか
つ高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による凹状のゲート電極を
形成しその段差間にゲート酸化膜を介してＴＦＴチャネ
ル部を形成、さらにチャネル部上方にゲート電極を形成
して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＭ
ＯＳ型トランジスタに関する。
ＯＳ型トランジスタに関する。
【０００２】
【従来の技術】ＳＲＡＭの特徴の一つとしてバッテリー
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
【０００３】このＴＦＴトランジスタの製造方法を図３
を用いて説明する。
を用いて説明する。
【０００４】まず、半導体基板３０１にＣＶＤ法により
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
【０００５】また、ＴＦＴトランジスタの特性を向上さ
せる方法として、ダブルゲート構造とよばれるＴＦＴの
開発も進められている。このダブルゲート構造の断面図
を図４に示し、この動作機構について簡単に説明する。
せる方法として、ダブルゲート構造とよばれるＴＦＴの
開発も進められている。このダブルゲート構造の断面図
を図４に示し、この動作機構について簡単に説明する。
【０００６】ダブルゲート構造のＴＦＴでは上下二つの
ゲート電極４０３、４０９によりトランジスタを制御す
る。
ゲート電極４０３、４０９によりトランジスタを制御す
る。
【０００７】ゲートが一つのトランジスタ（シングルゲ
ートトランジスタ）ではゲート電圧印加によりゲート電
極側のチャネル部表面のみが反転するのに対し、チャネ
ル部の厚さの薄いダブルゲート構造のＴＦＴではチャネ
ルの全領域が反転する。すなわち、 オン電流の増加が期待できる。
ートトランジスタ）ではゲート電圧印加によりゲート電
極側のチャネル部表面のみが反転するのに対し、チャネ
ル部の厚さの薄いダブルゲート構造のＴＦＴではチャネ
ルの全領域が反転する。すなわち、 オン電流の増加が期待できる。
【０００８】そのほかダブルゲートＴＦＴは先に図３で
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
【０００９】（Conference on Solid Devices and Mate
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
【００１０】
【発明が解決しようとする課題】しかしながら、図４で
述べたダブルゲート構造のＴＦＴでは、図からもわかる
ようにＴＦＴトランジスタ構成において、下ゲート、バ
ルク（ソース・ドレイン・チャネル部）、上ゲートの少
なくとも三層構造をとる。その結果、ＴＦＴチャネル部
及びその周辺の急峻な段差により平坦化が難しく、その
後の配線工程において、断線及びエッチ残りによるショ
ートの原因となる。
述べたダブルゲート構造のＴＦＴでは、図からもわかる
ようにＴＦＴトランジスタ構成において、下ゲート、バ
ルク（ソース・ドレイン・チャネル部）、上ゲートの少
なくとも三層構造をとる。その結果、ＴＦＴチャネル部
及びその周辺の急峻な段差により平坦化が難しく、その
後の配線工程において、断線及びエッチ残りによるショ
ートの原因となる。
【００１１】そこで本発明はこのような課題を解決する
ものでその目的とするところはＴＦＴ特性の向上のため
にダブルゲートにしても、段差の少ないＴＦＴを提供す
ることにある。
ものでその目的とするところはＴＦＴ特性の向上のため
にダブルゲートにしても、段差の少ないＴＦＴを提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電膜による第１ＭＯＳ型トラン
ジスタのゲート電極、前記第１導電膜上に形成された第
２絶縁膜、前記第２絶縁膜上に形成された第２導電膜に
よるＭＯＳ型トランジスタのソース・ドレイン・チャネ
ル領域、前記第２絶縁膜および前記第２導電膜上に形成
された第３の絶縁膜、前記第３の絶縁膜上に形成された
第３導電膜による第２ＭＯＳ型トランジスタのゲート電
極からなる半導体層において、前記第１導電膜によるＭ
ＯＳ型トランジスタのゲート電極が凹状になっており、
凹状になったゲート電極の段差内部に前記第２導電膜に
よるＭＯＳ型トランジスタのソース・ドレイン・チャネ
ル領域が存在しかつチャネル部上部にゲート電極が存在
することを特徴とする。
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電膜による第１ＭＯＳ型トラン
ジスタのゲート電極、前記第１導電膜上に形成された第
２絶縁膜、前記第２絶縁膜上に形成された第２導電膜に
よるＭＯＳ型トランジスタのソース・ドレイン・チャネ
ル領域、前記第２絶縁膜および前記第２導電膜上に形成
された第３の絶縁膜、前記第３の絶縁膜上に形成された
第３導電膜による第２ＭＯＳ型トランジスタのゲート電
極からなる半導体層において、前記第１導電膜によるＭ
ＯＳ型トランジスタのゲート電極が凹状になっており、
凹状になったゲート電極の段差内部に前記第２導電膜に
よるＭＯＳ型トランジスタのソース・ドレイン・チャネ
ル領域が存在しかつチャネル部上部にゲート電極が存在
することを特徴とする。
【００１３】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１４】図１は、本発明の実施例を工程順に示す図
である。１０１は半導体基板、１０２はシリコン酸化
膜、１０３、１０７はゲート電極、１０４、１０６はゲ
ート酸化膜、１０５はＴＦＴチャネル部である。
である。１０１は半導体基板、１０２はシリコン酸化
膜、１０３、１０７はゲート電極、１０４、１０６はゲ
ート酸化膜、１０５はＴＦＴチャネル部である。
【００１５】また図２は、本発明の実施例の平面図であ
る。
る。
【００１６】まず、半導体基板１０１の全面に、ＣＶＤ
法または熱酸化によりシリコン酸化膜１０２を２０〜２
００ｎｍ形成する。（図１（ａ））次にＬＰＣＶＤ法に
よりモノシラン雰囲気中、６００〜６４０゜Cでポリシリ
コン膜を１００〜３００ｎｍ形成後、全面にＰ型不純物
であるＢＦ2 +またはＮ型不純物であるＰ+またはＡｓ+を
ドーズ量１×１０14〜１×１０16、エネルギー３０〜１
２０ｋｅｖでイオン注入後、フォトリソグラフィおよ
び、異方性エッチングによりポリシリコン膜によりＭＯ
Ｓ型トランジスタのゲート電極１０３を形成する。（図
１（ｂ））この際、異方性エッチングは、ゲート電極を
凹状に形成するため、時間エッチングとし、段差間の間
隔は２００〜１０００ｎｍ、またその深さは２０〜２０
０ｎｍとする。この時、２００〜６００ｎｍ程度の間隔
はの通常のフォトでは難しい場合はエキシマレーザー露
光またはＥＢ露光でパターニングする。続いてゲート酸
化膜になるシリコン酸化膜１０４を熱酸化膜またはＣＶ
Ｄ法により、２０〜１００ｎｍ形成する。（図１
（ｃ））次にＬＰＣＶＤ法によりモノシラン雰囲気中６
００〜６５０℃でポリシリコン膜を５０〜３００ｎｍ形
成した後、レジストをマスクとしてＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入することによりソース・
ドレイン及びチャネル部を形成する。ひき続きＣＦ4：
Ｏ2＝５：１ガス中で異方性エッチングで全面エッチバ
ックをかけパターンを形成する事により、ゲート電極凹
状段差内部に、ＴＦＴソース・ドレイン及びチャネル部
１０５を形成する。（図１（ｄ））次に全面に、ＣＶＤ
法または熱酸化によりゲート酸化膜となるシリコン酸化
膜１０６を２０〜２００ｎｍ形成後、ＬＰＣＶＤ法によ
りモノシラン雰囲気中、６００〜６４０℃でポリシリコ
ン膜を１００〜３００ｎｍ形成する。続いてポリシリコ
ン膜全面にＰ型不純物であるＢＦ2 +またはＮ型不純物で
あるＰ+またはＡｓ+をドーズ量１×１０14〜１×１
０16、エネルギー３０〜１２０ｋｅｖでイオン注入後、
フォトリソグラフィおよび、エッチングによりポリシリ
コン膜によりＭＯＳ型トランジスタのゲート電極１０７
を形成する。（図１（ｅ））なお、図１には示されてい
ないが、ゲート電極１０３、１０７は電気的に接続され
ている。
法または熱酸化によりシリコン酸化膜１０２を２０〜２
００ｎｍ形成する。（図１（ａ））次にＬＰＣＶＤ法に
よりモノシラン雰囲気中、６００〜６４０゜Cでポリシリ
コン膜を１００〜３００ｎｍ形成後、全面にＰ型不純物
であるＢＦ2 +またはＮ型不純物であるＰ+またはＡｓ+を
ドーズ量１×１０14〜１×１０16、エネルギー３０〜１
２０ｋｅｖでイオン注入後、フォトリソグラフィおよ
び、異方性エッチングによりポリシリコン膜によりＭＯ
Ｓ型トランジスタのゲート電極１０３を形成する。（図
１（ｂ））この際、異方性エッチングは、ゲート電極を
凹状に形成するため、時間エッチングとし、段差間の間
隔は２００〜１０００ｎｍ、またその深さは２０〜２０
０ｎｍとする。この時、２００〜６００ｎｍ程度の間隔
はの通常のフォトでは難しい場合はエキシマレーザー露
光またはＥＢ露光でパターニングする。続いてゲート酸
化膜になるシリコン酸化膜１０４を熱酸化膜またはＣＶ
Ｄ法により、２０〜１００ｎｍ形成する。（図１
（ｃ））次にＬＰＣＶＤ法によりモノシラン雰囲気中６
００〜６５０℃でポリシリコン膜を５０〜３００ｎｍ形
成した後、レジストをマスクとしてＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入することによりソース・
ドレイン及びチャネル部を形成する。ひき続きＣＦ4：
Ｏ2＝５：１ガス中で異方性エッチングで全面エッチバ
ックをかけパターンを形成する事により、ゲート電極凹
状段差内部に、ＴＦＴソース・ドレイン及びチャネル部
１０５を形成する。（図１（ｄ））次に全面に、ＣＶＤ
法または熱酸化によりゲート酸化膜となるシリコン酸化
膜１０６を２０〜２００ｎｍ形成後、ＬＰＣＶＤ法によ
りモノシラン雰囲気中、６００〜６４０℃でポリシリコ
ン膜を１００〜３００ｎｍ形成する。続いてポリシリコ
ン膜全面にＰ型不純物であるＢＦ2 +またはＮ型不純物で
あるＰ+またはＡｓ+をドーズ量１×１０14〜１×１
０16、エネルギー３０〜１２０ｋｅｖでイオン注入後、
フォトリソグラフィおよび、エッチングによりポリシリ
コン膜によりＭＯＳ型トランジスタのゲート電極１０７
を形成する。（図１（ｅ））なお、図１には示されてい
ないが、ゲート電極１０３、１０７は電気的に接続され
ている。
【００１７】上述の工程を経て出来上がった本発明の半
導体装置によれば、ＴＦＴのゲートをダブルゲート構造
とすることにより しきい値電圧が下がる。
導体装置によれば、ＴＦＴのゲートをダブルゲート構造
とすることにより しきい値電圧が下がる。
【００１８】 サブスレショルド係数を下げスイッチ
ング特性が向上する。
ング特性が向上する。
【００１９】といったトランジスタ特性の向上ととも
に、下層ゲート電極にＴＦＴチャネル部を埋め込んだこ
とにより 段差が減少する。
に、下層ゲート電極にＴＦＴチャネル部を埋め込んだこ
とにより 段差が減少する。
【００２０】 により平坦化を図ることができ、高
集積化が可能となる。
集積化が可能となる。
【００２１】また、チャネル部に四方からゲート電極が
かかるため、 全体がチャネル化しやすくなり従来のダブルゲート
構造と比較しさらにオン電流が増加する。
かかるため、 全体がチャネル化しやすくなり従来のダブルゲート
構造と比較しさらにオン電流が増加する。
【００２２】といった効果がある。
【００２３】また、ＴＦＴのソース、ドレイン、チャネ
ル部をパターニングしたゲート電極間に埋め込みエッチ
バック法により形成することにより、チャネル幅を一定
にできる。
ル部をパターニングしたゲート電極間に埋め込みエッチ
バック法により形成することにより、チャネル幅を一定
にできる。
【００２４】また本実施例ではゲート電極としてポリシ
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
【００２５】また本実施例ではソース・ドレイン部にＰ
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
【００２６】また本実施例ではソース・ドレイン・チャ
ネル部にＬＰＣＶＤ法によりるポリシリコン膜を使用し
たが、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜
６００℃またはジシラン雰囲気中４５０〜５５０℃でア
モルファスシリコン膜を形成した後５５０〜６５０゜Cの
アニールにより固相成長する事により形成したポリシリ
コン膜を使用しても同様な効果が得られる。
ネル部にＬＰＣＶＤ法によりるポリシリコン膜を使用し
たが、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜
６００℃またはジシラン雰囲気中４５０〜５５０℃でア
モルファスシリコン膜を形成した後５５０〜６５０゜Cの
アニールにより固相成長する事により形成したポリシリ
コン膜を使用しても同様な効果が得られる。
【００２７】
【発明の効果】本発明によれば、配線層を増やすことな
くダブルゲートにすることによりＴＦＴ特性を向上し、
スピードが速く、また平坦化がはかることができるため
歩留りが向上しかつ高集積化の図れるＴＦＴを提供でき
る。
くダブルゲートにすることによりＴＦＴ特性を向上し、
スピードが速く、また平坦化がはかることができるため
歩留りが向上しかつ高集積化の図れるＴＦＴを提供でき
る。
【図１】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の一実施例を示す工程順断面図。
法の一実施例を示す工程順断面図。
【図２】本発明の半導体装置の一実施例を示す平面図。
【図３】（ａ）〜（ｃ）は従来の半導体装置の一実施例
を示す工程順断面図。
を示す工程順断面図。
【図４】従来の半導体装置の一実施例の構造断面図。
１０１、３０１、４０１
・・・半導体基板 １０２、３０２、４０２ ・・
・シリコン酸化膜 １０３、１０７、２０１、 ２０６、３０３、４０３、４０９ ・・・ゲ
ート電極 １０４、１０６、２０２、３０４、４０４、４０８ ・
・・ゲート酸化膜 １０５、２０３、３０５、４０５ ・・・Ｔ
ＦＴのチャネル部 ２０４、２０５、３０６、３０７、４０６、４０７
・・・ＴＦＴのソース・ドレイン部
・・・半導体基板 １０２、３０２、４０２ ・・
・シリコン酸化膜 １０３、１０７、２０１、 ２０６、３０３、４０３、４０９ ・・・ゲ
ート電極 １０４、１０６、２０２、３０４、４０４、４０８ ・
・・ゲート酸化膜 １０５、２０３、３０５、４０５ ・・・Ｔ
ＦＴのチャネル部 ２０４、２０５、３０６、３０７、４０６、４０７
・・・ＴＦＴのソース・ドレイン部
Claims (1)
- 【請求項１】 半導体基板上に設けられた第１の絶縁
膜、前記第１絶縁膜上に設けられた第１導電膜による第
１ＭＯＳ型トランジスタのゲート電極、前記第１導電膜
上に形成された第２絶縁膜、前記第２絶縁膜上に形成さ
れた第２導電膜によるＭＯＳ型トランジスタのソース・
ドレイン・チャネル領域、前記第２絶縁膜および前記第
２導電膜上に形成された第３の絶縁膜、前記第３の絶縁
膜上に形成された第３導電膜による第２ＭＯＳ型トラン
ジスタのゲート電極からなる半導体層において、前記第
１導電膜によるＭＯＳ型トランジスタのゲート電極が凹
状になっており、凹状になったゲート電極の段差内部に
前記第２導電膜によるＭＯＳ型トランジスタのソース・
ドレイン・チャネル領域が存在しかつチャネル部上部に
ゲート電極が存在することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001440A JPH05275697A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001440A JPH05275697A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275697A true JPH05275697A (ja) | 1993-10-22 |
Family
ID=11501504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001440A Pending JPH05275697A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275697A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612546A (en) * | 1994-12-22 | 1997-03-18 | Goldstar Electron Co., Ltd. | Thin film transistor structure |
| US5904515A (en) * | 1995-01-27 | 1999-05-18 | Goldstar Electron Co., Ltd. | Method for fabricating a thin film transistor with the source, drain and channel in a groove in a divided gate |
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
| KR100469165B1 (ko) * | 2001-12-22 | 2005-02-02 | 동부전자 주식회사 | 이중 게이트형 반도체 소자 및 그 제조방법 |
-
1992
- 1992-01-08 JP JP4001440A patent/JPH05275697A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5904515A (en) * | 1995-01-27 | 1999-05-18 | Goldstar Electron Co., Ltd. | Method for fabricating a thin film transistor with the source, drain and channel in a groove in a divided gate |
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| US6329672B1 (en) | 1996-12-06 | 2001-12-11 | Lg Electronics | Thin film transistor having a second gate metal layer preventing formation of hillocks |
| US6537843B2 (en) | 1996-12-06 | 2003-03-25 | Lg.Philips Lcd Co., Ltd | Thin film transistor and method of manufacturing the same |
| KR100469165B1 (ko) * | 2001-12-22 | 2005-02-02 | 동부전자 주식회사 | 이중 게이트형 반도체 소자 및 그 제조방법 |
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