JPH05110094A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05110094A JPH05110094A JP26966191A JP26966191A JPH05110094A JP H05110094 A JPH05110094 A JP H05110094A JP 26966191 A JP26966191 A JP 26966191A JP 26966191 A JP26966191 A JP 26966191A JP H05110094 A JPH05110094 A JP H05110094A
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- tft
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- drain
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Abstract
(57)【要約】
【目的】 トランジスタのソース・ドレイン・チャネル
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電圧がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはゲート電極を凹状に形成し、凹
状段差内部にＴＦＴのチャネル部を形成することにより
トランジスタ特性が向上しかつ段差を低減し平坦化をは
かりかつ高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による凹状のゲート電極を
形成しその段差間にゲート酸化膜を介してＴＦＴチャネ
ル部の一部を形成して構成する。
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電圧がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはゲート電極を凹状に形成し、凹
状段差内部にＴＦＴのチャネル部を形成することにより
トランジスタ特性が向上しかつ段差を低減し平坦化をは
かりかつ高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による凹状のゲート電極を
形成しその段差間にゲート酸化膜を介してＴＦＴチャネ
ル部の一部を形成して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＭ
ＯＳ型トランジスタのゲート電極に関する。
ＯＳ型トランジスタのゲート電極に関する。
【０００２】
【従来の技術】ＳＲＡＭの特徴の一つとしてバッテリー
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
【０００３】このＴＦＴトランジスタの製造方法を図３
を用いて説明する。
を用いて説明する。
【０００４】まず、半導体基板３０１にＣＶＤ法により
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
【０００５】このＴＦＴトランジスタの特性を向上させ
る方法として、ダブルゲート構造とよばれるＴＦＴの開
発も進められている。このダブルゲート構造の断面図を
図４に示し、この動作機構について簡単に説明する。図
４（ａ）はソース・ドレイン方向に対し平行に切ったＴ
ＦＴダブルゲート構造断面図である。図４（ｂ）はソー
ス・ドレイン方向に対し垂直に切ったＴＦＴダブルゲー
ト構造断面図である。ダブルゲート構造のＴＦＴでは上
下二つのゲート電極４０３、４０９によりトランジスタ
を制御する。ゲートが一つのトランジスタ（シングルゲ
ートトランジスタ）ではゲート電圧印加によりゲート電
極側のチャネル部表面のみが反転するのに対し、チャネ
ル部の厚さの薄いダブルゲート構造のＴＦＴではチャネ
ルの全領域が反転する。すなわち、 オン電流の増加
が期待できる。
る方法として、ダブルゲート構造とよばれるＴＦＴの開
発も進められている。このダブルゲート構造の断面図を
図４に示し、この動作機構について簡単に説明する。図
４（ａ）はソース・ドレイン方向に対し平行に切ったＴ
ＦＴダブルゲート構造断面図である。図４（ｂ）はソー
ス・ドレイン方向に対し垂直に切ったＴＦＴダブルゲー
ト構造断面図である。ダブルゲート構造のＴＦＴでは上
下二つのゲート電極４０３、４０９によりトランジスタ
を制御する。ゲートが一つのトランジスタ（シングルゲ
ートトランジスタ）ではゲート電圧印加によりゲート電
極側のチャネル部表面のみが反転するのに対し、チャネ
ル部の厚さの薄いダブルゲート構造のＴＦＴではチャネ
ルの全領域が反転する。すなわち、 オン電流の増加
が期待できる。
【０００６】そのほかダブルゲートＴＦＴは先に図３で
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
【０００７】（Conference on Solid Devices and Mate
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
【０００８】
【発明が解決しようとする課題】しかしながら、図４で
述べたダブルゲート構造のＴＦＴではＴＦＴトランジス
タ構成に下ゲート、バルク（ソース・ドレイン・チャネ
ル部）、上ゲートの少なくとも三層構造をとるため、 工程数の増加により歩留りが低下する ＴＦＴチャネル部及びその周辺の急峻な段差により
平坦化が難しく高集積化が出来ない といった、配線層の増加にともなう課題が出てくる。
述べたダブルゲート構造のＴＦＴではＴＦＴトランジス
タ構成に下ゲート、バルク（ソース・ドレイン・チャネ
ル部）、上ゲートの少なくとも三層構造をとるため、 工程数の増加により歩留りが低下する ＴＦＴチャネル部及びその周辺の急峻な段差により
平坦化が難しく高集積化が出来ない といった、配線層の増加にともなう課題が出てくる。
【０００９】また高集積化が進み微細化のためさらにチ
ャネル幅（ゲート幅：Ｗ）を小さくした場合、十分な電
流が供給できなくなる。
ャネル幅（ゲート幅：Ｗ）を小さくした場合、十分な電
流が供給できなくなる。
【００１０】そこで本発明はこのような課題を解決する
ものでその目的とするところはＴＦＴ特性の向上のため
にダブルゲートにしても配線層が増えず、段差の少な
く、かつ微細化が進んで平面的なゲート幅を小さくして
も十分な電流が供給できるＴＦＴを提供することにあ
る。
ものでその目的とするところはＴＦＴ特性の向上のため
にダブルゲートにしても配線層が増えず、段差の少な
く、かつ微細化が進んで平面的なゲート幅を小さくして
も十分な電流が供給できるＴＦＴを提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電型の不純物を有する第１導電
膜によるＭＯＳ型トランジスタのゲート電極、前記第１
絶縁膜及び前記第１導電膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第２導電膜によるＭＯＳ
型トランジスタのソース・ドレイン・チャネル領域で形
成されるバルクからなる半導体層において、前記第一導
電膜によるＭＯＳ型トランジスタのゲート電極が凹状に
なっており、凹状になったゲート電極の段差内部に前記
第２導電膜によるＭＯＳ型トランジスタのソース・ドレ
イン・チャネル領域が存在することを特徴とする。
半導体基板上に設けられた第１の絶縁膜、前記第１絶縁
膜上に設けられた第１導電型の不純物を有する第１導電
膜によるＭＯＳ型トランジスタのゲート電極、前記第１
絶縁膜及び前記第１導電膜上に形成された第２絶縁膜、
前記第２絶縁膜上に形成された第２導電膜によるＭＯＳ
型トランジスタのソース・ドレイン・チャネル領域で形
成されるバルクからなる半導体層において、前記第一導
電膜によるＭＯＳ型トランジスタのゲート電極が凹状に
なっており、凹状になったゲート電極の段差内部に前記
第２導電膜によるＭＯＳ型トランジスタのソース・ドレ
イン・チャネル領域が存在することを特徴とする。
【００１２】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１３】図１は、本発明の実施例を工程順に示す図
である。１０１は半導体基板、１０２、１０７はシリコ
ン酸化膜、１０３、１０４はゲート電極、１０５はゲー
ト酸化膜、１０６はＴＦＴチャネル部、１０８はアルミ
配線である。
である。１０１は半導体基板、１０２、１０７はシリコ
ン酸化膜、１０３、１０４はゲート電極、１０５はゲー
ト酸化膜、１０６はＴＦＴチャネル部、１０８はアルミ
配線である。
【００１４】また図２は、本発明の実施例の平面図であ
る。
る。
【００１５】まず、半導体基板１０１の全面に、ＣＶＤ
法または熱酸化によりシリコン酸化膜１０２を１０００
〜５０００Å形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０゜Cでポリシリコン膜１０３
を１０００〜３０００Å形成する。（図１（ａ））続い
てポリシリコン膜１０３全面にＰ型不純物であるＢＦ2 +
またはＮ型不純物であるＰ+またはＡｓ+をドーズ量１×
１０14〜１×１０16、エネルギー３０〜１２０ｋｅｖで
イオン注入、フォトリソグラフィ、エッチングによりポ
リシリコン膜によりＭＯＳ型トランジスタのゲート電極
１０４を形成する。（図１（ｂ））この際、ゲート電極
は凹状に形成し凹状の段差間の間隔を１５００Åとる。
１５００Åの間隔は通常のフォトでは無理であるのでエ
キシマレーザー露光またはＥＢ露光でパターニングす
る。続いてゲート酸化膜になるシリコン酸化膜１０５を
熱酸化膜またはＣＶＤ法により、４００Å形成する。
（図１（ｃ））次にＬＰＣＶＤ法によりモノシラン雰囲
気中６００〜６５０℃でポリシリコン膜を１０００Å形
成した後、レジストをマスクとしてＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入することによりソース・
ドレイン及びチャネル部を形成する。ひき続きＣＦ4：
Ｏ2＝５：１ガス中で異方性エッチングで全面エッチバ
ックをかけパターンを形成する事により、ゲート電極凹
状段差内部に、ＴＦＴソース・ドレイン及びチャネル部
１０６を形成する。（図１（ｄ））次に全面にＣＶＤ法
によりシリコン酸化膜を２０００〜５０００Å形成後、
フォトリソグラフィ、エッチングによりコンタクトのパ
ターンを形成後、アルミを全面にスパッタ、フォトリソ
グラフィ、エッチングにより配線する。
法または熱酸化によりシリコン酸化膜１０２を１０００
〜５０００Å形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０゜Cでポリシリコン膜１０３
を１０００〜３０００Å形成する。（図１（ａ））続い
てポリシリコン膜１０３全面にＰ型不純物であるＢＦ2 +
またはＮ型不純物であるＰ+またはＡｓ+をドーズ量１×
１０14〜１×１０16、エネルギー３０〜１２０ｋｅｖで
イオン注入、フォトリソグラフィ、エッチングによりポ
リシリコン膜によりＭＯＳ型トランジスタのゲート電極
１０４を形成する。（図１（ｂ））この際、ゲート電極
は凹状に形成し凹状の段差間の間隔を１５００Åとる。
１５００Åの間隔は通常のフォトでは無理であるのでエ
キシマレーザー露光またはＥＢ露光でパターニングす
る。続いてゲート酸化膜になるシリコン酸化膜１０５を
熱酸化膜またはＣＶＤ法により、４００Å形成する。
（図１（ｃ））次にＬＰＣＶＤ法によりモノシラン雰囲
気中６００〜６５０℃でポリシリコン膜を１０００Å形
成した後、レジストをマスクとしてＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入することによりソース・
ドレイン及びチャネル部を形成する。ひき続きＣＦ4：
Ｏ2＝５：１ガス中で異方性エッチングで全面エッチバ
ックをかけパターンを形成する事により、ゲート電極凹
状段差内部に、ＴＦＴソース・ドレイン及びチャネル部
１０６を形成する。（図１（ｄ））次に全面にＣＶＤ法
によりシリコン酸化膜を２０００〜５０００Å形成後、
フォトリソグラフィ、エッチングによりコンタクトのパ
ターンを形成後、アルミを全面にスパッタ、フォトリソ
グラフィ、エッチングにより配線する。
【００１６】上述の工程を経て出来上がった本発明の半
導体装置によれば、ＴＦＴのゲートをダブルゲート構造
とすることにより しきい値電圧が下がる サブスレショルド係数を下げスイッチング特性が向
上する といったトランジスタ特性の向上とともに、ゲート電極
をチャネル部の左右に形成することにより、 チャネル幅を変えることなくチャネル幅方向の寸法
を小さくなる ダブルゲートの上ゲートがなくなり二つのゲートを
同一層で形成できることにより工程数が減り歩留りが向
上する 配線層の減少とともにチャネル部をゲート間に形成
することにより、段差が減少する により平坦化を図ることができ、高集積が可能と
なる また、微細化にともない平面的なゲート幅を小さくした
場合でも、 凹状のゲート間にチャネル部を埋め込むことで平面
的なＷを小さくでき、オン電流が大きいＴＦＴをつくれ
る また、ＴＦＴのソース、ドレイン、チャネル部をパター
ニングしたゲート電極間に埋め込みエッチバック法によ
り形成することにより、チャネル幅を一定にできる。
導体装置によれば、ＴＦＴのゲートをダブルゲート構造
とすることにより しきい値電圧が下がる サブスレショルド係数を下げスイッチング特性が向
上する といったトランジスタ特性の向上とともに、ゲート電極
をチャネル部の左右に形成することにより、 チャネル幅を変えることなくチャネル幅方向の寸法
を小さくなる ダブルゲートの上ゲートがなくなり二つのゲートを
同一層で形成できることにより工程数が減り歩留りが向
上する 配線層の減少とともにチャネル部をゲート間に形成
することにより、段差が減少する により平坦化を図ることができ、高集積が可能と
なる また、微細化にともない平面的なゲート幅を小さくした
場合でも、 凹状のゲート間にチャネル部を埋め込むことで平面
的なＷを小さくでき、オン電流が大きいＴＦＴをつくれ
る また、ＴＦＴのソース、ドレイン、チャネル部をパター
ニングしたゲート電極間に埋め込みエッチバック法によ
り形成することにより、チャネル幅を一定にできる。
【００１７】また本実施例ではゲート電極としてポリシ
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
リコン膜を使用したが、高融点金属または高融点金属シ
リサイドを使用しても同様な効果が得られる。
【００１８】また本実施例ではソース・ドレイン部にＰ
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
【００１９】また本実施例ではソース・ドレイン・チャ
ネル部にＬＰＣＶＤ法によりるポリシリコン膜を使用し
たが、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜
６００℃またはジシラン雰囲気中４５０〜５５０℃でア
モルファスシリコン膜を形成した後５５０〜６５０゜Cの
アニールにより固相成長する事により形成したポリシリ
コン膜を使用しても同様な効果が得られる。
ネル部にＬＰＣＶＤ法によりるポリシリコン膜を使用し
たが、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜
６００℃またはジシラン雰囲気中４５０〜５５０℃でア
モルファスシリコン膜を形成した後５５０〜６５０゜Cの
アニールにより固相成長する事により形成したポリシリ
コン膜を使用しても同様な効果が得られる。
【００２０】
【発明の効果】本発明によれば、配線層を増やすことな
くダブルゲートにすることによりＴＦＴ特性を向上し、
スピードが速く、また平坦化がはかることができるため
歩留りが向上しかつ高集積化の図れるＴＦＴを提供でき
る。
くダブルゲートにすることによりＴＦＴ特性を向上し、
スピードが速く、また平坦化がはかることができるため
歩留りが向上しかつ高集積化の図れるＴＦＴを提供でき
る。
【図１】（ａ）〜（ｅ）は本発明の半導体装置の製造方
法の一実施例を示す工程順断面図。
法の一実施例を示す工程順断面図。
【図２】本発明の半導体装置の一実施例を示す平面図。
【図３】（ａ）〜（ｃ）は従来の半導体装置の一実施例
を示す工程順断面図。
を示す工程順断面図。
【図４】（ａ）〜（ｂ）は従来の半導体装置の一実施例
の構造断面図。
の構造断面図。
１０１、３０１、４０１
半導体基板 １０２、１０７、３０２、４０２ シリ
コン酸化膜 １０３、１０４、１０８、２０１、２０２、２０６、３
０３、４０３、４０９ ゲート電極 １０５、１０７、３０４、４０４、４０８ ゲ
ート酸化膜 １０６、２０２、３０５ ＴＦＴの
チャネル部 ２０４、２０５、３０６、３０７ ＴＦＴのソース・
ドレイン部
半導体基板 １０２、１０７、３０２、４０２ シリ
コン酸化膜 １０３、１０４、１０８、２０１、２０２、２０６、３
０３、４０３、４０９ ゲート電極 １０５、１０７、３０４、４０４、４０８ ゲ
ート酸化膜 １０６、２０２、３０５ ＴＦＴの
チャネル部 ２０４、２０５、３０６、３０７ ＴＦＴのソース・
ドレイン部
Claims (1)
- 【請求項１】 半導体基板上に設けられた第１の絶縁
膜、前記第１絶縁膜上に設けられた第１導電型の不純物
を有する第１導電膜によるＭＯＳ型トランジスタのゲー
ト電極、前記第１絶縁膜及び前記第１導電膜上に形成さ
れた第２絶縁膜、前記第２絶縁膜上に形成された第２導
電膜によるＭＯＳ型トランジスタのソース・ドレイン・
チャネル領域で形成されるバルクからなる半導体層にお
いて、前記第一導電膜によるＭＯＳ型トランジスタのゲ
ート電極が凹状になっており、凹状になったゲート電極
の段差内部に前記第２導電膜によるＭＯＳ型トランジス
タのソース・ドレイン・チャネル領域が存在することを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966191A JPH05110094A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26966191A JPH05110094A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110094A true JPH05110094A (ja) | 1993-04-30 |
Family
ID=17475457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26966191A Pending JPH05110094A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110094A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
-
1991
- 1991-10-17 JP JP26966191A patent/JPH05110094A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
| US6329672B1 (en) | 1996-12-06 | 2001-12-11 | Lg Electronics | Thin film transistor having a second gate metal layer preventing formation of hillocks |
| US6537843B2 (en) | 1996-12-06 | 2003-03-25 | Lg.Philips Lcd Co., Ltd | Thin film transistor and method of manufacturing the same |
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