JPH05110092A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05110092A JPH05110092A JP26965991A JP26965991A JPH05110092A JP H05110092 A JPH05110092 A JP H05110092A JP 26965991 A JP26965991 A JP 26965991A JP 26965991 A JP26965991 A JP 26965991A JP H05110092 A JPH05110092 A JP H05110092A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- film
- semiconductor device
- conductive film
- tft
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 トランジスタのソース・ドレイン・チャネル
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電解がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはダブルゲート構造の下ゲートを
２つに分割してその間ににＴＦＴのチャネル部を形成、
その上に第３のゲート電極を設けることによりトランジ
スタ特性が向上しかつ段差を低減し平坦化をはかりかつ
高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による２つのゲート電極を
形成しその間にゲート酸化膜を介してＴＦＴチャネル部
の一部を形成、前記チャネル部上にゲート膜を介して第
３のゲート電極を構成する。
をポリシリコン膜に形成するＴＦＴにおいてチャネル部
が薄い場合、多方向から複数のゲート電解がかかる方が
トランジスタ特性が向上することがわかっている。本発
明の目的とするところはダブルゲート構造の下ゲートを
２つに分割してその間ににＴＦＴのチャネル部を形成、
その上に第３のゲート電極を設けることによりトランジ
スタ特性が向上しかつ段差を低減し平坦化をはかりかつ
高集積化を図ることを目的とする。 【構成】 絶縁膜上に導電膜による２つのゲート電極を
形成しその間にゲート酸化膜を介してＴＦＴチャネル部
の一部を形成、前記チャネル部上にゲート膜を介して第
３のゲート電極を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の中でもＭ
ＯＳ型トランジスタの電極構造に関する。
ＯＳ型トランジスタの電極構造に関する。
【０００２】
【従来の技術】ＳＲＡＭの特徴の一つとしてバッテリー
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
バックアップが可能な低待機時電流があげられる。従来
使われてきた高抵抗負荷型セルでは負荷となるポリシリ
コンの抵抗値を高くすることにより、セル当りの待機時
電流を低く抑えてきた。４ＭＳＲＡＭで１ＭＳＲＡＭと
同程度の待機時電流を要求するとセル１個当りの待機時
電流は４分の１とする必要がありその場合セルノードリ
ーク電流と同程度またはそれ以下の電流の供給しかでき
なくなり情報保持が難しくなる。そこで登場したのがｐ
ＭＯＳ負荷型セルと呼ばれるものである。これは負荷と
なるｐＭＯＳトランジスタをｎＭＯＳトランジスタの上
に積み上げたもので完全ｃＭＯＳ型と比較して高集積化
がはかれるという利点がある。またこのｐＭＯＳトラン
ジスタはソース・ドレイン・チャネル部を薄膜ポリシリ
コン層形成するＴＦＴ（ＴｈｉｎＦｉｌｍ Ｔｒａｎｓ
ｉｓｔｏｒ）構造を取っている。
【０００３】このＴＦＴトランジスタの製造方法を図３
を用いて説明する。
を用いて説明する。
【０００４】まず、半導体基板３０１にＣＶＤ法により
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
シリコン酸化膜３０２を形成後、ＣＶＤ法によりポリシ
リコン膜を形成、フォトリソグラフィによりポジレジス
トを用いてエッチングによりゲート電極３０３を形成す
る。（図３（ａ））次にゲート酸化膜３０４を形成後、
ＬＰＣＶＤ法によりポリシリコン膜３０５を形成、フォ
トレジストをマスクにＰ型不純物であるＢＦ2 +をイオン
注入してＰ+不純物層によりソース、ドレイン領域３０
６、３０７を形成する。（図３（ｂ））このとき不純物
をドープしていない３０５はチャネル領域となる。最後
に図３（ｃ）の如くフォトリソグラフィによりパターン
を形成する。
【０００５】このＴＦＴトランジスタの特性を向上させ
る方法として、ダブルゲート構造とよばれるＴＦＴの開
発も進められている。このダブルゲート構造の断面図を
図４に示し、この動作機構について簡単に説明する。図
４（ａ）はソース・ドレイン方向に対し平行に切ったＴ
ＦＴダブルゲート構造断面図である。図４（ｂ）はソー
ス・ドレイン方向に対し垂直に切ったＴＦＴダブルゲー
ト構造断面図である。ダブルゲート構造のＴＦＴでは上
下二つのゲート電極４０３、４０９によりトランジスタ
を制御する。ゲートが一つのトランジスタ（シングルト
ランジスタ）ではゲート電圧印加によりゲート電極側の
チャネル部表面のみが反転するのに対し、チャネル部の
厚さの薄いダブルゲート構造のＴＦＴではチャネルの全
領域が反転する。すなわち、 オン電流の増加が期待
できる。
る方法として、ダブルゲート構造とよばれるＴＦＴの開
発も進められている。このダブルゲート構造の断面図を
図４に示し、この動作機構について簡単に説明する。図
４（ａ）はソース・ドレイン方向に対し平行に切ったＴ
ＦＴダブルゲート構造断面図である。図４（ｂ）はソー
ス・ドレイン方向に対し垂直に切ったＴＦＴダブルゲー
ト構造断面図である。ダブルゲート構造のＴＦＴでは上
下二つのゲート電極４０３、４０９によりトランジスタ
を制御する。ゲートが一つのトランジスタ（シングルト
ランジスタ）ではゲート電圧印加によりゲート電極側の
チャネル部表面のみが反転するのに対し、チャネル部の
厚さの薄いダブルゲート構造のＴＦＴではチャネルの全
領域が反転する。すなわち、 オン電流の増加が期待
できる。
【０００６】そのほかダブルゲートＴＦＴは先に図３で
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
述べたシングルゲートＴＦＴと比較して、 チャネル
コンダクタンス（ｇm）の増加、 サブスレッショル
ド特性の向上、 ショートチャネル効果の改善、
短チャネル化が可能である。すなわち短チャネル化して
もオフ電流が増加しない、ことが分かっている。
【０００７】（Conference on Solid Devices and Mate
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
rials,1990,pp393-396、シャープ技報第４６号．１９９
０年９月 P27-31)
【０００８】
【発明が解決しようとする課題】さきに述べたようにダ
ブルゲート構造にするとＴＦＴチャネル部が薄い場合、
両方の電圧がかかりＴＦＴ特性の向上に有効であるが、
図４でわかるように下ゲート、バルク（ソース・ドレイ
ン・チャネル部）、上ゲートの三層が重なる部分が出て
くるため、ＴＦＴチャネル部及びその周辺の急峻な段差
により後工程に諸問題が出てくる。また高集積化が進み
微細化のためさらにチャネル幅（ゲート幅：Ｗ）を小さ
くした場合、十分な電流が供給できなくなる。
ブルゲート構造にするとＴＦＴチャネル部が薄い場合、
両方の電圧がかかりＴＦＴ特性の向上に有効であるが、
図４でわかるように下ゲート、バルク（ソース・ドレイ
ン・チャネル部）、上ゲートの三層が重なる部分が出て
くるため、ＴＦＴチャネル部及びその周辺の急峻な段差
により後工程に諸問題が出てくる。また高集積化が進み
微細化のためさらにチャネル幅（ゲート幅：Ｗ）を小さ
くした場合、十分な電流が供給できなくなる。
【０００９】そこで本発明はこのような諸問題を解決す
るもので、その目的とするところはダブルゲート構造と
同じ配線数でダブルゲート以上の特性を有し、かつ段差
の少ないＴＦＴで微細化が進んで平面的なゲート幅を小
さくしても十分な電流が供給できるＴＦＴを提供するこ
とにある。
るもので、その目的とするところはダブルゲート構造と
同じ配線数でダブルゲート以上の特性を有し、かつ段差
の少ないＴＦＴで微細化が進んで平面的なゲート幅を小
さくしても十分な電流が供給できるＴＦＴを提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の絶縁膜、前記第１絶縁
膜上に形成されエッチングによりパターニングされた第
１導電型の不純物を有する第１導電膜で形成された２個
以上のＭＯＳ型トランジスタのゲート電極、前記第２導
電膜上に形成された第２絶縁膜、前記第２絶縁膜上に形
成されエッチングによりパターニングされた第２導電
膜、前記第１絶縁膜及び前記パターニングされた第２導
電膜上に形成された第３絶縁膜、前記第３絶縁膜上に形
成されエッチングによりパターニングされた第３導電膜
で形成されたＭＯＳ型トランジスタのゲート電極からな
る半導体装置において、前記第１導電膜で形成された２
個以上のＭＯＳ型トランジスタのゲート電極に前記エッ
チングによりパターニングされた第２導電膜の一部が挟
まれており、前記第３導電膜で形成されたＭＯＳ型トラ
ンジスタのゲート電極の一部または全体が前記第１導電
膜で形成された２個以上のＭＯＳ型トランジスタのゲー
ト電極に挟まれた前記第２導電膜上に形成されているこ
とを特徴とする。
半導体基板上に形成された第１の絶縁膜、前記第１絶縁
膜上に形成されエッチングによりパターニングされた第
１導電型の不純物を有する第１導電膜で形成された２個
以上のＭＯＳ型トランジスタのゲート電極、前記第２導
電膜上に形成された第２絶縁膜、前記第２絶縁膜上に形
成されエッチングによりパターニングされた第２導電
膜、前記第１絶縁膜及び前記パターニングされた第２導
電膜上に形成された第３絶縁膜、前記第３絶縁膜上に形
成されエッチングによりパターニングされた第３導電膜
で形成されたＭＯＳ型トランジスタのゲート電極からな
る半導体装置において、前記第１導電膜で形成された２
個以上のＭＯＳ型トランジスタのゲート電極に前記エッ
チングによりパターニングされた第２導電膜の一部が挟
まれており、前記第３導電膜で形成されたＭＯＳ型トラ
ンジスタのゲート電極の一部または全体が前記第１導電
膜で形成された２個以上のＭＯＳ型トランジスタのゲー
ト電極に挟まれた前記第２導電膜上に形成されているこ
とを特徴とする。
【００１１】本発明の半導体装置は第１の導電膜が高融
点金属であることを特徴とする。
点金属であることを特徴とする。
【００１２】本発明の半導体装置は第１の導電膜が高融
点金属シリサイドであることを特徴とする。
点金属シリサイドであることを特徴とする。
【００１３】
【実施例】以下、本発明について実施例にもとづき、詳
細に説明する。
細に説明する。
【００１４】図１は、本発明の実施例を工程順に示す図
である。１０１は半導体基板、１０２、１０７はシリコ
ン酸化膜、１０３、１０８はゲート電極、１０５、１０
７はゲート酸化膜、１０６はポリシリコン膜（トランジ
スタのチャネル部）である。また図２は本発明の実施例
の平面図である。
である。１０１は半導体基板、１０２、１０７はシリコ
ン酸化膜、１０３、１０８はゲート電極、１０５、１０
７はゲート酸化膜、１０６はポリシリコン膜（トランジ
スタのチャネル部）である。また図２は本発明の実施例
の平面図である。
【００１５】まず、半導体基板１０１の全面に、ＣＶＤ
法または熱酸化によりシリコン酸化膜１０２を１０００
〜５０００Å形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０゜Cでポリシリコン膜１０３
を１０００〜３０００Å形成する。（図１（ａ））続い
てポリシリコン膜１０３全面にＮ型不純物であるＰ+、
またはＡｓ+をドーズ量１×１０14〜１×１０16、エネ
ルギー３０〜１２０ｋｅｖでイオン注入、フォトリソグ
ラフィ、エッチングによりポリシリコン膜によりＭＯＳ
型トランジスタのゲート電極１０４を形成する。（図１
（ｂ））この際、ゲート電極は２本以上形成しそれぞれ
のゲート電極の間隔を２０００Åとる。２０００Åの間
隔は通常のフォトでは無理であるのでエキシマレーザー
露光またはＥＢ露光でパターニングする。続いてゲート
酸化膜になるシリコン酸化膜１０５を熱酸化膜またはＣ
ＶＤ法により、４００Å形成する。（図１（ｃ））次に
ＬＰＣＶＤ法によりモノシラン雰囲気中６００〜６５０
℃でポリシリコン膜を１０００Å形成した後、レジスト
をマスクとしてＰ型不純物であるＢＦ2 +、ドーズ量１×
１０14〜１×１０16、エネルギー３０〜１２０ｋｅｖで
イオン注入することによりソース・ドレイン及びチャネ
ル部を形成した後、フォトリソグラフィ、エッチングに
よりパターンを形成ＴＦＴチャネル部１０６を形成す
る。（図１（ｄ））次に全面にＣＶＤ法によりゲート酸
化膜となるシリコン酸化膜を２００〜１０００Å形成す
る。（図１（ｅ））ひき続き、ＬＰＣＶＤ法によりモノ
シラン雰囲気中６００〜６５０℃でポリシリコン膜を１
０００〜３０００Å形成後、全面にＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入、フォトリソグラフィ、
エッチングによりポリシリコン膜によりＭＯＳ型トラン
ジスタのゲート電極１０８を形成する。（図１（ｆ））
上述の工程を経て出来上がった本発明の半導体装置によ
れば、ダブルゲート構造の下ゲートをチャネル部に対し
て左右に設けたことによるトリプルゲート構造としたこ
とにより、実質的にトリプルゲート構造になる。その結
果、チャネル部全体にゲート電解がかかるため、 オン電流が増加する しきい値電圧が下がる サブスレショルド係数を下げスイッチング特性が向
上する といった特性向上ともに、 チャネル幅を変えることなくチャネル幅方向の寸法
が小さくなる また、チャネル部の一部が２つのゲート電極に埋め込ま
れていることにより、 段差が減少する により平坦化を図ることができ、高集積が可能と
なる また微細化にともない平面的なゲート幅を小さくした場
合でも、 ２つのゲート間にチャネル部を埋め込むことで平面
的なＷを小さくでき、オン電流が大きいＴＦＴをつくれ
る また本実施例ではゲート電極としてポリシリコン膜を使
用したが、高融点金属または高融点金属シリサイドまた
は高融点金属ポリサイドを使用しても同様な効果が得ら
れる。
法または熱酸化によりシリコン酸化膜１０２を１０００
〜５０００Å形成した後、ＬＰＣＶＤ法によりモノシラ
ン雰囲気中、６００〜６４０゜Cでポリシリコン膜１０３
を１０００〜３０００Å形成する。（図１（ａ））続い
てポリシリコン膜１０３全面にＮ型不純物であるＰ+、
またはＡｓ+をドーズ量１×１０14〜１×１０16、エネ
ルギー３０〜１２０ｋｅｖでイオン注入、フォトリソグ
ラフィ、エッチングによりポリシリコン膜によりＭＯＳ
型トランジスタのゲート電極１０４を形成する。（図１
（ｂ））この際、ゲート電極は２本以上形成しそれぞれ
のゲート電極の間隔を２０００Åとる。２０００Åの間
隔は通常のフォトでは無理であるのでエキシマレーザー
露光またはＥＢ露光でパターニングする。続いてゲート
酸化膜になるシリコン酸化膜１０５を熱酸化膜またはＣ
ＶＤ法により、４００Å形成する。（図１（ｃ））次に
ＬＰＣＶＤ法によりモノシラン雰囲気中６００〜６５０
℃でポリシリコン膜を１０００Å形成した後、レジスト
をマスクとしてＰ型不純物であるＢＦ2 +、ドーズ量１×
１０14〜１×１０16、エネルギー３０〜１２０ｋｅｖで
イオン注入することによりソース・ドレイン及びチャネ
ル部を形成した後、フォトリソグラフィ、エッチングに
よりパターンを形成ＴＦＴチャネル部１０６を形成す
る。（図１（ｄ））次に全面にＣＶＤ法によりゲート酸
化膜となるシリコン酸化膜を２００〜１０００Å形成す
る。（図１（ｅ））ひき続き、ＬＰＣＶＤ法によりモノ
シラン雰囲気中６００〜６５０℃でポリシリコン膜を１
０００〜３０００Å形成後、全面にＰ型不純物であるＢ
Ｆ2 +をドーズ量１×１０14〜１×１０16、エネルギー３
０〜１２０ｋｅｖでイオン注入、フォトリソグラフィ、
エッチングによりポリシリコン膜によりＭＯＳ型トラン
ジスタのゲート電極１０８を形成する。（図１（ｆ））
上述の工程を経て出来上がった本発明の半導体装置によ
れば、ダブルゲート構造の下ゲートをチャネル部に対し
て左右に設けたことによるトリプルゲート構造としたこ
とにより、実質的にトリプルゲート構造になる。その結
果、チャネル部全体にゲート電解がかかるため、 オン電流が増加する しきい値電圧が下がる サブスレショルド係数を下げスイッチング特性が向
上する といった特性向上ともに、 チャネル幅を変えることなくチャネル幅方向の寸法
が小さくなる また、チャネル部の一部が２つのゲート電極に埋め込ま
れていることにより、 段差が減少する により平坦化を図ることができ、高集積が可能と
なる また微細化にともない平面的なゲート幅を小さくした場
合でも、 ２つのゲート間にチャネル部を埋め込むことで平面
的なＷを小さくでき、オン電流が大きいＴＦＴをつくれ
る また本実施例ではゲート電極としてポリシリコン膜を使
用したが、高融点金属または高融点金属シリサイドまた
は高融点金属ポリサイドを使用しても同様な効果が得ら
れる。
【００１６】また本実施例ではソース・ドレイン部にＰ
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
型の不純物であるＢＦ2を用いたがＮ型不純物であるＰ+
またはＡｓ+を使用しても同様な効果が得られる。
【００１７】また本実施例ではソース・ドレイン・チャ
ネル部にＬＰＣＶＤ法によるポリシリコン膜を使用した
が、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜６
００℃またはジシラン雰囲気中４５０〜５５０℃でアモ
ルファスシリコン膜を形成した後５５０〜６５０゜Cのア
ニールにより固相成長する事により形成したポリシリコ
ン膜を使用しても同様な効果が得られる。
ネル部にＬＰＣＶＤ法によるポリシリコン膜を使用した
が、ＬＰＣＶＤ法によりモノシラン雰囲気中５００〜６
００℃またはジシラン雰囲気中４５０〜５５０℃でアモ
ルファスシリコン膜を形成した後５５０〜６５０゜Cのア
ニールにより固相成長する事により形成したポリシリコ
ン膜を使用しても同様な効果が得られる。
【００１８】
【発明の効果】本発明によれば、ダブルゲートの下ゲー
トを２つにわけてトリプルゲートにすることによりＴＦ
Ｔ特性が向上し、スピードが速くなり、平坦化を図るこ
とができるため歩留りが向上し、また平面寸法が小さく
なるため高集積化の図れるＴＦＴを提供できる。
トを２つにわけてトリプルゲートにすることによりＴＦ
Ｔ特性が向上し、スピードが速くなり、平坦化を図るこ
とができるため歩留りが向上し、また平面寸法が小さく
なるため高集積化の図れるＴＦＴを提供できる。
【図１】（ａ）〜（ｆ）は本発明の半導体装置の製造方
法の一実施例を示す工程順断面図。
法の一実施例を示す工程順断面図。
【図２】本発明の半導体装置の一実施例を示す平面図。
【図３】（ａ）〜（ｃ）は従来の半導体装置の一実施例
を示す工程順断面図。
を示す工程順断面図。
【図４】（ａ）〜（ｂ）は従来の半導体装置の一実施例
の構造断面図。
の構造断面図。
１０１、３０１、４０１
半導体基板 １０２、１０７、３０２、４０２ シリ
コン酸化膜 １０３、１０４、１０８、２０１、２０２、２０６、３
０３、４０３、４０９ ゲート電極 １０５、１０７、３０４、４０４、４０８ ゲ
ート酸化膜 １０６、２０２、３０５ ＴＦＴの
チャネル部 ２０４、２０５、３０６、３０７ ＴＦＴのソース・
ドレイン部
半導体基板 １０２、１０７、３０２、４０２ シリ
コン酸化膜 １０３、１０４、１０８、２０１、２０２、２０６、３
０３、４０３、４０９ ゲート電極 １０５、１０７、３０４、４０４、４０８ ゲ
ート酸化膜 １０６、２０２、３０５ ＴＦＴの
チャネル部 ２０４、２０５、３０６、３０７ ＴＦＴのソース・
ドレイン部
Claims (3)
- 【請求項１】 半導体基板上に形成された第１の絶縁
膜、前記第１絶縁膜上に形成されエッチングによりパタ
ーニングされた第１導電型の不純物を有する第１導電膜
で形成された２つ以上のＭＯＳ型トランジスタのゲート
電極、前記第１導電膜上に形成された第２絶縁膜、前記
第２絶縁膜上に形成されエッチングによりパターニング
された第２導電膜、前記第１絶縁膜及び前記パターニン
グされた第２導電膜上に形成された第３絶縁膜、前記第
３絶縁膜上に形成されエッチングによりパターニングさ
れた第３導電膜で形成されたＭＯＳ型トランジスタのゲ
ート電極からなる半導体装置において、前記第１導電膜
で形成された２つ以上のＭＯＳ型トランジスタのゲート
電極に前記エッチングによりパターニングされた第２導
電膜の一部が挟まれており、前記第３導電膜で形成され
たＭＯＳ型トランジスタのゲート電極の一部または全体
が前記第１導電膜で形成された２つ以上のＭＯＳ型トラ
ンジスタのゲート電極に挟まれた前記第２導電膜上に第
３絶縁膜を介して形成されていることを特徴とする半導
体装置。 - 【請求項２】 第１の導電膜が高融点金属であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１の導電膜が高融点金属シリサイドで
あることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26965991A JPH05110092A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26965991A JPH05110092A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110092A true JPH05110092A (ja) | 1993-04-30 |
Family
ID=17475429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26965991A Pending JPH05110092A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
-
1991
- 1991-10-17 JP JP26965991A patent/JPH05110092A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100229678B1 (ko) * | 1996-12-06 | 1999-11-15 | 구자홍 | 박막트랜지스터 및 그의 제조방법 |
| US6329672B1 (en) | 1996-12-06 | 2001-12-11 | Lg Electronics | Thin film transistor having a second gate metal layer preventing formation of hillocks |
| US6537843B2 (en) | 1996-12-06 | 2003-03-25 | Lg.Philips Lcd Co., Ltd | Thin film transistor and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2921468B2 (ja) | 半導体メモリ装置 | |
| JP3066365B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2645807B2 (ja) | 薄膜トランジスタの製造方法 | |
| US6635966B2 (en) | Method for fabricating SRAM cell | |
| JPH05275697A (ja) | 半導体装置 | |
| JPH05110092A (ja) | 半導体装置 | |
| JPH06349856A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH05110093A (ja) | 半導体装置 | |
| JPH05110091A (ja) | 半導体装置 | |
| JPH05110094A (ja) | 半導体装置 | |
| JP2855973B2 (ja) | Ｍｏｓ型薄膜トランジスタ | |
| JPH098238A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH04321271A (ja) | 半導体装置 | |
| JP2004247749A (ja) | 半導体デバイスの製造方法 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP3158531B2 (ja) | Ｔｆｔ負荷型スタティックｒａｍ | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JPH05190856A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH06112479A (ja) | 多入力電界効果型トランジスタ | |
| JP2928076B2 (ja) | 半導体装置及びその製造方法 | |
| JP2503677B2 (ja) | サイリスタ型トランジスタの製造方法 | |
| KR19990057380A (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| KR930001419B1 (ko) | 스태틱램 셀의 제조방법 |