JPH03165560A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、抵抗素子が負荷素子になっているフリップフ
ロップを用いてメモリセルが構成されており、抵抗負荷
型ＳＲＡＭと称されている半導体メモリに関するもので
ある。

〔発明の概要〕

本発明は、上記の様な半導体メモリにおいて、抵抗素子
を当該メモリセル上のみならず隣接メモリセル上にも延
在させることによって、抵抗素子の抵抗値の制御性が良
く、その結果として製造歩留を高めることができる様に
したものである。

〔従来の技術〕

第２図は、抵抗負荷型ＳＲＡＭの一種である抵抗負荷型
ＭＯ５−３ＲＡＭのメモリセルの回路図を示している。

抵抗負荷型ＭＯＳ　−Ｓ　ＲＡＭのメモリセル構造には
、特開昭６０−１８９２５３号公報等にも示されている
様に種々の構造があるが、第３図はその一従来例を示し
ている。

この−従来例では、フリップフロップ１０の駆動用のト
ランジスタ１１．１２及び転送用のトランジスタ１３．
１４のソース・ドレイン領域となっている不純物拡散領
域１５ａ〜１５ｇが、半導体基板１６中に形成されてい
る。

半導体基板１６上の絶縁膜（図示せず）上には、トラン
ジスタ１１〜１４のゲート電極１１３〜１４ａが、第１
層目の多結晶Ｓｉ層によって形成されている。但しゲー
ト電極１３ａ、１４ａは、ワード線１７の一部である。

ゲート電極１１ａは、上記の絶縁膜に形成されているコ
ンタクト孔２１を介してトランジスタ１２用の不純物拡
散領域１５ｃに接続されると共に、コンタクト孔２２を
介してトランジスタ１４用の不純物拡散領域１５ｅに接
続されている。

ゲート電極１２ａは、トランジスタ１１．１３によって
共用されている不純物拡散領域１５ａにコンタクト孔２
３を介して接続されている。

ゲート電極１１ａ、１２ａ、ワードｖＡ１７及び半導体
基板１６の表面上には、眉間絶縁膜（図示せず）が形成
されており、この層間絶縁膜上には、第２層目の多結晶
Ｓｉ層によって接地線２４が形成されている。

接地線２４は、その下層の絶縁膜を貫通する様に形成さ
れているコンタクト孔２５を介して、トランジスタ１１
用の不純物拡散領域１５ｂに接続されると共に、コンタ
クト孔２６を介して、トランジスタ１２用の不純物拡散
領域１５ｄに接続されている。

接地線２４及び上記の眉間絶縁膜上には、別の眉間絶縁
膜（図示せず）が形成されており、この眉間絶縁股上に
は、電源線２７とこの電源線２７に連なっている抵抗素
子２８．２９とが、第３層目の多結晶Ｓｉ層によって形
成されている。

抵抗素子２８は、その下層の絶縁膜に形成されているコ
ンタクト孔３１を介して、ゲート電極１１ａと不純物拡
散領域１５ｅとに接続されている。

抵抗素子２９は、コンタクト孔３２を介して、ゲート電
極１２ａと不純物拡散領域１５ａとに接続されている。

なお、電源線２７と抵抗素子２８．２９とを形成してい
る第３層目の多結晶Ｓｉ層のうちで、電源！ｌＡ２７の
部分とコンタクト孔３１．３２近傍の部分とは、不純物
のイオン注入によって低抵抗化されている。

電源線２７、抵抗素子２８．２９及び上記の眉間絶縁膜
上には、更に別の眉間ｗＡ縁膜（図示せず）が形成され
ており、この眉間絶縁膜上には、Ａｌ製のデータ線３３
．３４が形成されている。

データ線３３は、その下層の絶縁膜を貫通する様に形成
されているコンタクト孔３５を介して、トランジスタ１
３用の不純物拡散領域１５ｆに接続されている。データ
線３４は、トランジスタ１４用の不純物拡散領域１５ｇ
にコンタクト孔３６を介して接続されている。

なお、以上の説明は一つのメモリセルのみについてのも
のであるが、この様なメモリセルが一定のパターンで繰
り返されて、抵抗負荷型ＭＯ３−３ＲＡＭが構成されて
いる。

即ち、データ線３３．３４が延びている方向では、第３
図からも明らかな様に、互いに隣接する二つのメモリセ
ルが点対称に配されている。また、データ線３３．３４
が延びている方向と直角な方向では、第３図には図示さ
れていないが、互いに隣接する二つのメモリセルが線対
称に配されている。

〔発明が解決しようとする課題〕

ところが、上述の一従来例では、第３図からも明らかな
様に、抵抗素子２８．２９は当該メモリセル上にのみ延
在しているに過ぎない、従って、特に微細化されたメモ
リセルでは、抵抗素子２８．２９の長さしが短い。

この様に長さしが短いと、抵抗素子２８．２９の抵抗値
の制御性が悪く、その結果として抵抗負荷型ＭＭＯＳ−
５ＲＡの製造歩留が低い。

〔課題を解決するための手段〕

本発明による半導体メモリでは、第１のメモリセルにお
ける抵抗素子２８．２９が前記第１のメモリセル上とこ
の第１のメモリセルに隣接している第２のメモリセル上
とに延在している。

〔作用〕 本発明による半導体メモリでは、フリップフロフプ１０
の負荷素子である抵抗素子２８．２９が当該メモリセル
上にのみ延在している場合に比べて、抵抗素子２８．２
９が長い。

〔実施例〕

以下、抵抗負荷型ＭＯ３−３ＲＡＭに適用した本発明の
一実施例を、第１図を参照しながら説明する。

本実施例は、第１図から明らかな様に、電源線２７がワ
ード線１７上に延在しており、抵抗素子２８．２９が電
源線２７に接しているメモリセル上と更にこのメモリセ
ルに隣接している次のメモリセル上とに延在して、この
次のメモリセルで抵抗素子２８．２９がゲート電極１１
ａ、１２ａ等に接続されていることを除いて、第３図に
示したー従来例と実質的に同様の構成を有している。

電源線２７及び抵抗素子２８．２９を本実施例の様にパ
ターニングすると、抵抗素子２８．２９同士の間隔が第
３図に示したー従来例の場合よりも狭い。

しかし、これらの電源線２７及び抵抗素子２８．２９を
形成している第３層目の多結晶Ｓｉ層は、厚さが１００
０Å以下と極めて薄いので、ＲＩＨによって短時間でエ
ツチングすることができる。従って、耐ＲＩＥ性は弱い
がファインパターニングは可能であるという様なレジス
トを選択すれば、本実施例の様な抵抗素子２８．２９の
パターニングも可能である。

以上の様な本実施例では、第１図と第３図との比較から
も明らかな様に、メモリセルの面積が一従来例と同じで
も、抵抗素子２８．２９の長さしは一従来例よりも非常
に長い。

〔発明の効果〕

本発明による半導体メモリでは、フリップフロップの負
荷素子である抵抗素子が長いので、その抵抗値の制御性
が良く、その結果として製造歩留が高い。

【図面の簡単な説明】

第１図は本発明の一実施例の平面図、第２図は本発明を
適用し得る抵抗負荷型ＭＯ３−３ＲＡＭのメモリセルの
回路図、第３図は本発明の一従来例の平面図である。 なお図面に用いた符号において、 １０・・−−一−−−−−−−−−−−−−−フリップ
フロップ２８．２９−−−−−−−−一抵抗素子である
。

Claims (1)

1. 【特許請求の範囲】 抵抗素子が負荷素子になっているフリップフロップを用
   いてメモリセルが構成されている半導体メモリにおいて
   、 第１の前記メモリセルにおける前記抵抗素子が前記第１
   のメモリセル上とこの第１のメモリセルに隣接している
   第２の前記メモリセル上とに延在している半導体メモリ
   。