JPS6380566A - スタテイツク型半導体メモリ - Google Patents
スタテイツク型半導体メモリInfo
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- JPS6380566A JPS6380566A JP61226807A JP22680786A JPS6380566A JP S6380566 A JPS6380566 A JP S6380566A JP 61226807 A JP61226807 A JP 61226807A JP 22680786 A JP22680786 A JP 22680786A JP S6380566 A JPS6380566 A JP S6380566A
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- Japan
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- resistance
- gate
- transistor
- polycrystalline silicon
- insulating film
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000003068 static effect Effects 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 abstract description 18
- 230000010354 integration Effects 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明はスタティック型半導体メモリに関する。
第３図は、スタティック型半導体メモリセルの構成例と
して、２個の負荷抵抗２４．２５と４個のＭＯＳ ｔ−
ランジスタ２０〜２３よりなるメモリセルの回路図、第
４図は第３図の回路にしたがう、Ｐ型基板４４上に形成
されたスタティック型半導体メモリセルの従来例の一部
断面図である。
して、２個の負荷抵抗２４．２５と４個のＭＯＳ ｔ−
ランジスタ２０〜２３よりなるメモリセルの回路図、第
４図は第３図の回路にしたがう、Ｐ型基板４４上に形成
されたスタティック型半導体メモリセルの従来例の一部
断面図である。
第３図において、９拘抵抗２４．２５は、それぞれ駆動
ＭＯ３）−ランジスタ２０．２１の負荷であり電源ね２
８から電荷蓄積ノード２６．２７へ電荷を供給し、駆８
Ｍ０Ｓトランジスタ２０゜２１は電荷蓄積ノード２６．
２７と接地線２つとの間にたすき掛【プ接続されてフリ
ップフ［１ツブ回路を形成し、情報転送ＭＯＳトランジ
スタ２２゜２３はワード線３０からの信号をゲートに受
ｔプでオンとされ、データ線３１．３２のデータの書き
込み、またはセル内のデータのデータ線３１゜３２への
読み出しが行なわれる。
ＭＯ３）−ランジスタ２０．２１の負荷であり電源ね２
８から電荷蓄積ノード２６．２７へ電荷を供給し、駆８
Ｍ０Ｓトランジスタ２０゜２１は電荷蓄積ノード２６．
２７と接地線２つとの間にたすき掛【プ接続されてフリ
ップフ［１ツブ回路を形成し、情報転送ＭＯＳトランジ
スタ２２゜２３はワード線３０からの信号をゲートに受
ｔプでオンとされ、データ線３１．３２のデータの書き
込み、またはセル内のデータのデータ線３１゜３２への
読み出しが行なわれる。
第４図においては、２個のうち１個の情報転送ＭＯ３ｔ
−ランジスタ４０と、これに接続された駆動ＭＯ８ｌ−
ランジスタグート４１および負荷抵抗４２の各所面が示
されており、Ｐ型基板４４、駆ｆ７ＩＭＯ３ｔ−ランジ
スタゲート４１、負荷抵抗４２それぞれの間に絶縁膜４
５．５６が介在してそれらの間を絶縁している。転送Ｍ
Ｏ８ｌ−ランジスタゲート４３と駆ｆＪ＋ＭＯＳトラン
ジスタゲート４１は、いずれも第１の多結晶シリコン層
に高濃度の不純物をドープして形成され、負荷抵抗４２
は第２の多結晶シリコン層に低濃度の不純物をドープし
て形成されているが、その駆ｉｐ７１ＭＯＳトランジス
タゲート４１との接ｒＡ端とは反対側の端部領域のみは
、ドープした不純物を高濃度として！Ｊ電性を高め電源
配線部４７として用いられている。また、抵抗カバー４
８は、上述した電源配線部４７に高濃度の不純物をドー
プする際、負荷抵抗４２の電源配！！２部４７以外の部
分をドーピングから保護するためのものである。
−ランジスタ４０と、これに接続された駆動ＭＯ８ｌ−
ランジスタグート４１および負荷抵抗４２の各所面が示
されており、Ｐ型基板４４、駆ｆ７ＩＭＯ３ｔ−ランジ
スタゲート４１、負荷抵抗４２それぞれの間に絶縁膜４
５．５６が介在してそれらの間を絶縁している。転送Ｍ
Ｏ８ｌ−ランジスタゲート４３と駆ｆＪ＋ＭＯＳトラン
ジスタゲート４１は、いずれも第１の多結晶シリコン層
に高濃度の不純物をドープして形成され、負荷抵抗４２
は第２の多結晶シリコン層に低濃度の不純物をドープし
て形成されているが、その駆ｉｐ７１ＭＯＳトランジス
タゲート４１との接ｒＡ端とは反対側の端部領域のみは
、ドープした不純物を高濃度として！Ｊ電性を高め電源
配線部４７として用いられている。また、抵抗カバー４
８は、上述した電源配線部４７に高濃度の不純物をドー
プする際、負荷抵抗４２の電源配！！２部４７以外の部
分をドーピングから保護するためのものである。
上述した従来のスタティック型半導体メモリは、そのメ
モリセルの有する低濃度にドープされた負荷抵抗の両端
が、一方は高濃度に不純物がドープされた電源配線部で
あり、他方も同様の駆動ＭＯＳトランジスタゲートに接
しているので、その後の熱処理によって低不純物濃度領
域に高濃度領域より不純物が接触面を通して拡散してく
るため抵抗値を維持するのに十分な抵抗長が必要とされ
、例えばメモリ容量が６４にレベルのものでは６Ｍ以上
の抵抗長を用いているものが主流となっているので、今
後、さらに高集積化が進んでも抵抗長を短かくできず、
負荷抵抗長がメモリセルの長さを決定してしまうという
欠点がある。
モリセルの有する低濃度にドープされた負荷抵抗の両端
が、一方は高濃度に不純物がドープされた電源配線部で
あり、他方も同様の駆動ＭＯＳトランジスタゲートに接
しているので、その後の熱処理によって低不純物濃度領
域に高濃度領域より不純物が接触面を通して拡散してく
るため抵抗値を維持するのに十分な抵抗長が必要とされ
、例えばメモリ容量が６４にレベルのものでは６Ｍ以上
の抵抗長を用いているものが主流となっているので、今
後、さらに高集積化が進んでも抵抗長を短かくできず、
負荷抵抗長がメモリセルの長さを決定してしまうという
欠点がある。
本発明のスタティック型半導体メモリは、負荷抵抗が絶
縁膜を介して多層に構成された多結晶シリコンよりなり
、各抵抗層が順次に直列に、介在する絶縁膜中に形成さ
れた接続用孔を通して相互に接触し接続している。
縁膜を介して多層に構成された多結晶シリコンよりなり
、各抵抗層が順次に直列に、介在する絶縁膜中に形成さ
れた接続用孔を通して相互に接触し接続している。
したがって、抵抗長をメモリセルのサイズと無関係に十
分の長さとすることができるので、負荷抵抗の低不純物
領域に他の高濃度不純物領域から不純物が接触面を通し
て拡散してきても支障が無く、かつ高密度の集積化が可
能とされる。
分の長さとすることができるので、負荷抵抗の低不純物
領域に他の高濃度不純物領域から不純物が接触面を通し
て拡散してきても支障が無く、かつ高密度の集積化が可
能とされる。
本発明の実施例について図面を参照して説明する。なお
、第３図に示した回路例は本実施例においても適用され
る。
、第３図に示した回路例は本実施例においても適用され
る。
第１図は本発明のスタティック型半導体メモリの一実施
例の有するメモリセルの一部断面図である。
例の有するメモリセルの一部断面図である。
本実施例における１個の情報転送ＭＯＳトランジスタ３
と、これに接続された駆！１１ＪＭＯＳトランジスタゲ
ート１および負荷抵抗２は、いずれも第４図に示した従
来例のメモリセルの場合と同じ構成でＰ型基板１３上に
形成されており、駆動ＭＯＳトランジスタゲート１と情
報転送ＭＯＳトランジスタ３のゲート４は高濃度にドー
プされ、負荷抵抗２は低濃度にドープされた多結晶シリ
コンよりなり、それぞれの間に絶縁膜７が介在している
。
と、これに接続された駆！１１ＪＭＯＳトランジスタゲ
ート１および負荷抵抗２は、いずれも第４図に示した従
来例のメモリセルの場合と同じ構成でＰ型基板１３上に
形成されており、駆動ＭＯＳトランジスタゲート１と情
報転送ＭＯＳトランジスタ３のゲート４は高濃度にドー
プされ、負荷抵抗２は低濃度にドープされた多結晶シリ
コンよりなり、それぞれの間に絶縁膜７が介在している
。
また、負荷抵抗２の上部に同様の絶縁膜８を介してさら
に一層の負荷抵抗５が同一の低濃度にドープされた多結
晶シリコンより形成され、かつ負荷抵抗２の駆動ＭＯＳ
トランジスタゲート１との接続端と反対側の端部は、絶
縁膜８に形成されたコンタクトホール１０内に充填され
た負荷抵抗５の延長部と接触している。負荷抵抗５の末
端は、同様にして、負荷抵抗５を覆う絶縁膜９に形成さ
れたコンタクトホール１１に形成された電源アルミニウ
ム配線１２と接触している。
に一層の負荷抵抗５が同一の低濃度にドープされた多結
晶シリコンより形成され、かつ負荷抵抗２の駆動ＭＯＳ
トランジスタゲート１との接続端と反対側の端部は、絶
縁膜８に形成されたコンタクトホール１０内に充填され
た負荷抵抗５の延長部と接触している。負荷抵抗５の末
端は、同様にして、負荷抵抗５を覆う絶縁膜９に形成さ
れたコンタクトホール１１に形成された電源アルミニウ
ム配線１２と接触している。
本実施例は以上の構成を有することにより、高不純物Ｗ
Ｊ度領領域ある駆動Ｍ○Ｓトランジスタゲート１より不
純物が接触面を通して拡散してきても負荷抵抗長を十分
長くとることができ、またメモリセルのサイズが負荷抵
抗長に拘束されることなく、集積度を高めることができ
る。
Ｊ度領領域ある駆動Ｍ○Ｓトランジスタゲート１より不
純物が接触面を通して拡散してきても負荷抵抗長を十分
長くとることができ、またメモリセルのサイズが負荷抵
抗長に拘束されることなく、集積度を高めることができ
る。
第２図は本発明のスタティック型半導体メモリの他の実
施例の有するメモリセルの一部断面図である。
施例の有するメモリセルの一部断面図である。
本実施例の構成は、第１図に示した前実施例の絶縁膜９
と電源アルミニウム配線１２の代りに、負荷抵抗５を保
護する抵抗カバー１４を端末領域を残して覆い、端末領
域に’ａ ’１５度の不純物をドープして′４電性を高
め電源配線部１５として用いるようにしたものである。
と電源アルミニウム配線１２の代りに、負荷抵抗５を保
護する抵抗カバー１４を端末領域を残して覆い、端末領
域に’ａ ’１５度の不純物をドープして′４電性を高
め電源配線部１５として用いるようにしたものである。
したがって、駆動ＭＯＳトランジスタ１および端末領域
の高濃度不純物領域から負荷抵抗２．５内部に不純物が
拡散してぎても負荷抵抗長を十分長くとることができ、
また集積度を高めることもできることは前実施例と同様
である。
の高濃度不純物領域から負荷抵抗２．５内部に不純物が
拡散してぎても負荷抵抗長を十分長くとることができ、
また集積度を高めることもできることは前実施例と同様
である。
なお両実施例ども２層の負荷抵抗２，５を用いているが
、さらに３層、４層と同様の方法を用いて増やすことに
より、メモリセル面積に無関係に抵抗長を長くすること
ができ、また抵抗長を一定に抑えて集積度を高めること
かできる。
、さらに３層、４層と同様の方法を用いて増やすことに
より、メモリセル面積に無関係に抵抗長を長くすること
ができ、また抵抗長を一定に抑えて集積度を高めること
かできる。
また、第３図に示した回路以外の回路構成に対しても本
実絶倒に説明した負荷抵抗構成を適用できることは容易
に理解される。
実絶倒に説明した負荷抵抗構成を適用できることは容易
に理解される。
以上説明したように本発明は、絶縁膜を介して多層構成
とされた多結品シリコンよりなる負荷抵抗を有し、各抵
抗層を順次、直列に、絶縁膜中に形成した接続用孔を通
して相互に接触させ接続することにより、負荷抵抗の低
不純物濃度ｕＩ域に高濃度領域より不純物が接触面を通
して拡散してきても抵抗長を十分長くとることができ、
また、抵抗長がメモリセルのサイズを決定しないため高
密度に集積化できる効果がある。
とされた多結品シリコンよりなる負荷抵抗を有し、各抵
抗層を順次、直列に、絶縁膜中に形成した接続用孔を通
して相互に接触させ接続することにより、負荷抵抗の低
不純物濃度ｕＩ域に高濃度領域より不純物が接触面を通
して拡散してきても抵抗長を十分長くとることができ、
また、抵抗長がメモリセルのサイズを決定しないため高
密度に集積化できる効果がある。
第１図は本発明のスタティック型半導体メモリの一実施
例の有するメモリセルの一部断面図、第２図は他の実施
例の有するメモリセルの一部断面図、第３図はスタティ
ック型半導体メモリの有する６素子メモリセル回路図、
第４図はスタティック型半導体メモリセルの従来例の一
部断面図である。 １・・・駆動ＭＯ３ｌ−ランジスタグート、２．５・・
・負荷抵抗、 ３・・・情報転送ＭＯ８ｌ−ランジスタ、４・・・情報
転送ＭＯ８トランジスタのゲート、６．７．８．９・・
・絶縁膜、 １０．１１・・・コンタクトホール、 １２・・・電源アルミニウム配線、 １３・・・Ｐ型基板、 １４・・・抵抗カバー、 １５・・・電源配線部、 ２０．２１・・・駆動ＭＯＳトランジスタ、２２．２３
・・・情報転送ＭＯＳトランジスタ、２４．２５・・・
負荷抵抗、 ２６．２７・・・電荷蓄積ノード、 ２８・・・電源線、 ２９・・・接地線、３０・・
・ワード線、 ３１．３２・・・データ線。 特許出願人 日本電気株式会社 第１図 第２図
例の有するメモリセルの一部断面図、第２図は他の実施
例の有するメモリセルの一部断面図、第３図はスタティ
ック型半導体メモリの有する６素子メモリセル回路図、
第４図はスタティック型半導体メモリセルの従来例の一
部断面図である。 １・・・駆動ＭＯ３ｌ−ランジスタグート、２．５・・
・負荷抵抗、 ３・・・情報転送ＭＯ８ｌ−ランジスタ、４・・・情報
転送ＭＯ８トランジスタのゲート、６．７．８．９・・
・絶縁膜、 １０．１１・・・コンタクトホール、 １２・・・電源アルミニウム配線、 １３・・・Ｐ型基板、 １４・・・抵抗カバー、 １５・・・電源配線部、 ２０．２１・・・駆動ＭＯＳトランジスタ、２２．２３
・・・情報転送ＭＯＳトランジスタ、２４．２５・・・
負荷抵抗、 ２６．２７・・・電荷蓄積ノード、 ２８・・・電源線、 ２９・・・接地線、３０・・
・ワード線、 ３１．３２・・・データ線。 特許出願人 日本電気株式会社 第１図 第２図
Claims (1)
- 電荷蓄積ノードへの電荷の蓄積を負荷抵抗を介して行
なうスタティック型半導体メモリにおいて、前記負荷抵
抗が絶縁膜を介して多層に構成された多結晶シリコンよ
りなり、各抵抗層が順次に直列に、介在する絶縁膜中に
形成された接続用孔を通して相互に接触し接続している
ことを特徴とするスタティック型半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226807A JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61226807A JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380566A true JPS6380566A (ja) | 1988-04-11 |
| JPH0828428B2 JPH0828428B2 (ja) | 1996-03-21 |
Family
ID=16850913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61226807A Expired - Lifetime JPH0828428B2 (ja) | 1986-09-24 | 1986-09-24 | スタテイツク型半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828428B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691559A (en) * | 1988-11-10 | 1997-11-25 | Seiko Epson Corporation | Semiconductor devices with load elements |
| US6013940A (en) * | 1994-08-19 | 2000-01-11 | Seiko Instruments Inc. | Poly-crystalline silicon film ladder resistor |
| US6147387A (en) * | 1998-02-02 | 2000-11-14 | Mitsubishi Denki Kabushiki Kaisha | Static random access memory |
| US6150228A (en) * | 1997-05-23 | 2000-11-21 | Nec Corporation | Method of manufacturing an SRAM with increased resistance length |
| US6759729B1 (en) * | 2002-10-16 | 2004-07-06 | Newport Fab, Llc | Temperature insensitive resistor in an IC chip |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146578A (en) * | 1976-05-28 | 1977-12-06 | Texas Instruments Inc | Method of producing resistance element and semiconductor device having same element |
| JPS6074470A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | 半導体装置 |
| JPS61283161A (ja) * | 1985-06-10 | 1986-12-13 | Hitachi Ltd | 半導体装置 |
| JPS62291056A (ja) * | 1986-06-10 | 1987-12-17 | Sony Corp | 半導体装置 |
-
1986
- 1986-09-24 JP JP61226807A patent/JPH0828428B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146578A (en) * | 1976-05-28 | 1977-12-06 | Texas Instruments Inc | Method of producing resistance element and semiconductor device having same element |
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| US6759729B1 (en) * | 2002-10-16 | 2004-07-06 | Newport Fab, Llc | Temperature insensitive resistor in an IC chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828428B2 (ja) | 1996-03-21 |
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