JPH01291444A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH01291444A
JPH01291444A JP12249588A JP12249588A JPH01291444A JP H01291444 A JPH01291444 A JP H01291444A JP 12249588 A JP12249588 A JP 12249588A JP 12249588 A JP12249588 A JP 12249588A JP H01291444 A JPH01291444 A JP H01291444A
Authority
JP
Japan
Prior art keywords
wiring
channel
terminal connection
gate
channel mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12249588A
Other languages
English (en)
Inventor
Toshiya Shoji
庄司 俊哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP12249588A priority Critical patent/JPH01291444A/ja
Publication of JPH01291444A publication Critical patent/JPH01291444A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体集積回路装置に関し、特に、集積度が高
いCMO8tI成のゲートアレイ集積回路装置に関する
[従来の技術] 近時、ゲートアレイが種々の装置に広く利用されてきて
おり、このゲートアレイに対しては常に高集積化が要求
されている。このために、回路搭載性が高いゲートアレ
イ集積回路装置の開発に力が注がれてきた。
従来のこの種のゲートアレイ集積回路装置は、CMOS
構成の基本セルがマトリックス状に多数配列された構成
を有しており、各基本セルにおいて、ポリシリコンゲー
トの両端部に設けられている端子接続部は1本の配線チ
ャネルにのみ接続可能な形状を有している。
第4図は従来のゲートアレイ集積回路装置の基本セルを
模式的に示した平面図である。N型シリコン基板1中に
はNウェル2及びPウェル3が相互に隣接して形成され
ている。また、これらのNウェル2及びPウェル3の中
央部には夫々Pチャネル拡散N4及びNチャネル拡散M
5が相互に平行して形成されている。そして、Pチャネ
ル拡散層4を横切る方向に伸長して、コ字状及び逆コ字
状の1対のポリシリコンゲート46,47が形成され、
一方、Nチャネル拡散層5を横切る方向に伸長して、口
字状及び逆コ字状の1対のポリシリコンゲート48,4
9が形成されている。更に、これらのポリシリコンゲー
ト46乃至49は両端部に夫々正方形状の端子接続部を
有している。即ち、ポリシリコンゲート対46.47は
両端部に夫々端子接続部461.46□及び471゜4
7□を有し、また、ポリシリコンゲート48゜4つは両
端部に夫々端子接続部48t 、48□及び491.4
9□を有している。
なお、8a乃至81はY軸方向の配線格子で、9a乃至
9fはX軸方向の配線格子であり、これらの配線格子8
a乃至81及び9a乃至9fは、格子状パターンを構成
している。
第5図は、第4図のような構成を有する基本セルの配列
状態を示している。同図から明らかなように、1対の口
字状及び逆コ字状のポリシリコンゲートを2組有する基
本セル50a、50b、・・・がマトリックス状に配列
されている。
[発明が解決しようとする課題] しかしながら、上述した従来のゲートアレイ集積回路装
置においては、以下に述べるような問題点がある。
即ち、従来のゲートアレイ集積回路装置では、前述のよ
うに、端子接続部は1本の配線チャネルとのみ接続可能
な形状、例えば、正方形状を有している。このため、端
子接続部上に1本の配線チャネルが走ると、その入力端
子が所望の配線チャネルと接続できなくなってしまう。
このような配線上の不都合を第6図を参照して更に詳細
に説明する。
第6図はインバータ回路を構成するCMOSの基本セル
とX軸方向の配線チャネルとの接続状態を示す平面図で
ある。なお、第4図と同一物には同一符号を付してその
説明を省略する。
ポリシリコンゲート対46.47の端子接続部46z 
、471上には1層目のアルミニウム配線チャネル33
がX軸方向に延長しており、ま、た・、他方のポリシリ
コンゲニ・ト対48.49の端子接続部482.492
上には別の1層目のアルミニウム配線チャネル34がX
軸方向に延長している。
この状態において、例えば、ポリシリコンゲート46.
48の各端子接続部46□、482では入力端子を他の
1層目のアルミニウム配線チャネルと直接に接続するこ
とはできない。
従って、IN目のアルミニウム配線チャネル31上の信
号をポリシリコンゲート461に入力するためには、Y
軸方向に延びる配線格子8d(第4図参照)に2層目の
アルミニウム配線39を形成する必要がある。この2層
目のアルミニウム配線39は、図示のように、1層目の
アルミニウム配線31チヤネル上のスルーホール37か
ら1層目のアルミニウム配線チャネル32.33上を横
切って、端子接続部462の近傍のスルーホール38に
至る配線である。
1層目のアルミニウム配線チャネル31上の信号は、上
述した2層目のアルミニウム配線39及びスルーホール
38とコンタクトホール36との間の1層目のアルミニ
ウム配線35を介してポリシリコンゲート46の端子接
続部462に供給される。
このように、同電位の端子接続部にアルミニウム配線を
接続する場合には、Y軸方向に走る2層目のアルミニウ
ム配線を使用する。この場合、この2層目のアルミニウ
ム配線が形成された位置にはY軸方向の2層目のアルミ
ニウム配線チャネルを形成することができないので、実
質的にY軸方向の配線チャネル数を減らしてしまう。
更に、第7図に示すように、Y軸方向に2層目のアルミ
ニウム配線チャネル41乃至43が走る場合には、例え
ば、ポリシリコンゲート46,48の各端子接続部46
1.46□及び48、。
482ではその入力端子が所望の配線チャネルと接続で
きない。このため、ポリシリコンゲート46.48には
所望の配線チャネル上の信号を入力することができない
、なお、第7図では、第6図と同様に、インバータ回路
を構成するCMOSの基本セルを模式的に示しており、
第4図及び第6図と同一物には同一符号を付しである。
上述したように、従来のゲートアレイ集積回路装置では
、配線性能が悪く、これに伴い回路搭載性も悪い。
本発明はかかる問題点に鑑みてなされたものであって、
優れた配線性能を有し、回路搭載性を向上させることが
できる半導体集積回路装置を提供することを目的とする
[課題を解決するための手段] 本発明に係る半導体集積回路装置は、2つ以上のPチャ
ネルMOSトランジスタが縦列接続されたPチャネルM
OSトランジスタ群と、2つ以上のNチャネルMOSト
ランジスタが縦列接続されたNチャネルMOSトランジ
スタ群とを有する0MO8構成の基本セルを複数個配列
した半導体集積回路装置において、前記PチャネルMO
Sトランジスタ群及び前記NチャネルMOSトランジス
タ群は夫々その少なくも1grのポリシリコンゲートの
端子接続部が伸長して形成されていて2本以上の配線チ
ャネルと接続可能であることを特徴とする。
[作用] 以上のように構成された本発明によれば、ポリシリコン
ゲートの端子接続部が長く伸長して形成されているので
、この端子接続部では、その上を接続に使用されない配
線チャネルが走っても、残りの領域を使用してその入力
端子と所望する配線チャネルとの間の接続を容易に行う
ことができる。
このため、従来のような所望の配線チャネルとの接続用
の2層目の配線は不要となるので、従来使用していたこ
の接続用の2層目配線の位置に所定の配線チャネルを設
けることができ、これにより、配線チャネル数を減らさ
ずに済む。
[実施例] 以下、添付の図面を参照して、本発明をゲートアレイ集
積回路装置に適用した実施例について具体的に説明する
第1図は、本実施例装置の基本セルを模式的に示す平面
図である。なお、第4図と同一物には同一符号を付して
その説明を省略する。
PチャネルMOSトランジスタ部には、Y軸方向の配線
チャネル位置8d、8fに対応して夫々Pチャネル拡散
M4を横切る方向に伸長する口字状及び逆コ字状の1対
のポリシリコンゲート16゜17が形成されている。
一方のポリシリコンゲート16は、一端にその伸長方向
に沿って長く形成された矩形状の端子接続部16□を有
し、他端に正方形状の端子接続部162を有している。
一端の端子接続部161のパターンは図示のように、X
軸方向の配線格子9aから配線格子9cに至る領域に亘
って形成されている。なお、この配線格子は配線を形成
する場合の形成位置を示す。前記端子接続部161につ
いて説明すれば、この端子接続部161はNウェル2の
領域外にあり、配線格子9aに対応する端部16a、配
線格子9bに対応する中央部16b及び配線格子9Cに
対応するつなぎ部16cから構成されている。また、そ
の面積は他端の端子接続部162の略3倍である。
他方のポリシリコンゲート17は、両端に夫々正方形状
の端子接続部171,172を有しており、その構成は
第4図に示したポリシリコンゲート47と実質的に同一
である。なお、このポリシリコンゲート17の端子接続
部171.17□の面積は共に、上述したポリシリコン
ゲート16の端子接続部162と略々等しい。
また、NチャネルMOSトランジスタ部には、Y軸方向
の配線格子8d、8fに夫々対応してNチャネル拡散層
5を横切る方向に伸長する口字状及び逆コ字状の1対の
ポリシリコンゲート18゜19が形成されている。
この1対のポリシリコンゲート18.19は、上述した
1対のポリシリコンゲー)16.17とはNウェル2と
Pウェル3との領域の境界線の中心点10に対して実質
的に点対称の位置に形成されている。即ち、一方のポリ
シリコンゲート18は前記ポリシリコンゲート17と中
心点10に対して実質的に点対称であり、両端部に正方
形状の端子接続部181.182を有している。また、
他方のポリシリコンゲート19は前記ポリシリコンゲー
ト16と実質的に点対称であり、一端に正方形状の端子
接続部191を有し、他端に矩形状の端子接続部192
を有している。この他端の端子接続部192は、配線格
子9dに対応するつなぎ部19a、配線格子9eに対応
する中央部19b及びPウェル3の領域外にあり配線格
子9fに対応する端部19cから構成されている。
以上のような構成を有する基本セルを備えた本実施例装
置によれば、基本セルのポリシリコンゲート16,19
は夫々その伸長方向に沿って長く形成された矩形状の端
子接続部161.192を有しているので、これらの端
子接続部161,192では、端部16a、19c、中
央部16b。
19b及びつなぎ部16c、19aのいずれにおいても
その入力端子と所望の配線チャネルとの間で容易に接続
を行うことができる。
第2図は上述した構成を有する基本セルの配列状態を模
式的に示す平面図である。同図から明らかなように、本
実施例装置によれば、一端の端子接続部が長く相互に点
対称の関係にある2個のポリシリコンゲートを有する基
本セル20a、20b、・・・がマトリックス状に配列
されている。
第3図は本実施例装置を使用してインバータ回路を構成
した場合の基本セルとX軸方向の配線チャネルとの接続
状態を模式的に示す平面図である。
なお、第1図及び第°6図と同一物には同一符号を付し
てその説明を省略する。
ポリシリコンゲート16は、前述のように、−端に矩形
状の端子接続部161を有している。このため、その中
央部16b及びつなぎ部16c上に夫々1層目のアルミ
ニウム配線チャネル32゜33が走っていても、端子接
続部161は残りの端部16aを使用することにより、
コンタクトホール40を介して所望の1層目のアルミニ
ウム配線チャネル31と容易に接続される。これにより
、1層目のアルミニウム配線チャネル31上の信号をこ
のポリシリコンゲート16に容易に入力することができ
る。
従って、本実施例によれば、従来のように、第6図に示
した配線チャネルとの接続用の2層目のアルミニウム配
線39を使用する必要がなくなる。
また、このため、従来は不可能であったが、ポリシリコ
ンゲート16が対応するY軸方向の配線格子位置8d(
第1図参照)に所定の2層目のアルミニウム配線チャネ
ルを形成することができるので、配線チャネル数を減ら
さずに済む。
換言すれば、ポリシリコンゲート16は、上層に所定の
2層目のアルミニウム配線チャネルが形成されても、下
層においては所望の1層目のアルミニウム配線31との
接続が容易に行われるので、第7図に示したように、Y
軸方向に配線チャネルが走る場合に所望の配線チャネル
との接続ができないという従来の不都合を効果的に回避
することができる。
ここにおいて、上述した実施例では、ポリシリコンゲー
トの端子接続部をその伸長方向、即ち、Y軸方向に沿っ
て長くとる構成としているが、特に、これに限定される
ものではない。即ち、伸長方向を横切る方向、例えば、
X軸方向に沿って長くとる構成とすることもできる。
また、ポリシリコンゲート対において、一方のポリシリ
コンゲートの一端の端子接続部のみを長くとる構成の外
に、双方の一端の端子接続部を共に長くして構成するこ
ともできる。
更に、以上のような変形例は、ポリシリコンゲートが1
対で構成される場合の外に3個以上で構成される場合に
も適用することができる。
[発明の効果] 以上説明したように、本発明によれば、PチャネルMO
Sトランジスタ群及びNチャネルMOSトランジスタ群
は夫々その少なくとも1個のポリシリコンゲートの端子
接続部が伸長して形成されていて2本以上の配線チャネ
ルと接続可能であるので、配線性能が高まり、回路搭載
性が大幅に向上する。
【図面の簡単な説明】
〜第1図は本発明をゲートアレイ集積回路装置に適用し
た実施例の基本セルを模式的に示す平面図、第2図は第
1図における基本セルの配列状態を模式的に示す平面図
、・第3図は第1図における実施例装置を使用してイン
バータ回路を構成した場合の基本セルとX軸方向の配線
チャネルとの接続状態を模式的に示す平面図、第4図は
従来のゲートアレイ集積回路装置の基本セルを模式的に
示す平面図、第5図は第4図における基本セルの配線状
悪を模式的に示す平面図、第6図は第4図における従来
装置を使用してインバータ回路を構成した場合の基本セ
ルとX軸方向の配線チャネルとの接続状態を模式的に示
す平面図、第7図は第6図におけるインバータ回路の基
本セルとY軸方向の配線チャネルとの接続状態を模式的
に示す平面図である。 1;N型シリコン基板、2;Nウェル、3;Pウェル、
4;Pチャネル拡散層、5;Nチャネル拡散層、16乃
至19.46乃至4つ;ポリシリコンゲート、16□乃
至19□、46、乃至492;端子接続部、16a、1
9c;端部、16b、19b、中央部、16c、19a
;つなぎ部、20a、20b、50a、50b;基本セ
ル、31乃至34;X軸方向のIN目のアルミニウム配
線チャネル、37,38;スルーホール、39;2層目
のアルミニウム配線、40;コンタクトホール、41乃
至43;Y軸方向の2層目のアルミニウム配線チャネル 出願人 日本電気アイジ−マイコンシステム株式会社 
          。

Claims (1)

    【特許請求の範囲】
  1. (1)2つ以上のPチャネルMOSトランジスタが縦列
    接続されたPチャネルMOSトランジスタ群と、2つ以
    上のNチャネルMOSトランジスタが縦列接続されたN
    チャネルMOSトランジスタ群とを有するCMOS構成
    の基本セルを複数個配列した半導体集積回路装置におい
    て、前記PチャネルMOSトランジスタ群及び前記Nチ
    ャネルMOSトランジスタ群は夫々その少なくも1個の
    ポリシリコンゲートの端子接続部が伸長して形成されて
    いて2本以上の配線チャネルと接続可能であることを特
    徴とする半導体集積回路装置。
JP12249588A 1988-05-19 1988-05-19 半導体集積回路装置 Pending JPH01291444A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12249588A JPH01291444A (ja) 1988-05-19 1988-05-19 半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12249588A JPH01291444A (ja) 1988-05-19 1988-05-19 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH01291444A true JPH01291444A (ja) 1989-11-24

Family

ID=14837260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12249588A Pending JPH01291444A (ja) 1988-05-19 1988-05-19 半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH01291444A (ja)

Similar Documents

Publication Publication Date Title
US3943551A (en) LSI array using field effect transistors of different conductivity type
KR900008648B1 (ko) 반도체집적회로장치
EP0133958A2 (en) A masterslice semiconductor device
JPH0997885A (ja) ゲートアレイ
US4661815A (en) Gate array integrated device having mixed single column type and matrix type arrays
JPH02234469A (ja) Cadによってレイアウトされた2金属層集積回路ゲート・アレイ
JPH058585B2 (ja)
JPH05218362A (ja) ゲートアレイのベーシックセル
JP2793378B2 (ja) セミカスタム半導体集積回路マクロセル設計法
JPS61202451A (ja) 半導体集積回路の配線構体
EP0712164A2 (en) Semiconductor device
US4742019A (en) Method for forming aligned interconnections between logic stages
JPH0558582B2 (ja)
JPH01291444A (ja) 半導体集積回路装置
JPS62194640A (ja) バンプ実装を用いる半導体集積回路
JPS5864047A (ja) マスタ−スライス半導体集積回路装置
JPH04164371A (ja) 半導体集積回路
KR100225944B1 (ko) 가변 드레인 전류형 트랜지스터를 갖는 반도체 장치
JPH023279A (ja) 相補型misマスタスライスlsiの基本セル
JPS6135535A (ja) マスタ−スライス集積回路装置
JPH02266563A (ja) ゲートアレイの基本セル
JPH0684349A (ja) 半導体記憶装置
JP2614844B2 (ja) 半導体集積回路
JP2634800B2 (ja) 半導体集積回路スタンダードセル
JPH0362551A (ja) スタンダードセル及びスタンダードセル列