JPS6329949A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路装置技術、さらにはゲート
アレイに適用して有効な技術に関するもので、たとえば
、基本セル内の回路要素としてＭＯＳトランジスタが形
成されたゲートアレイに利用して有効な技術に関するも
のである。

［従来の技術］ ゲートアレイは、たとえば、日経マグロウヒル社刊行「
日経エレクトロニクス　１９８５年６月３日号」１５１
〜１７７頁（解説：１００億円市場が間近に迫ったゲー
トアレイ）などに記載されているように、所定の回路要
素が半導体下地の形であらかじめ形成されたセルを多数
使って、いわゆるセミ・カスタム・オーダ（半特別注文
）半導体集積回路装置を構成するものであって、多種少
量生産の半導体集積回路装置に適している。

ここで、本発明者は、上記ケートアレイの構成をもつ半
導体集積回路装置について検討した。以下は、必ずしも
公知とされた技術ではないが、本発明者によって検討さ
れた技術であり、その概要は次のとおりである。

第６図は本発明者らによって検討された半導体集積回路
装置１００の全体的なレイアウト状態を示す。

同図に示す半導体集積回路装置１００は上述したゲート
アレイの構成を有するものであって、端子バッド１１０
、周辺回路部１２０、ゲートアレイ部１３０が、半導体
チップの周辺部がち中央部にかけて順次配置されている
。

周辺回路部１２０では、多数の周辺回路用セル１２１が
端子パッド１１０に沿って配列されている。周辺回路用
セル１２１内には、周辺回路を構成するための回路要素
があらかじめ規格化されて形成されている。この周辺回
路用セル１２１は、その中の回路要素をユーザからの注
文仕様に応じて結線することにより、入力バッファ、出
力バッファ、あるいは人出カバッファなどの任意の周辺
回路に構成される。

ゲートアレイ部１３０では、多数の基本セル１３２が規
則的に配列されている。各基本セル１３２の仕様は規格
統一され、そのセルのサイズ（ｈＸ　ｗ　）およびセル
内に形成される回路要素の種類などが互いに同じに揃え
られている。この基本セル１３２が行方向に多数配列さ
れることによりセルアレイ１３１が形成され、このセル
アレイ１３１が列方向に多数配列されている。各セルア
レイ１３１の間にはそれぞれ、一定幅の配線領域１３３
が設けられている。このゲートアレイ部１３０には、上
記基本セル１３２内の回路要素の結線および各基本セル
１３２間の配線をユーザの注文仕様に応じて行うことに
より、任意の論理機能あるいは回路機能が構成される。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、上述した半導体集積回路装置では、そのゲー
トアレイ部１３０内の基本セル１３２を使って任意の論
理機能あるいは回路機能ｆ！：構成するに際し、様々な
設計上の制約が伴う。この制約は、基本セル１３２の仕
様か規格化されていることに原因するものが多い。たと
えば、ゲートアレイ部１３０内にて出力容量（ファンア
ウト）が特別に大きな回路を例外的に必要とする場合が
ある。しかし、このような例外的に大出力容量の回路を
構成するためには、それに応じて例外的な大きさのサイ
ズをもつ回路要素が必要となる。ところが、ゲートアレ
イ部１３０内の基本セル１３２は、そのセルのサイズ（
ｈ　Ｘ　ｗ　）が規格化されているため、そこに形成さ
れる回路要素の寸法は、その規格化されたサイズ（ｈ　
Ｘ　ｗ　）内に収まる範囲でなければならない。

そもそも、ゲートアレイでは、その基本セル１３２のサ
イズ等を規格化して同一に揃えることによって多数の基
本セル１３２を高密度に整然と配置し、これによりユー
ザか任意に利用できる基本セルの数を多く確保している
のであって、基本セル１３２のサイズ（ｈ　Ｘ　ｗ　）
をやたらに変えることは、配線の設計規則か複惟化する
などの弊害を生じて、ゲートアレイ本来の利点を損なう
ことになってしまう。したがって、仮にサイズの大きな
回路要素が必要な場合には、そのサイズの大きな回路要
素に合わせて、基本セル１３２の規格サイズ（ｈ　Ｘ　
ｗ　）を−律に大きくする必要があった。

ところが、その例外的に大きなサイズの回路要素のため
に基本セル１３２の規格サイズ（ｈ　Ｘ　ｗ　）を−律
に大きくしてしまうと、基本セル１３２の集積密度が低
下してユーザに提供できる基本セル１３２の数が大幅に
減ってしまう。また、必ずしも大出力容量であることを
要しない回路までも必要以上に大きなサイズの基本セル
を使って構成しなければならなくなる、といった無駄が
生じる。

以上のように、第６図に示した半導体集積回路装置では
、そのゲートアレイ部１３０内に例外的に大きな出力容
量をもつ回路を構成することが困難である、という問題
点のあることか本発明者らによってあきらかとされた。

本発明の目的は、ゲートアレイ部を有する半導体集積回
路装置にあって、ユーザに提供できる基本セルの数を減
らすことなく、また配線の設計規則などを余り複雑化す
ることなく、そのゲートアレイ部内にて例外的に大出力
容量をもつ回路の構成を可能にする、という技術を提供
することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、基本セルの回路要素として、その基本セルの
サイズをはみ出す大きさの能動素子を形成するとともに
、その能動素子が基本セルの外にはみ出る部分を配線領
域下の絶縁膜で覆う、というものである。

［作用］ 上記した手段によれば、配線領域のスペースを減少させ
ることなく多数の基本セルを高密度に配列することがで
きるとともに、その基本セル内に形成できる回路要素と
くに能動素子のサイズを基本セルのサイズを越えて大き
くすることができる。これにより、ユーザに提供できる
基本セルの数を減らすことなく、また配線の設計規則な
どを余り複雑化することなく、そのゲートアレイ部内に
て例外的に大出力容量をもつ回路の構成を可能にする、
という目的が達成される。

［実施例コ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による半導体集積回路装置の要部にお
ける平面レイアウト状態を示す。

第２図は第１図の一部を拡大して示す。

第３図は第２図のＡ−Ａ部分における断面状態を、第４
図は第２図のＢ−Ｂ部分における断面状態をそれぞれ示
す。

また、第５図は、第１〜第３図に示した半導体集積回路
装置の全体の平面レイアウト状態を示す。

先ず、第５図にその全体を示す半導体集積回路装置１０
０は、基本的には前述したゲートアレイと同様の構成を
有するものであって、端子パッド１１０、周辺回路部１
２０、ゲートアレイ部１３０が、半導体チップの周辺部
から中央部にかけて順次配置されている。

周辺回路部１２０には、多数の周辺回路用セル１２１が
端子バッド１１０に沿って配列されている。周辺回路用
セル１２１内には、周辺回路を構成するための回路要素
があらかじめ規格化されて形成されている。この周辺回
路用セル１２１は、その中の回路要素をユーザからの注
文仕様に応じて結線することにより、入力バッファ、出
力バッファ、あるいは人出カバッファなどの任意の周辺
回路に構成される。

ゲートアレイ部１３０には、多数の基本セル１３２が規
則的に配列されている。各基本セル１３２の仕様は規格
され、そのセルのサイズ（ｈ×Ｗ）およびセル内に形成
される回路要素の種類などが互いに同じに揃えられてい
る。基本セル１３２内の回路要素としては、ＣＭＯＳ論
理回路を任意に構成できるようにするためのＭＯＳトラ
ンジスタが半導体下地の形であらかじめ形成されている
。この基本セル１３２が行方向に多数配列されることに
よりセルアレイ１３１が形成され、このセルアレイ１３
１が列方向に多数配列されている。各セルアレイ１３１
の間にはそれぞれ、一定幅の配線領域１３３が設けられ
ている。このゲートアレイ部１３０には、上記基本セル
１３２内の回路要素の結線および各基本セル１３２間の
配線をユーザの注文仕様に応じて行うことにより、任意
の論理機能あるいは回路機能か構成される。

ここで、第１図および第２図に示すように、ゲートアレ
イ部１３０内の基本セルのうち、その一部の基本セル１
３２′に形成されるＭＯＳトランジスタＭは、その基本
セル１３２゛の外へはみ出る大きさのサイズに形成され
ている。

この場合、その基本セル１３２°の外にはみ出るサイズ
をもつＭＯＳトランジスタＭは、基本セル１３２゛の中
の部分（ＡＡ＞では、第３図に示すように、ソース・ド
レイン領域３およびゲート電極５上の表面絶縁酸化膜４
がそれぞれに開孔され、各開孔部分にそれぞれアルミニ
ウムなどによる配線用電極６がパターニング形成されて
いることにより、ソースＳ、ドレインＤ、およびゲート
Ｇの各電極がそれぞれに収り出されている。

一方、その基本セル１３２″からはみ出る部分（Ｂ−Ｂ
）では、第４図に示すように、そのソース・ドレイン領
域３およびゲート電極５のいずれもが、表面絶縁酸化膜
４によって完全に覆われている。そして、そのはみ出し
部分のソース・ドレイン領域３およびゲート電極５を覆
った酸化膜４の上は配線領域１３３として利用され、蒸
着アルミニウムによる配線Ｑが設けられている。

なお、第３図および第４図において、１はｎ導電型の半
導体層を有する半導体基板、２はｐ導電型ウェル拡散層
をそれぞれ示す。

以上のように、基本セル１３２”の回路要素として、そ
の基本セル１３２′のサイズをはみ出ず大きさの能動素
子すなわちここではＭＯＳトランジスタＭを形成すると
ともに、そのＭＯＳトランジスタＭが基本セル１３２′
の外にはみ出る部分を配線領域１３３下の絶縁酸化膜４
膜で覆うことにより、配線領域１３３のスペースを減少
させることなく多数の基本セル１３２，１３２“を高密
度に配列することができるとともに、一部の基本セル１
３２′内に形成されるＭＯＳトランジスタＭのサイズを
、その基本セルの規格サイズ（ｈｘＷ）を越えて大きく
することができる。これにより、ユーザに提供できる基
本セルの数を減らすことなく、また配線の設計規則など
を余り複雑化することなく、そのゲートアレイ部内にて
例外的に大出力容量をもつ回路の構成が可能になる。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、上記大サ
イズのＭＯＳトランジスタＭは、一部の基本セル１３２
”だけではなく、すべての基本セル１３２，１３２′に
一律に形成してもよい。また、能動素子として、ＭＯＳ
トランジスタＭの代わりにバイポーラ・トランジスタを
形成してもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳゲートアレ
イに適用した場合について説明したが、それに限定され
るものではなく、たとえば、基本セル内に回路要素とし
てバイポーラ・トランジスタとＭＯＳトランジスタが一
緒に形成された、いわゆるバイポーラ−ＣＭＯ３複合型
のゲートアレイなどにも適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、ゲートアレイ部を有する半導体集積回路装置
にあって、ユーザに提供できる基本セルの数を減らすこ
となく、また配線の設計規則などを余り複雑化すること
なく、そのゲートアレイ部内にて例外的に大出力容量を
もつ回路の構成させられるようになる、という効果が得
られる。

【図面の簡単な説明】

第１図はこの発明による半導体集積回路装置の要部にお
ける平面レイアラ１〜状態を示す図、第２図は第１図の
一部を拡大して示す図、第３図は第′２図のＡ−Ａ部分
における断面状態を示す図、 第４図は第２図のＢ−Ｂ部分における断面状態を示す図
、 第５図は第１〜第３図に示した半導体集積回路装置の全
体の平面レイアウト状態を示す図、第６図はこの発明に
先立って検討されたゲートアレイの全体の平面レイアウ
ト状態を示す図で、Ｐ）る。 １００・・・半導体集積回路装置、１３０・・・ゲート
アレイ部、１３２．１Ｂ２°　・・・基本セル、１３３
・・・配線領域、込・・・配線、１・・・半導体基板、
３・・・ソース・ドレイン領域、４・・・絶縁膜（表面
絶縁酸１ヒ膜）、５・・・ゲート電極、６・・・アルミ
ニウムなどによる配線用電極５Ｍ・・・基本セル内に形
成されるＭ○Ｓトランジスタ。 第　　１　　図 第　　２　　図 第　　３　　図 ν 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、サイズが統一された多数の基本セルを規則的に配列
   してなるゲートアレイ部を有する半導体集積回路装置で
   あって、上記ゲートアレイ部内の任意の基本セルに、そ
   の基本セルの外へはみ出る大きさの回路要素を形成する
   とともに、その基本セルの外にはみ出る回路要素の部分
   を絶縁膜で覆い、さらにその回路要素のはみ出し部分を
   覆う絶縁膜の上に配線のための領域を置いたことを特徴
   とする半導体集積回路装置。 ２、上記回路要素がＭＯＳトランジスタであって、この
   ＭＯＳトランジスタのソース・ドレイン領域およびゲー
   ト電極のうち、上記基本セルの外にはみ出る部分を上記
   配線領域下の絶縁膜で覆つたことを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。