JPS6016443A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6016443A JPS6016443A JP58123389A JP12338983A JPS6016443A JP S6016443 A JPS6016443 A JP S6016443A JP 58123389 A JP58123389 A JP 58123389A JP 12338983 A JP12338983 A JP 12338983A JP S6016443 A JPS6016443 A JP S6016443A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- input
- logic gate
- input terminal
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000010354 integration Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000000903 blocking effect Effects 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特に高集積密度な
マスクスライスＬＳＩに好適な半導体集積回路装置に関
する。
マスクスライスＬＳＩに好適な半導体集積回路装置に関
する。
マスタスライスＬＳＩとは、ＬＳＩを製造するときに用
いるｌＯ数枚のマスクのうち、配線に相当するマスク数
枚のみを開発品椋に応じて製作して所望の電気回路動作
を有するＬＳＩを製造するものである。
いるｌＯ数枚のマスクのうち、配線に相当するマスク数
枚のみを開発品椋に応じて製作して所望の電気回路動作
を有するＬＳＩを製造するものである。
一般のマスクスライスＬＳＩの構成を第１図に示す。半
導体チップ１は、その外周にポンディングパッドおよび
入出力回路領域２を持ち、内部にはトランジスタ等から
成る表；本セル３をＸ １ｊ（ｊ１方向に配列した基本
セル列４を、配線領域５をはさんでｙ軸方向に繰り返し
配置し／コ構成を採っている。
導体チップ１は、その外周にポンディングパッドおよび
入出力回路領域２を持ち、内部にはトランジスタ等から
成る表；本セル３をＸ １ｊ（ｊ１方向に配列した基本
セル列４を、配線領域５をはさんでｙ軸方向に繰り返し
配置し／コ構成を採っている。
所望の電気回路特性を得るために、１ε１４接した基本
セル３を１個あるいは数飼結綜し所望の回路機能を達成
するＮＡＮＤゲートやフリップフロップ等の論理ゲート
ブロックを形成する。そしてこれらの論理ゲートブロッ
ク間を論理図に従って結線することによって１つのＬＳ
Ｉｕ・ｉ＋“・ｌ成する。この論環ゲートブロック間の
結線は計算機により自動化されている。
セル３を１個あるいは数飼結綜し所望の回路機能を達成
するＮＡＮＤゲートやフリップフロップ等の論理ゲート
ブロックを形成する。そしてこれらの論理ゲートブロッ
ク間を論理図に従って結線することによって１つのＬＳ
Ｉｕ・ｉ＋“・ｌ成する。この論環ゲートブロック間の
結線は計算機により自動化されている。
第２図に基本セル３の一例を平面図にて示す。
基本セル３は、ＰＭＯＳトランジスタのソースあるいは
ドレインとなるＰ＋形領領域６ＮＭＯＳトランジスタの
ソースあるいはドレインとなるＮ＋形領領域７Ｎ４形領
域７を形成するためにＮ形基板１２に形成されるＰ−Ｗ
ＥＬＬ領域１１、ＰおよびＮＭＯ８）ランジスタで共有
する２本のポリシリコンゲート電極８、両トランジスタ
に電源を供給するＶｃｃ電源線１２、ＧＮＤ電源線１３
、Ｐ”・Ｎ“領域６．７とＡｔ配線（図示せず）とを接
続するためのコンタクト孔１０．ゲート電極８とＡｔ配
線とを接続するだめのコンタクト孔９から溝底されてい
る。
ドレインとなるＰ＋形領領域６ＮＭＯＳトランジスタの
ソースあるいはドレインとなるＮ＋形領領域７Ｎ４形領
域７を形成するためにＮ形基板１２に形成されるＰ−Ｗ
ＥＬＬ領域１１、ＰおよびＮＭＯ８）ランジスタで共有
する２本のポリシリコンゲート電極８、両トランジスタ
に電源を供給するＶｃｃ電源線１２、ＧＮＤ電源線１３
、Ｐ”・Ｎ“領域６．７とＡｔ配線（図示せず）とを接
続するためのコンタクト孔１０．ゲート電極８とＡｔ配
線とを接続するだめのコンタクト孔９から溝底されてい
る。
第３図は基本セル３の断面構造、配線領域５、配線層の
構造を展開して示したものである。第２図と同じものは
同じ符号で示している。Ｎ形半導体基板２．０の一方の
表面側にトランジスタ等の機能素子が形成される。フィ
ールド酸化膜２１は基板２０の一方の表面上に存在し、
１μｍ８度の膜厚である。トランジスタのゲート電極８
の下にはゲート酸化膜３１があシ、膜厚は５００〜Ｉｏ
ｏ。
構造を展開して示したものである。第２図と同じものは
同じ符号で示している。Ｎ形半導体基板２．０の一方の
表面側にトランジスタ等の機能素子が形成される。フィ
ールド酸化膜２１は基板２０の一方の表面上に存在し、
１μｍ８度の膜厚である。トランジスタのゲート電極８
の下にはゲート酸化膜３１があシ、膜厚は５００〜Ｉｏ
ｏ。
人である。ゲート電極８を構成するポリシリコン配線の
上には絶縁膜２２があシこの上にＡｔで大部分が長手方
向をＸ軸方向と平行に屯源配腺１２゜１３やＡｔ配線２
５．２６の第１の配線が形成される。コンタクト孔９，
１ｏは、ポリシリコン配線８や拡散層６，７と第１の配
線とを接続するためのものである。第１の配線上には絶
縁膜２３が、さらにその上に大部分が長手方向がｙ軸方
向と平行するようにＡｔの第２の配線２９．３０が形成
されている。コンタクト孔２８は、第１の配線と第２の
配線を接続するものである。最上層には絶縁膜２４があ
シトランジスタや配線を保護している。通常のマスタス
ライスＬＳＩでは、第１の配線、第２の配線および両者
を接続するだめのコンタクト孔用のマスクを製品毎に変
えることにょム所望のＬＳＩを得る。
上には絶縁膜２２があシこの上にＡｔで大部分が長手方
向をＸ軸方向と平行に屯源配腺１２゜１３やＡｔ配線２
５．２６の第１の配線が形成される。コンタクト孔９，
１ｏは、ポリシリコン配線８や拡散層６，７と第１の配
線とを接続するためのものである。第１の配線上には絶
縁膜２３が、さらにその上に大部分が長手方向がｙ軸方
向と平行するようにＡｔの第２の配線２９．３０が形成
されている。コンタクト孔２８は、第１の配線と第２の
配線を接続するものである。最上層には絶縁膜２４があ
シトランジスタや配線を保護している。通常のマスタス
ライスＬＳＩでは、第１の配線、第２の配線および両者
を接続するだめのコンタクト孔用のマスクを製品毎に変
えることにょム所望のＬＳＩを得る。
マスタスライスＬＳＩの集積密度を上げるには、基本セ
ル３、配線領域５を小型に設計する必要がある。前者は
０ＭＯ８の微細化によ、？Ｉる程度小型化が可能である
が、後者は自動配線システムＤ Ａ （Ｄｅｓｉｇｎ
Ａｕｔｏｍａｔｊｏｎ ）の能力およびゲート数に依存
した配線チャンネル数を確保する必要があることから、
小型化する上で制約がある。また、任意の論理ゲートブ
ロックの配線パターンを形成できるように基本セル内の
配線用領域を大きくとる必要があった。そのため、基本
セルの小型化の目的で、論理ゲートブロックの内部配線
に第１の配線層ばかりでなく第２の配線層を使うことが
行なわれている。
ル３、配線領域５を小型に設計する必要がある。前者は
０ＭＯ８の微細化によ、？Ｉる程度小型化が可能である
が、後者は自動配線システムＤ Ａ （Ｄｅｓｉｇｎ
Ａｕｔｏｍａｔｊｏｎ ）の能力およびゲート数に依存
した配線チャンネル数を確保する必要があることから、
小型化する上で制約がある。また、任意の論理ゲートブ
ロックの配線パターンを形成できるように基本セル内の
配線用領域を大きくとる必要があった。そのため、基本
セルの小型化の目的で、論理ゲートブロックの内部配線
に第１の配線層ばかりでなく第２の配線層を使うことが
行なわれている。
例えば、従来、ＪＫフリップフロップ（以後、ＪＫＦＦ
と略す）ヤカウンタなどの大型論理ゲートブロックはこ
のような第２の配線（はみだし配線層）を使わないと論
理ゲートブロックの配線パターンが設計できないことが
多い。しかし、これらのはみ出し配線は第２の配線の空
きチャンネルを減らずことになシ、計算機による自動配
線上の制約が大きくなるので未配線本数が増加する弊害
があった。
と略す）ヤカウンタなどの大型論理ゲートブロックはこ
のような第２の配線（はみだし配線層）を使わないと論
理ゲートブロックの配線パターンが設計できないことが
多い。しかし、これらのはみ出し配線は第２の配線の空
きチャンネルを減らずことになシ、計算機による自動配
線上の制約が大きくなるので未配線本数が増加する弊害
があった。
第４図（ａ）は２人力ＮＡＮＤゲートの論理ゲートブロ
ック６０を示す。Ａ、ＢはｆｉＮＡＮＤゲートの入力端
子で、Ｃは出力躊子である。これらの入・出力端子はそ
れぞれ反対側に等１１１位端子Ａ′。
ック６０を示す。Ａ、ＢはｆｉＮＡＮＤゲートの入力端
子で、Ｃは出力躊子である。これらの入・出力端子はそ
れぞれ反対側に等１１１位端子Ａ′。
Ｂ／ 、 ｃ ／を持つ。第４図（ｂ）は該論理ゲート
ブロック６０内のはみ出し配線の例を示すもので、Ｘ印
は第１の配線と第２の配線とを接続するコンタクト孔、
実線ΔＬｌはＡ７１７）第１の配線、破線ＡＬ２はＡｔ
の第２の配線を示す。以下、該論理ゲートブロックを例
にとって従来技術を説明する。
ブロック６０内のはみ出し配線の例を示すもので、Ｘ印
は第１の配線と第２の配線とを接続するコンタクト孔、
実線ΔＬｌはＡ７１７）第１の配線、破線ＡＬ２はＡｔ
の第２の配線を示す。以下、該論理ゲートブロックを例
にとって従来技術を説明する。
第５図は、′ｔＰＪ４図のＦｆａ想１ゲートブロックに
おける等電位ρ；１．１子（Ａ、Ａ’ ）への配線パタ
ーン（自動配線による）の組み合わせを示すものであシ
、次の６通りが考えられる。
おける等電位ρ；１．１子（Ａ、Ａ’ ）への配線パタ
ーン（自動配線による）の組み合わせを示すものであシ
、次の６通りが考えられる。
第５図（ａ）：論理ゲートブロックを第２の配線ＡＬ２
で横断して、入力端千人に接 続する（入力端子Ａｔにコンタクト 孔Ｔ）Ｉを打つ）。
で横断して、入力端千人に接 続する（入力端子Ａｔにコンタクト 孔Ｔ）Ｉを打つ）。
第５図（ｔ＋） ： （ａ）の場合において、入力端子
Ａ′に接続する。
Ａ′に接続する。
第５図（Ｃ）：紙面の上方向から第２の配線ＡＬ２で入
力端子Ａに接続する。
力端子Ａに接続する。
第５図（ｄ）：紙面の下方向から第２の配線ＡＬ２で入
力端子Ａ′に接続する。
力端子Ａ′に接続する。
第５図（ｅ）二級面の上方向から第１の配線ＡＬＩで入
力端子Ａに接続する。
力端子Ａに接続する。
第５図（ｆ）二級面の下方向から第１の配線ＡＬＩで入
力端子Ａ′に接続する。
力端子Ａ′に接続する。
この場合において、入力端子Ａ−Ａ’間の第２の配線Ａ
Ｌ２チャンネルが使われる（第２の配線ＡＬ２が通る）
確率ＰＡＬ、２ をめる。上記（ａ）〜（ｆ）が起る確
率はそれぞれ等しいと仮定すれば、各ケースにおける上
記確率は次のようになる。
Ｌ２チャンネルが使われる（第２の配線ＡＬ２が通る）
確率ＰＡＬ、２ をめる。上記（ａ）〜（ｆ）が起る確
率はそれぞれ等しいと仮定すれば、各ケースにおける上
記確率は次のようになる。
（ａ）１／６． （ｂ）１／６ｔ （Ｃ）１／６ 、
（ｄ）１／６ 。
（ｄ）１／６ 。
（ｅ） ０ 、 （ｆ） ０
ＰＡＬｌｌ はこれらの値を合計した値で、２／３であ
る。さらに第２の配線ＡＬ２には、論理ゲートブロック
６０を形成するためのはみ出し配線１ｏ。
る。さらに第２の配線ＡＬ２には、論理ゲートブロック
６０を形成するためのはみ出し配線１ｏ。
が１本あるので、第２の配線ＡＬ２は２本分使われる確
率が高くなシ、他の配線に１吏われる第２の配！１１１
ｉ！ＡＬ２用チャンネル数を低減させる。
率が高くなシ、他の配線に１吏われる第２の配！１１１
ｉ！ＡＬ２用チャンネル数を低減させる。
等電位端子を持たない具体的な従来例を第６図に示す。
第５図と同一符号は同−物及び相当物を示す。第６図（
ａ）〜（ｄ）に示す様に、入力端子Ａ″への自動配線に
よる配線パターンは４通りが考えられる。
ａ）〜（ｄ）に示す様に、入力端子Ａ″への自動配線に
よる配線パターンは４通りが考えられる。
第５図の場合と同様な考え方で、入力端子Ａ″上の第２
の配置ｆｆｆｌ Ａ Ｌ ２が使われる確率ＰＡＬ１１
をめると３／４である。第２の配線ＡＬ２には、さら
に、６１；ｉ埋ゲートブロック６０を形成するだめには
み出し配線１００が１本設けられているので、結局、自
動配線に於いて第２の配＋ｉｌ Ａ Ｌ ２は２本分の
チャンネルを１吏う確率が１’３］ ＜なり、自動配線
のだめのチャンネル数が低下することによυ実装可能な
集積密度が低くなるという問題点を有する。
の配置ｆｆｆｌ Ａ Ｌ ２が使われる確率ＰＡＬ１１
をめると３／４である。第２の配線ＡＬ２には、さら
に、６１；ｉ埋ゲートブロック６０を形成するだめには
み出し配線１００が１本設けられているので、結局、自
動配線に於いて第２の配＋ｉｌ Ａ Ｌ ２は２本分の
チャンネルを１吏う確率が１’３］ ＜なり、自動配線
のだめのチャンネル数が低下することによυ実装可能な
集積密度が低くなるという問題点を有する。
本発明の目的は、計′ｎ機による自動配置、自動配線Ｄ
Ａ（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏ＋ｉ ） ノサ
ホ＝ トラ妨げることがなく基本セルを小型に形成して
、高集積密度の半ｊ９体集積回路装置を提供することに
ある。
Ａ（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏ＋ｉ ） ノサ
ホ＝ トラ妨げることがなく基本セルを小型に形成して
、高集積密度の半ｊ９体集積回路装置を提供することに
ある。
上記目的を達成する本発明の特徴とするところは、一方
の主表面に少なくとも複数個の機能基子から成る基本セ
ルを一方向に多数個並設して基本セル列とし、この基本
セル列を基本セル列と直角方向に複数個並設してなる半
導体グ・ツブと、半導体チップ上に絶縁膜を介して積層
される第１の配線及び第２の配線と、少なくとも一つの
基本セルを第１の配線及び第２の配線によって配線する
ことによって形成され、所望の回路機能を達成する論理
ゲートブロックとを具備する半導体集積回路装置戊に於
いて、論理ゲートブロックを形成するだめの第２の配ｈ
ｆｉは、その延長方向に論理ゲートブロックの入出力端
子の一つが存在する様に設けられることにある。
の主表面に少なくとも複数個の機能基子から成る基本セ
ルを一方向に多数個並設して基本セル列とし、この基本
セル列を基本セル列と直角方向に複数個並設してなる半
導体グ・ツブと、半導体チップ上に絶縁膜を介して積層
される第１の配線及び第２の配線と、少なくとも一つの
基本セルを第１の配線及び第２の配線によって配線する
ことによって形成され、所望の回路機能を達成する論理
ゲートブロックとを具備する半導体集積回路装置戊に於
いて、論理ゲートブロックを形成するだめの第２の配ｈ
ｆｉは、その延長方向に論理ゲートブロックの入出力端
子の一つが存在する様に設けられることにある。
本発明の原理を第７図及び第８図によって説明する。第
７図は第５図に対応する図であり、第８図は第６図に対
応する図であり第５図と同一符号は同−物及び相当物を
示す。
７図は第５図に対応する図であり、第８図は第６図に対
応する図であり第５図と同一符号は同−物及び相当物を
示す。
第７図（ａ）〜（ｈ）は論理ゲートブロック６０の入力
端子Ａ、Ａ’への８種類の配線パターンをそれぞれ示す
ものであり、論理ゲートブロック６０はこれらの配線に
よって、他の論理ゲートブロック（図示せず）に接続さ
れる。
端子Ａ、Ａ’への８種類の配線パターンをそれぞれ示す
ものであり、論理ゲートブロック６０はこれらの配線に
よって、他の論理ゲートブロック（図示せず）に接続さ
れる。
第７図（ａ）二級面の上方向から第２の配着ΔＬ２によ
って入力端子Ａに接続する。
って入力端子Ａに接続する。
第７図（ｂ）二級面の下方向から第２の配線ＡＬ２によ
って入力端千人と等電位である 入力端子Ａ′に接続する。
って入力端千人と等電位である 入力端子Ａ′に接続する。
第７図（Ｃ）二級面の上方向から第１の配線ＡＬＩによ
って入力端子Ａに接続する。
って入力端子Ａに接続する。
第７図（ｄ）二級面の下方向から第１の配線ＡＬＩによ
って入力ＷａｌＩ子八′千人続する。
って入力ＷａｌＩ子八′千人続する。
第７図（ｅ）−紙面の上方向及び下方向から第１の配線
ＡＬＩによって入力端子Ａ及び Ａ′に接続する。
ＡＬＩによって入力端子Ａ及び Ａ′に接続する。
第７図（ｆ）二級面の上方向から第１の配融ＡＬ１によ
って入力端子Ａに接続し、紙面 の下方向から第２の配線ＡＬ２によ って入力端子Ａ′に接続する。
って入力端子Ａに接続し、紙面 の下方向から第２の配線ＡＬ２によ って入力端子Ａ′に接続する。
第７図（ｇ）二紙面の上方向から第２の配線ＡＬ２によ
って入力端子Ａに接続し、紙面 の下方向から第１の配線ＡＬＩによ って入力端子Ａ′に接続する。
って入力端子Ａに接続し、紙面 の下方向から第１の配線ＡＬＩによ って入力端子Ａ′に接続する。
第７図（ｂ） ：紙面の上方向及び下方向から第２の配
線ＡＬ２によって入力端子Ａ−及び Ａ′に接続する。
線ＡＬ２によって入力端子Ａ−及び Ａ′に接続する。
尚、第７図（ｅ）〜（ｂ）に於いては、入力端子Ａ。
Ａ′は論理ゲートブロック６００Å力端子として使用す
るばかシでなく、論理ゲートブロック６０のスルーチャ
ンネルとしても使用している。
るばかシでなく、論理ゲートブロック６０のスルーチャ
ンネルとしても使用している。
第７図（ａ）〜（ｈ）に於いて、論理ゲートブロックと
なる２人力ＮＡＮＤゲートを形成するためのはみ出し配
線であるＡ、Ｌの第２の配線１００は、その延長方向に
論理ゲートブロック６０の入力端子Ａ。
なる２人力ＮＡＮＤゲートを形成するためのはみ出し配
線であるＡ、Ｌの第２の配線１００は、その延長方向に
論理ゲートブロック６０の入力端子Ａ。
Ａ′が存在する様に設けられる。
第７図（ａ）〜（ｈ）に示すいずれにおいても、第２の
過ぎない。したがって、自動配線に於いて第５図に示す
従来例と比べて確小的に２／３本プどけ第２の配、腺Ａ
Ｌ２のチャンネルを節約することツバできる。
過ぎない。したがって、自動配線に於いて第５図に示す
従来例と比べて確小的に２／３本プどけ第２の配、腺Ａ
Ｌ２のチャンネルを節約することツバできる。
たとえば、第右図（ａ）〜（ｈ）に示す様な２人力ＮＡ
ＮＤ論理ゲートブロックが第１図に示す一つの基本セル
列４上に５０個並んだとすると、本実施例によれば第２
の配線ＡＬ２のチャンネルは３３本も節約できる。
ＮＤ論理ゲートブロックが第１図に示す一つの基本セル
列４上に５０個並んだとすると、本実施例によれば第２
の配線ＡＬ２のチャンネルは３３本も節約できる。
尚、入力端子Ａ、Ａ’に限らず第４図に示される他の入
力端子Ｂ、Ｂ’、及び出力順−ＰＣ、’Ｃ’に本発明の
思想を適用できることは容易に理）リイできるのであろ
う。
力端子Ｂ、Ｂ’、及び出力順−ＰＣ、’Ｃ’に本発明の
思想を適用できることは容易に理）リイできるのであろ
う。
第８図は、等電位夕：）４子を持たない場１」・の本発
す」の原理を示す１ゾ］である。
す」の原理を示す１ゾ］である。
第８図（ａ）〜（Ｃ）は論理ゲートブロック６００Å力
端子Ａ″′への３種類の配録パターンをそれぞれ示すも
のであシ、論理ゲートブロック６０はこれらの配線によ
って、図示していない他の論理ゲートブロックに接続さ
れる。
端子Ａ″′への３種類の配録パターンをそれぞれ示すも
のであシ、論理ゲートブロック６０はこれらの配線によ
って、図示していない他の論理ゲートブロックに接続さ
れる。
第８図（ａ）〜（Ｃ）を見ると、固定の第２の配線ＡＬ
２のはみ出し配縁１００の１チヤンネルの他に１／３の
確率で他の第２の配線ＡＬ２のチャ７ネ／し’ｔ［う。
２のはみ出し配縁１００の１チヤンネルの他に１／３の
確率で他の第２の配線ＡＬ２のチャ７ネ／し’ｔ［う。
従って、第６図に示す従来例に比べて３／４−１ ／
３ ＝ ５ ／ １２ （約４２チ）の確率だけ第２の
配線のチャンネルが節約できる。
３ ＝ ５ ／ １２ （約４２チ）の確率だけ第２の
配線のチャンネルが節約できる。
次に、第９図に示す様な４人カマルチプレクサを論理ゲ
ートブロックとした場合の配線ノくターンを本発明の第
１の実施例として第１０図に示す。
ートブロックとした場合の配線ノくターンを本発明の第
１の実施例として第１０図に示す。
始めに８１￥９図の４人カマルチブレクサについて説明
する。
する。
第９図の４人カマルチプレクサは、４人力ＮＯＲゲート
１０１．３人力ＡＮＤゲー） １０２，１０３゜１０４
．１０５、それにインノく一タ１０６，１０７゜１０８
．１０９から成る。アドレス信号５Ｏ８Ｓ１の論理レベ
ルに応じて入力信号ＡＯ，Ａｌ。
１０１．３人力ＡＮＤゲー） １０２，１０３゜１０４
．１０５、それにインノく一タ１０６，１０７゜１０８
．１０９から成る。アドレス信号５Ｏ８Ｓ１の論理レベ
ルに応じて入力信号ＡＯ，Ａｌ。
Δ２．Ｎ３のどれか１個が選択され、出力Ｂとしで転送
される。たとえば、５Ｏ＝８１＝”Ｏ”レベルのとき、
５Ｏ＝８１＝″′１″レベル、５ｏ−１＝ＳＯ−２二ｔ
ｔ Ｏ＃レベルとなるので、３人力ＡＮＤゲート１０２
のみがアクティブになり信号ＡＯを選択し、出力Ｂ＝Ａ
Ｏ（ＡＵのインバート信号）となる（ＡＮＤゲート１０
３，１０４゜１０５の出力は“Ｏｎレベル）。
される。たとえば、５Ｏ＝８１＝”Ｏ”レベルのとき、
５Ｏ＝８１＝″′１″レベル、５ｏ−１＝ＳＯ−２二ｔ
ｔ Ｏ＃レベルとなるので、３人力ＡＮＤゲート１０２
のみがアクティブになり信号ＡＯを選択し、出力Ｂ＝Ａ
Ｏ（ＡＵのインバート信号）となる（ＡＮＤゲート１０
３，１０４゜１０５の出力は“Ｏｎレベル）。
第１０図において、基本セル３はＰ Ｍ ０８のソース
、あるいはドレインを１１７成するＰ＋拡敬層６、ＮＭ
Ｏ８のソースあるいはドレインを構成するＮ＋拡散層７
、両ＭＯ８に共通なポリシリコン・ゲート電極８、太い
実線で示す第１の配縁Ａ Ｌ １とポリシリコン・ゲー
ト電極８″ｆｒ：接続するだめのコンタクト孔９、それ
にＰ１拡散層６及びＮ＋拡散層７と第１の配線ＡＬＬを
接続する／ζめのコンタクト孔１０から成る。１２．１
３はそれぞれ、第１の配線Ａ Ｌ Ｌで形成されるＶｃ
ｃ ｌＧ Ｎ Ｄ ＋＋ｆｂＲラインである。また、５
０はＮ型基板をＶｃｃにバイアスするだめのコンタクト
孔、５１はＰウェル領域（図示せず）をＧＮＤ電位にバ
イアスするだめのコンタクト孔である。破線？１，７２
，７３゜７４．７５はＡｔの第２の配線を示し、Ｘ印は
、第１の配線と第２の配線とを接続するコンタクト孔を
示す。基本セル３はＢＷのピッチでＸ軸方向に多数個（
第９図ではそのうちの８個を示す）並設して基本セル列
４を構成する。該基本セル列４は図示はしないが、所定
間隔の配線領域を介してｙ軸方向に複数個並設される。
、あるいはドレインを１１７成するＰ＋拡敬層６、ＮＭ
Ｏ８のソースあるいはドレインを構成するＮ＋拡散層７
、両ＭＯ８に共通なポリシリコン・ゲート電極８、太い
実線で示す第１の配縁Ａ Ｌ １とポリシリコン・ゲー
ト電極８″ｆｒ：接続するだめのコンタクト孔９、それ
にＰ１拡散層６及びＮ＋拡散層７と第１の配線ＡＬＬを
接続する／ζめのコンタクト孔１０から成る。１２．１
３はそれぞれ、第１の配線Ａ Ｌ Ｌで形成されるＶｃ
ｃ ｌＧ Ｎ Ｄ ＋＋ｆｂＲラインである。また、５
０はＮ型基板をＶｃｃにバイアスするだめのコンタクト
孔、５１はＰウェル領域（図示せず）をＧＮＤ電位にバ
イアスするだめのコンタクト孔である。破線？１，７２
，７３゜７４．７５はＡｔの第２の配線を示し、Ｘ印は
、第１の配線と第２の配線とを接続するコンタクト孔を
示す。基本セル３はＢＷのピッチでＸ軸方向に多数個（
第９図ではそのうちの８個を示す）並設して基本セル列
４を構成する。該基本セル列４は図示はしないが、所定
間隔の配線領域を介してｙ軸方向に複数個並設される。
尚、第１０図に於いて第９図と同一符号は同−物及び相
当物を示す。
当物を示す。
第１０図に於いて、８個の基本セル３によって一つの論
理ゲートブロックとなる４人力マルチプレクサを形成す
る。
理ゲートブロックとなる４人力マルチプレクサを形成す
る。
同図に於いて、４人力マルチプレクサを形成するだめの
第２の配線７０は、その延長方向に４人力マルチプレク
サのアドレス信号Ｓｏが入力される入力端子３００が存
在する様に設けられる。同様に、第２の配線７３は、そ
の延長方向に４人力マルチプレクサの入力信号ＡＩ’が
入力される入力、＋、１ｉｉｉ子３０３が、また、第２
の配線７５は、その延長方向に４人力マルチプレクサの
入力信号Ａ３’が入力される入力端子３０５が存在する
様に設けられる。
第２の配線７０は、その延長方向に４人力マルチプレク
サのアドレス信号Ｓｏが入力される入力端子３００が存
在する様に設けられる。同様に、第２の配線７３は、そ
の延長方向に４人力マルチプレクサの入力信号ＡＩ’が
入力される入力、＋、１ｉｉｉ子３０３が、また、第２
の配線７５は、その延長方向に４人力マルチプレクサの
入力信号Ａ３’が入力される入力端子３０５が存在する
様に設けられる。
従って、本実施例に於いては、４人力マルチプレクサの
入出力端子と他の論理ゲートブロックの入出力端子とを
第２の配Ｉ＠（図示せず）によって自動配線して接続す
る場合、総ての第２の配線のチャンネルを使用すること
ができ、従来例の様に、論理ゲートブロックを形成する
ための第２の配線（はみ出し配線）のチャンネルは使用
できなくなるという問題点は解決できる。
入出力端子と他の論理ゲートブロックの入出力端子とを
第２の配Ｉ＠（図示せず）によって自動配線して接続す
る場合、総ての第２の配線のチャンネルを使用すること
ができ、従来例の様に、論理ゲートブロックを形成する
ための第２の配線（はみ出し配線）のチャンネルは使用
できなくなるという問題点は解決できる。
次に、本発明の第２の実施例を第１１図に示すっ第１０
図と同じものは同一番号、記号で表わす。
図と同じものは同一番号、記号で表わす。
第１１図に於いて入出力端子ＳＯ（等電位端子は８０’
）、ＡＯ（等電位端子はＡＯ’ ）、ＡＩ（等電位端子
はＡＩ’ ）、Ａ２（等電位端子はＡ２’ ）、Ａ３
（等電位姑子はＡｓ２）はそれぞれ、はみ出し配線であ
る第２の配線７０，７１゜７３．７４．７５の延長線上
にある。本実施例では基本セルの境界上（基本セルの幅
は第１１図においてＢＬで示す。）を第１の配線ＡＬＩ
で走らせてピンが第２の配線ＡＬ２の延長紗上にあるよ
うにレン位置を変更させており、異なる信号ピンとぶつ
からない限９簡単にピン位置が変更できる効果がある。
）、ＡＯ（等電位端子はＡＯ’ ）、ＡＩ（等電位端子
はＡＩ’ ）、Ａ２（等電位端子はＡ２’ ）、Ａ３
（等電位姑子はＡｓ２）はそれぞれ、はみ出し配線であ
る第２の配線７０，７１゜７３．７４．７５の延長線上
にある。本実施例では基本セルの境界上（基本セルの幅
は第１１図においてＢＬで示す。）を第１の配線ＡＬＩ
で走らせてピンが第２の配線ＡＬ２の延長紗上にあるよ
うにレン位置を変更させており、異なる信号ピンとぶつ
からない限９簡単にピン位置が変更できる効果がある。
本発明の各実施例によれば、論理ゲートブロック内に第
２の配線ＡＬ２のはみ出し配線があっても、実効的にＤ
Ａのサポート用の第２の配線ＡＬＺ用の空きチャンネル
の大幅な削減を押えられる。
２の配線ＡＬ２のはみ出し配線があっても、実効的にＤ
Ａのサポート用の第２の配線ＡＬＺ用の空きチャンネル
の大幅な削減を押えられる。
したがって、ＤＡシステムの負担を増すことなく、第２
の配線ＡＬ２のはみ出し配線によって基本セルザイズを
小さくでき、マスクスライスＬＳＩの集積密度を上げる
ことができる。さらに、チツプザイズが小屋にできるの
でコストを低減できる。
の配線ＡＬ２のはみ出し配線によって基本セルザイズを
小さくでき、マスクスライスＬＳＩの集積密度を上げる
ことができる。さらに、チツプザイズが小屋にできるの
でコストを低減できる。
以上の、説明では、便宜上第１の配イ呈ＡＬ１と第２の
配線ＡＬ２を例にとってきたが、本発明は何もこれに限
定されることはなく、多層配線の任意の層の配線に於い
ても適用できることは容易に考えられるであろう。
配線ＡＬ２を例にとってきたが、本発明は何もこれに限
定されることはなく、多層配線の任意の層の配線に於い
ても適用できることは容易に考えられるであろう。
以上述べた様に本発明によれば、計算機による自動配置
、自動配線のサポートを妨げることなく、基本セルを小
型に形成して、高集積密度の半導体集積回路装置を得る
ことができる。
、自動配線のサポートを妨げることなく、基本セルを小
型に形成して、高集積密度の半導体集積回路装置を得る
ことができる。
第１図はマスクスライスＬＳＩのチップ平面概略図、第
２図は第１図の基本セルの平面［図、５Ａ ３図は第１
図の半導体チップの断面展開１要、第４図は従来例であ
る論理ゲートブロックのシンボル図、第５図及び第６図
は従来例であるｉａ’ＡＢゲートブロックの入力端子の
接続を示す・視、第７図及び第８図は本発明の詳細な説
明するための論理ゲートブロックの入力端子の接続を示
す”’Ｌ ｍ９１．ｉは４人力マルチプレクサの回：：
％図、第ｔ（［１及び第１１図は本発明の実施例を示す
結線ｌ’８１であるつ３・・・基本セル、４・・・基本
セル列、５・・・配、１（犯県域、６・・・Ｐ＋拡散領
域、７・・・Ｎ＋拡散領域、８・・・ポリシリコン・ゲ
ート電極、９．１０・・・コンタクト孔、１２− Ｖｃ
ｃ電源線、１３ ・・・Ｇ Ｎ Ｄ ７ｕ、（”Ａ Ｈ
ａ、１１ ・・・Ｐウェル、６０・・・論理ゲートブロ
ック、７０゜７１．７２，７３．７５・・・論理ゲー（
・ブロックを（Ｃノ （ｆ） 笠Ｆ目 ｔｏ Ｊ／ ５０
２図は第１図の基本セルの平面［図、５Ａ ３図は第１
図の半導体チップの断面展開１要、第４図は従来例であ
る論理ゲートブロックのシンボル図、第５図及び第６図
は従来例であるｉａ’ＡＢゲートブロックの入力端子の
接続を示す・視、第７図及び第８図は本発明の詳細な説
明するための論理ゲートブロックの入力端子の接続を示
す”’Ｌ ｍ９１．ｉは４人力マルチプレクサの回：：
％図、第ｔ（［１及び第１１図は本発明の実施例を示す
結線ｌ’８１であるつ３・・・基本セル、４・・・基本
セル列、５・・・配、１（犯県域、６・・・Ｐ＋拡散領
域、７・・・Ｎ＋拡散領域、８・・・ポリシリコン・ゲ
ート電極、９．１０・・・コンタクト孔、１２− Ｖｃ
ｃ電源線、１３ ・・・Ｇ Ｎ Ｄ ７ｕ、（”Ａ Ｈ
ａ、１１ ・・・Ｐウェル、６０・・・論理ゲートブロ
ック、７０゜７１．７２，７３．７５・・・論理ゲー（
・ブロックを（Ｃノ （ｆ） 笠Ｆ目 ｔｏ Ｊ／ ５０
Claims (1)
- １、一方の主表面に少なくとも核数個の機能素子から成
る基本セルを一方向に多数個並設して基本セル列とし、
該基本セル列を該基本セル列と直角方向に複数個並設し
てなる半導体チップと、該半導体チップ上に絶縁膜を介
して積層される第１の配線及び第２の配線と、少なくと
も一つの基本セルを該第１の配線及び該第２の配線によ
って配線することによって形成され、所望の回路機能を
達成する論理ゲートブロックとを具備する半導体集積回
路装置に於いて、該論理ゲートブロックを形成するだめ
の該第２の配線は、その延長方向に論理ゲートブロック
の入・出力端子の一つが存在する様に設けられることを
特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123389A JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
| KR1019840003914A KR900002909B1 (ko) | 1983-07-08 | 1984-07-06 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123389A JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016443A true JPS6016443A (ja) | 1985-01-28 |
| JPH0516187B2 JPH0516187B2 (ja) | 1993-03-03 |
Family
ID=14859358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123389A Granted JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6016443A (ja) |
| KR (1) | KR900002909B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949149A (en) * | 1987-03-31 | 1990-08-14 | Unisys Corporation | Semicustom chip whose logic cells have narrow tops and wide bottoms |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-07-08 JP JP58123389A patent/JPS6016443A/ja active Granted
-
1984
- 1984-07-06 KR KR1019840003914A patent/KR900002909B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949149A (en) * | 1987-03-31 | 1990-08-14 | Unisys Corporation | Semicustom chip whose logic cells have narrow tops and wide bottoms |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516187B2 (ja) | 1993-03-03 |
| KR850000795A (ko) | 1985-03-09 |
| KR900002909B1 (ko) | 1990-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733288A (en) | Gate-array chip | |
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| EP0133958B1 (en) | A masterslice semiconductor device | |
| JPH058585B2 (ja) | ||
| US4525809A (en) | Integrated circuit | |
| US4631705A (en) | Semiconductor integrated circuit memory device | |
| JPH0329342A (ja) | 半導体装置 | |
| US4951111A (en) | Integrated circuit device | |
| US5063430A (en) | Semiconductor integrated circuit device having standard cells including internal wiring region | |
| JPS58139446A (ja) | 半導体集積回路装置 | |
| JPH0576174B2 (ja) | ||
| JPS63142656A (ja) | セミカスタム半導体集積回路 | |
| JPS6016443A (ja) | 半導体集積回路装置 | |
| JPH0252428B2 (ja) | ||
| JP2855905B2 (ja) | 半導体集積回路装置 | |
| JPH0371789B2 (ja) | ||
| JPS6074647A (ja) | 半導体集積回路装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| US6501106B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| WO2023127385A1 (ja) | 半導体集積回路装置 | |
| JPH10242284A (ja) | 半導体集積回路装置 | |
| JPH0348668B2 (ja) | ||
| JPH01152642A (ja) | 半導体集積回路 | |
| JP2024027795A (ja) | 半導体装置 |