JPH0516187B2 - - Google Patents
Info
- Publication number
- JPH0516187B2 JPH0516187B2 JP58123389A JP12338983A JPH0516187B2 JP H0516187 B2 JPH0516187 B2 JP H0516187B2 JP 58123389 A JP58123389 A JP 58123389A JP 12338983 A JP12338983 A JP 12338983A JP H0516187 B2 JPH0516187 B2 JP H0516187B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- logic gate
- input
- basic cell
- gate block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特に高集
積密度なマスタスライスLSIに好適な半導体集積
回路装置に関する。
積密度なマスタスライスLSIに好適な半導体集積
回路装置に関する。
マスタスライスLSIとは、LSIを製造するとき
に用いる10数枚のマスタのうち、配線に相当する
マスク枚数のみを開発品種に応じて製作して所望
の電気回路動作を有するLSIを製造するものであ
る。
に用いる10数枚のマスタのうち、配線に相当する
マスク枚数のみを開発品種に応じて製作して所望
の電気回路動作を有するLSIを製造するものであ
る。
一般のマスタスライスLSIの構成を第１図に示
す。半導体チツプ１は、その外周にボンデイング
バツトおよび入出力回路領域２を持ち、内部には
トランジスタ等から成る基本セル３をｘ軸方向に
配列した基本セル列４を、配線領域５をはさんで
ｙ軸方向に繰り返し配置した構成を採つている。
所望の電気回路特性を得るために、隣接した基本
セル３を１個あるいは数個結線し所望の回路機能
を達成するNANDゲートやフリツプフロツプ等
の論理ゲートブロツクを形成する。そしてこれら
の論理ゲートブロツク間を論理図に従つて結線す
ることによつて１つのLSIを構成する。この論理
ゲートブロツク間の結線は計算機により自動化さ
れている。
す。半導体チツプ１は、その外周にボンデイング
バツトおよび入出力回路領域２を持ち、内部には
トランジスタ等から成る基本セル３をｘ軸方向に
配列した基本セル列４を、配線領域５をはさんで
ｙ軸方向に繰り返し配置した構成を採つている。
所望の電気回路特性を得るために、隣接した基本
セル３を１個あるいは数個結線し所望の回路機能
を達成するNANDゲートやフリツプフロツプ等
の論理ゲートブロツクを形成する。そしてこれら
の論理ゲートブロツク間を論理図に従つて結線す
ることによつて１つのLSIを構成する。この論理
ゲートブロツク間の結線は計算機により自動化さ
れている。
第２図に基本セル３の一例を平面図にて示す。
基本セル３は、PMOSトランジスタのソースあ
るいはドレインとなるP+形領域６、NMOSトラ
ンジスタのソースあるいはドレインとなるN+形
領域７、N+形領域７を形成するためにＮ形基板
１２に形成されるＰ−WELL領域１１、Ｐおよ
びNMOSトランジスタで共有する２本のポリシ
リコンゲート電極８、両トランジスタに電源を供
給するVcc電源線１２、GND電源線１３、P+・
N+領域６，７とAl配線（図示せず）とを接続す
るためのコンタクト孔１０、ゲート電極８とAl
配線とを接続するためのコンタクト孔９から構成
されている。
基本セル３は、PMOSトランジスタのソースあ
るいはドレインとなるP+形領域６、NMOSトラ
ンジスタのソースあるいはドレインとなるN+形
領域７、N+形領域７を形成するためにＮ形基板
１２に形成されるＰ−WELL領域１１、Ｐおよ
びNMOSトランジスタで共有する２本のポリシ
リコンゲート電極８、両トランジスタに電源を供
給するVcc電源線１２、GND電源線１３、P+・
N+領域６，７とAl配線（図示せず）とを接続す
るためのコンタクト孔１０、ゲート電極８とAl
配線とを接続するためのコンタクト孔９から構成
されている。
第３図は基本セル３の断面構造、配線領域５、
配線層の構造を展開して示したものである。第２
図と同じものは同じ符号で示している。Ｎ形半導
体基板２０の一方の表面側にトランジスタ等の機
能素子が形成される。フイールド酸化膜２１は基
板２０の一方の表面上に存在し、1μｍ程度の膜
厚である。トランジスタのゲート電極８の下には
ゲート酸化膜３１があり、膜厚は500〜1000Åで
ある。ゲート電極８を構成するポリシリコン配線
の上には絶縁膜２２がありこの上にAlで大部分
が長手方向をｘ軸方向と平行に電源配線１２，１
３やAl配線２５，２６の第１の配線が形成され
る。コンタクト孔９，１０は、ポリシリコン配線
８や拡散層６，７と第１の配線とを接続するため
のものである。第１の配線上には絶縁膜２３が、
さらにその上に大部分が長手方向がｙ軸方向と平
行するようにAlの第２の配線２９，３０が形成
されている。コンタクト孔２８は、第１の配線と
第２の配線を接続するものである。最上層には絶
縁膜２４がありトランジスタや配線を保護してい
る。通常のマスタスライスLSIでは、第１の配
線、第２の配線および両者を接続するためのコン
タクト孔用のマスクを製品毎に変えることによ
り、所望のLSIを得る。
配線層の構造を展開して示したものである。第２
図と同じものは同じ符号で示している。Ｎ形半導
体基板２０の一方の表面側にトランジスタ等の機
能素子が形成される。フイールド酸化膜２１は基
板２０の一方の表面上に存在し、1μｍ程度の膜
厚である。トランジスタのゲート電極８の下には
ゲート酸化膜３１があり、膜厚は500〜1000Åで
ある。ゲート電極８を構成するポリシリコン配線
の上には絶縁膜２２がありこの上にAlで大部分
が長手方向をｘ軸方向と平行に電源配線１２，１
３やAl配線２５，２６の第１の配線が形成され
る。コンタクト孔９，１０は、ポリシリコン配線
８や拡散層６，７と第１の配線とを接続するため
のものである。第１の配線上には絶縁膜２３が、
さらにその上に大部分が長手方向がｙ軸方向と平
行するようにAlの第２の配線２９，３０が形成
されている。コンタクト孔２８は、第１の配線と
第２の配線を接続するものである。最上層には絶
縁膜２４がありトランジスタや配線を保護してい
る。通常のマスタスライスLSIでは、第１の配
線、第２の配線および両者を接続するためのコン
タクト孔用のマスクを製品毎に変えることによ
り、所望のLSIを得る。
マスタスライスLSIの集積密度を上げるには、
基本セル３、配線領域５を小型に設計する必要が
ある。前者はCMOSの微細化によりある程度小
型化が可能であるが、後者は自動配線システム
DA（Design Automation）の能力およびゲート
数に依存した配線チヤンネル数を確保する必要が
あることから、小型化する上で制約がある。ま
た、任意の論理ゲートブロツクの配線パターンを
形成できるように基本セル内の配線用領域を大き
くとる必要があつた。そのため、基本セルの小型
化の目的で、論理ゲートブロツクの内部配線に第
１の配線層ばかりでなく第２の配線層を使うこと
が行なわれている。
基本セル３、配線領域５を小型に設計する必要が
ある。前者はCMOSの微細化によりある程度小
型化が可能であるが、後者は自動配線システム
DA（Design Automation）の能力およびゲート
数に依存した配線チヤンネル数を確保する必要が
あることから、小型化する上で制約がある。ま
た、任意の論理ゲートブロツクの配線パターンを
形成できるように基本セル内の配線用領域を大き
くとる必要があつた。そのため、基本セルの小型
化の目的で、論理ゲートブロツクの内部配線に第
１の配線層ばかりでなく第２の配線層を使うこと
が行なわれている。
例えば、従来、JKフリツプフロツプ（以後、
JK FFと略す）やカウンタなどの大型論理ゲー
トブロツクはこのような第２の配線（はみだし配
線層）を使わないと論理ゲートブロツクの配線パ
ターンが設計できないことが多い。しかし、これ
らのはみ出し配線は第２の配線の空きチヤンネル
を減らすことになり、計算機による自動配線上の
制約が大きくなるので未配線本数が増加する弊害
があつた。
JK FFと略す）やカウンタなどの大型論理ゲー
トブロツクはこのような第２の配線（はみだし配
線層）を使わないと論理ゲートブロツクの配線パ
ターンが設計できないことが多い。しかし、これ
らのはみ出し配線は第２の配線の空きチヤンネル
を減らすことになり、計算機による自動配線上の
制約が大きくなるので未配線本数が増加する弊害
があつた。
第４図ａは２入力NANDゲートの論理ゲート
ブロツク６０を示す。Ａ，Ｂは該NANDゲート
の入力端子で、Ｃは出力端子である。これらの
入・出力端子はそれぞれ反対側に等電位端子A′，
B′，C′を持つ。第４図ｂは該論理ゲートブロツク
６０内のはみ出し配線の例を示すもので、×印は
第１の配線と第２の配線とを接続するコンタクト
孔、実線AL１はAlの第１の配線、破線AL２は
第２の配線を示す。以下、該論理ゲートブロツク
を例にとつて従来技術を説明する。
ブロツク６０を示す。Ａ，Ｂは該NANDゲート
の入力端子で、Ｃは出力端子である。これらの
入・出力端子はそれぞれ反対側に等電位端子A′，
B′，C′を持つ。第４図ｂは該論理ゲートブロツク
６０内のはみ出し配線の例を示すもので、×印は
第１の配線と第２の配線とを接続するコンタクト
孔、実線AL１はAlの第１の配線、破線AL２は
第２の配線を示す。以下、該論理ゲートブロツク
を例にとつて従来技術を説明する。
第５図は、第４図の論理ゲートブロツクにおけ
る等電位端子（Ａ，A′）への配線パターン（自
動配線による）の組み合わせを示すものであり、
次の６通りが考えられる。
る等電位端子（Ａ，A′）への配線パターン（自
動配線による）の組み合わせを示すものであり、
次の６通りが考えられる。
第５図ａ：論理ゲートブロツクを第２の配線AL
２で横断して、入力端子Ａに接続する（入力端
子Ａ上にコンタクト孔THを打つ）。
２で横断して、入力端子Ａに接続する（入力端
子Ａ上にコンタクト孔THを打つ）。
第５図ｂ：ａの場合において、入力端子A′に接
続する。
続する。
第５図ｃ：紙面の上方向から第２の配線AL２で
入力端子Ａに接続する。
入力端子Ａに接続する。
第５図ｄ：紙面の下方向から第２の配線AL２で
入力端子A′に接続する。
入力端子A′に接続する。
第５図ｅ：紙面の上方向から第１の配線AL１で
入力端子Ａに接続する。
入力端子Ａに接続する。
第５図ｆ：紙面の下方向から第１の配線AL１で
入力端子A′に接続する。
入力端子A′に接続する。
この場合において、入力端子Ａ−A′間の第２
の配線AL２チヤンネルが使われる（第２の配線
AL２が通る）確率PAL2を求める。上記ａ〜ｆが
起る確率はそれぞれ等しいと仮定すれば、各ケー
スにおける上記確率は次のようになる。
の配線AL２チヤンネルが使われる（第２の配線
AL２が通る）確率PAL2を求める。上記ａ〜ｆが
起る確率はそれぞれ等しいと仮定すれば、各ケー
スにおける上記確率は次のようになる。
ａ1/6、ｂ1/6、ｃ1/6、ｄ1/6、e0、f0
PAL2はこれらの値を合計した値で、2/3である。
さらに第２の配線AL２には、論理ゲートブロツ
ク６０を形成するためのはみ出し配線１００が１
本あるので、第２の配線AL２は２本分使われる
確率が高くなり、他の配線に使われる第２の配線
AL２用チヤンネル数を低減させる。
さらに第２の配線AL２には、論理ゲートブロツ
ク６０を形成するためのはみ出し配線１００が１
本あるので、第２の配線AL２は２本分使われる
確率が高くなり、他の配線に使われる第２の配線
AL２用チヤンネル数を低減させる。
等電位端子を持たない具体的な従来例を第６図
に示す。第５図と同一符号は同一物及び相当物を
示す。第６図ａ〜ｄに示す様に、入力端子A″へ
の自動配線による配線パターンは４通り考えられ
る。
に示す。第５図と同一符号は同一物及び相当物を
示す。第６図ａ〜ｄに示す様に、入力端子A″へ
の自動配線による配線パターンは４通り考えられ
る。
第５図の場合と同様な考え方で、入力端子
A″上の第２の配線AL２が使われる確率PAL2を求
めると3/4である。第２の配線AL２には、さら
に、論理ゲートブロツク６０を形成するためには
み出し配線１００が１本設けられているので、結
局、自動配線に於いて第２の配線AL２は２本分
のチヤンネルを使う確率が高くなり、自動配線の
ためのチヤンネル数が低下することにより実装可
能な集積密度が低くなるという問題点を有する。
A″上の第２の配線AL２が使われる確率PAL2を求
めると3/4である。第２の配線AL２には、さら
に、論理ゲートブロツク６０を形成するためには
み出し配線１００が１本設けられているので、結
局、自動配線に於いて第２の配線AL２は２本分
のチヤンネルを使う確率が高くなり、自動配線の
ためのチヤンネル数が低下することにより実装可
能な集積密度が低くなるという問題点を有する。
本発明の目的は、計算機による自動配置、自動
配線DA（Design Automation）のサポートを妨
げることがなく基本セルお小型に形成して、高集
積密度の半導体集積回路装置を提供することにあ
る。
配線DA（Design Automation）のサポートを妨
げることがなく基本セルお小型に形成して、高集
積密度の半導体集積回路装置を提供することにあ
る。
上記目的を達成する本発明の特徴とするところ
は、一方の主表面に少なくとも複数個の機能基子
から成る基本セルを一方向に多数個並設して基本
セル列とし、この基本セル列を基本セル列と直角
方向に複数個並設してなる半導体チツプと、半導
体チツプ上に第１の絶縁膜を介して積層される第
１の配線と、第１の配線上に第２の絶縁膜を介し
て積層される第２の配線と、少なくとも一つの基
本セルを第１の配線及び第２の配線によつて配線
することによつて形成され、所望の回路機能を達
成する複数の論理ゲートブロツクと、複数の論理
ゲートブロツク間を接続するために第１の配線及
び第２の配線が配線される配線領域とを具備を半
導体集積回路装置において、論理ゲートブロツク
を形成するための第２の配線は、その延長方向に
論理ゲートブロツクの入・出力端子の少なくとも
一つが存在する様に設けられることにある。
は、一方の主表面に少なくとも複数個の機能基子
から成る基本セルを一方向に多数個並設して基本
セル列とし、この基本セル列を基本セル列と直角
方向に複数個並設してなる半導体チツプと、半導
体チツプ上に第１の絶縁膜を介して積層される第
１の配線と、第１の配線上に第２の絶縁膜を介し
て積層される第２の配線と、少なくとも一つの基
本セルを第１の配線及び第２の配線によつて配線
することによつて形成され、所望の回路機能を達
成する複数の論理ゲートブロツクと、複数の論理
ゲートブロツク間を接続するために第１の配線及
び第２の配線が配線される配線領域とを具備を半
導体集積回路装置において、論理ゲートブロツク
を形成するための第２の配線は、その延長方向に
論理ゲートブロツクの入・出力端子の少なくとも
一つが存在する様に設けられることにある。
本発明の原理を第７図及び第８図によつて説明
する。第７図は第５図に対応する図であり、第８
図は第６図に対応する図であり第５図と同一符号
は同一物及び相当物を示す。
する。第７図は第５図に対応する図であり、第８
図は第６図に対応する図であり第５図と同一符号
は同一物及び相当物を示す。
第７図ａ〜ｈは論理ゲートブロツク６０の入力
端子Ａ，A′への８種類の配線パターンをそれぞ
れ示すものであり、論理ゲートブロツク６０はこ
れらの配線によつて、他の論理ゲートブロツク
（図示せず）に接続される。
端子Ａ，A′への８種類の配線パターンをそれぞ
れ示すものであり、論理ゲートブロツク６０はこ
れらの配線によつて、他の論理ゲートブロツク
（図示せず）に接続される。
第７図ａ：紙面の上方向から第２の配線AL２に
よつて入力端子Ａに接続する。
よつて入力端子Ａに接続する。
第７図ｂ：紙面の下方向から第２の配線AL２に
よつて入力端子Ａと等電位である入力端子
A′に接続する。
よつて入力端子Ａと等電位である入力端子
A′に接続する。
第７図ｃ：紙面の上方向から第１の配線AL１に
よつて入力端子Ａに接続する。
よつて入力端子Ａに接続する。
第７図ｄ：紙面の下方向から第１の配線AL１に
よつて入力端子A′に接続する。
よつて入力端子A′に接続する。
第７図ｅ：紙面の上方向及び下方向から第１の配
線AL１によつて入力端子Ａ及びA′に接続す
る。
線AL１によつて入力端子Ａ及びA′に接続す
る。
第７図ｆ：紙面の上方向から第１の配線AL１に
よつて入力端子Ａに接続し、紙面の下方向から
第２の配線AL２によつて入力端子A′に接続す
る。
よつて入力端子Ａに接続し、紙面の下方向から
第２の配線AL２によつて入力端子A′に接続す
る。
第７図ｇ：紙面の上方向から第２の配線AL２に
よつて入力端子Ａに接続し、紙面の下方向から
第１の配線AL１によつて入力端子A′に接続す
る。
よつて入力端子Ａに接続し、紙面の下方向から
第１の配線AL１によつて入力端子A′に接続す
る。
第７図ｈ：紙面の上方向及び下方向から第２の配
線AL２によつて入力端子Ａ及びA′に接続す
る。
線AL２によつて入力端子Ａ及びA′に接続す
る。
尚、第７図ｅ〜ｈに於いては、入力端子Ａ，
A′は論理ゲートブロツク６０の入力端子として
使用するばかりでなく、論理ゲートブロツク６０
のスルーチヤンネルとしても使用している。
A′は論理ゲートブロツク６０の入力端子として
使用するばかりでなく、論理ゲートブロツク６０
のスルーチヤンネルとしても使用している。
第７図ａ〜ｈに於いて、論理ゲートブロツクと
なる２入力NANDゲートを形成するためのはみ
出し配線であるALの第２の配線１００は、その
延長方向に論理ゲートブロツク６０の入力端子
Ａ，A′が存在する様に設けられる。
なる２入力NANDゲートを形成するためのはみ
出し配線であるALの第２の配線１００は、その
延長方向に論理ゲートブロツク６０の入力端子
Ａ，A′が存在する様に設けられる。
第７図ａ〜ｈに示すいずれにおいても、第２の
配線AL２のチヤンネルの数は１本のみを使うに
過ぎない。したがつて、自動配線に於いて第５図
に示す従来例と比べて確率的に2/3本だけ第２の
配線AL２のチヤンネルを節約することができる。
配線AL２のチヤンネルの数は１本のみを使うに
過ぎない。したがつて、自動配線に於いて第５図
に示す従来例と比べて確率的に2/3本だけ第２の
配線AL２のチヤンネルを節約することができる。
たとえば、第７図ａ〜ｈに示す様な２入力
NAND論理ゲートブロツクが第１図に示す一つ
の基本セル列４上に50個並んだとすると、本実施
例によれば第２の配線AL２のチヤンネルは33本
も節約できる。
NAND論理ゲートブロツクが第１図に示す一つ
の基本セル列４上に50個並んだとすると、本実施
例によれば第２の配線AL２のチヤンネルは33本
も節約できる。
尚、入力端子Ａ，A′に限らず第４図に示され
る他の入力端子Ｂ，B′及び出力端子Ｃ，C′に本発
明の思想を適用できることは容易に理解できるの
であろう。
る他の入力端子Ｂ，B′及び出力端子Ｃ，C′に本発
明の思想を適用できることは容易に理解できるの
であろう。
第８図は、等電位端子を持たない場合の本発明
の原理を示す図である。
の原理を示す図である。
第８図ａ〜ｃは論理ゲートブロツク６０の入力
端子Ａへの３種類の配線パターンをそれぞれ示
すものであり、論理ゲートブロツク６０はこれら
の配線によつて、図示していない他の論理ゲート
ブロツクに接続される。
端子Ａへの３種類の配線パターンをそれぞれ示
すものであり、論理ゲートブロツク６０はこれら
の配線によつて、図示していない他の論理ゲート
ブロツクに接続される。
第８図ａ〜ｃを見ると、固定の第２の配線AL
２のはみ出し配線１００の１チヤンネルの他に1/
３の確率で他の第２の配線AL２のチヤンネルを使
う。従つて、第６図に示す従来例に比べて3/4−
１／３＝5/12（約42％）の確率だけ第２の配線チヤ
ンネルが節約できる。
２のはみ出し配線１００の１チヤンネルの他に1/
３の確率で他の第２の配線AL２のチヤンネルを使
う。従つて、第６図に示す従来例に比べて3/4−
１／３＝5/12（約42％）の確率だけ第２の配線チヤ
ンネルが節約できる。
次に、第９図に示す様な４入力マルチプレクサ
を論理ゲートブロツクとした場合の配線パターン
を本発明の第１の実施例として第１０図に示す。
を論理ゲートブロツクとした場合の配線パターン
を本発明の第１の実施例として第１０図に示す。
始めに第９図の４入力マルチプレクサについて
説明する。
説明する。
第９図の４入力マルチプレクサは、４入力
NORゲート１０１、３入力ANDゲート１０２，
１０３，１０４，１０５、それにインバータ１０
６，１０７，１０８，１０９から成る。アドレス
信号Ｓ０，Ｓ１の論理レベルに応じて入力信号Ａ
０，Ａ１，Ａ２，Ａ３のどれか１個が選択され、
出力Ｂとして転送される。たとえば、Ｓ０＝Ｓ１
＝“０”レベルのとき、０＝１＝“１”レベ
ル、Ｓ０−１＝Ｓ０−２＝“０”レベルとなるの
で、３入力ANDゲート１０２のみがアクテイプ
になり信号Ａ０を選択し、出力Ｂ＝０（Ａ０の
インバート信号）となる（ANDゲート１０３，
１０４，１０５を出力は“０”レベル）。
NORゲート１０１、３入力ANDゲート１０２，
１０３，１０４，１０５、それにインバータ１０
６，１０７，１０８，１０９から成る。アドレス
信号Ｓ０，Ｓ１の論理レベルに応じて入力信号Ａ
０，Ａ１，Ａ２，Ａ３のどれか１個が選択され、
出力Ｂとして転送される。たとえば、Ｓ０＝Ｓ１
＝“０”レベルのとき、０＝１＝“１”レベ
ル、Ｓ０−１＝Ｓ０−２＝“０”レベルとなるの
で、３入力ANDゲート１０２のみがアクテイプ
になり信号Ａ０を選択し、出力Ｂ＝０（Ａ０の
インバート信号）となる（ANDゲート１０３，
１０４，１０５を出力は“０”レベル）。
第１０図において、基本セル３はPMOSのソ
ース、あるいはドレインを構成するP+拡散層６、
NMOSのソースあるいはドレインを構成するN+
拡散層７、両MOSに共通なポリシリコン・ゲー
ト電極８、太い実線で示す第１の配線AL１とポ
リシリコン・ゲート電極８を接続するためのコン
タクト孔９、それにP+拡散層６及びN+拡散層７
と第１の配線AL１を接続するためのコンタクト
孔１０から成る。１２，１３はそれぞれ、第１の
配線AL１で形成されるVcc、GND電源ラインで
ある。また、５０はＮ型基板をVccにバイアスす
るためのコンタクト孔、５１はＰウエル領域（図
示せず）をGND電位にバイアスするためのコン
タクト孔である。破線７１，７２，７３，７４，
７５はAlの第２の配線を示し、×印は、第１の配
線と第２の配線とを接続するコンタクト孔を示
す。基本セル３はBWのピツチでｘ軸方向に多数
個（第９図ではそのうちの８個を示す）並設して
基本セル列４を構成する。該基本セル列４は図示
はしないが、所定間隔の配線領域を介してｙ軸方
向に複数個並設される。尚、第１０図に於いて第
９図と同一符号は同一物及び相当物を示す。
ース、あるいはドレインを構成するP+拡散層６、
NMOSのソースあるいはドレインを構成するN+
拡散層７、両MOSに共通なポリシリコン・ゲー
ト電極８、太い実線で示す第１の配線AL１とポ
リシリコン・ゲート電極８を接続するためのコン
タクト孔９、それにP+拡散層６及びN+拡散層７
と第１の配線AL１を接続するためのコンタクト
孔１０から成る。１２，１３はそれぞれ、第１の
配線AL１で形成されるVcc、GND電源ラインで
ある。また、５０はＮ型基板をVccにバイアスす
るためのコンタクト孔、５１はＰウエル領域（図
示せず）をGND電位にバイアスするためのコン
タクト孔である。破線７１，７２，７３，７４，
７５はAlの第２の配線を示し、×印は、第１の配
線と第２の配線とを接続するコンタクト孔を示
す。基本セル３はBWのピツチでｘ軸方向に多数
個（第９図ではそのうちの８個を示す）並設して
基本セル列４を構成する。該基本セル列４は図示
はしないが、所定間隔の配線領域を介してｙ軸方
向に複数個並設される。尚、第１０図に於いて第
９図と同一符号は同一物及び相当物を示す。
第１０図に於いて、８個の基本セル３によつて
一つの論理ゲートブロツクとなる４入力マルチプ
レクサを形成する。
一つの論理ゲートブロツクとなる４入力マルチプ
レクサを形成する。
同図に於いて、４入力マルチプレクサを形成す
るための第２の配線７０は、その延長方向に４入
力マルチプレクサのアドレス信号Ｓ０が入力され
る入力端子３００が存在する様に設けられる。同
様に、第２の配線７３は、その延長方向に４入力
マルチプレクサの入力信号Ａ１′が入力される入
力端子３０３が、また、第２の配線７５は、その
延長方向に４入力マルチプレクサの入力信号Ａ
３′が入力される入力端子３０５が存在する様に
設けられる。
るための第２の配線７０は、その延長方向に４入
力マルチプレクサのアドレス信号Ｓ０が入力され
る入力端子３００が存在する様に設けられる。同
様に、第２の配線７３は、その延長方向に４入力
マルチプレクサの入力信号Ａ１′が入力される入
力端子３０３が、また、第２の配線７５は、その
延長方向に４入力マルチプレクサの入力信号Ａ
３′が入力される入力端子３０５が存在する様に
設けられる。
従つて、本実施例に於いては、４入力マルチプ
レクサの入出力端子と他の論理ゲートブロツクの
入出力端子とを第２の配線（図示せず）によつて
自動配線して接続する場合、総ての第２の配線の
チヤンネルを使用することができ、従来例の様
に、論理ゲートブロツクを形成するための第２の
配線（はみ出し配線）のチヤンネルは使用できな
くなるという問題点は解決できる。
レクサの入出力端子と他の論理ゲートブロツクの
入出力端子とを第２の配線（図示せず）によつて
自動配線して接続する場合、総ての第２の配線の
チヤンネルを使用することができ、従来例の様
に、論理ゲートブロツクを形成するための第２の
配線（はみ出し配線）のチヤンネルは使用できな
くなるという問題点は解決できる。
次に、本発明の第２の実施例を第１１図に示
す。第１０図の同じものは同一番号、記号で表わ
す。第１１図に於いて入出力端子Ｓ０（等電位端
子はＳ０′）、Ａ０（等電位端子はＡ０′）、Ａ１
（等電位端子はＡ１′）、Ａ２（等電位端子はＡ
２′）、Ａ３（等電位端子はＡ３′）はそれぞれ、
はみ出し配線である第２の配線７０，７１，７
３，７４，７５の延長線上にある。本実施例では
基本セルの境界上（基本セルの幅は第１１図にお
いてBLで示す。）を第１の配線AL１で走らせて
ピンが第２の配線AL２の延長線上にあるように
ピン位置を変更させており、異なる信号ピンとぶ
つからない限り簡単にピン位置が変更できる効果
がある。
す。第１０図の同じものは同一番号、記号で表わ
す。第１１図に於いて入出力端子Ｓ０（等電位端
子はＳ０′）、Ａ０（等電位端子はＡ０′）、Ａ１
（等電位端子はＡ１′）、Ａ２（等電位端子はＡ
２′）、Ａ３（等電位端子はＡ３′）はそれぞれ、
はみ出し配線である第２の配線７０，７１，７
３，７４，７５の延長線上にある。本実施例では
基本セルの境界上（基本セルの幅は第１１図にお
いてBLで示す。）を第１の配線AL１で走らせて
ピンが第２の配線AL２の延長線上にあるように
ピン位置を変更させており、異なる信号ピンとぶ
つからない限り簡単にピン位置が変更できる効果
がある。
本発明の各実施例によれば、論理ゲートブロツ
ク内に第２の配線AL２のはみ出し配線があつて
も、実効的にDAのサポート用の第２の配線AL
２用の空きチヤンネルの大幅な削減を押えられ
る。したがつて、DAシステムいの負担を増すこ
となく、第２の配線AL２のはみ出し配線によつ
て基本セルサイズを小さくでき、マスタスライス
LSIの集積密度を上げることができる。さらに、
チツプサイズが小型にできるのでコストを低減で
きる。
ク内に第２の配線AL２のはみ出し配線があつて
も、実効的にDAのサポート用の第２の配線AL
２用の空きチヤンネルの大幅な削減を押えられ
る。したがつて、DAシステムいの負担を増すこ
となく、第２の配線AL２のはみ出し配線によつ
て基本セルサイズを小さくでき、マスタスライス
LSIの集積密度を上げることができる。さらに、
チツプサイズが小型にできるのでコストを低減で
きる。
以上の説明では、便宜上第１の配線AL１と第
２の配線AL２を例にとつてきたが、本発明は何
もこれに限定されることはなく、多層配線の任意
の層の配線に於いても適用できることは容易に考
えられるであろう。
２の配線AL２を例にとつてきたが、本発明は何
もこれに限定されることはなく、多層配線の任意
の層の配線に於いても適用できることは容易に考
えられるであろう。
以上述べた様に本発明によれば、計算機による
自動配置、自動配線のサポートを妨げることな
く、基本セルを小型に形成して、高集積密度の半
導体集積回路装置を得ることができる。
自動配置、自動配線のサポートを妨げることな
く、基本セルを小型に形成して、高集積密度の半
導体集積回路装置を得ることができる。
第１図はマスタスライスLSIのチツプ平面概略
図、第２図は第１図の基本セルの平面図、第３図
は第１図の半導体チツプの断面展開図、第４図は
従来例である論理ゲートブロツクのシンボル図、
第５図及び第６図は従来例である論理ゲートブロ
ツクの入力端子の接続を示す図、第７図及び第８
図は本発明の原理を説明するための論理ゲートブ
ロツクの入力端子の接続を示す図、第９図は４入
力マルチプレクサの回路図、第１０図及び第１１
図は本発明の実施例を示す結線図である。 ３……基本セル、４……基本セル列、５……配
線領域、６……P+拡散層、７……N+拡散層、８
……ポリシリコン・ゲート電極、９，１０……コ
ンタクト孔、１２……Vcc電源線、１３……GND
電源線、１１……Ｐウエル、６０……論理ゲート
ブロツク、７０，７１，７２，７３，７５……論
理ゲートブロツクを形成するための第２の配線。
図、第２図は第１図の基本セルの平面図、第３図
は第１図の半導体チツプの断面展開図、第４図は
従来例である論理ゲートブロツクのシンボル図、
第５図及び第６図は従来例である論理ゲートブロ
ツクの入力端子の接続を示す図、第７図及び第８
図は本発明の原理を説明するための論理ゲートブ
ロツクの入力端子の接続を示す図、第９図は４入
力マルチプレクサの回路図、第１０図及び第１１
図は本発明の実施例を示す結線図である。 ３……基本セル、４……基本セル列、５……配
線領域、６……P+拡散層、７……N+拡散層、８
……ポリシリコン・ゲート電極、９，１０……コ
ンタクト孔、１２……Vcc電源線、１３……GND
電源線、１１……Ｐウエル、６０……論理ゲート
ブロツク、７０，７１，７２，７３，７５……論
理ゲートブロツクを形成するための第２の配線。
Claims (1)
- １ 一方の主表面に少なくとも複数個の機能素子
から成る基本セルを一方向に多数個並設して基本
セル列とし、該基本セル列を該基本セル列と直角
方向に複数個並設してなる半導体チツプと、該半
導体チツプ上に第１の絶縁膜を介して積層される
第１の配線と、該第１の配線上に第２の絶縁膜を
介して積層される第２の配線と、少なくとも一つ
の基本セルを該第１の配線及び該第２の配線によ
つて配線することによつて形成され、所望の回路
機能を達成する複数の論理ゲートブロツクと、該
複数の論理ゲートブロツク間を接続するために該
第１の配線及び該第２の配線が配線される配線領
域とを具備を半導体集積回路装置に於いて、該論
理ゲートブロツクを形成するための該第２の配線
は、その延長方向に論理ゲートブロツクの入・出
力端子の少なくとも一つが存在する様に設けられ
ることを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123389A JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
| KR1019840003914A KR900002909B1 (ko) | 1983-07-08 | 1984-07-06 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58123389A JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6016443A JPS6016443A (ja) | 1985-01-28 |
| JPH0516187B2 true JPH0516187B2 (ja) | 1993-03-03 |
Family
ID=14859358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58123389A Granted JPS6016443A (ja) | 1983-07-08 | 1983-07-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6016443A (ja) |
| KR (1) | KR900002909B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949149A (en) * | 1987-03-31 | 1990-08-14 | Unisys Corporation | Semicustom chip whose logic cells have narrow tops and wide bottoms |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-07-08 JP JP58123389A patent/JPS6016443A/ja active Granted
-
1984
- 1984-07-06 KR KR1019840003914A patent/KR900002909B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5866342A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850000795A (ko) | 1985-03-09 |
| KR900002909B1 (ko) | 1990-05-03 |
| JPS6016443A (ja) | 1985-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3179800B2 (ja) | 半導体集積回路装置 | |
| KR100433025B1 (ko) | 반도체장치,반도체집적회로장치,플립플롭회로,배타적논리합회로,멀티플렉서및가산기 | |
| US6271548B1 (en) | Master slice LSI and layout method for the same | |
| US4668972A (en) | Masterslice semiconductor device | |
| JPH0135501B2 (ja) | ||
| US4525809A (en) | Integrated circuit | |
| EP0127100B1 (en) | Semiconductor integrated circuit device | |
| JPS6361778B2 (ja) | ||
| JPH0714024B2 (ja) | マルチチップモジュール | |
| JPH0480538B2 (ja) | ||
| JP3281234B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5063430A (en) | Semiconductor integrated circuit device having standard cells including internal wiring region | |
| JPH0576174B2 (ja) | ||
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| JPS63142656A (ja) | セミカスタム半導体集積回路 | |
| JPH0516187B2 (ja) | ||
| JPH0252428B2 (ja) | ||
| JP2855905B2 (ja) | 半導体集積回路装置 | |
| JP2000223575A (ja) | 半導体装置の設計方法、半導体装置および半導体装置の製造方法 | |
| EP1009031B1 (en) | Semiconductor integrated circuit device and method of producing the same | |
| JPH0371789B2 (ja) | ||
| WO2023127385A1 (ja) | 半導体集積回路装置 | |
| JPH10242284A (ja) | 半導体集積回路装置 | |
| WO2024047820A1 (ja) | 半導体集積回路装置 | |
| JPH03274764A (ja) | 半導体集積回路装置 |