JPH03238858A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03238858A JPH03238858A JP2035378A JP3537890A JPH03238858A JP H03238858 A JPH03238858 A JP H03238858A JP 2035378 A JP2035378 A JP 2035378A JP 3537890 A JP3537890 A JP 3537890A JP H03238858 A JPH03238858 A JP H03238858A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- gate electrode
- width
- electrode
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
従来の半導体装置はＭＯ３型トランジスタを第６図、第
７図に示すように、ゲート電極５をくし状に配列するこ
とで総チャネル幅を設定し、トランジスタの駆動能力ス
イッチング特性等の電気的諸特性を決定していた。しか
しながら第７図の様な総チャネル幅を持つトランジスタ
を設計した場合、その後チャネル幅を変更することはむ
ずかしく、第８図の様な形状もしくは総チャネル幅を合
わせ込ひために第９図のように、拡散領域を設計し直す
必要がある。これは設計時間やレイアウト上の制約を受
けることがある。
７図に示すように、ゲート電極５をくし状に配列するこ
とで総チャネル幅を設定し、トランジスタの駆動能力ス
イッチング特性等の電気的諸特性を決定していた。しか
しながら第７図の様な総チャネル幅を持つトランジスタ
を設計した場合、その後チャネル幅を変更することはむ
ずかしく、第８図の様な形状もしくは総チャネル幅を合
わせ込ひために第９図のように、拡散領域を設計し直す
必要がある。これは設計時間やレイアウト上の制約を受
けることがある。
上述した従来の半導体装置は、ゲート幅を設計段階で一
度設定するとその変更がむずかしく、大幅な変更にはレ
イアウト上の制約を受けることがある。また試作などの
場合は作業工程を増やしてしまう欠点がある。
度設定するとその変更がむずかしく、大幅な変更にはレ
イアウト上の制約を受けることがある。また試作などの
場合は作業工程を増やしてしまう欠点がある。
本発明の半導体装置は、−導電型半導体基板上に設けた
ゲート絶縁膜を介して格子状に形成されたゲート電極と
、前記ゲート電極に整合して前記半導体基板に設けた逆
導電型の複数個の拡散層と、前記拡散層の相互間を選択
的に接続してソース・ドレイン領域を形成することによ
り所要のゲート幅を設定する電極とを有する。
ゲート絶縁膜を介して格子状に形成されたゲート電極と
、前記ゲート電極に整合して前記半導体基板に設けた逆
導電型の複数個の拡散層と、前記拡散層の相互間を選択
的に接続してソース・ドレイン領域を形成することによ
り所要のゲート幅を設定する電極とを有する。
次に、本発明について図面を参照して説明する。
第１図（ａ＞、（ｂ）は本発明の第１の実施例を示す平
面図及びＡ−Ａ’線断面図である。
面図及びＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、Ｐ型のシリコン基
板１の表面に設けたゲート酸化膜２を介してゲート電極
３を十字形に設け、ゲート電極３に整合させてシリコン
基板１の表面にＮ型の拡散層４を設け、ゲートを極３を
含む表面に設けた眉間絶縁膜５に選択的にコンタクト用
の開口部６を設け、４分割された拡散層４を開口部６で
接続する電極７により２個ずつ平行に接続する。ここで
、総チャネル幅は単位ゲート幅Ｗに対して２Ｗとなる。
板１の表面に設けたゲート酸化膜２を介してゲート電極
３を十字形に設け、ゲート電極３に整合させてシリコン
基板１の表面にＮ型の拡散層４を設け、ゲートを極３を
含む表面に設けた眉間絶縁膜５に選択的にコンタクト用
の開口部６を設け、４分割された拡散層４を開口部６で
接続する電極７により２個ずつ平行に接続する。ここで
、総チャネル幅は単位ゲート幅Ｗに対して２Ｗとなる。
第２図は本発明の第２の実施例を示す平面図である。
第２図に示すように、拡散層４の対角線上の２個を電極
６で接続した以外は第１の実施例と同じ構成を有してお
り、この場合の総チャネル幅は４Ｗとなる。
６で接続した以外は第１の実施例と同じ構成を有してお
り、この場合の総チャネル幅は４Ｗとなる。
第３図乃至第５図は本発明の第３乃至第５の実施例のレ
イアウト図である。ゲート電極５を格子状に形成し、ゲ
ート電極５に整合して設けた拡散層４を電極７により任
意に組合わせて接続することにより任意のゲート幅を設
定することが可能となる。即ち、最小のゲート幅をＷと
すると最大のゲート幅は２ＷとなりＷから２Ｗの範囲で
ゲート幅を単位ゲート幅Ｗのステップで設定できる効果
がある。
イアウト図である。ゲート電極５を格子状に形成し、ゲ
ート電極５に整合して設けた拡散層４を電極７により任
意に組合わせて接続することにより任意のゲート幅を設
定することが可能となる。即ち、最小のゲート幅をＷと
すると最大のゲート幅は２ＷとなりＷから２Ｗの範囲で
ゲート幅を単位ゲート幅Ｗのステップで設定できる効果
がある。
以上説明したように本発明は、ＭＯ８型トランジスタの
ゲート電極を格子状に形威し、ソース。
ゲート電極を格子状に形威し、ソース。
ドレインの接続方法を変えることで、所定のゲート幅を
設定でき半導体装置の駆動能力、スイッチング特性等を
容易に設定できるようにし、変更の際も配線の修正だけ
ですみ、作業工程の低減を図ることが可能となる。
設定でき半導体装置の駆動能力、スイッチング特性等を
容易に設定できるようにし、変更の際も配線の修正だけ
ですみ、作業工程の低減を図ることが可能となる。
第１図（ａ）、（ｂ）は本発明の第１の実施例を示す平
面図及びＡ−Ａ’線断面図、第２図は本発明の第２の実
施例を示す平面図、第３図乃至第５図は本発明の第３乃
至第５の実施例のレイアウト図、第６図は従来の半導体
装置の第１の例を示す平面図、第７図乃至第９図は従来
の半導体装置の第２乃至第４の例を示すレイアウト図で
ある。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート電極、４・・・拡散層、５・・・層間絶縁膜、
６・・・開口部、７・・・電極、８・・・ソース領域、
９・・・ドレイン領域。 第 １圓
面図及びＡ−Ａ’線断面図、第２図は本発明の第２の実
施例を示す平面図、第３図乃至第５図は本発明の第３乃
至第５の実施例のレイアウト図、第６図は従来の半導体
装置の第１の例を示す平面図、第７図乃至第９図は従来
の半導体装置の第２乃至第４の例を示すレイアウト図で
ある。 １・・・シリコン基板、２・・・ゲート酸化膜、３・・
・ゲート電極、４・・・拡散層、５・・・層間絶縁膜、
６・・・開口部、７・・・電極、８・・・ソース領域、
９・・・ドレイン領域。 第 １圓
Claims (1)
- 一導電型半導体基板上に設けたゲート絶縁膜を介して格
子状に形成されたゲート電極と、前記ゲート電極に整合
して前記半導体基板に設けた逆導電型の複数個の拡散層
と、前記拡散層の相互間を選択的に接続してソース・ド
レイン領域を形成することにより所要のゲート幅を設定
する電極とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035378A JPH03238858A (ja) | 1990-02-15 | 1990-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035378A JPH03238858A (ja) | 1990-02-15 | 1990-02-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03238858A true JPH03238858A (ja) | 1991-10-24 |
Family
ID=12440238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035378A Pending JPH03238858A (ja) | 1990-02-15 | 1990-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03238858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
-
1990
- 1990-02-15 JP JP2035378A patent/JPH03238858A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7116128B2 (en) | 2002-10-23 | 2006-10-03 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7221184B2 (en) | 2002-10-23 | 2007-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with bus terminating function |
| US7375545B2 (en) | 2002-10-23 | 2008-05-20 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH077143A (ja) | 二重バッファベースゲートアレイセル | |
| JPS63170971A (ja) | 半導体装置 | |
| US8227853B2 (en) | Semiconductor integrated circuit devices having conductive patterns that are electrically connected to junction regions | |
| JPS60186053A (ja) | 薄膜相補型ｍｏｓ回路 | |
| JPS6281054A (ja) | 半導体装置 | |
| JP2997179B2 (ja) | パワーｍｏｓトランジスタ | |
| JPH0279475A (ja) | 半導体装置 | |
| JPH03238858A (ja) | 半導体装置 | |
| JP2884723B2 (ja) | 薄膜半導体装置およびその製造方法 | |
| JPH0469435B2 (ja) | ||
| JPH04164371A (ja) | 半導体集積回路 | |
| JP2978504B2 (ja) | Ｍｏｓトランジスタ | |
| JPH0247849A (ja) | 半導体装置 | |
| JPS6036110B2 (ja) | 半導体装置 | |
| JPS6271258A (ja) | 半導体集積回路装置 | |
| JPH02264477A (ja) | 半導体集積回路装置 | |
| JPH02266563A (ja) | ゲートアレイの基本セル | |
| JPH02232971A (ja) | 半導体集積回路素子 | |
| JPS60142567A (ja) | 半導体装置 | |
| JPH01168054A (ja) | 半導体集積回路装置 | |
| JPH05198680A (ja) | 半導体集積回路装置 | |
| JPH0212965A (ja) | 半導体装置 | |
| JPS63300565A (ja) | 絶縁ゲ−ト電界効果トランジスタ | |
| JPH01175753A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0550862B2 (ja) |