JPS60142567A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60142567A JPS60142567A JP58250816A JP25081683A JPS60142567A JP S60142567 A JPS60142567 A JP S60142567A JP 58250816 A JP58250816 A JP 58250816A JP 25081683 A JP25081683 A JP 25081683A JP S60142567 A JPS60142567 A JP S60142567A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- semiconductor
- insulating film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000012212 insulator Substances 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 abstract description 20
- 238000000034 method Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract 4
- 238000010276 construction Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 21
- 239000010410 layer Substances 0.000 description 6
- 239000000969 carrier Substances 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特に微細な半導体装置の構造に
関するものである。
関するものである。
従来例の構成とその問題点
近年、ますます半導体集積回路の微細化がすすんでいる
。この背景にあるのは微細加工を可能にするホトリソグ
ラフィー技術やエツチング技術の発達である。しかしな
がら、このように加工技術の発達により、微細構造の形
成が可能となった段階で、従来の構造を持った素子をそ
のま１比例縮小したのでは、素子の動作上さまざまな問
題が生じている。この問題は、最も微細化が進んでいる
ＭＯ５型集積回路において特に顕著となっている。
。この背景にあるのは微細加工を可能にするホトリソグ
ラフィー技術やエツチング技術の発達である。しかしな
がら、このように加工技術の発達により、微細構造の形
成が可能となった段階で、従来の構造を持った素子をそ
のま１比例縮小したのでは、素子の動作上さまざまな問
題が生じている。この問題は、最も微細化が進んでいる
ＭＯ５型集積回路において特に顕著となっている。
第１図に示したのが、従来のＭＯ８型集積回路を構成す
るＭＯＳ）ランジスタの断面である。
るＭＯＳ）ランジスタの断面である。
半導体基板１上にゲート絶縁膜２とフィールド絶縁膜６
を形成し、ゲート絶縁膜２上にゲー ド電極３を設け、
又、半導体基板１の一部にソース領域４及びドレイン領
域５を設けている。この構造のＭＯＳ）ランジスタの動
作状態において、空乏層子がドレイン接合及びチャネル
下に広がるが、素子の寸法が微細になった場合、ドレイ
／領域から広がってきた空乏層が、ソース領域からの空
乏≠ 層と一体化し、ソース領域名からドレイン領域６へのキ
ャリアの流れがゲート電極３に印加された電圧により制
御ができなくなる。この現象は、第１図において上下方
向の対称性に乏しいということから生じている。
を形成し、ゲート絶縁膜２上にゲー ド電極３を設け、
又、半導体基板１の一部にソース領域４及びドレイン領
域５を設けている。この構造のＭＯＳ）ランジスタの動
作状態において、空乏層子がドレイン接合及びチャネル
下に広がるが、素子の寸法が微細になった場合、ドレイ
／領域から広がってきた空乏層が、ソース領域からの空
乏≠ 層と一体化し、ソース領域名からドレイン領域６へのキ
ャリアの流れがゲート電極３に印加された電圧により制
御ができなくなる。この現象は、第１図において上下方
向の対称性に乏しいということから生じている。
発明の目的
本発明はかかる従来の目的に鑑み、微細化した素子にお
いても正常なＭＯ３動作を行なうような構造を提供する
ものである。
いても正常なＭＯ３動作を行なうような構造を提供する
ものである。
発明の構成
本発明は、ソース領域およびドレイン領域の２つの配線
領域と、１つの活性領域を形成した半導体片を、前記活
性領域の断面を構成する少なくとも１つの辺を絶縁体基
板と対向させて形成し、前記活性領域の表面に直接ある
いはゲート絶縁膜を介してゲート電極を形成する。ゲー
ト電極に電圧を印加することにより、前記活性領域のう
ちゲート電極に対向する面にチャネルが形成され、印加
する電圧の大小によシチャネルを通りソース領域からド
レイン領域へ流れるキャリア数を制御することが可能で
ある。
領域と、１つの活性領域を形成した半導体片を、前記活
性領域の断面を構成する少なくとも１つの辺を絶縁体基
板と対向させて形成し、前記活性領域の表面に直接ある
いはゲート絶縁膜を介してゲート電極を形成する。ゲー
ト電極に電圧を印加することにより、前記活性領域のう
ちゲート電極に対向する面にチャネルが形成され、印加
する電圧の大小によシチャネルを通りソース領域からド
レイン領域へ流れるキャリア数を制御することが可能で
ある。
また、この構成では、ソース領域およびドレイン領域は
絶縁体基板上に形成されており、従来例の構成とその問
題点の項で示した寄生容量は、ソース領域およびドレイ
ン領域と前記活性領域との間に主として存在するのみで
あり、大幅に低減さ□ れている。また、ソース領域か
らドレイン領域へ流れるキャリアは、前記半導体片の表
面のうち前記絶縁体基板に接する面を除く他の面に形成
されたチャネルを流れるため、単位面積あたりの電流駆
動能力を大きくすることが可能である。さらに本発明の
構造を持った半導体装置では、ゲート電極からの電界は
チャネル電流の向きに対して、基板側の面取外から対称
に印加されるので、チャネル下に形成される空乏層は、
上記の面から同じように広がり、従来の構造の半導体装
置で生じるようなパンチスルーが生じにくい。また、た
とえ、ソース領域およびドレイ／領域からの空乏層が一
体化しても、ＳＩＴ動作を行なうため、チャネル電流は
ゲート電圧により制御が可能である。
絶縁体基板上に形成されており、従来例の構成とその問
題点の項で示した寄生容量は、ソース領域およびドレイ
ン領域と前記活性領域との間に主として存在するのみで
あり、大幅に低減さ□ れている。また、ソース領域か
らドレイン領域へ流れるキャリアは、前記半導体片の表
面のうち前記絶縁体基板に接する面を除く他の面に形成
されたチャネルを流れるため、単位面積あたりの電流駆
動能力を大きくすることが可能である。さらに本発明の
構造を持った半導体装置では、ゲート電極からの電界は
チャネル電流の向きに対して、基板側の面取外から対称
に印加されるので、チャネル下に形成される空乏層は、
上記の面から同じように広がり、従来の構造の半導体装
置で生じるようなパンチスルーが生じにくい。また、た
とえ、ソース領域およびドレイ／領域からの空乏層が一
体化しても、ＳＩＴ動作を行なうため、チャネル電流は
ゲート電圧により制御が可能である。
実施例の説明
第２図および第４図は、本発明の一実施例の半導体装置
の装背工程の途中で、斜め上方から見た図であり、一部
分は断面を示している。第２図は活性領域とゲート電極
間にゲート絶縁膜を形成した実施例であり、ソース領域
およびドレイン領域と活性領域を持つ半導体片が１つの
ものであり、第４図（は前記゛１′−樽体片を複数個た
がいに平行に設けたものである。混乱のおそれがないの
で共通する構成要素には同一の番すをつけている。なお
、ここではＭＯ６型トランジスタを例にとって説明する
が、ゲート絶縁膜のないＭＥＳ型トランジスタについて
も同様のことがいえることは言うまでもない。
の装背工程の途中で、斜め上方から見た図であり、一部
分は断面を示している。第２図は活性領域とゲート電極
間にゲート絶縁膜を形成した実施例であり、ソース領域
およびドレイン領域と活性領域を持つ半導体片が１つの
ものであり、第４図（は前記゛１′−樽体片を複数個た
がいに平行に設けたものである。混乱のおそれがないの
で共通する構成要素には同一の番すをつけている。なお
、ここではＭＯ６型トランジスタを例にとって説明する
が、ゲート絶縁膜のないＭＥＳ型トランジスタについて
も同様のことがいえることは言うまでもない。
１０は絶縁体基板、１１はソース領域、１２はゲート絶
縁膜、１６は半導体小片のうちの活性領域、１３はゲー
ト電極である。ゲート電極１３は第４図においてはだが
いに平行に形成された半導体片１６に対して共通に設け
られている。
縁膜、１６は半導体小片のうちの活性領域、１３はゲー
ト電極である。ゲート電極１３は第４図においてはだが
いに平行に形成された半導体片１６に対して共通に設け
られている。
ここで、Ａ−Ａ′あるいはＢ−Ｂ’に沿った断面を見る
と、第３図および第５図（ＩＬ）に示すように、ゲート
電極１３は、半導体片の活性領域１６の断面を構成する
辺のうち絶縁体基板１ｏに接する辺以外の辺にゲート絶
縁膜１２を介して接している。
と、第３図および第５図（ＩＬ）に示すように、ゲート
電極１３は、半導体片の活性領域１６の断面を構成する
辺のうち絶縁体基板１ｏに接する辺以外の辺にゲート絶
縁膜１２を介して接している。
ソース領Ｍ、１１からドレイン領域１了に流れる電流は
、ゲート電極１３に印加された電圧により制御されるが
、本発明による半導体装置の構成においては、第２図か
らもわかる様に、絶縁体ノ、（板１０側以外は各面に対
して同じ構成をしており、第１図に示した従来の構成の
ＭＯＳ）ランジスタで見られるように、ゲート電極３あ
るいはドレイン電極６への印加電圧により、チャネル電
流の流れる位置が半導体基板１とゲート絶縁膜２の界面
付近から深い所へ移動するというパンチスルー現象が発
生しにくい。
、ゲート電極１３に印加された電圧により制御されるが
、本発明による半導体装置の構成においては、第２図か
らもわかる様に、絶縁体ノ、（板１０側以外は各面に対
して同じ構成をしており、第１図に示した従来の構成の
ＭＯＳ）ランジスタで見られるように、ゲート電極３あ
るいはドレイン電極６への印加電圧により、チャネル電
流の流れる位置が半導体基板１とゲート絶縁膜２の界面
付近から深い所へ移動するというパンチスルー現象が発
生しにくい。
半導体片１６の中の電流の流れる向きＣ−Ｃに沿って断
面を見ると第５図（ｂ）に示した様になる。
面を見ると第５図（ｂ）に示した様になる。
このように、ノース領Ｊｔ１１およびドレイン領域１７
は周囲が絶縁膜で囲まれており、特に、絶縁膜基板１０
上に素子を形成しているだめソース領域１１およびドレ
イン領ＪＩ１１：１７が持つ寄生容量は、主に半導体片
の活性領域１６に対してのみとなり、従来の構造の場合
に比較して大幅に低減が可能である。
は周囲が絶縁膜で囲まれており、特に、絶縁膜基板１０
上に素子を形成しているだめソース領域１１およびドレ
イン領ＪＩ１１：１７が持つ寄生容量は、主に半導体片
の活性領域１６に対してのみとなり、従来の構造の場合
に比較して大幅に低減が可能である。
ソース領域１１あるいはドレイン領Ｍ、１７からそれぞ
れの配線をとり出す部分はＤ−Ｄ′の断面を見た第５図
（Ｃ）に示されている。ドレイン領域１７の間には層間
絶縁膜１４が埋め込まれており表面は平担になっている
。ドレイン領」或１７の３面に形成されたゲート絶縁膜
１２のうち絶縁体基板１０と反対側の面を除去し、ドレ
イン配線１９に対して電気的接触をとることができる。
れの配線をとり出す部分はＤ−Ｄ′の断面を見た第５図
（Ｃ）に示されている。ドレイン領域１７の間には層間
絶縁膜１４が埋め込まれており表面は平担になっている
。ドレイン領」或１７の３面に形成されたゲート絶縁膜
１２のうち絶縁体基板１０と反対側の面を除去し、ドレ
イン配線１９に対して電気的接触をとることができる。
第６図は本実施例の製ｉ行王程を説明するものであり、
第６図（ａ）に示す様に絶縁体基板１ｏを用意する。こ
の絶縁体基板１ｏのかわりに他の基板上に形成された絶
縁膜を使用してもよい。次に同図（ｂ）のように半導体
ン専膜２ｏを前記絶縁体基板１゜の上に形成する。最終
的な素子の特性を良くするためにはこの半導体薄膜２０
が単結晶であることが望ましい。次に同図（Ｃ）に示す
ように、互いに平行な半導体片１６に分割する。この目
的のためには、良く知られたホトリソグラフィー及びエ
ツチングの技術を使用すれば良いが、単位面積あたりの
素子の電流！駆動能力を大きくするためには、半導体片
１６の幅及び間隔をその厚さと同程度以下に設定するの
が望ましい。次に同図（ｄ）に示すように、半導体片１
６の表面を酸化し、ゲート絶縁膜１２を形成する。次に
同図（ｅ）に示すように、ゲートｒ匡極１３となる導電
性簿膜を表面に堆積したのちホトレジスト２１でパター
ンを形成する。そのψ、同図（幻に示すように層間絶縁
膜１４を堆積し、図には示していないが、コンタクトの
だめの開口部形成、配線を行なうことにより半導体装置
が得られる。
第６図（ａ）に示す様に絶縁体基板１ｏを用意する。こ
の絶縁体基板１ｏのかわりに他の基板上に形成された絶
縁膜を使用してもよい。次に同図（ｂ）のように半導体
ン専膜２ｏを前記絶縁体基板１゜の上に形成する。最終
的な素子の特性を良くするためにはこの半導体薄膜２０
が単結晶であることが望ましい。次に同図（Ｃ）に示す
ように、互いに平行な半導体片１６に分割する。この目
的のためには、良く知られたホトリソグラフィー及びエ
ツチングの技術を使用すれば良いが、単位面積あたりの
素子の電流！駆動能力を大きくするためには、半導体片
１６の幅及び間隔をその厚さと同程度以下に設定するの
が望ましい。次に同図（ｄ）に示すように、半導体片１
６の表面を酸化し、ゲート絶縁膜１２を形成する。次に
同図（ｅ）に示すように、ゲートｒ匡極１３となる導電
性簿膜を表面に堆積したのちホトレジスト２１でパター
ンを形成する。そのψ、同図（幻に示すように層間絶縁
膜１４を堆積し、図には示していないが、コンタクトの
だめの開口部形成、配線を行なうことにより半導体装置
が得られる。
発明の効果
以上のように、本発明は、ソース領域およびドレイン領
域の２つの配線領域と１つの活性領域からなる半導体片
を絶縁体基板上に１個あるいは複数個たがいに平行に形
成し、前記半導体片の活性領域の断面を構成する辺のう
ち、前記半導体基板に接する連取外の辺に直接あるいは
ゲート絶縁膜を介してゲート電極となる導電性電極を設
けるという構成をとることにより、寄生容量が小さく、
単位面積あたりの電流）１に動能力が高く、かつ、装置
を微細化した場合でもチャネルを流れる電流がゲート電
極に印加する電圧により制御可能であるという特徴を持
った優れた半導体装置を実現可能ならしめるものである
。
域の２つの配線領域と１つの活性領域からなる半導体片
を絶縁体基板上に１個あるいは複数個たがいに平行に形
成し、前記半導体片の活性領域の断面を構成する辺のう
ち、前記半導体基板に接する連取外の辺に直接あるいは
ゲート絶縁膜を介してゲート電極となる導電性電極を設
けるという構成をとることにより、寄生容量が小さく、
単位面積あたりの電流）１に動能力が高く、かつ、装置
を微細化した場合でもチャネルを流れる電流がゲート電
極に印加する電圧により制御可能であるという特徴を持
った優れた半導体装置を実現可能ならしめるものである
。
第１図は従来の構造によるＭＯ８型トランジスタの断面
図、第２図は本発明の一実施例の半導体装置の製造工程
の途中で斜め上方から斜視部分断面図、第３図は第２図
に示したＡ−Ａ′方向の電極配線まで行なった素子につ
いての断面図、第４図は第２図に示した半導体片を複数
個たがいに平行に設けた構成を持った本発明の実施例の
半導体装第５図（ａ）〜（Ｃ）は第４図に示したＢ−Ｂ
’、Ｃ−Ｃ’。 Ｄ−Ｄ’の各方向のいずれも電極配線まで行なった素子
についての断面図、第６図（ａ）〜（ｆ）は本発明によ
る半導体装置の実施例における製造方法を順を追って示
した断面図である。 １０・・・・・絶縁体基板、１１・・・ソース領域、１
２・・・ゲート絶縁膜、１３ ・・・ゲート電極、１４
・・・・層間絶縁膜、１６・・・・ゲート配線、１６・
・ ・半導体片の活性領域、１７・・・・・・ドレイン
領域、１８・ ・・ソース領域、１９・・・・ドレイン
配線、２０・・・半導体薄膜、２１ ・・・・ホトレジ
スト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １７ 第 ２ 図 第３図 第５図 （１） Ｂ′ （ｂ） ハ・ Ｃ′ 第 ５ 図 （Ｃ） ２ ／４ ／ ’７ ｔ。 第６図 ６図
図、第２図は本発明の一実施例の半導体装置の製造工程
の途中で斜め上方から斜視部分断面図、第３図は第２図
に示したＡ−Ａ′方向の電極配線まで行なった素子につ
いての断面図、第４図は第２図に示した半導体片を複数
個たがいに平行に設けた構成を持った本発明の実施例の
半導体装第５図（ａ）〜（Ｃ）は第４図に示したＢ−Ｂ
’、Ｃ−Ｃ’。 Ｄ−Ｄ’の各方向のいずれも電極配線まで行なった素子
についての断面図、第６図（ａ）〜（ｆ）は本発明によ
る半導体装置の実施例における製造方法を順を追って示
した断面図である。 １０・・・・・絶縁体基板、１１・・・ソース領域、１
２・・・ゲート絶縁膜、１３ ・・・ゲート電極、１４
・・・・層間絶縁膜、１６・・・・ゲート配線、１６・
・ ・半導体片の活性領域、１７・・・・・・ドレイン
領域、１８・ ・・ソース領域、１９・・・・ドレイン
配線、２０・・・半導体薄膜、２１ ・・・・ホトレジ
スト。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １７ 第 ２ 図 第３図 第５図 （１） Ｂ′ （ｂ） ハ・ Ｃ′ 第 ５ 図 （Ｃ） ２ ／４ ／ ’７ ｔ。 第６図 ６図
Claims (4)
- （１）絶縁体面上に形成された半導体片が、それぞれ少
なくとも１つ以上のソース領域とドレイン領域と活性領
域とを備え、前記活性領域周囲にゲート電極が設けられ
、前記活性領域の断面を構成する辺のうち、前記ゲート
電極に対向する辺の長さが、前記絶縁体面と対向する辺
の長さより長いことを特徴とする半導体装置。 - （２）活性領域とゲート電極間にゲート絶縁膜を形成し
ていることを特徴とする特許請求の範囲第１ｇＪに記載
の半導体装置。 - （３）活性領域の前記断面を構成する辺のうち、絶縁体
面と対向する辺の長さが、前記絶縁体面に垂直な辺より
短いことを特徴とする特許請求の範囲第１項に記載の半
導体装置。 - （４）複数の半導体片が互いに平行に配置されているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250816A JPS60142567A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250816A JPS60142567A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142567A true JPS60142567A (ja) | 1985-07-27 |
Family
ID=17213460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250816A Pending JPS60142567A (ja) | 1983-12-28 | 1983-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142567A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779138A (en) * | 1985-11-27 | 1988-10-18 | Casio Computer Co., Ltd. | Compact liquid crystal television receiver having information memory |
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2018064112A (ja) * | 2002-01-28 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1983
- 1983-12-28 JP JP58250816A patent/JPS60142567A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779138A (en) * | 1985-11-27 | 1988-10-18 | Casio Computer Co., Ltd. | Compact liquid crystal television receiver having information memory |
| JP2018064112A (ja) * | 2002-01-28 | 2018-04-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3410829B2 (ja) | Ｍｏｓゲート型半導体装置 | |
| JPH11150265A (ja) | 半導体装置 | |
| JPH01128568A (ja) | 半導体装置 | |
| JPS60142567A (ja) | 半導体装置 | |
| JPH08172135A (ja) | 半導体装置の製造方法および半導体集積回路装置 | |
| KR100268634B1 (ko) | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 | |
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| JP2504498B2 (ja) | 半導体装置 | |
| JP2978504B2 (ja) | Ｍｏｓトランジスタ | |
| JPH07161984A (ja) | 半導体集積回路装置 | |
| KR100611743B1 (ko) | 멀티플 게이트 박막 트랜지스터 | |
| KR100326807B1 (ko) | 반도체소자 | |
| KR100401495B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH0461347A (ja) | Ｍｉｓ型半導体装置 | |
| JPS59200465A (ja) | Ｍｉｓ型トランジスタおよびその製造方法 | |
| KR19980041614A (ko) | 반도체 장치의 전원접속단자 제조 방법 | |
| JPS6146042A (ja) | 半導体装置 | |
| JPH02214164A (ja) | 入力保護回路を備えたｍｏｓｆｅｔ | |
| KR0161441B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPS62118569A (ja) | 半導体装置の製造方法 | |
| JPH03276680A (ja) | 半導体装置およびその製造方法 | |
| JPH05218338A (ja) | 半導体装置とその製造方法 | |
| JPH04196440A (ja) | 半導体装置 | |
| JPH03152976A (ja) | 絶縁ゲート電界効果トランジスタ | |
| JPH01307269A (ja) | 半導体装置 |