JP2013222801A - 半導体装置 - Google Patents
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Abstract
【解決手段】ROM12bのROMセルCMa0,CMa1は、SRAM12aのCSa0,CSa1を形成するための基本メモリセルを用いて形成される。ROMセルCMa0において、トランジスタT3とトランジスタT5の間の接続点と、トランジスタT4とトランジスタT&の間の接続点は低電位配線VSSに接続される。トランジスタT5,T6のソース端子はビット線対BLa0,BLa0xに接続され、トランジスタT3,T4の第2端子はビット線対BLa1,BLa1xに接続される。トランジスタT5,T6のゲート端子は、1個のデータにしたがってワード線WLa0又は低電位配線VSSに接続され、トランジスタT3,T4のゲート端子は、1個のデータにしたがってワード線WLa0又は低電位配線VSSに接続される。
【選択図】図13
Description
図1(a)に示すように、半導体装置10aの基板11aにはメモリ12aが形成されている。このメモリ12aは、スタティック・ランダム・アクセス・メモリ(Static Random Access Memory:SRAM)である。以後、単にSRAMと呼ぶ。
先ず、SRAM12aの概略構成を説明する。
図3に示すように、SRAM12aは、2個のマクロセル30a,30bを有している。両マクロセル30a,30bは互いに同様に構成されている。第1のマクロセル30aは、制御回路31aと、入出力回路32aと、メモリセルアレイ33aを含む。メモリセルアレイ33aは、複数のメモリセル(以下、SRAMセル)CSaを含む。同様に、第2のマクロセル30bは、制御回路31bと、入出力回路32bと、メモリセルアレイ33bを含む。メモリセルアレイ33bは、複数のSRAMセルCSbを含む。
図4に示すように、ROM12bは、2個のマクロセル40a,40bを有している。両マクロセル40a,40bは互いに同様に構成されている。第1のマクロセル40aは、制御回路41aと、出力回路42aと、メモリセルアレイ43aを含む。メモリセルアレイ43aは、複数のメモリセル(以下、ROMセル)CMaを含む。同様に、第2のマクロセル40bは、制御回路41bと、出力回路42bと、メモリセルアレイ43bを含む。メモリセルアレイ43bは、複数のROMセルCMbを含む。
基本メモリセルは複数のトランジスタを含み、これらのトランジスタは、SRAMのメモリセルを好適に形成可能に配置されている。したがって、先ず、SRAMのメモリセルについて説明する。
トランジスタT1のドレイン端子とトランジスタT3のドレイン端子との間の記憶ノードN1はトランジスタT2及びトランジスタT4のゲート端子に接続されている。トランジスタT2のドレイン端子とトランジスタT4のドレイン端子との間の記憶ノードN2はトランジスタT1及びトランジスタT3のゲート端子に接続されている。
図6に示すように、複数(図6において4個)の基本メモリセルBMは、行列状(マトリックス状)に配置される。個々の基本メモリセルBMを区別する場合に、それぞれの符号をBM00,BM01,BM10,BM11とする。列方向(図6において上下方向)に隣接する基本メモリセルBM00,BM01(BM10,BM11)は、互いに鏡面対称に配置されている。図3,図4に示すメモリセルアレイ33a,33b,43a,43bは、図6に示すように配列された複数の基本メモリセルBM(BM00〜BM11)に対して配線等を付加することにより形成される。各基本メモリセルBM00〜BM11は同様に配置されているため、図6において左下の基本メモリセルBM00について説明する。
(比較例のROMの設定)
ROMのデータは、データプログラムにしたがって、設定される。データプログラムは、設計装置(例えば、CAD(Computer Aided Design )システム)により実行される。設計装置は、ROMに設定するデータとデータプログラムにしたがってROMを形成するためのデータ(例えば、配線層を形成するためのマスクデータ)を生成する。
トランジスタ(図ではNMOSトランジスタ)のドレイン端子を、ビット線BLに接続又は未接続とする。トランジスタのゲート端子はワード線WLに接続され、トランジスタのソース端子は低電位配線VSSに接続される。図8(a)に示すように、ビット線BLに接続されたトランジスタは、ワード線WLの活性化(ワード線WLの電位をトランジスタをオンする電位に上昇させること)に応答してオンし、高電位電圧VDDレベルにプリチャージされたビット線BLの電位を低下させる。一方、図8(b)に示すように、トランジスタに接続されていないビット線BLの電位は、低下しない。このようなビット線BLの電位に応じて、「0」又は「1」のデータが出力される。
トランジスタのソース端子を、低電位配線VSSに接続するか、未接続とする。トランジスタのドレイン端子はビット線BLに接続され、トランジスタのゲート端子はワード線WLに接続される。図9(a)に示すように、ソース端子が低電位配線VSSに接続されたトランジスタは、ワード線WLの活性化に応答してオンし、高電位電圧VDDレベルにプリチャージされたビット線BLの電位を低下させる。一方、図9(b)に示すように、ソース端子が未接続のトランジスタの場合、ワード線WLの活性化に応答してトランジスタがオンしてもビット線BLの電荷を放電する経路が形成されないため、ビット線BLの電位は、低下しない。このようなビット線BLの電位に応じて、「0」又は「1」のデータが出力される。
本実施形態におけるデータプログラムを実行する設計装置は、図6に示す基本メモリセルBM00〜BM11に対し、次のように配線等を設定する。この設定により、図4に示すROM12bは、図10に示すROMセルCMa0〜CMb1を含む。
ゲート端子がワード線WLa0に接続されたトランジスタT6は、ワード線WLa0の活性化に応答してオンする。オンしたトランジスタT6は、高電位電圧VDDレベルにプリチャージされた反転ビット線BLa1xを低電位配線VSSに接続する。これにより、反転ビット線BLa1xの電位が低下する。一方、トランジスタT5は、ゲート端子が低電位配線VSSに接続されているため、オフしている。したがって、ビット線BLa1の電位と反転ビット線BLa1xの電位に差が生じる。このビット線対BLa1,BLa1xの電位差は、後述するセンスアンプにより増幅される。そして、ビット線対BLa1,BLa1xの電位差に応じた論理値のデータが出力される。
例えばワード線WL0が活性化されると、ビット線対BLa0,BLa0xの電位は、SRAMセルCSa0に記憶(保持)されたデータに応じて変化する。例えば、SRAMセルCSa0に「0」データが記憶されている場合、トランジスタT1,T4がオンし、トランジスタT2,T3がオフしている。ワード線WL0の活性化によりトランジスタT5,T6がオンすると、トランジスタT4は反転ビット線BLa0xを低電位配線VSSに接続する。したがって、プリチャージによって反転ビット線BLa0xに蓄積された電荷は、トランジスタT4を介して低電位配線VSSに放電され、反転ビット線BLa0xの電位はプリチャージレベル(高電位電圧VDDレベル)から低下する。
ライトアンプ53は、外部から入力されるデータ信号DIに応じて、ライト用データ線対WDL,WDLxの電位を、高電位電圧VDDレベルと低電位電圧VSSレベルとに相補的に変化させる。
図13(b)に示すように、ROMセルCMa0は、トランジスタT5,T6を含むROMセルCMa00と、トランジスタT3,T4を含むROMセルCMa01を有している。同様に、ROMセルCMa1は、トランジスタT5,T6を含むROMセルCMa10と、トランジスタT3,T4を含むROMセルCMa11を有している。ROMセルCMa01,CMa11はビット線対BLa0,BLa0xを介して出力回路42aに接続され、ROMセルCMa00,CMa10はビット線対BLa1,BLa1xを介して出力回路42aに接続されている。
カラムセレクタ61は、PMOSトランジスタTP0a,TP0bとNMOSトランジスタTN0a,TN0bを有している。NMOSトランジスタTN0aの第1端子は第1のビット線BLa0に接続され、トランジスタTN0aの第2端子はデータ線DLに接続されている。同様に、NMOSトランジスタTN0bの第1端子は第1の反転ビット線BLa0xに接続され、トランジスタTN0bの第2端子は反転データ線DLxに接続されている。PMOSトランジスタTP0aの第1端子は第2のビット線BLa1に接続され、トランジスタTP0aの第2端子はデータ線DLに接続されている。同様に、PMOSトランジスタTP0bの第1端子は第2の反転ビット線BLa1xに接続され、トランジスタTP0bの第2端子は反転データ線DLxに接続されている。
例えばワード線WL0が活性化されると、第1のビット線対BLa0,BLa0xの電位は、ROMセルCMa00に設定されたデータに応じて変化する。同様に、第2のビット線対BLa1,BLa1xの電位は、ROMセルCMa01に設定された電位に応じて変化する。図13(b)に示す設定の場合、活性化したワード線WL0によってオンしたトランジスタT3,T6により、第1のビット線BLa0と第2の反転ビット線BLa1xの電位がプリチャージレベルから低下する。
ビット線BLa0〜BLa3は、PMOSトランジスタTP0a〜TP3aのソース端子と、NMOSトランジスタTN0a〜TN3aのドレイン端子に接続されている。反転ビット線BLa0x〜BLa3xは、PMOSトランジスタTP0b〜TP3bのソース端子と、NMOSトランジスタTN0b〜TN3bのドレイン端子に接続されている。
トランジスタTP11〜TP14のソース端子は高電位配線VDDに接続されている。トランジスタTP11のドレイン端子はNMOSトランジスタTN11のドレイン端子に接続され、トランジスタTP11のゲート端子はNMOSトランジスタTN11のゲート端子に接続されている。トランジスタTP12のドレイン端子はNMOSトランジスタTN12のドレイン端子に接続され、トランジスタTP12のゲート端子はNMOSトランジスタTN12のゲート端子に接続されている。トランジスタTP13のドレイン端子はNMOSトランジスタTN13のドレイン端子に接続され、トランジスタTP13のゲート端子はNMOSトランジスタTN13のゲート端子に接続されている。トランジスタTP14のドレイン端子はNMOSトランジスタTN14のドレイン端子に接続され、トランジスタTP14のゲート端子はNMOSトランジスタTN14のゲート端子に接続されている。
奇数番目のビット線BLa1,BLa3,BLa5,BLa7は、PMOSトランジスタTP0a,TP1a,TP2a,TP3aのソース端子に接続されている。偶数番目のビット線BLa0,BLa2,BLa4,BLa6は、NMOSトランジスタTN0a,TN1a,TN2a,TN3aのドレイン端子に接続されている。奇数番目の反転ビット線BLa1x〜BLa7xは、PMOSトランジスタTP0b〜TP3bのソース端子に接続されている。偶数番目の反転ビット線BLa0x〜BLa6xは、NMOSトランジスタTN0b〜TN3bのドレイン端子に接続されている。
ラッチ回路101は、ラッチ制御信号LCに応答してロウアドレスRAをラッチし、ラッチレベルと等しい内部ロウアドレスIRAを出力する。ラッチ回路102は、ラッチ制御信号LCに応答してカラムアドレスCAをラッチし、ラッチレベルと等しい内部カラムアドレスICAを出力する。ラッチ回路103は、チップイネーブル信号CEをラッチし、ラッチレベルと等しいレベルの信号を出力する。論理回路105は、ラッチ回路103の出力信号とクロック信号CLKに基づいて、ラッチ回路103の出力信号がHレベルのときに所定レベル(例えばLレベル)の信号を出力し、ラッチ回路103の出力信号がLレベルのときにクロック信号CLKと等しいレベルの信号を出力する。チョッパ回路106は、論理回路105の出力信号の立ち上がりエッジを検出してパルス状の信号を出力する。バッファ回路107は、チョッパ回路106にて生成されたパルス状の信号を増幅した内部チップイネーブル信号ICEを出力する。ラッチ回路104は、ラッチ制御信号LCに応答してライトイネーブル信号WEをラッチし、ラッチレベルと等しい内部ライトイネーブル信号IWEを出力する。
次に、ROM12bの制御回路41a,41bと出力回路42a,42bを説明する。なお、制御回路41a,41bは互いに同じ構成であり、出力回路42a,42bは互いに同じ構成である。したがって、制御回路41aと出力回路42aを図20にしたがって説明する。
チョッパ回路106の出力端子はパルス伸長回路125の入力端子に接続され、パルス伸長回路125の出力端子はバッファ回路107の入力端子に接続されている。パルス伸長回路125は、チョッパ回路106の出力信号のパルス幅を伸長した信号を出力する。したがって、バッファ回路107から出力される内部チップイネーブル信号ICEは、SRAM12aにおける内部チップイネーブル信号ICEのパルス幅よりも長い。
例えば、図21(a)に示すように、ワード線に沿って配列された2個のメモリセルCSa0,CSb0(CSa1,CSb1)の記憶ノードN1,N2を互いに接続する。このように接続されたメモリセルCSa0,CSb0(CSa1,CSb1)は、図3に示す入出力回路32a,32bを介してデータの読み出しと書き込みを行うことが可能なメモリセル、所謂2ポートメモリセルとなる。また、図21(b)に示すように、ビット線に沿って配列された2個のメモリセルCSa0,CSa1(CSb0,CSb1)の記憶ノードN1,N2を互いに接続する。このように接続されたメモリセルCSa0,CSa1(CSb0,CSb1)は、ビット線BLa0を2個のトランジスタ(例えばT3)により駆動し、反転ビット線BLa0xを2個のトランジスタ(例えばT4)により駆動する。即ち、2個のメモリセルCSa0,CSa1を接続することにより、高駆動能力のメモリセルとすることができる。また、図21(c)に示すように、ビット線に沿って配列された2個のメモリセルCSa0,CSa1(CSb0,CSb1)の記憶ノードN1,N2を互いに接続するとともに、ワード線に沿って配列された2個のメモリセルCSa0,CSb0(CSa1,CSb1)の記憶ノードを互いに接続する。このように接続された4個のメモリセルCSa0〜CSb1は、高駆動能力の2ポートメモリセルとなる。なお、SRAMセルの接続は図21(a)〜(c)に示す接続に限定されるものではない。また、ROMセルを同様に接続することも可能である。
(1)ROM12bのメモリセルアレイ43a,43bは複数のROMセルCMa0,CMa1を含む。各ROMセルCMa0,CMa1は、SRAM12aのCSa0,CSa1を形成するための基本メモリセルBMを用いて形成される。したがって、基本メモリセルBMを形成したマスタ基板を用意しておくことで、SRAM12aを含む半導体装置10aと、ROM12bを含む半導体装置10bを容易に作成することができる。
・SRAM12aの制御回路31a,31b、入出力回路32a,32bと、ROM12bの制御回路41a,41b、出力回路42a,42bの構成を適宜変更してもよい。例えば、図19,図20において、クロック信号CLKのパルス幅が、図4に示すROM12bに対応する場合、図23に示すように、論理回路105の出力信号をバッファ回路107に供給するように接続し、内部チップイネーブル信号ICEを生成する。一方、SRAM12aは、図22に示すように、論理回路105の出力信号をチョッパ回路106に供給し、そのチョッパ回路106の出力信号をバッファ回路107に供給するように接続し、内部チップイネーブル信号ICEを生成する。したがって、クロック信号CLKのパルス幅を調整することにより、図19,図20に示すパルス伸長回路125を省略することができる。
12b ROM(不揮発性メモリ)
61 カラムセレクタ
62 センスアンプ
BM00〜BM11(BM) 基本メモリセル
CMa0,CMa1 ROMセル
CSa0,CSa1 SRAMセル
T1 トランジスタ(第5のトランジスタ)
T2 トランジスタ(第6のトランジスタ)
T3 トランジスタ(第1のトランジスタ)
T4 トランジスタ(第3のトランジスタ)
T5 トランジスタ(第2のトランジスタ)
T6 トランジスタ(第4のトランジスタ)
WLa0,WLa1 ワード線
BLa0,BLa0x ビット線対(第1のビット線対)
BLa1,BLa1x ビット線対(第2のビット線対)
DL,DLx データ線対
Claims (7)
- 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、複数の基本メモリセルを含み、
前記基本メモリセルは、第1の導電型であり、第1端子となる拡散層が連続する領域として形成された第1及び第2のトランジスタと、第1端子となる拡散層が連続する領域として形成された第3及び第4のトランジスタを含み、
前記第1〜第4のトランジスタの第1端子は低電位配線に接続され、
前記第1のトランジスタと前記第3のトランジスタの第2端子は第1のビット線対にそれぞれ接続され、
前記第2のトランジスタと前記第4のトランジスタの第2端子は第2のビット線対にそれぞれ接続され、
前記第2のトランジスタと前記第4のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続され、
前記第1のトランジスタと前記第3のトランジスタの何れか一方の制御端子はワード線に接続され、何れか他方の制御端子は前記低電位配線に接続されたこと
を特徴とする半導体装置。 - 前記基本メモリセルは、揮発性メモリのメモリセルを形成するため利用されるものであり、
前記基本メモリセルは、前記第1〜第4のトランジスタと、前記第1の導電型と異なる第2の導電型の第5及び第6のトランジスタを含み、
前記第5のトランジスタは、前記第1のトランジスタの制御端子に接続された制御端子と、未接続の第1端子及び第2端子を有し、
前記第6のトランジスタは、前記第3のトランジスタの制御端子に接続された制御端子と、未接続の第1端子及び第2端子を有すること
を特徴とする請求項1記載の半導体装置。 - 前記不揮発性メモリは、
前記第1のビット線対及び前記第2のビット線対に接続されたカラムセレクタと、前記カラムセレクタにより前記第1のビット線対と前記第2のビット線対とに選択的に接続されるデータ線対と、
前記データ線対に接続されたセンスアンプと
を含み、
前記カラムセレクタは、
第1のカラム選択信号に応答して、前記第1のビット線対と前記データ線対を接離するNチャネルMOSトランジスタと、
第2のカラム選択信号に応答して、前記第2のビット線対と前記データ線対を接離するPチャネルMOSトランジスタと
を有すること
を特徴とする請求項1又は2記載の半導体装置。 - 前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する2つの基本メモリセルに含まれ隣接して配置される2つの前記第1トランジスタは、前記第2端子となる拡散層が連続する領域として形成され、
隣接する2つの基本メモリセルに含まれ隣接して配置される2つの前記第3トランジスタは、前記第2端子となる拡散層が連続する領域として形成され、
ること
を特徴とする請求項1〜3のうちの何れか一項に記載の半導体装置。 - 前記基本メモリセルは、前記ビット線対に沿って鏡面対称に隣接して配置され、
隣接する2つの基本メモリセルに含まれ隣接して配置される2つの前記第2のトランジスタは、前記第2端子となる拡散層が連続する領域として形成されること
隣接する2つの基本メモリセルに含まれ隣接して配置される2つの前記第4のトランジスタは、前記第2端子となる拡散層が連続する領域として形成されること
を特徴とする請求項1〜3のうちの何れか一項に記載の半導体装置。 - 互いに同じ数の前記基本メモリセルを含む第1及び第2のマクロセルを有し、
前記第1のマクロセルに含まれる前記基本メモリセルと、前記第2のマクロセルに含まれる前記基本メモリセルは、互いに異なるワード線に接続され、前記ワード線に沿って交互に配置されること
を特徴とする請求項1〜5のうちの何れか一項に記載の半導体装置。 - 不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、スタティック・ランダム・アクセス・メモリのメモリセルを形成するために用いられる複数の基本メモリセルを含み、
前記基本メモリセルは、
一対の負荷トランジスタと、
前記一対の負荷トランジスタの制御端子にそれぞれ制御端子が接続された一対のドライブトランジスタと、
前記一対のドライブトランジスタのドレイン端子に第1端子が接続された一対のトランスファトランジスタと
を含み、
前記一対のドライブトランジスタのソース端子は第1のビット線対に接続され、
前記一対のトランスファトランジスタの第2端子は第2のビット線対に接続され、
記憶する第1のデータに応じて、前記一対のドライブトランジスタのうちの何れか一方のドライブトランジスタの制御端子がワード線に接続され、何れか他方のドライブトランジスタの制御端子が低電位配線に接続され、
記憶する第2のデータに応じて、前記一対のトランスファトランジスタのうちの何れか一方のトランスファトランジスタの制御端子がワード線に接続され、何れか他方のトランスファトランジスタの制御端子が低電位配線に接続されたこと
を特徴とする半導体装置。
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