KR102297449B1 - 메모리 셀 어레이 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 68
- 238000013461 design Methods 0.000 claims description 458
- 238000000034 method Methods 0.000 claims description 114
- 239000002019 doping agent Substances 0.000 claims description 76
- 230000001360 synchronised effect Effects 0.000 claims description 10
- 230000008878 coupling Effects 0.000 claims description 8
- 238000010168 coupling process Methods 0.000 claims description 8
- 238000005859 coupling reaction Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 33
- 238000002360 preparation method Methods 0.000 description 16
- 239000004065 semiconductor Substances 0.000 description 16
- 238000003860 storage Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 238000012545 processing Methods 0.000 description 10
- 238000003491 array Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 238000013459 approach Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000004590 computer program Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 208000035795 Hypocalcemic vitamin D-dependent rickets Diseases 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 230000002776 aggregation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 oxide Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 208000033584 type 1 vitamin D-dependent rickets Diseases 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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Abstract
메모리 셀 어레이는 제 1 방향으로 제 1 행에 배열된 제 1 메모리 셀 및 제 1 방향으로 제 2 행에 배열된 제 2 메모리 셀을 포함한다. 제 1 메모리 셀 또는 제 2 메모리 셀은 활성 영역들의 세트, 게이트들의 세트, 및 제 1 세트의 도전성 구조물들을 포함한다. 활성 영역들의 세트의 활성 영역들 각각은 제 1 방향으로 제 1 피치만큼 인접 활성 영역으로부터 분리된다. 활성 영역들의 세트는 제 2 방향으로 연장된다. 활성 영역들의 세트는 제 1 메모리 셀의 제 1 측면에 인접한 제 1 활성 영역, 제 1 메모리 셀의 제 2 측면에 인접한 제 2 활성 영역을 포함한다. 제 1 활성 영역의 길이는 제 2 활성 영역의 길이와는 상이하다.
Description
우선권 주장 및 교차 참조
이 출원은 2018년 4월 20일자로 출원된 미국 가출원 제 62/660,834호의 우선권을 청구하며, 이 가출원은 전체가 참고로 본 명세서에 통합된다.
반도체 집적 회로(IC, integrated circuit) 산업은 다수의 상이한 분야들에서의 문제들을 해결하기 위해 광범위한 디지털 디바이스들을 생산해 왔다. 메모리 매크로들과 같은 이들 디지털 디바이스들의 일부는 데이터 저장을 위해 구성된다. 예를 들어, 몇몇 애플리케이션들에서 캐시(cache)는 IC 칩에서 사용될 수 있는 특정 메모리 매크로이다. 또한, 몇몇 애플리케이션들에서, 최근 데이터의 후속 액세스가 IC 칩 외부에 위치된(예를 들어, 오프 칩) 메모리에 액세스하는 것과는 대조적으로 캐시에 액세스함으로써 구현될 수 있도록, 캐시는 최근에 사용된 데이터를 저장하도록 구성된다. 일반적으로, 캐시가 클수록, 더욱 최신 데이터가 칩 상에 저장되어 더 적은 오프-칩 메모리 데이터 액세스를 초래시킨다. 더 작은 메모리 셀들의 설계는 더 조밀한 IC를 가능하게 하고 전반적인 IC 성능을 향상시킨다. 따라서, 6-트랜지스터(6T) 동기식 랜덤 액세스 메모리(SRAM, synchronous random access memory)에 대한 대안들이 필요하다.
특허 또는 출원 파일은 컬러로 실행된 도면들/사진들을 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 메모리 셀의 회로도이다.
도 2a는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이의 블록도이다.
도 2b는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이의 회로도이다.
도 3a는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 3b는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 4a는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 4b는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 몇몇 실시예들에 따른 적어도 하나의 집적 회로의 도면들이다.
도 6은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 7은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 8은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 9는 몇몇 실시예들에 따른 메모리 셀 어레이를 형성하는 또는 제조하는 방법의 흐름도이다.
도 10은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 11은 몇몇 실시예들에 따른 집적 회로(IC) 제조 시스템의 블록도 및 그와 연관된 IC 제조 흐름이다.
도 12는 몇몇 실시예들에 따른 IC 레이아웃 설계를 설계하기 위한 시스템의 블록도이다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 메모리 셀의 회로도이다.
도 2a는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이의 블록도이다.
도 2b는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이의 회로도이다.
도 3a는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 3b는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 4a는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 4b는 몇몇 실시예들에 따른 레이아웃 설계의 도면이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 몇몇 실시예들에 따른 적어도 하나의 집적 회로의 도면들이다.
도 6은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 7은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 8은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계의 도면이다.
도 9는 몇몇 실시예들에 따른 메모리 셀 어레이를 형성하는 또는 제조하는 방법의 흐름도이다.
도 10은 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 11은 몇몇 실시예들에 따른 집적 회로(IC) 제조 시스템의 블록도 및 그와 연관된 IC 제조 흐름이다.
도 12는 몇몇 실시예들에 따른 IC 레이아웃 설계를 설계하기 위한 시스템의 블록도이다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들, 재료들, 값들, 단계들, 배열(arrangement)들 등의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것이 아니다. 다른 컴포넌트들, 재료들, 값들, 단계들, 배열들 등이 고려된다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 다양한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
몇몇 실시예들에 따라, 메모리 셀 어레이를 형성하는 방법은, 제 1 방향으로 연장되는 제 1 세트의 타일들을 발생시키는 단계 및 제 1 방향으로 연장되는 제 2 세트의 타일들을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 1 세트의 타일들의 각각의 타일들은 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계에 대응한다. 몇몇 실시예들에서, 제 2 세트의 타일들의 각각의 타일들은 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계에 대응한다.
몇몇 실시예들에서, 제 1 세트의 메모리 셀들의 각각의 메모리 셀은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM, synchronous random access memory) 메모리 셀을 포함한다. 몇몇 실시예들에서, 제 2 세트의 메모리 셀들의 각각의 메모리 셀은 5T SRAM 메모리 셀을 포함한다.
몇몇 실시예들에서, 제 1 세트의 메모리 셀들은 적어도 메모리 셀 어레이의 제 1 행 및 제 2 행으로 배열된다. 몇몇 실시예들에서, 제 2 세트의 메모리 셀들은 적어도 메모리 셀 어레이의 제 3 행 및 제 4 행으로 배열된다.
몇몇 실시예들에서, 제 1 세트의 타일들의 형상 또는 제 2 세트의 타일들의 형상은 다른 설계들보다 더 작은 표준 셀들을 초래하는 비-직사각형이다. 몇몇 실시예들에서, 더 작은 표준 셀들을 가짐으로써, 제 1 세트의 타일들 또는 제 2 세트의 타일들은 다른 집적 회로들보다 더 작은 집적 회로들을 제조하는데 이용될 수 있다.
제 1 세트의 타일들 및 제 2 세트의 타일들은 제 2 방향으로 서로 교번한다(alternate). 몇몇 실시예들에서, 제 2 세트의 타일들은 제 2 방향으로 제 1 세트의 타일들로부터 분리된다.
몇몇 실시예들에서, 제 1 세트의 타일들의 각각의 타일은 제 1 방향과는 상이한 제 2 방향으로 제 1 세트의 타일들의 인접 타일로부터 오프셋된다. 몇몇 실시예들에서, 제 2 세트의 타일들의 각각의 타일은 제 2 방향으로 제 2 세트의 타일들의 인접 타일로부터 오프셋된다.
몇몇 실시예들에서, 제 1 세트의 타일들을 발생시키는 단계는, 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 2 세트의 타일들을 발생시키는 단계는, 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계를 포함한다.
몇몇 실시예들에서, 제 1 세트의 타일들의 각각의 타일 및 제 2 세트의 타일들의 각각의 타일은 제 1 방향 및 제 2 방향과는 상이한 제 3 방향으로 연장된다.
도 1은 몇몇 실시예들에 따른 메모리 셀(100)의 회로도이다.
메모리 셀(100)은 예시를 위해 사용된 5 트랜지스터(5T) 단일 포트(SP, single port) 정적 랜덤 액세스 메모리(SRAM, static random access memory) 메모리 셀이다. 몇몇 실시예들에서, 메모리 셀(100)은 5개가 아닌 복수의 트랜지스터들을 이용한다. 다른 타입의 메모리가 다양한 실시예들의 범위 내에 있다.
메모리 셀(100)은 3개의 P-타입 금속 산화물 반도체(PMOS, P-type metal oxide semiconductor) 트랜지스터들(P1, P2 및 P3), 및 2개의 N-타입 금속 산화물 반도체(NMOS) 트랜지스터들(N1 및 N2)을 포함한다. 트랜지스터들(P1, P2, N1 및 N2)은 교차 래치(cross-latch) 또는 교차 결합된 한 쌍의 인버터를 형성한다. 예를 들어, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)는 제 1 인버터를 형성하는 한편, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 제 2 인버터를 형성한다.
PMOS 트랜지스터들(P1 및 P2) 각각의 소스 단자는 전압 공급 노드(NODE_1)로서 구성된다. 각각의 전압 공급 노드(NODE_1)는 제 1 전압 소스(VDDI)에 결합된다. PMOS 트랜지스터(P1)의 드레인 단자는 NMOS 트랜지스터(N1)의 드레인 단자, PMOS 트랜지스터(P2)의 게이트 단자, 및 NMOS 트랜지스터(N2)의 게이트 단자에 결합되고, 저장 노드(NDB)로 구성된다.
PMOS 트랜지스터(P2)의 드레인 단자는 NMOS 트랜지스터(N2)의 드레인 단자, PMOS 트랜지스터(P1)의 게이트 단자, NMOS 트랜지스터(N1)의 게이트 단자, 및 PMOS 트랜지스터(P3)의 소스 단자에 결합되고, 저장 노드(ND)로 구성된다. NMOS 트랜지스터들(N1 및 N2) 각각의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨 붙여지지 않음)로서 구성된다. NMOS 트랜지스터들(N1, N2) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 결합된다.
워드 라인(WL1)은 PMOS 트랜지스터(P3)의 게이트 단자와 결합된다. 워드 라인(WL1)은 또한 기록 제어 라인으로도 불리는데, 이는 비트 라인(BL1)과 노드(ND) 사이에서 데이터를 전송하기 위해 PMOS 트랜지스터(P3)가 워드 라인(WL1)상의 신호에 의해 제어되도록 구성되기 때문이다.
PMOS 트랜지스터(P3)의 드레인 단자는 비트 라인(BL1)에 결합된다. 비트 라인(BL1)은 메모리 셀(100)에 대한 데이터 입력 및 출력 모두로서 구성된다. 몇몇 실시예들에서, 기록 동작에서, 비트 라인(BL1)에 논리 값을 인가하는 것은 비트 라인(BL1) 상의 논리 값을 메모리 셀(100)에 기록하는 것을 가능하게 한다. 비트 라인(BL1) 상에 반송된 데이터는 노드(ND)에 기록되고 노드(ND)로부터 판독되기 때문에, 비트 라인(BL1)은 데이터 라인으로 불린다. 몇몇 실시예들에서, PMOS 트랜지스터(P3)의 소스 단자는 비트 라인(BL1)에 결합되고, PMOS 트랜지스터(P3)의 드레인 단자는 저장 노드(ND)에 결합된다.
도 2a는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이(200A)의 블록도이다. 예를 들어, 도 1의 메모리 셀(100)은 메모리 셀 어레이(200A) 내의 하나 이상의 메모리 셀로서 사용가능하다.
메모리 셀 어레이(200A)는 M 개의 행들 및 N 개의 열들을 갖는 메모리 셀들의 어레이(202[1,1], 202[1,2], …, 202[2,2], …, 202[M,N])(집합적으로 "메모리 셀들의 어레이(202A)"로 지칭됨)를 포함하고, 여기서 N은 메모리 셀들의 어레이(202A) 내의 열들의 수에 대응하는 양의 정수이고, M은 메모리 셀들의 어레이(202A) 내의 행들 수에 대응하는 양의 정수이다. 메모리 셀들의 어레이(202A) 내의 셀들의 행들은 제 1 방향(X)으로 배열된다. 메모리 셀들의 어레이(202A) 내의 셀들의 열들은 제 2 방향(Y)으로 배열된다. 제 2 방향(Y)은 제 1 방향(X)과 상이하다. 몇몇 실시예들에서, 제 2 방향(Y)은 제 1 방향(X)에 수직이다. 도 1의 메모리 셀(100)은 메모리 셀들의 어레이(202A) 내의 하나 이상의 메모리 셀들로서 사용가능하다.
메모리 셀 어레이(200A)는 2N개의 비트 라인들(BL[1], ..., BL[2N])(총칭하여 "비트 라인(BL)"으로 지칭됨)을 더 포함한다. 메모리 셀들의 어레이(202A) 내의 각각의 열(1, ..., N)은 한 쌍의 비트 라인들(BL[1], ..., BL[2N])에 의해 중첩된다. 각각의 비트 라인(BL)은 제 2 방향(Y)으로 연장되고, 셀들의 열(예를 들어, 열(1, ..., N)) 위에 있다. 몇몇 실시예들에서, 메모리 셀 어레이(200A)는 하나 이상의 비트 라인 바(BLB, bit line bar)를 포함하지 않는다. 이 문맥에서 사용되는 용어 "바(bar)"는 논리적으로 반전된 신호, 예를 들어, 비트 라인 바(BLB[1], … BLB[N])가 비트 라인(BL[1], … BL[N])에 의해 반송되는 신호로부터 논리적으로 반전된 신호를 반송하는 것을 나타낸다는 것에 유념한다.
도 2b의 메모리 셀들의 어레이(202B) 또는 메모리 셀들의 어레이(202A)의 비트 라인들의 세트(BL)의 비트 라인은 도 1의 비트 라인(BL1)에 대응한다.
몇몇 실시예들에서, 메모리 셀들의 어레이(202A)의 한 쌍의 메모리 셀은 비트 라인들(BL)의 한 쌍의 비트 라인 사이에 위치설정된다. 예를 들어, 메모리 셀 어레이(200A)의 행(1) 및 열(1)에서, 메모리 셀(202[1,1]) 및 메모리 셀(202[1,2])은 각각 비트 라인 BL[1]과 BL[2] 사이에 위치설정된다. 유사하게, 메모리 셀 어레이(200)의 행(1) 및 열(2)에서, 메모리 셀(202[1,3]) 및 메모리 셀(202[1,4])은 각각 비트 라인 BL[3]과 BL[4] 사이에 위치설정된다.
메모리 셀 어레이(200A)는 2M개의 워드 라인들(WL[1], … WL[2M])(총칭하여 "워드 라인(WL)"으로 지칭됨)을 더 포함한다. 각각의 워드 라인(WL)은 제 1 방향(X)으로 연장되고, 셀들의 행(예를 들어, 행(1, ..., M)) 위에 있다. 메모리 셀들의 어레이(202A) 내의 각각의 행(1, ..., M)은 한 쌍의 워드 라인들(WL[1], …, WL[2M])에 의해 중첩된다. 예를 들어, 워드 라인(WL[1] 및 WL[2]) 각각은 메모리 셀들의 어레이(202A)의 행(1)과 중첩한다. 유사하게, 워드 라인(WL[3] 및 WL[4]) 각각은 메모리 셀들의 어레이(202A)의 행(2)과 중첩하고, 워드 라인( WL[7] 및 WL[2M]) 각각은 메모리 셀들의 어레이(202A)의 행(M)과 중첩한다.
도 2b의 메모리 셀들의 어레이(202B) 또는 메모리 셀들의 어레이(202A)의 워드 라인들의 세트(WL)의 워드 라인은 도 1의 워드 라인(WL1)에 대응한다.
몇몇 실시예들에서, 메모리 셀들의 어레이(202A)의 메모리 셀들의 각각의 행은 워드 라인들(WL)의 한 쌍의 워드 라인 사이에 위치설정된다. 예를 들어, 메모리 셀 어레이(200A)의 행(1)에서, 메모리 셀들(202[1,1], 202[1,2], …, 202[1,N])은 각각 워드 라인 WL[1]과 WL[2] 사이에 위치설정된다. 유사하게, 메모리 셀 어레이(200A)의 행(2)에서, 메모리 셀들(202[2,1], 202[2,2], …, 202[2,N])은 각각 워드 라인 WL[1]과 WL[2] 사이에 위치설정된다.
메모리 셀들의 어레이(202A) 내의 각각의 메모리 셀은 비트 라인들(BL)의 대응 비트 라인 및 워드 라인들(WL)의 대응 워드 라인에 결합된다. 예를 들어, 메모리 셀(202[1,1])은 비트 라인(BL[1]) 및 워드 라인(WL[1])에 결합된다. 마찬가지로, 메모리 셀(202[1,2])은 비트 라인(BL[2]) 및 워드 라인(WL[2])에 결합되고, 메모리 셀(202[1,3])은 비트 라인(BL[3])및 워드 라인(WL[2])에 결합되고, 메모리 셀(202[2,1])은 비트 라인(BL[1]) 및 워드 라인(WL[4])에 결합되고, 메모리 셀(202[2,2]은 비트 라인(BL[2]) 및 워드 라인(WL[3])에 결합된다.
메모리 셀들의 어레이(202A)의 메모리 셀들은 제 1 세트의 메모리 셀들(204) 및 제 2 세트의 메모리 셀들(206)로 그룹화된다.
제 1 세트의 메모리 셀들(204)은 메모리 셀들(204a, 204b, ..., 204i)을 포함한다.
제 2 세트의 메모리 셀들(206)은 메모리 셀들(206a, 206b, 206c 및 206d)을 포함한다.
몇몇 실시예들에서, 제 1 세트의 메모리 셀들(204)의 메모리 셀들은 제 1 레이아웃 설계 타입(예를 들어, 도 3a 내지 도 3b의 레이아웃 설계들(300A-300B))의 메모리 셀들에 대응하고, 제 2 세트의 메모리 셀들(206)은 제 1 레이아웃 설계 타입과는 상이한 제 2 레이아웃 설계 타입(예를 들어, 도 4a 내지 도 4b의 레이아웃 설계들(400A-400B))의 메모리 셀들에 대응한다.
몇몇 실시예들에서, 제 1 세트의 메모리 셀들(204)의 메모리 셀들은 제 2 레이아웃 설계 타입(예를 들어, 도 4a 내지 도 4b의 레이아웃 설계들(400A-400B))의 메모리 셀들에 대응하고, 제 2 세트의 메모리 셀들(206)은 제 1 레이아웃 설계 타입(예를 들어, 도 3a 내지 도 3b의 레이아웃 설계들(300A-300B))의 메모리 셀들에 대응한다.
도 2b는 몇몇 실시예들에 따른 도 1의 복수의 메모리 셀들을 갖는 메모리 셀 어레이(200B)의 회로도이다. 메모리 셀 어레이(200B)는 회로도로 표현된 도 2a의 메모리 셀 어레이(200A)의 블록도의 실시예이다. 도 1의 메모리 셀(100)은 메모리 셀 어레이(200B) 내의 하나 이상의 메모리 셀로서 사용가능하다.
도 2a의 메모리 셀 어레이(200A)와 비교하여, 메모리 셀 어레이(200B)의 메모리 셀들의 어레이(202B)는 도 2a의 메모리 셀들의 어레이(202A)를 대체한다. 메모리 셀들의 어레이(202B)는 도 2a의 메모리 셀들의 어레이(202A)의 실시예이다.
메모리 셀들의 어레이(202B) 내의 각각의 메모리 셀은 제 1 세트의 인버터들(212)(라벨 붙여지지 않음)의 대응 인버터(I1[1,1], I1[1,2], …, I1[M,N]) 및 제 2 세트의 인버터들(214)(라벨 붙여지지 않음)의 대응 인버터(I2[1,1], I2[1,2], …, I2[M,N]) 각각에 결합된 PMOS 트랜지스터들의 세트(210)(라벨 붙여지지 않음)의 대응 PMOS 트랜지스터(P3[1,1], P3[1,2] …, P[M,N])를 포함한다. 제 1 세트의 인버터들(212) 및 제 2 세트의 인버터들(214)은 교차 결합된 인버터들의 세트(216)(라벨 붙여지지 않음)의 일부이다.
메모리 셀들의 어레이(202B) 내의 PMOS 트랜지스터들의 세트(210)의 하나 이상의 PMOS 트랜지스터들(P3[1,1], P3[1,2], …, P3[M,N])은 도 1의 PMOS 트랜지스터(P3)에 대응한다.
메모리 셀들의 어레이(202B) 내의 제 1 세트의 인버터들(212)의 하나 이상의 인버터들(I1 [1,1], I1 [1,2], ..., I1 [M, N])은 도 1의 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)에 대응한다.
메모리 셀들의 어레이(202B) 내의 제 2 세트의 인버터들(214)의 하나 이상의 인버터들(I2[1,1], I2[1,2], …, I2[M,N])은 도 1의 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 대응한다.
몇몇 실시예들에서, 메모리 셀 어레이(200A 또는 200B)의 하나 이상의 메모리 셀은 하나 이상의 단일 포트(SP) SRAM 셀을 포함한다. 몇몇 실시예들에서, 메모리 셀 어레이(200A 또는 200B)의 하나 이상의 메모리 셀은 하나 이상의 듀얼 포트(DP) SRAM 셀을 포함한다. 메모리 셀 어레이(200A 또는 200B) 내의 상이한 타입의 메모리 셀들은 본 개시물의 의도된 범위 내에 있다. 메모리 셀들의 어레이(202A 또는 202B)의 상이한 구성들은 본 개시물의 의도된 범위 내에 있다. 메모리 셀들의 어레이(202A 또는 202B) 내의 비트 라인들(BL) 또는 워드 라인들(WL)의 상이한 구성들은 본 개시물의 의도된 범위 내에 있다.
몇몇 실시예들에서, 메모리 셀 어레이(200A-200B)는 메모리 셀 어레이(200A-200B)로 하여금 다른 메모리 셀 어레이들보다 더 적은 트랜지스터를 포함하게 하는 5T SRAM 셀(도 1)의 어레이를 포함한다. 몇몇 실시예들에서, 메모리 셀 어레이(200A-200B)이 더 적은 트랜지스터를 포함하는 것에 의해, 메모리 셀 어레이(200A-200B)는 다른 메모리 셀 어레이들보다 적은 면적을 점유한다. 몇몇 실시예들에서, 다른 메모리 셀 어레이들보다 적은 면적을 점유함으로써, 메모리 셀 어레이(200A-200B)는 다른 접근법들에 비해 더 조밀하며, 더 큰 메모리 용량을 갖는다.
도 3a는 몇몇 실시예들에 따른 레이아웃 설계(300A)의 도면이다. 레이아웃 설계(300A)는 도 2a 내지 도 2b의 메모리 셀 어레이(200A-200B)의 일부분의 레이아웃 도면에 대응한다. 예를 들어, 레이아웃 설계(300A)는 도 2a 내지 도 2b의 제 2 세트의 메모리 셀들(206)의 하나 이상의 메모리 셀들(206a, 206b, 206c 또는 206d)의 레이아웃 설계에 대응한다.
도 3b, 도 4a 내지 도 4b, 및 도 6 내지 도 8(하기에 도시됨) 중 하나 이상의 도면에서의 것들과 동일하거나 유사한 컴포넌트들에는 동일한 참조 번호가 부여되고, 따라서 그에 대한 상세한 설명은 생략한다.
레이아웃 설계(400A-400B)(도 4a 내지 도 4b), 레이아웃 설계(600)(도 6), 레이아웃 설계(700)(도 7), 또는 레이아웃 설계(800)(도 8)의 정렬, 길이 및 폭을 포함하는 구조적 관계들 뿐 아니라 구성들은 도 3a 내지 도 3b의 레이아웃 설계(300A 또는 300B)의 구조적 관계들 및 구성들과 유사하고, 간략화를 위해 도 4a 내지 도 4b 및 도 6 내지 도 8에서 설명되지 않을 것이다.
레이아웃 설계(300A)는 집적 회로(500A)(도 5a 내지 도 5h)를 제조하는데 사용가능하다.
레이아웃 설계(300A)는 도 2a 내지 도 2b의 메모리 셀들(202[1,2], 202[1,3], 202[2,2] 및 202[2,3])의 레이아웃 설계에 대응한다. 몇몇 실시예들에서, 레이아웃 설계(300A)는 도 2a 내지 도 2b의 메모리 셀들(202[1,6], 202[1,7], 202[2,6] 및 202[2,7])의 레이아웃 설계에 대응한다. 몇몇 실시예들에서, 레이아웃 설계(300A)는 도 2a 내지 도 2b의 메모리 셀들(202[3,2], 202[3,3], 202[4,2] 및 202[4,3])의 레이아웃 설계에 대응한다. 몇몇 실시예들에서, 레이아웃 설계(300A)는 도 2a 내지 도 2b의 메모리 셀들(202[3,6], 202[3,7], 202[4,6] 및 202[4,7])의 레이아웃 설계에 대응한다. 몇몇 실시예들에서, 레이아웃 설계(300A)는 도 2a 내지 도 2b의 제 1 세트의 메모리 셀들(204)의 하나 이상의 메모리 셀들(204a, 204b, …, 204i)의 레이아웃 설계에 대응한다.
레이아웃 설계(300A)는 제 1 부분(302a), 제 2 부분(302b), 제 3 부분(302c), 및 제 4 부분(302d)을 포함한다. 레이아웃 설계의 중심(300A)은 제 1 부분(302a), 제 2 부분(302b), 제 3 부분(302c), 및 제 4 부분(302d) 각각 사이의 경계에 대응한다. 몇몇 실시예들에서, 제 1 부분(302a)은 메모리 셀(202[1,2])의 레이아웃 설계에 대응하고, 제 2 부분(302b)은 메모리 셀(202[2,2])의 레이아웃 설계에 대응하고, 제 3 부분(302c) 메모리 셀(202[1,3])의 레이아웃 설계에 대응하고, 제 4 부분(302d)은 메모리 셀(202[2,3])의 레이아웃 설계에 대응한다. 제 1 부분(302a), 제 2 부분(302b), 제 3 부분(302c), 및 제 4 부분(302d)은 대응 코너 노치들(390a, 390b, 390c 및 390d)을 갖는다. 제 1 부분(302a), 제 2 부분(302b), 제 3 부분(302c), 및 제 4 부분(302d)의 다른 구성들도 본 개시물의 범위 내에 있다.
제 1 부분(302a)은 활성 영역 레이아웃 패턴들(304a, 306a, 308a 및 310a)(집합적으로 "활성 영역 레이아웃 패턴들의 세트(312a)"로 지칭됨)을 포함한다. 활성 영역 레이아웃 패턴들(304a, 306a, 308a 및 310a)은 집적 회로(500A 또는 500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a1, 506a1, 508a1 및 510a1)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(312a)는 레이아웃 설계(300A-300B)의 소스 또는 드레인 확산 레이아웃 패턴들을 정의하는 산화물 정의(OD, oxide definition) 레이아웃 패턴으로 지칭된다. 예를 들어, 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304a)은 도 3a 내지 도 3b의 PMOS 트랜지스터(P1a)의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(306a)은 도 3a 내지 도 3b의 NMOS 트랜지스터(N1a)의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(308a)은 도 3a 내지 도 3b의 NMOS 트랜지스터(N2a)의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(310a)은 도 3a 내지 도 3b의 PMOS 트랜지스터들(P2a 및 PG1a)의 드레인 및 소스 영역을 제조하는데 사용가능하다. 몇몇 실시예들에서, PMOS 트랜지스터(P1a)는 PMOS 트랜지스터(P1)(도 1)에 대응하고, PMOS 트랜지스터(P2a)는 PMOS 트랜지스터(P2)(도 1)에 대응하고, PMOS 트랜지스터(PG1a)는 PMOS 트랜지스터(P3)(도 1)에 대응하고, NMOS 트랜지스터(N1a)는 NMOS 트랜지스터(N1)(도 1)에 대응하고, NMOS 트랜지스터(N2a)는 NMOS 트랜지스터(N2)(도 1)에 대응한다.
활성 영역 레이아웃 패턴들의 세트(312a)의 레이아웃 패턴들 각각은 제 1 방향(X)으로 활성 영역 레이아웃 패턴들의 세트(312a)의 인접 레이아웃 패턴으로부터 제 1 피치(라벨 붙여지지 않음)만큼 분리된다. 몇몇 실시예들에서, 인접 엘리먼트는 다른 엘리먼트 바로 옆에 있다. 활성 영역 레이아웃 패턴들의 세트(312a)의 레이아웃 패턴들 각각은 제 1 방향(X)과는 상이한 제 2 방향(Y)으로 연장되고, 제 1 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 제 1 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 활성 영역에 대응한다.
활성 영역 레이아웃 패턴(304a)은 코너 노치(390a) 및 레이아웃 설계(300A)의 제 1 부분(302a)의 제 1 측면에 인접하거나 바로 옆에 있다. 활성 영역 레이아웃 패턴(310a)은 레이아웃 설계(300A)의 제 1 부분(302a)의 제 2 측면에 인접하거나 바로 옆에 있다. 레이아웃 설계(300A)의 제 1 부분(302a)의 제 2 측면은 레이아웃 설계(300A)의 제 1 부분(302a)의 제 1 측면과 반대편에 있다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(306a)은 코너 노치(390a)에 인접한다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304a)은 레이아웃 설계(300A)의 측면으로부터 레이아웃 설계의 코너 노치(390a)까지 연장된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304a 및 304b)은 노치(390a)로부터 노치(390b)까지 연장된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304b)은 레이아웃 설계(300A)의 측면으로부터 레이아웃 설계의 코너 노치(390b)까지 연장된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304c)은 레이아웃 설계(300A)의 측면으로부터 레이아웃 설계의 코너 노치(390c)까지 연장된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304c 및 304d)은 노치(390c)로부터 노치(390d)까지 연장된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(304d)은 레이아웃 설계(300A)의 측면으로부터 레이아웃 설계의 코너 노치(390d)까지 연장된다.
몇몇 실시예들에서, 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(304a)의 길이는 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(310a)의 길이와 상이하다. 몇몇 실시예들에서, 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(306a)의 길이는 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(308a)의 길이와 상이하다. 몇몇 실시예들에서, 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(306a)의 길이는 제 2 방향(Y)에서 활성 영역 레이아웃 패턴(308a)의 길이와 동일하다. 다른 활성 영역 레이아웃 패턴들의 세트(312a)의 양 또는 구성들은 본 개시물의 범위 내에 있다.
제 1 부분(302a)은 게이트 레이아웃 패턴들(320a, 322a 및 324a)(집합적으로 "게이트 레이아웃 패턴들의 세트(326a)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(320a, 322a 및 324a)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴(320a)은 PMOS 트랜지스터(P1a) 및 NMOS 트랜지스터(N1a)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(322a)은 NMOS 트랜지스터(N2a) 및 PMOS 트랜지스터(P2a)의 게이트 영역들을 제조하는데 사용가능하며, 게이트 레이아웃 패턴(324a)은 PMOS 트랜지스터(PG1a)의 게이트 영역을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴(322a)은 코너 노치(390a)에 인접한다.
몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트(326a)의 각각의 게이트 레이아웃 패턴은 제 1 방향(X)으로 연장되고, 활성 영역 레이아웃 패턴들의 세트(312a)의 세트와 중첩한다. 게이트 레이아웃 패턴들의 세트(326a)는 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치설정된다. 몇몇 실시예들에서, 제 2 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 폴리(POLY) 영역에 대응한다. 활성 영역 레이아웃 패턴들의 세트(312a)는 게이트 레이아웃 패턴들의 세트(326a) 아래에 있다. 게이트 레이아웃 패턴들의 세트(326a)의 다른 양 또는 구성들은 본 개시물의 범위 내에 있다.
제 1 부분(302a)은 도전성 피처 레이아웃 패턴들(330a, 332a, 334a 및 336a)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(338a)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(330a, 332a, 334a 및 336a)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534a 및 536a)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(338a)는 제 1 방향(X)으로 연장되고, 적어도 활성 영역 레이아웃 패턴들의 세트(312a) 또는 게이트 레이아웃 패턴들의 세트(326a) 위에 있다. 도전성 피처 레이아웃 패턴(330a)은 활성 영역 레이아웃 패턴들(304a 및 306a)과 중첩한다. 도전성 피처 레이아웃 패턴(334a)은 활성 영역 레이아웃 패턴들(308a 및 310a)과 중첩한다. 도전성 피처 레이아웃 패턴들(332a, 336a)은 대응 활성 영역 레이아웃 패턴들(308a, 310a) 위에 있다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(330a)은 코너 노치(390a)에 인접한다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(338a)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향(X) 또는 제 2 방향(Y)에서 도전성 피처 레이아웃 패턴들의 세트(338a)의 인접 레이아웃 패턴으로부터 분리된다. 도전성 피처 레이아웃 패턴들의 세트(338a)는 제 1 레이아웃 레벨 및 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 있다. 몇몇 실시예들에서, 제 3 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 금속 1(M1) 레벨에 대응한다. 도전성 피처 레이아웃 패턴들의 세트(338a)의 다른 양 또는 구성들은 본 개시물의 범위 내에 있다.
제 1 부분(302a)은 비아 레이아웃 패턴들(360a, 362a, 364a, 366a, 368a, 370a)(집합적으로 "비아 레이아웃 패턴들의 세트(358a)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(360a, 362a, 364a, 366a, 368a, 370a)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566a, 568a, 570a)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(358a)의 각각의 비아 레이아웃 패턴은 도전성 피처 레이아웃 패턴들의 세트(338a)의 각각의 도전성 피처 레이아웃 패턴이 활성 영역 레이아웃 패턴들의 세트(312a)의 각각의 활성 영역 레이아웃 패턴과 중첩하는 곳에 위치된다. 비아 레이아웃 패턴들의 세트(358a)는 도전성 피처 레이아웃 패턴들의 세트(338a)와 활성 영역 레이아웃 패턴들의 세트(312a) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(358a)는 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 적어도 비아 제로(V0) 레벨 상에 있다. 몇몇 실시예들에서, V0 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 제 3 레이아웃 레벨과 제 1 또는 제 2 레이아웃 레벨 사이에 있다. 몇몇 실시예들에서, 레이아웃 설계(300A)의 제 1 부분(302a)은 메모리 셀 어레이(200A 또는 200B)의 제 2 세트의 메모리 셀들(206)의 메모리 셀들(202[1,2], 202[1,6], 202[3,2] 또는 202[3,6])을 제조하는데 사용가능하다. 비아 레이아웃 패턴들의 세트(358a)의 다른 양 또는 구성들은 본 개시물의 범위 내에 있다.
제 2 부분(302b)은 활성 영역 레이아웃 패턴들(304b, 306b, 308b 및 310b)(집합적으로 "활성 영역 레이아웃 패턴들의 세트(312b)"로 지칭됨), 게이트 레이아웃 패턴들(320b, 322b 및 324b)(집합적으로 "게이트 레이아웃 패턴들의 세트(326b)"로 지칭됨), 도전성 피처 레이아웃 패턴들(330b, 332b, 334b 및 336b)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(338b)"로 지칭됨), 및 비아 레이아웃 패턴들(360b, 362b, 364b, 366b, 368b, 370b)(집합적으로 "비아 레이아웃 패턴들의 세트(358b)"로 지칭됨)을 포함한다.
몇몇 실시예들에서, 레이아웃 설계(300A-300B)의 제 1 부분(302a) 및 제 2 부분(302b)은 제 2 방향(Y)에 대해 서로의 미러 이미지들이며, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304b, 306b, 308b 및 310b)은 집적 회로(500A 또는 500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a1, 506a1, 508a1, 및 510a1)과 유사한 활성 영역들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(320b, 322b 및 324b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(330b, 332b, 334b 및 336b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534a 및 536a)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(360b, 362b, 364b, 366b, 368b, 370b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566a, 568a, 570a)과 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304a 및 304b)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(308a 및 308b)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(310a 및 310b)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다.
몇몇 실시예들에서, 레이아웃 설계(300A)의 제 2 부분(302b)은 메모리 셀 어레이(200A 또는 200B)의 제 2 세트의 메모리 셀들(206)의 메모리 셀들(202[2,2], 202[2,6], 202[M,2] 또는 202[M,6])을 제조하는데 사용가능하다.
제 3 부분(302c)은 활성 영역 레이아웃 패턴들(304c, 306c, 308c 및 310c)(집합적으로 “활성 영역 레이아웃 패턴들의 세트(312c)”로 지칭됨), 게이트 레이아웃 패턴들(320c, 322c 및 324c)(집합적으로 “게이트 레이아웃 패턴들의 세트(326c)”로 지칭됨), 도전성 피처 레이아웃 패턴들(330c, 332c, 334c 및 336c)(집합적으로 “도전성 피처 레이아웃 패턴들의 세트(338c)”로 지칭됨), 및 비아 레이아웃 패턴들(360c, 362c, 364c, 366c, 368c, 370c)(집합적으로 “비아 레이아웃 패턴들의 세트(358c)”로 지칭됨)을 포함한다.
몇몇 실시예들에서, 레이아웃 설계(300A-300B)의 제 1 부분(302a) 및 제 3 부분(302c)은 제 1 방향(X)에 대해 서로의 미러 이미지들이며, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304c, 306c, 308c 및 310c)은 집적 회로(500A 또는 500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a1, 506a1, 508a1, 및 510a1)과 유사한 활성 영역들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(320c, 322c 및 324c)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(330c, 332c, 334c 및 336c)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534a 및 536a)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(360c, 362c, 364c, 366c, 368c, 370c)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566a, 568a, 570a)과 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(324a 및 324c)은 동일한 연속 게이트 레이아웃 패턴의 일부이다.
몇몇 실시예들에서, 레이아웃 설계(300A)의 제 3 부분(302c)은 메모리 셀 어레이(200A 또는 200B)의 제 2 세트의 메모리 셀들(206)의 메모리 셀들(202[1,3], 202[1,7], 202[3,3] 또는 202[3,7])을 제조하는데 사용가능하다.
제 4 부분(302d)은 활성 영역 레이아웃 패턴들(304d, 306d, 308d 및 310d)(집합적으로 "활성 영역 레이아웃 패턴들의 세트(312d)"로 지칭됨), 게이트 레이아웃 패턴들(320d, 322d 및 324d)(집합적으로 "게이트 레이아웃 패턴들의 세트(326d)"로 지칭됨), 도전성 피처 레이아웃 패턴들(330d, 332d, 334d 및 336d)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(338d)"로 지칭됨), 및 비아 레이아웃 패턴들(360d, 362d, 364d, 366d, 368d, 370d)(집합적으로 "비아 레이아웃 패턴들의 세트(358d)"로 지칭됨)을 포함한다.
몇몇 실시예들에서, 레이아웃 설계(300A-300B)의 제 3 부분(302c) 및 제 4 부분(302d)은 제 2 방향(Y)에 대해 서로의 미러 이미지들이며, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 레이아웃 설계(300A-300B)의 제 2 부분(302b) 및 제 4 부분(302d)은 제 1 방향(X)에 대해 서로의 미러 이미지들이며, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304d, 306d, 308d 및 310d)은 집적 회로(500A 또는 500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a1, 506a1, 508a1, 및 510a1)과 유사한 활성 영역들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304b, 304c 및 304d)은 대응 PMOS 트랜지스터들(P1b, P1c 및 P1d)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴들(306b, 306c 및 306d)은 대응 NMOS 트랜지스터들(N1b, N1c 및 N1d)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴들(308b, 308c 및 308d)은 대응 NMOS 트랜지스터들(N2b, N2c 및 N2d)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(310b)은 PMOS 트랜지스터들(P2b 및 PG1b)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(310c)은 PMOS 트랜지스터들(P2c 및 PG1c)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하며, 활성 영역 레이아웃 패턴(310d)은 PMOS 트랜지스터들(P2d 및 PG1d)의 드레인 영역 및 소스 영역을 제조하는데 사용가능하다.
몇몇 실시예들에서, PMOS 트랜지스터(P1b, P1c 또는 P1d)는 PMOS 트랜지스터(P1)(도 1)와 유사하고, PMOS 트랜지스터(P2b, P2c 또는 P2d)는 PMOS 트랜지스터(P2)(도 1)와 유사하고, PMOS 트랜지스터(PG1b, PG1c 또는 PG1d)는 PMOS 트랜지스터(P3)(도 1)와 유사하고, NMOS 트랜지스터 N1b, N1c 또는 N1d)는 NMOS 트랜지스터(N1)(도 1)와 유사하며, NMOS 트랜지스터(N2b, N2c 또는 N2d)는 NMOS 트랜지스터(N2)(도 1)와 유사하다.
몇몇 실시예들에서, 게이트 레이아웃 패턴들(320d, 322d 및 324d)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴(320b)은 PMOS 트랜지스터(P1b) 및 NMOS 트랜지스터(N1b)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(322b)은 NMOS 트랜지스터(N2b) 및 PMOS 트랜지스터(P2b)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(320c)은 PMOS 트랜지스터(P1c) 및 NMOS 트랜지스터(N1c)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(322c)은 NMOS 트랜지스터(N2c) 및 PMOS 트랜지스터(P2c)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(320d)은 PMOS 트랜지스터(P1d) 및 NMOS 트랜지스터(N1d)의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(322d)은 NMOS 트랜지스터(N2d) 및 PMOS 트랜지스터(P2d)의 게이트 영역들을 제조하는데 사용가능하며, 게이트 레이아웃 패턴들(324b, 324c 및 324d)은 PMOS 트랜지스터들(PG1b, PG1c 및 PG1d)의 대응 게이트 영역들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(330d, 332d, 334d 및 336d)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534a 및 536a)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(360d, 362d, 364d, 366d, 368d, 370d)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566a, 568a, 570a)과 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(304c 및 304d)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(308c 및 308d)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(310c 및 310d)은 동일한 연속 활성 영역 레이아웃 패턴의 일부이다.
활성 영역 레이아웃 패턴들의 세트(312b, 312c 및 312d) 각각은 활성 영역 레이아웃 패턴들의 세트(312a)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 게이트 레이아웃 패턴들의 세트(326b, 326c 및 326d) 각각은 게이트 레이아웃 패턴들의 세트(326a)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 도전성 피처 레이아웃 패턴들의 세트(338b, 338c 및 338d) 각각은 도전성 피처 레이아웃 패턴들의 세트(338a)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 비아 레이아웃 패턴들의 세트(358b, 358c 및 358d) 각각은 비아 레이아웃 패턴들의 세트(358a)와 유사하고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(324b 및 324d)은 동일한 연속 게이트 레이아웃 패턴의 일부이다.
몇몇 실시예들에서, 레이아웃 설계(300A)의 제 4 부분(302d)은 메모리 셀 어레이(200A 또는 200B)의 제 2 세트의 메모리 셀들(206)의 메모리 셀들(202[2,3], 202[2,7], 202[M,3] 또는 202[M,7])을 제조하는데 사용가능하다.
활성 영역 레이아웃 패턴들의 세트(312b, 312c, 312d), 게이트 레이아웃 패턴들의 세트(326b, 326c, 326d), 도전성 피처 레이아웃 패턴들의 세트(338b, 338c, 338d), 또는 비아 레이아웃 패턴들의 세트(358b, 358c 및 358d)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
레이아웃 설계(300A)는 도전성 피처 레이아웃 패턴들(340a, 340b)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(340)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(340a 및 340b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 도전성 구조물(540a) 또는 유사한 도전성 구조물들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(340)는 제 1 방향(X)으로 연장되고, 게이트 레이아웃 패턴들(324a 및 324b) 위에 있다. 도전성 피처 레이아웃 패턴(340a)은 게이트 레이아웃 패턴(324a) 위에 있다. 도전성 피처 레이아웃 패턴(340b)은 게이트 레이아웃 패턴(324b) 위에 있다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(340)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 2 방향(Y)으로 도전성 피처 레이아웃 패턴들의 세트(340)의 인접 레이아웃 패턴으로부터 분리된다. 도전성 피처 레이아웃 패턴들의 세트(340)는 제 3 레이아웃 레벨 상에 있다.
레이아웃 설계(300A)는 도전성 피처 레이아웃 패턴들(342a, 342b)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(342)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(342a 및 342b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(542a 및 542b)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(342)는 제 1 방향(X)으로 연장된다. 도전성 피처 레이아웃 패턴(342a)은 활성 영역 레이아웃 패턴들(304a 및 304b) 위에 있다. 도전성 피처 레이아웃 패턴(342b)은 활성 영역 레이아웃 패턴들(308a 및 308b) 위에 있다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(342)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향(X)으로 도전성 피처 레이아웃 패턴들의 세트(342)의 인접 레이아웃 패턴으로부터 분리된다. 도전성 피처 레이아웃 패턴들의 세트(342)는 제 3 레이아웃 레벨 상에 있다.
레이아웃 설계(300A)는 도전성 피처 레이아웃 패턴들(344a, 344b)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(344)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(344a 및 344b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(542a 및 542b)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(344)는 제 1 방향(X)으로 연장된다. 도전성 피처 레이아웃 패턴(344a)은 활성 영역 레이아웃 패턴들(304c 및 304d) 위에 있다. 도전성 피처 레이아웃 패턴(344b)은 활성 영역 레이아웃 패턴들(308c 및 308d) 위에 있다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(344)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향(X)으로 도전성 피처 레이아웃 패턴들의 세트(344)의 인접 레이아웃 패턴으로부터 분리된다. 도전성 피처 레이아웃 패턴들의 세트(344)는 제 3 레이아웃 레벨 상에 있다.
레이아웃 설계(300A)는 적어도 도전성 피처 레이아웃 패턴(350a)(집합적으로 "도전성 피처 레이아웃 패턴들의 세트(350)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(350a)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 도전성 구조물(550a)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(350a)은 제 1 방향(X)으로 연장되고, 적어도 활성 영역 레이아웃 패턴들(310a, 310b, 310c 및 310d) 위에 있다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(라벨 붙여지지 않음)의 각각의 도전성 피처 레이아웃 패턴(350a)은 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 도전성 피처 레이아웃 패턴들의 세트(라벨 붙여지지 않음)의 인접 레이아웃 패턴으로부터 분리된다. 도전성 피처 레이아웃 패턴(350a)은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 있다. 몇몇 실시예들에서, 제 4 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 금속 2(M2) 레벨에 대응한다.
레이아웃 설계(300A)는 비아 레이아웃 패턴들(374a, 374b)(집합적으로 "비아 레이아웃 패턴들의 세트(374)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(374a, 374b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(574a, 574b)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(374)의 각각의 비아 레이아웃 패턴은 도전성 피처 레이아웃 패턴들(342a, 342b)이 대응 활성 영역 레이아웃 패턴들(304a, 304b)과 중첩하는 곳에 위치된다. 비아 레이아웃 패턴들(374a, 374b)은 대응 도전성 피처 레이아웃 패턴들(342a, 342b)과 대응 활성 영역 레이아웃 패턴들(304a, 304b) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(374)는 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 적어도 V0 레벨 상에 있다.
레이아웃 설계(300A)는 비아 레이아웃 패턴들(376a, 376b)(집합적으로 "비아 레이아웃 패턴들의 세트(376)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(376a, 376b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 대응 비아들(574a, 574b)과 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(376)의 각각의 비아 레이아웃 패턴은 도전성 피처 레이아웃 패턴들(344a, 344b)이 대응 활성 영역 레이아웃 패턴들(304c, 304d)과 중첩하는 곳에 위치된다. 비아 레이아웃 패턴들(376a, 376b)은 대응 도전성 피처 레이아웃 패턴들(344a, 344b)과 대응 활성 영역 레이아웃 패턴들(304c, 304d) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(376)는 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 적어도 V0 레벨 상에 있다.
레이아웃 설계(300A)는 비아 레이아웃 패턴들(378a, 378b)(집합적으로 "비아 레이아웃 패턴들의 세트(378)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(378a, 378b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 비아(578a) 또는 비아(578a)와 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(378)는 도전성 피처 레이아웃 패턴(350a)이 활성 영역 레이아웃 패턴들(310a, 310b, 310c 및 310d)과 중첩하는 곳에 위치된다. 비아 레이아웃 패턴(378a)은 도전성 피처 레이아웃 패턴(350a)과 활성 영역 레이아웃 패턴들(310a 및 310b) 사이에 있다. 비아 레이아웃 패턴(378b)은 도전성 피처 레이아웃 패턴(350a)과 활성 영역 레이아웃 패턴들(310c 및 310d) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(378)는 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 적어도 비아 1(V1) 레벨 상에 있다. 몇몇 실시예들에서, V1 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 제 3 레이아웃 레벨과 제 4 레이아웃 레벨 사이에 있다.
레이아웃 설계(300A)는 비아 레이아웃 패턴들(380a, 380b)(집합적으로 "비아 레이아웃 패턴들의 세트(380)"로 지칭됨)을 더 포함한다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(380a, 380b)은 집적 회로(500A-500B)(도 5a 내지 도 5h)의 비아(580a) 또는 비아(580a)와 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴(380a)은 도전성 피처 레이아웃 패턴(340a)이 게이트 레이아웃 패턴들(324a 및 324c)과 중첩하는 곳에 위치된다. 몇몇 실시예들에서, 비아 레이아웃 패턴(380b)은 도전성 피처 레이아웃 패턴(340b)이 게이트 레이아웃 패턴들(324b 및 324d)과 중첩하는 곳에 위치된다. 비아 레이아웃 패턴(380a)은 도전성 피처 레이아웃 패턴(340a)과 게이트 레이아웃 패턴들(324a 및 324c) 사이에 있다. 비아 레이아웃 패턴(380b)은 도전성 피처 레이아웃 패턴(340)과 게이트 레이아웃 패턴들(324b 및 324d) 사이에 있다. 몇몇 실시예들에서, 비아 레이아웃 패턴들의 세트(380)는 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 적어도 비아 오버 게이트(via over gate)(VG) 레벨 상에 있다. 몇몇 실시예들에서, VB 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 제 3 레이아웃 레벨과 제 2 레이아웃 레벨 사이에 있다.
도전성 피처 레이아웃 패턴들(340a, 340b, 342a, 342b, 344a, 344b 또는 350a) 또는 비아 레이아웃 패턴들(374a, 374b, 376a, 376b, 378a, 378b, 380a 또는 380b)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 레이아웃 설계(300A-300B)는 다른 설계들보다 더 작은 표준 셀을 초래하는 비-직사각형 형상을 갖는다. 몇몇 실시예들에서, 더 작은 표준 셀들을 가짐으로써, 레이아웃 설계(300A-300B)는 다른 집적 회로들보다 더 작은 집적 회로들을 제조하는데 이용될 수 있다.
도 3b는 몇몇 실시예들에 따른 레이아웃 설계(300B)의 도면이다.
레이아웃 설계(300B)는 집적 회로(500A)(도 5a 내지 도 5h)를 제조하는데 사용가능하다. 레이아웃 설계(300B)는 도 3a의 레이아웃 설계(300A)의 변형이다. 도 3a의 레이아웃 설계(300A)와 비교하여, 레이아웃 설계(300B)는 제 1 웰 레이아웃 패턴(314) 및 제 2 웰 레이아웃 패턴(316)을 더 포함한다.
제 1 웰 레이아웃 패턴(314)은 제 2 방향(Y)으로 연장되고, 제 5 레이아웃 레벨 상에 위치된다. 제 1 웰 레이아웃 패턴(314)은 집적 회로(500A)(도 5a 내지 도 5h)의 제 1 웰(501)(예를 들어, 적어도 부분들(501a, 501b))을 제조하는데 사용가능하다. 몇몇 실시예들에서, 제 5 레이아웃 레벨은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 제 3 레이아웃 레벨, 및 제 4 레이아웃 레벨과 상이하다. 몇몇 실시예들에서, 제 5 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 웰 레벨에 대응한다. 몇몇 실시예들에서, 제 5 레이아웃 레벨의 일부는 제 1 레이아웃 레벨을 포함한다. 제 1 웰 레이아웃 패턴(314)은 레이아웃 패턴들(354a, 354b 및 354c)을 포함한다.
레이아웃 패턴(354a)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(304a 및 304b) 아래에 있다. 레이아웃 패턴(354a)은 레이아웃 설계(300B)의 제 1 부분(302a) 또는 제 2 부분(302b)의 측면(352a) 및 코너 노치들(390a 및 390b)에 인접한다. 레이아웃 패턴(354a)은 집적 회로(500A)(도 5a 내지 도 5h)의 제 1 웰(501)의 부분(501a)을 제조하는데 사용가능하다. 레이아웃 패턴(354a)은 제 1 방향(X)으로 폭(W1)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(354b)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(310a, 310b, 310c 및 310d) 아래에 있다. 레이아웃 패턴(354b)은 레이아웃 설계(300B)의 중심선들(352b1 및 352b2) 위에 위치설정된다. 몇몇 실시예들에서, 레이아웃 패턴들(354b)의 중심은 레이아웃 설계(300B)의 중심선들(352b1 및 352b2)과 정렬된다. 레이아웃 패턴(354b)은 적어도 집적 회로(500A)(도 5a 내지 도 5h)의 제 1 웰(501)의 부분(501b)을 제조하는데 사용가능하다. 레이아웃 패턴(354b)은 제 1 방향(X)으로 폭(W2)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(354c)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(304c 및 304d) 아래에 있다. 레이아웃 패턴(354c)은 레이아웃 설계(300B)의 제 3 부분(302c) 또는 제 4 부분(302d)의 측면(352c) 및 코너 노치들(390c 및 390d)에 인접한다. 레이아웃 패턴(354c)은 부분(501a)과 유사한 제 1 웰(501)의 일부분을 제조하는데 사용가능하다. 레이아웃 패턴(354c)은 제 1 방향(X)으로 폭(W1)(라벨 붙여지지 않음)을 갖는다.
제 2 웰 레이아웃 패턴(316)은 제 2 방향(Y)으로 연장되고, 제 5 레이아웃 레벨 상에 위치된다. 제 2 웰 레이아웃 패턴(316)은 집적 회로(500A)(도 5a 내지 도 5h)의 제 2 웰(501')(예를 들어, 적어도 부분(501c))을 제조하는데 사용가능하다.
제 2 웰 레이아웃 패턴(316)은 레이아웃 패턴들(356a 및 356b)을 포함한다.
레이아웃 패턴(356a)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(306a, 306b, 308a 및 308b) 아래에 있다. 레이아웃 패턴(356a)은 레이아웃 패턴들(354a 및 354b) 사이에 있다. 레이아웃 패턴(356a)은 집적 회로(500A)(도 5a 내지 도 5h)의 제 2 웰(501')의 부분(501c)을 제조하는데 사용가능하다. 레이아웃 패턴(356a)은 제 1 방향(X)으로 폭(W3)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(356b)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(306c, 306d, 308c 및 308d) 아래에 있다. 레이아웃 패턴(356b)은 레이아웃 패턴들(354b 및 354c) 사이에 있다. 레이아웃 패턴(356b)은 집적 회로(500A)(도 5a 내지 도 5h)의 부분(501c)과 유사한 제 2 웰(501')의 부분을 제조하는데 사용가능하다. 레이아웃 패턴(356b)은 제 1 방향(X)으로 폭(W3)(라벨 붙여지지 않음)을 갖는다.
몇몇 실시예들에서, 폭(W1, W2 또는 W3)은 폭(W1, W2 또는 W3)의 다른 폭과 동일하다. 몇몇 실시예들에서, 폭(W1, W2 또는 W3)은 폭(W1, W2 또는 W3)의 다른 폭과 상이하다.
제 1 웰 레이아웃 패턴(314) 또는 제 2 웰 레이아웃 패턴(316)의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다. 레이아웃 패턴들(354a, 354b, 354c, 356a 또는 356b)의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다.
도 4a는 몇몇 실시예들에 따른 레이아웃 설계(400A)의 도면이다. 레이아웃 설계(400A)는 도 2a 내지 도 2b의 메모리 셀 어레이(200A-200B)의 일부분의 레이아웃 도면에 대응한다. 예를 들어, 레이아웃 설계(400A)는 도 2a 내지 도 2b의 제 1 세트의 메모리 셀들(204)의 하나 이상의 메모리 셀들(204a, 204b, …, 204i)의 레이아웃 설계에 대응한다.
레이아웃 설계(400A)는 레이아웃 설계(300A)(도 3a)와 유사하다. 유사한 엘리먼트들은 100만큼 증가된 동일한 참조 번호를 갖는다.
레이아웃 설계(400A)는 집적 회로(500B)(도 5a 내지 도 5h)를 제조하는데 사용가능하다.
레이아웃 설계(400A)는 도 2a 내지 도 2b의 메모리 셀들(202[2,4], 202[2,5], 202[3,4] 및 202[3,5])의 레이아웃 설계에 대응한다. 예를 들어, 몇몇 실시예들에서, 제 1 부분(402a)은 도 2a 내지 도 2b의 메모리 셀(202[2,4])의 레이아웃 설계에 대응하고, 제 2 부분(402b)은 도 2a 내지 도 2b의 메모리 셀(202[3,4])의 레이아웃 설계에 대응하고, 제 3 부분(402c) 도 2a 내지 도 2b의 메모리 셀(202[2,5])의 레이아웃 설계에 대응하고, 제 4 부분(402d)은 도 2a 내지 도 2b의 메모리 셀(202[3,5])의 레이아웃 설계에 대응한다. 제 1 부분(402a), 제 2 부분(402b), 제 3 부분(402c), 및 제 4 부분(402d)은 대응 코너 노치들(490a, 490b, 490c 및 490d)을 갖는다. 코너 노치들(490a, 490b, 490c 및 490d)은 대응 코너 노치들(390a, 390b, 390c 및 390d)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 몇몇 실시예들에서, 레이아웃 설계(400A)는 도 2a 내지 도 2b의 제 2 세트의 메모리 셀들(206)의 메모리 셀들(206a, 206b, 206c 또는 206d)의 레이아웃 설계에 대응한다.
몇몇 실시예들에서, 레이아웃 설계(400A)의 제 1 부분(402a)은 메모리 셀 어레이(200A 또는 200B)의 제 1 세트의 메모리 셀들(204)의 메모리 셀들(202[2,4], 202[2,N], 202[M,4] 또는 202[M,N])을 제조하는데 사용가능하다.
몇몇 실시예들에서, 레이아웃 설계(400A)의 제 2 부분(402b)은 메모리 셀 어레이(200A 또는 200B)의 제 1 세트의 메모리 셀들(204)의 메모리 셀들(202[1,4], 202[1,N], 202[3,4] 또는 202[3,N])을 제조하는데 사용가능하다.
몇몇 실시예들에서, 레이아웃 설계(400A)의 제 3 부분(402c)은 메모리 셀 어레이(200A 또는 200B)의 제 1 세트의 메모리 셀들(204)의 메모리 셀들(202[2,1], 202[2,5], 202[M,1] 또는 202[M,5])을 제조하는데 사용가능하다.
몇몇 실시예들에서, 레이아웃 설계(400A)의 제 4 부분(402d)은 메모리 셀 어레이(200A 또는 200B)의 제 1 세트의 메모리 셀들(204)의 메모리 셀들(202[1,1], 202[1,5], 202[3,1] 또는 202[3,5])을 제조하는데 사용가능하다.
활성 영역 레이아웃 패턴들(404a, 406a, 408a 및 410a)(집합적으로 "활성 영역 레이아웃 패턴들의 세트(412a)"로 지칭됨)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a2, 506a2, 508a2, 510e)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(412a)는 레이아웃 설계(400A-400B)의 소스 또는 드레인 확산 레이아웃 패턴들을 정의하는 OD 레이아웃 패턴들로 지칭된다. 예를 들어, 몇몇 실시예들에서, 활성 영역 레이아웃 패턴(404a)은 도 4a 내지 도 4b의 NMOS 트랜지스터(N1a')의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(406a)은 도 4a 내지 도 4b의 PMOS 트랜지스터(P1a')의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(408a)은 도 4a 내지 도 4b의 PMOS 트랜지스터(P2a')의 드레인 및 소스 영역을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(410a)은 도 4a 내지 도 4b의 NMOS 트랜지스터(N2a')의 드레인 및 소스 영역과 PMOS 트랜지스터(PG1a')의 드레인 및 소스 영역을 제조하는데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(404b, 406b, 408b 및 410b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a2, 506a2, 508a2, 및 510e)과 유사한 활성 영역들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(404c, 406c, 408c 및 410c)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a2, 506a2, 508a2, 및 510e)과 유사한 활성 영역들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(404d, 406d, 408d 및 410d)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 활성 영역들(504a2, 506a2, 508a2, 및 510e)과 유사한 활성 영역들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 활성 영역 레이아웃 패턴들(404b, 404c 및 404d)은 대응 NMOS 트랜지스터들(N1b', N1c' 및 N1d')의 드레인 및 소스 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴들(406b, 406c 및 406d)은 드레인 및 소스 영역들 of 대응 PMOS 트랜지스터들(P1b', P1c' 및 P1d')의 드레인 및 소스 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴들(408b, 408c 및 408d)은 대응 PMOS 트랜지스터들(P2b', P2c' 및 P2d')의 드레인 및 소스 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(410b)은 NMOS 트랜지스터들(N2b')의 드레인 및 소스 영역들과 PMOS 트랜지스터(PG1b')의 드레인 및 소스 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(410c)은 NMOS 트랜지스터들(N2c')의 드레인 및 소스 영역들과 PMOS 트랜지스터(PG1c')의 드레인 및 소스 영역들을 제조하는데 사용가능하며, 활성 영역 레이아웃 패턴(410d)은 NMOS 트랜지스터들(N2d')의 드레인 및 소스 영역들과 PMOS 트랜지스터(PG1d')의 드레인 및 소스 영역들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 게이트 레이아웃 패턴들(420a, 422a 및 424a)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴(420a)은 NMOS 트랜지스터(N1a') 및 PMOS 트랜지스터(P1a')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(422a)은 NMOS 트랜지스터(N2a') 및 PMOS 트랜지스터(P2a')의 게이트 영역들을 제조하는데 사용가능하며, 게이트 레이아웃 패턴(424a)은 PMOS 트랜지스터(PG1a')의 게이트 영역을 제조하는데 사용가능하다.
몇몇 실시예들에서, 게이트 레이아웃 패턴들(420b, 422b 및 424b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(420c, 422c 및 424c)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들(420d, 422d 및 424d)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 게이트 구조물들(520a, 522a 및 524a)과 유사한 게이트 구조물들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 게이트 레이아웃 패턴(420b)은 PMOS 트랜지스터(P1b') 및 NMOS 트랜지스터(N1b')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(422b)은 NMOS 트랜지스터(N2b') 및 PMOS 트랜지스터(P2b')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(420c)은 PMOS 트랜지스터(P1c') 및 NMOS 트랜지스터(N1c')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(422c)은 NMOS 트랜지스터(N2c') 및 PMOS 트랜지스터(P2c')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(420d)은 PMOS 트랜지스터(P1d') 및 NMOS 트랜지스터(N1d')의 게이트 영역들을 제조하는데 사용가능하고, 게이트 레이아웃 패턴(422d)은 NMOS 트랜지스터(N2d') 및 PMOS 트랜지스터(P2d')의 게이트 영역들을 제조하는데 사용가능하며, 게이트 레이아웃 패턴들(424b, 424c 및 424d)은 PMOS 트랜지스터들(PG1b', PG1c' 및 PG1d')의 대응 게이트 영역들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(430a, 432a, 434a 및 436a)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534b 및 536b)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(430b, 432b, 434b 및 436b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534b 및 536b)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(430c, 432c, 434c 및 436c)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534b 및 536b)과 유사한 도전성 구조물들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(430d, 432d, 434d 및 436d)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(530a, 532a, 534b 및 536b)과 유사한 도전성 구조물들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들(460a, 462a, 464a, 466a, 468a, 470a)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566b, 568b, 570b)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(460b, 462b, 464b, 466b, 468b, 470b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566b, 568b, 570b)과 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(460c, 462c, 464c, 466c, 468c, 470c)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566b, 568b, 570b)과 유사한 비아들을 제조하는데 사용가능하다. 몇몇 실시예들에서, 비아 레이아웃 패턴들(460d, 462d, 464d, 466d, 468d, 470d)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(560a, 562a, 564a, 566b, 568b, 570b)과 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(440a 및 440b)은 집적 회로(500B)(도 5a 내지 도 5h)의 도전성 구조물(540a) 또는 유사한 도전성 구조물들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(442a 및 442b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(542a 및 542b)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴들(444a 및 444b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 도전성 구조물들(542a 및 542b)과 유사한 도전성 구조물들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 도전성 피처 레이아웃 패턴(450a)은 집적 회로(500B)(도 5a 내지 도 5h)의 도전성 구조물(550b)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들(474a, 474b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(574a, 574b)을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들(476a, 476b)은 집적 회로(500B)(도 5a 내지 도 5h)의 대응 비아들(574a, 574b)과 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들(478a, 478b)은 집적 회로(500B)(도 5a 내지 도 5h)의 비아(578b) 또는 비아(578b)와 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 비아 레이아웃 패턴들(480a, 480b)은 집적 회로(500B)(도 5a 내지 도 5h)의 비아(580a) 또는 비아(580a)와 유사한 비아들을 제조하는데 사용가능하다.
몇몇 실시예들에서, 레이아웃 설계(400A-400B)는 다른 설계들보다 더 작은 표준 셀을 초래하는 비-직사각형 형상을 갖는다. 몇몇 실시예들에서, 더 작은 표준 셀들을 가짐으로써, 레이아웃 설계(400A-400B)는 다른 집적 회로들보다 더 작은 집적 회로들을 제조하는데 이용될 수 있다.
도 4b는 몇몇 실시예들에 따른 레이아웃 설계(400B)의 도면이다.
레이아웃 설계(400B)는 집적 회로(500B)(도 5a 내지 도 5h)를 제조하는데 사용가능하다. 레이아웃 설계(400B)는 도 4a의 레이아웃 설계(400A)의 변형이다. 도 4a의 레이아웃 설계(400A)와 비교하여, 레이아웃 설계(400B)는 제 1 웰 레이아웃 패턴(416) 및 제 2 웰 레이아웃 패턴(414)을 더 포함한다.
제 1 웰 레이아웃 패턴(416)은 제 2 방향(Y)으로 연장되고, 제 5 레이아웃 레벨 상에 위치된다. 제 1 웰 레이아웃 패턴(416)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 1 웰(502)(예를 들어, 적어도 부분들(502a, 502b))을 제조하는데 사용가능하다.
제 1 웰 레이아웃 패턴(416)은 레이아웃 패턴들(456a, 456b, 456c 및 456d)을 포함한다.
레이아웃 패턴(456a)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(404a 및 404b) 아래에 있다. 레이아웃 패턴(456a)은 레이아웃 설계(400B)의 제 1 부분(402a) 또는 제 2 부분(402b)의 측면(452a)에 인접한다. 레이아웃 패턴(456a)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 1 웰(502)의 부분(502a)을 제조하는데 사용가능하다. 레이아웃 패턴(456a)은 제 1 방향(X)으로 폭(W1)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(456b)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(404c 및 404d) 아래에 있다. 레이아웃 패턴(456b)은 레이아웃 설계(400B)의 제 3 부분(402c) 또는 제 4 부분(402d)의 측면(452c)에 인접한다. 레이아웃 패턴(456b)은 집적 회로(500B)(도 5a 내지 도 5h)의 부분(502a)과 유사한 제 1 웰(502)의 부분을 제조하는데 사용가능하다. 레이아웃 패턴(456b)은 제 1 방향(X)으로 폭(W1)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(456c)은 제 1 방향(X)으로 연장되고, 활성 영역 레이아웃 패턴들(410a 및 410c)의 일부의 아래에 있다. 몇몇 실시예들에서, 레이아웃 패턴(456c)의 측면은 제 1 방향(X)으로 라인(452d1)을 따라 레이아웃 패턴(454b)의 제 1 측면과 정렬된다. 레이아웃 패턴(456c)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 1 웰(502)의 부분(502b)을 제조하는데 사용가능하다. 레이아웃 패턴(456c)은 제 1 방향(X)으로 폭(W2)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(456d)은 제 1 방향(X)으로 연장되고, 활성 영역 레이아웃 패턴들(410b 및 410d)의 일부의 아래에 있다. 몇몇 실시예들에서, 레이아웃 패턴(456d)의 측면은 제 1 방향(X)으로 라인(452d2)을 따라 레이아웃 패턴(454b)의 제 2 측면과 정렬된다. 레이아웃 패턴(456d)은 집적 회로(500B)(도 5a 내지 도 5h)의 부분(502b)과 유사한 제 1 웰(502)의 부분을 제조하는데 사용가능하다. 레이아웃 패턴(456d)은 제 1 방향(X)으로 폭(W2)(라벨 붙여지지 않음)을 갖는다.
제 2 웰 레이아웃 패턴(414)은 제 2 방향(Y)으로 연장되고, 제 5 레이아웃 레벨 상에 위치된다. 제 2 웰 레이아웃 패턴(414)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 2 웰(502')(예를 들어, 적어도 부분들(502c, 502d))을 제조하는데 사용가능하다. 제 2 웰 레이아웃 패턴(414)은 레이아웃 패턴들(454a, 454b 및 454c)을 포함한다.
레이아웃 패턴(454a)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(406a, 406b, 408a 및 408b) 아래에 있다. 레이아웃 패턴(454a)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 2 웰(502')의 부분(502c)을 제조하는데 사용가능하다. 레이아웃 패턴(454a)은 제 1 방향(X)으로 폭(W3)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(454b)은 제 1 방향(X)으로 연장되고, 활성 영역 레이아웃 패턴들(410a, 410b, 410c 및 410d)의 일부의 아래에 있다. 레이아웃 패턴(454b)은 레이아웃 설계(400B)의 중심선들(452b1, 452b2) 위에 위치설정된다. 몇몇 실시예들에서, 레이아웃 패턴(454b)의 중심은 레이아웃 설계(400B)의 중심선들(452b1 및 452b2)과 정렬된다. 몇몇 실시예들에서, 레이아웃 패턴(454b)의 제 1 측면은 제 1 방향(X)으로 라인(452d1)과 정렬된다. 몇몇 실시예들에서, 레이아웃 패턴(454b)의 제 2 측면은 제 1 방향(X)으로 라인(452d2)과 정렬된다. 레이아웃 패턴(454b)은 적어도 집적 회로(500B)(도 5a 내지 도 5h)의 제 2 웰(502')의 부분(502d)을 제조하는데 사용가능하다. 몇몇 실시예들에서, 레이아웃 패턴(454b)은 집적 회로(500B)(도 5a 내지 도 5h)의 제 2 웰(502')의 부분(502d)과 유사한 부분들을 제조하는데 사용가능하다. 레이아웃 패턴(454b)은 제 1 방향(X)으로 폭(W2)(라벨 붙여지지 않음)을 갖는다.
레이아웃 패턴(454c)은 제 2 방향(Y)으로 연장되고, 활성 영역 레이아웃 패턴들(406c, 406d, 408c 및 408d) 아래에 있다. 레이아웃 패턴(454c)은 집적 회로(500B)(도 5a 내지 도 5h)의 부분(502c)과 유사한 제 2 웰(502')의 부분을 제조하는데 사용가능하다. 레이아웃 패턴(454c)은 제 1 방향(X)으로 폭(W3)(라벨 붙여지지 않음)을 갖는다.
몇몇 실시예들에서, 레이아웃 패턴들(454a, 454b 및 454c)은 동일한 연속 레이아웃 패턴(예를 들어, 제 2 웰 레이아웃 패턴(414))의 일부이다.
레이아웃 패턴(454a)은 레이아웃 패턴들(456a)과 레이아웃 패턴들(454b, 456c 및 456d) 각각의 사이에 있다. 레이아웃 패턴(454c)은 레이아웃 패턴들(456b)과 레이아웃 패턴들(454b, 456c 및 456d) 각각의 사이에 있다. 레이아웃 패턴(454b)은 레이아웃 패턴들(456c 및 456d) 사이에 있다. 레이아웃 패턴(454b)은 레이아웃 패턴들(454a 및 454c) 사이에 있다.
몇몇 실시예들에서, 폭(W1, W2 또는 W3)은 폭(W1, W2 또는 W3)의 다른 폭과 동일하다. 몇몇 실시예들에서, 폭(W1, W2 또는 W3)은 폭(W1, W2 또는 W3)의 다른 폭과 상이하다.
제 1 웰 레이아웃 패턴(416) 또는 제 2 웰 레이아웃 패턴(414)의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다. 레이아웃 패턴들(454a, 454b, 454c, 456a, 456b, 456c 또는 456d)의 다른 구성들 또는 양들은 본 개시물의 범위 내에 있다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g 및 도 5h는 몇몇 실시예들에 따른 집적 회로(500A 또는 500B)의 도면들이다.
도 5a는 각각 평면(A-A')에 의해 교차된 레이아웃 설계(300B 또는 400B)에 대응하는 집적 회로(500A 또는 500B)의 단면도이다.
도 5b는 각각 평면(B-B')에 의해 교차된 레이아웃 설계(300B 또는 400B)에 대응하는 집적 회로(500A 또는 500B)의 단면도이다.
도 5c는 각각 평면(C-C')에 의해 교차된 레이아웃 설계(300B 또는 400B)에 대응하는 집적 회로(500A 또는 500B)의 단면도이다.
도 5d는 각각 평면(D-D')에 의해 교차된 레이아웃 설계(300B)에 대응하는 집적 회로(500A)의 단면도이고, 도 5e는 각각 평면(E-E')에 의해 교차된 레이아웃 설계(400B)에 대응하는 집적 회로(500B)의 단면도이다.
도 5f는 각각 평면(F-F')에 의해 교차된 레이아웃 설계(300B 또는 400B)에 대응하는 집적 회로(500A 또는 500B)의 단면도이다.
도 5g는 각각 평면(G-G')에 의해 교차된 레이아웃 설계(300B)에 대응하는 집적 회로(500A)의 단면도이고, 도 5h는 각각 평면(H-H')에 의해 교차된 레이아웃 설계(400B)에 대응하는 집적 회로(500A)의 단면도이다.
집적 회로(500A)는 레이아웃 설계(300B)의 제 1 부분(302a)에 의해 제조되고, 집적 회로(500B)는 레이아웃 설계(400B)의 제 1 부분(402a)에 의해 제조된다. 몇몇 실시예들에서, 레이아웃 설계(300B)의 제 2 부분(302b), 제 3 부분(302c) 및 제 4 부분(302d)은 집적 회로(500A)와 유사한 집적 회로를 제조하는데 사용가능하다. 몇몇 실시예들에서, 레이아웃 설계(400B)의 제 2 부분(402b), 제 3 부분(402c) 및 제 4 부분(402d)은 집적 회로(500B)와 유사한 집적 회로를 제조하는데 사용가능하다.
집적 회로(500A-500B)의 구성들 뿐 아니라, 정렬, 길이 및 폭을 포함하는 구조적 관계들은 도 3a 내지 도 3b의 레이아웃 설계(300A-300B) 및 도 4a 내지 도 4b의 레이아웃 설계(400A-400B)의 구조적 관계들 및 구성들과 유사하며, 도 5a 내지 도 5h에는 간결성을 위해 설명되지 않을 것이다.
간결성을 위해, 집적 회로들(500A 및 500B)은 도 5a 내지 도 5h에 관한 것으로서 아래에서 설명된다. 간결성을 위해, 집적 회로들(500A 및 500B) 내의 동일한 참조 번호를 갖는 엘리먼트들은 집적 회로(500A 또는 500B) 중 어느 하나를 참조하여 설명되며, 유사한 상세한 설명은 생략된다.
집적 회로(500B)는 집적 회로(500A)의 변형이다. 집적 회로(500A)와 비교하여, 집적 회로(500B)는 제 1 웰(501) 및 제 2 웰(501')을 포함하지 않는다. 집적 회로(500A)와 비교하여, 집적 회로(500B)의 제 1 웰(502)은 제 1 웰(501)을 대체하고, 집적 회로(500B)의 제 2 웰(502')은 제 2 웰(501')을 대체한다.
집적 회로(500A)는 제 1 웰(501) 및 제 2 웰(501')을 포함한다. 제 1 웰(501) 및 제 2 웰(501') 각각은 적어도 집적 회로(500A)의 제 1 레벨 상에 위치되고, 제 2 방향(Y)으로 연장된다.
집적 회로(500A)의 제 1 웰(501)은 제 1 타입의 도펀트들을 포함한다. 집적 회로(500A)의 제 2 웰(501')은 제 1 타입과는 상이한 제 2 타입의 도펀트들을 포함한다. 몇몇 실시예들에서, 제 1 타입은 N-타입 도펀트이고, 제 2 타입은 P-타입 도펀트이고, 집적 회로(500A)의 제 1 웰(501)은 N-웰이며, 집적 회로(500A)의 제 2 웰(501')은 P-웰이다. 몇몇 실시예들에서, 제 1 타입은 P-타입 도펀트이고, 제 2 타입은 N-타입 도펀트이고, 집적 회로(500A)의 제 1 웰(501)은 P-웰이며, 집적 회로(500A)의 제 2 웰(501')은 N-웰이다.
집적 회로(500A)의 제 1 웰(501)은 제 1 부분(501a) 및 제 2 부분(501b)을 포함한다.
제 1 웰(501)의 제 1 부분(501a)은 제 2 방향(Y)으로 연장되고, 집적 회로(500A)의 제 1 측면(590a)에 인접한다. 몇몇 실시예들에서, 집적 회로(500A)의 제 1 측면(590a)은 레이아웃 설계(300B)의 라인(352a)에 대응한다. 제 1 웰(501)의 제 1 부분(501a)은 적어도 집적 회로(500A)의 제 1 레벨 상에 위치된다.
제 1 웰(501)의 제 2 부분(501b)은 제 2 방향(Y)으로 연장되고, 집적 회로(500A)의 제 2 측면(590b)에 인접한다. 몇몇 실시예들에서, 집적 회로(500A)의 제 2 측면(590b)은 레이아웃 설계(300B)의 라인(352b1)에 대응한다. 제 1 웰(501)의 제 2 부분은 적어도 집적 회로(500A)의 제 1 레벨 상에 위치된다.
집적 회로(500A)의 제 2 웰(501')은 부분(501c)을 포함한다. 제 2 웰(501')은 제 1 웰(501)의 제 1 부분(501a)과 제 1 웰(501)의 제 2 부분(501b) 사이에 있다.
제 2 웰(501')의 부분(501c)은 제 2 방향(Y)으로 연장되고, 제 1 웰(501)의 제 1 부분(501a)과 제 1 웰(501)의 제 2 부분(501b) 사이에 있다. 제 2 웰(501')의 부분(501c)은 적어도 집적 회로(500A)의 제 1 레벨 상에 위치된다. 제 1 웰(501) 또는 제 2 웰(501')의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 제 2 방향(Y)으로 연장되는 활성 영역들의 세트(504)를 포함한다. 활성 영역들의 세트(504)는 집적 회로(500A 또는 500B)의 제 1 레벨 상에 위치된다.
활성 영역들의 세트(504)는 하나 이상의 활성 영역(504a1, 506a1, 508a1 또는 510a1)을 포함한다. 활성 영역들의 세트(504)의 활성 영역들(504a1, 506a1, 508a1, 510a1) 각각은 제 1 방향(X)으로 제 1 피치(라벨붙여지지 않음)만큼 활성 영역들의 세트(504)의 인접 활성 영역으로부터 분리된다.
활성 영역(504a1)은 집적 회로(500A)의 제 1 측면(590a)에 인접한다. 활성 영역(510a1)은 집적 회로(500A)의 제 2 측면(590b)에 인접한다. 집적 회로(500A)의 제 2 측면(590b)은 집적 회로(500A)의 제 1 측면(590a)과 반대편에 있다.
활성 영역들의 세트(504)의 활성 영역(504a1)은 집적 회로(500A)의 제 1 웰(501)의 제 1 부분(501a) 내에 임베딩된다.
활성 영역들의 세트(504)의 활성 영역(510a1)은 집적 회로(500A)의 제 1 웰(501)의 제 2 부분(501b) 내에 임베딩된다.
활성 영역들의 세트(504)의 활성 영역(506a1 또는 508a1)은 집적 회로(500A)의 제 2 웰(501')의 부분(501c) 내에 임베딩된다.
활성 영역들(506a1 및 508a1)은 제 1 타입의 도펀트들을 포함한다. 활성 영역들(504a1 및 510a1)은 제 2 타입의 도펀트들을 포함한다. 몇몇 실시예들에서, 제 1 타입은 N-타입 도펀트이고, 제 2 타입은 P-타입 도펀트이며, 따라서 활성 영역들(504a1 및 510a1)은 각각 (N-웰인) 제 1 웰(501) 내에 임베딩된 P-타입 활성 영역들이고, 활성 영역들(506a1 및 508a1)은 각각 (P-웰인) 제 2 웰(501') 내에 임베딩된 N-타입 활성 영역들이다. 몇몇 실시예들에서, 제 1 타입은 P-타입 도펀트이고, 제 2 타입은 N-타입 도펀트이며, 따라서 활성 영역들(504a1 및 510a1)은 각각 (P-웰인) 제 1 웰(501) 내에 임베딩된 N-타입 활성 영역들이고, 활성 영역들(506a1 및 508a1)은 각각 (N-웰인) 제 2 웰(501') 내에 임베딩된 P-타입 활성 영역들이다.
몇몇 실시예들에서, 제 2 방향(Y)의 활성 영역(504a1, 506a1, 508a1 또는 510a1) 중 적어도 하나의 길이는 제 2 방향(Y)의 활성 영역(504a1, 506a1, 508a1 또는 510a1) 중 다른 하나의 길이와 상이하다. 몇몇 실시예들에서, 제 2 방향(Y)의 활성 영역(504a1, 506a1, 508a1 또는 510a1) 중 적어도 하나의 길이는 제 2 방향(Y)의 활성 영역(504a1, 506a1, 508a1 또는 510a1) 중 다른 하나의 길이와 동일하다. 활성 영역들의 세트(504)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 제 1 방향(X)으로 연장되는 게이트들의 세트(527)를 포함한다. 게이트들의 세트(527)는 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)와 중첩한다. 게이트들의 세트(527)는 집적 회로(500A 또는 500B)의 제 2 레벨 상에 위치된다. 제 2 레벨은 집적 회로(500A 또는 500B)의 제 1 레벨과 상이하다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 제 2 레벨은 폴리(POLY) 레벨로 지칭된다.
게이트들의 세트(527)는 게이트 구조물들(520a, 522a 또는 524a) 중 하나 이상을 포함한다. 게이트 구조물들(520a 및 524a) 각각은 게이트 피치(라벨붙여지지 않음)만큼 제 2 방향(Y)으로 게이트 구조물(522a)로부터 분리된다. 게이트 구조물들(520a 및 524a)은 제 1 방향(X)으로 서로 분리된다. 게이트들의 세트(527)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 도전성 구조물들(504b, 504c, 504d, 504e, 504f, 510b, 510c, 510d, 510e, 510f, 516e, 516f 및 520f)(집합적으로 "콘택들의 세트(521)"로 지칭됨)를 포함한다.
콘택들의 세트(521)는 제 1 방향(X) 또는 제 2 방향(Y)으로 연장된다. 콘택들의 세트(521)는 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505) 위에 있다. 콘택들의 세트(521)는 집적 회로(500A 또는 500B)의 제 2 레벨 상에 위치된다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 제 2 레벨은 금속 확산(MD, metal diffusion) 레벨로 지칭된다.
콘택들의 세트(521)는 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)를 대응 집적 회로(500A 또는 500B)의 상위 레벨들(예를 들어, M0, M1 또는 M2)에 전기적으로 결합시킨다. 도전성 구조물들(504b, 510b)은 대응 비아들(506b, 512b)을 활성 영역(504a1 또는 504a2)(집적 회로(500B)의 부분)에 전기적으로 결합시킨다. 도전성 구조물들(504c, 510c)은 대응 비아들(506c, 512c)을 활성 영역(506a1 또는 506a2)(집적 회로(500B)의 부분)에 전기적으로 결합시킨다. 도전성 구조물들(504d, 510d)는 대응 비아들(506d, 512d)을 활성 영역(508a1 또는 508a2)(집적 회로(500B)의 부분)에 전기적으로 결합시킨다. 도전성 구조물들(504e, 510e, 516e)은 대응 비아들(506e, 512e, 518e)을 활성 영역(510a1)에 전기적으로 결합시킨다. 도전성 구조물들(504f, 510f)은 대응 비아들(506f, 512f)을 활성 영역(510b)에 전기적으로 결합시킨다. 도전성 구조물들(516f, 520f)은 대응 비아들(518f, 522f)을 활성 영역(510c)에 전기적으로 결합시킨다. 콘택들의 세트(521)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 도전성 구조물들(508b, 508c, 508d, 508e, 508f, 514b, 514e, 514f, 516c, 516d, 520e, 524f)(집합적으로 "도전성 구조물들의 세트(529)"로 지칭됨)를 포함한다. 도전성 구조물들의 세트(529)는 제 1 방향(X) 또는 제 2 방향(Y)으로 연장된다. 도전성 구조물들의 세트(529)는 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505) 위에 있다. 도전성 구조물들의 세트(529)는 적어도 콘택들의 세트(521) 또는 게이트들의 세트(527) 위에 있다. 도전성 구조물들의 세트(529)는 집적 회로(500A 또는 500B)의 제 3 레벨 상에 위치된다. 집적 회로(500A 또는 500B)의 제 3 레벨은 집적 회로(500A 또는 500B)의 제 1 레벨 및 집적 회로(500A 또는 500B)의 제 2 레벨과는 상이하다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 제 3 레벨은 금속 제로(M0) 레벨로 지칭된다.
도전성 구조물들의 세트(529)는 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)를 대응 집적 회로(500A 또는 500B)의 상위 레벨들(예를 들어, M1 또는 M2)에 전기적으로 결합시킨다. 몇몇 실시예들에서, 도전성 구조물들의 세트(529)는 게이트들의 세트(527)를 집적 회로(500A 또는 500B)의 상위 레벨들(예를 들어, M1 또는 M2)에 전기적으로 결합시킨다. 도전성 구조물들의 세트(529)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 도전성 구조물들의 세트(529)와 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505) 사이에 비아들(504g, 506b, 506c, 506d, 506e, 506f, 512b, 512c, 512d, 512e, 512f, 514c, 514d, 518e, 518f 및 522f)(집합적으로, "비아들의 세트(523)"로 지칭됨)을 포함한다. 비아들의 세트(523)는 도전성 구조물들의 세트(529)를 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)에 전기적으로 결합시킨다. 몇몇 실시예들에서, 비아들의 세트(523) 중 하나 이상의 비아는, 도전성 구조물들의 세트(529) 중 하나 이상의 도전성 구조물이 집적 회로(500A)의 활성 영역들의 세트(504) 중 하나 이상의 활성 영역 또는 집적 회로(500B)의 활성 영역들의 세트(505) 중 하나 이상의 활성 영역 위에 있는 곳에 위치된다.
비아들(506b, 512b)은 대응 도전성 구조물들(508b, 514b)을 대응 도전성 구조물들(504b, 510b)에 전기적으로 결합시킨다. 비아들(506c, 512c)은 대응 도전성 구조물들(508c, 516c)을 대응 도전성 구조물들(504c, 510c)에 전기적으로 결합시킨다. 비아들(506d, 512d)은 대응 도전성 구조들(508d, 516d)을 대응 도전성 구조물들(504d, 510d)에 전기적으로 결합시킨다. 비아들(506e, 512e, 518e)은 대응 도전성 구조물들(508e, 514e, 520e)을 대응 도전성 구조물들(504e, 510e, 516e)에 전기적으로 결합시킨다. 비아들(506f, 522f)은 대응 도전성 구조물들(508f, 524f)을 대응 도전성 구조물들(504f, 520f)에 전기적으로 결합시킨다. 비아들(512f, 518f)은 도전성 구조물(514f)을 대응 도전성 구조물들(510f, 516f)에 전기적으로 결합시킨다.
비아들(514c, 514d, 504g) 각각은 대응 게이트 구조물들(522a, 520a, 524a) 위에 있다. 비아들(514c, 514d, 504g)은 대응 도전성 구조물들(516c, 516d, 506g)을 대응 게이트 구조물들(522a, 520a, 524a)에 전기적으로 결합시킨다. 비아들(514c, 514d, 504g)은 대응 게이트 구조물들(522a, 520a, 524a) 위에 있다. 몇몇 실시예들에서, 비아들의 세트(523)는 제 1 세트의 도전성 구조물들(538)과 게이트들의 세트(527) 사이에 있다. 비아들의 세트(523)의 비아(504g)는 제 1 세트의 도전성 구조물들(538)의 도전성 구조물(540a)이 게이트들의 세트(527)의 게이트 구조물(524a) 위에 있는 곳에 위치된다.
비아들의 세트(523)는 집적 회로(500A 또는 500B)의 비아 오버 확산(VD, via over diffusion) 레벨 또는 비아 오버 게이트(VG) 레벨에 있다. 집적 회로(500A 또는 500B)의 VG 또는 VD 레벨은 제 2 레벨과 제 3 레벨 사이에 있다. 몇몇 실시예들에서, 비아들(514c, 514d, 504g)은 집적 회로(500A 또는 500B)의 VG 레벨에 있다. 몇몇 실시예들에서, 비아들(506b, 506c, 506d, 506e, 506f, 512b, 512c, 512d, 512e, 512f, 518e, 518f 및 522f)은 집적 회로(500A 또는 500B)의 VD 레벨에 있다. 비아들의 세트(523)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 도전성 구조물들(524e, 528f, 530a, 532a, 534a, 534b, 536a, 536b, 540a, 542a 및 542b)(집합적으로 "제 1 세트의 도전성 구조물들(538)"로 지칭됨)를 포함한다. 제 1 세트의 도전성 구조물들(538)은 제 1 방향(X)으로 연장된다. 제 1 세트의 도전성 구조물들(538)의 각각의 전도성 구조물은 제 1 세트의 도전성 구조물들(538) 피처의 인접 전도성 구조물로부터 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 분리된다. 제 1 세트의 도전성 구조물들(538)은 적어도 집적 회로(500A)의 활성 영역들의 세트(504), 집적 회로(500B)의 활성 영역들의 세트(505), 게이트들의 세트(527) 또는 콘택들의 세트(521) 위에 있다. 제 1 세트의 도전성 구조물들(538)은 집적 회로(500A 또는 500B)의 제 4 레벨 상에 위치된다. 집적 회로(500A 또는 500B)의 제 4 레벨은 집적 회로(500A 또는 500B)의 제 1 레벨, 집적 회로(500A 또는 500B)의 제 2 레벨, 및 집적 회로(500A 또는 500B)의 제 3 레벨과는 상이하다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 제 4 레벨은 금속 1(M1) 레벨로 지칭된다.
몇몇 실시예들에서, 도전성 구조물(540a)은 도 1의 메모리 셀(100)의 워드 라인(WL1), 또는 도 2a 내지 도 2b의 메모리 셀 어레이(200A-200B)의 워드 라인들(WL[1], …, WL[2M])에 대응한다.
제 1 세트의 도전성 구조물들(538)은 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)에 전기적으로 결합된다. 몇몇 실시예들에서, 제 1 세트의 도전성 구조물들(538)은 게이트들의 세트(527)에 전기적으로 결합된다. 제 1 세트의 도전성 구조물들(538)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 제 1 세트의 도전성 구조물들(538)과 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505) 사이에 비아들(522e, 526f, 560a, 562a, 564a, 566a, 566b, 568a, 568b, 570a, 570b, 574a, 574b 및 580a)(집합적으로, "제 1 세트의 비아들(572)"로 지칭됨)을 포함한다. 제 1 세트의 비아들(572)은 제 1 세트의 도전성 구조물들(538)을 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)에 전기적으로 결합시킨다. 몇몇 실시예들에서, 제 1 세트의 비아들(572) 중 하나 이상의 비아는, 제 1 세트의 도전성 구조물들(538) 중 하나 이상의 도전성 구조물이 집적 회로(500A)의 활성 영역들의 세트(504) 중 하나 이상의 활성 영역 또는 집적 회로(500B)의 활성 영역들의 세트(505) 중 하나 이상의 활성 영역과 중첩하는 곳에 위치된다.
비아들(560a, 574a)은 대응 도전성 구조물들(530a, 542a)을 대응 도전성 구조물들(508b, 514b)에 전기적으로 결합시킨다. 비아들(562a, 574b)은 대응 도전성 구조물들(530a, 542b)을 대응 도전성 구조물들(516c, 508c)에 전기적으로 결합시킨다. 비아(564a)는 도전성 구조물(532a)을 도전성 구조물(508d)에 전기적으로 결합시킨다. 비아들(566a, 566b)은 대응 도전성 구조물들(534a, 534b)을 도전성 구조물(516d)에 전기적으로 결합시킨다. 비아들(568a, 570a, 522e)은 대응 도전성 구조물들(536a, 534a, 524e)을 대응 도전성 구조물들(508e, 514e, 520e)에 전기적으로 결합시킨다. 비아들(568b, 570b, 526f)은 대응 도전성 구조물들(536b, 534b, 528f)을 대응 도전성 구조물들(508f, 514f, 524f)에 전기적으로 결합시킨다. 비아(580a)는 도전성 구조물(540a)을 도전성 구조물(506g)에 전기적으로 결합시킨다.
제 1 세트의 비아들(572)은 집적 회로(500A 또는 500B)의 비아 제로(V0) 레벨에 있다. 집적 회로(500A 또는 500B)의 V0 레벨은 제 3 레벨과 제 4 레벨 사이에 있다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 V0 레벨은 M1 레벨과 M0 레벨 사이에 있다. 제 1 세트의 비아들(572)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 도전성 구조물들(550a 및 550b)(집합적으로 "제 2 세트의 도전성 구조물들(552)"로 지칭됨)를 포함한다. 제 2 세트의 도전성 구조물들(552)은 제 1 방향(X)으로 연장된다. 제 2 세트의 도전성 구조물들(552)의 각각의 전도성 구조물은 제 2 세트의 도전성 구조물들(552)의 인접 전도성 구조물로부터 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 분리된다. 몇몇 실시예들에서, 제 2 세트의 도전성 구조물들(552)은 집적 회로(500A)의 활성 영역들의 세트(504), 집적 회로(500B)의 활성 영역들의 세트(505), 또는 콘택들의 세트(521) 중 하나 이상의 위에 있다.
제 2 세트의 도전성 구조물들(552)은 집적 회로(500A 또는 500B)의 제 5 레벨 상에 위치된다. 집적 회로(500A 또는 500B)의 제 5 레벨은 집적 회로(500A 또는 500B)의 제 1 레벨, 집적 회로(500A 또는 500B)의 제 2 레벨, 집적 회로(500A 또는 500B)의 제 3 레벨, 및 제 1 레벨, 집적 회로(500A 또는 500B)의 제 4 레벨과는 상이하다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 제 5 레벨은 금속 2(M2) 레벨로 지칭된다.
몇몇 실시예들에서, 제 2 세트의 도전성 구조물들(552)은 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)와 중첩한다. 도전성 구조물들(550a)은 집적 회로(500A)의 활성 영역들의 세트(504)의 활성 영역(510a) 및 집적 회로(500A)의 제 2 측면(590b)과 중첩한다. 도전성 구조물들(550B)은 집적 회로(500B)의 활성 영역들의 세트(505)의 활성 영역(510c) 및 집적 회로(500B)의 제 2 측면(590b)과 중첩한다. 몇몇 실시예들에서, 도전성 구조물(550a 또는 550b)은 도 1의 메모리 셀(100)의 비트 라인(BL1), 또는 도 2a 내지 도 2b의 메모리 셀 어레이(200A-200B)의 비트 라인들(BL[1], …, BL[2N])에 대응한다.
몇몇 실시예들에서, 제 2 세트의 도전성 구조물들(552)은 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)에 전기적으로 결합된다. 도전성 구조물(550a)은 집적 회로(500A)의 활성 영역(510a)에 전기적으로 결합된다. 도전성 구조물(550b)은 집적 회로(500B)의 활성 영역(510c)에 전기적으로 결합된다. 제 2 세트의 도전성 구조물들(552)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500A 또는 500B)는 제 2 세트의 도전성 구조물들(552)과 제 1 세트의 도전성 구조물들(538) 사이에 비아들(578a 및 578b)(집합적으로 "비아들의 세트(576)"로 지칭됨)을 포함한다. 비아들의 세트(576)는 제 2 세트의 도전성 구조물들(552)을 제 1 세트의 도전성 구조물들(538)에 전기적으로 결합시킨다. 비아들(578a, 578b)은 대응 도전성 구조물들(550a, 550b)을 대응 도전성 구조물들(524e, 528f)에 전기적으로 결합시킨다. 몇몇 실시예들에서, 비아들의 세트(576)는 제 2 세트의 도전성 구조물들(552)을 집적 회로(500A)의 활성 영역들의 세트(504) 또는 집적 회로(500B)의 활성 영역들의 세트(505)에 전기적으로 결합시킨다.
몇몇 실시예들에서, 비아들의 세트(576) 중 하나 이상의 비아는, 제 2 세트의 도전성 구조물들(538) 중 하나 이상의 도전성 구조물이 집적 회로(500A)의 활성 영역들의 세트(504) 중 하나 이상의 활성 영역 또는 집적 회로(500B)의 활성 영역들의 세트(505) 중 하나 이상의 활성 영역과 중첩하는 곳에 위치된다.
제 1 세트의 비아들(572)은 집적 회로(500A 또는 500B)의 비아 1(V1) 레벨에 있다. 집적 회로(500A 또는 500B)의 V1 레벨은 제 4 레벨과 제 5 레벨 사이에 있다. 몇몇 실시예들에서, 집적 회로(500A 또는 500B)의 V1 레벨은 M2 레벨과 M1 레벨 사이에 있다. 비아들의 세트(572)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500B)는 집적 회로(500A)의 변형이다. 집적 회로(500A)와 비교하여, 집적 회로(500B)의 제 1 웰(502)은 제 1 웰(501)을 대체하고, 집적 회로(500B)의 제 2 웰(502')은 제 2 웰(501)을 대체하고, 집적 회로(500B)의 활성 영역들의 세트(505)는 활성 영역들의 세트(504)를 대체한다.
집적 회로(500B)는 제 1 웰(502) 및 제 2 웰(502')을 포함한다. 제 1 웰(502) 및 제 2 웰(502') 각각은 적어도 집적 회로(500B)의 제 1 레벨 상에 위치되고, 적어도 제 2 방향(Y)으로 연장된다.
집적 회로(500B)의 제 1 웰(502)은 제 2 타입의 도펀트들을 포함한다. 집적 회로(500B)의 제 2 웰(502')은 제 1 타입의 도펀트들을 포함한다. 몇몇 실시예들에서, 제 1 타입은 N-타입 도펀트이고, 제 2 타입은 P-타입 도펀트이고, 집적 회로(500B)의 제 1 웰(502)은 P-웰이며, 집적 회로(500B)의 제 2 웰(502')은 N-웰이다. 몇몇 실시예들에서, 제 1 타입은 P-타입 도펀트이고, 제 2 타입은 N-타입 도펀트이고, 집적 회로(500B)의 제 1 웰(502)은 N-웰이며, 집적 회로(500B)의 제 2 웰(502')은 P-웰이다.
집적 회로(500B)의 제 1 웰(502)은 제 1 부분(502a) 및 제 2 부분(502b)을 포함한다.
제 1 웰(502)의 제 1 부분(502a)은 제 2 방향(Y)으로 연장되고, 집적 회로(500B)의 제 1 측면(590a)에 인접한다. 몇몇 실시예들에서, 집적 회로(500B)의 제 1 측면(590a)은 레이아웃 설계(400B)의 라인(352a)에 대응한다. 제 1 웰(502)의 제 1 부분(502a)은 적어도 집적 회로(500B)의 제 1 레벨 상에 위치된다.
제 1 웰(502)의 제 2 부분(502b)은 제 2 방향(Y)으로 연장되고, 집적 회로(500B)의 제 2 측면(590b)에 인접한다. 몇몇 실시예들에서, 집적 회로(500B)의 제 2 측면(590b)은 레이아웃 설계(400B)의 라인(352b1)에 대응한다. 제 1 웰(502)의 제 2 부분은 적어도 집적 회로(500B)의 제 1 레벨 상에 위치된다. 제 1 웰(502), 제 1 웰(502)의 제 1 부분(502a), 또는 제 1 웰(502)의 제 2 부분(502b)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500B)의 제 2 웰(502')은 제 1 부분(502c) 및 제 2 부분(502d)을 포함한다.
제 2 웰(502')의 제 1 부분(502c)은 제 2 방향(Y)으로 연장되고, 제 1 웰(502)의 제 1 부분(502a)에 인접한다. 제 2 웰(502')의 제 1 부분(502c)은 적어도 집적 회로(500B)의 제 1 레벨 상에 위치된다.
제 2 웰(502')의 제 2 부분(502d)은 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 연장된다. 제 2 웰(502')의 제 2 부분(502d)은 집적 회로(500B)의 제 2 측면(590b), 제 1 웰(502)의 제 2 부분(502b), 및 제 2 웰(502')의 제 1 부분(502c) 각각에 인접한다. 제 2 웰(502')의 제 2 부분(502d)은 적어도 집적 회로(500B)의 제 1 레벨 상에 위치된다.
제 2 웰(502')의 제 1 부분(502c)은 제 1 웰(502)의 제 1 부분(502a)과, 제 1 웰(502)의 제 2 부분(502b) 및 제 2 웰(502')의 제 2 부분(502d) 각각 사이에 있다. 제 2 웰(502'), 제 2 웰(502')의 제 1 부분(502c), 또는 제 2 웰(502')의 제 2 부분(502d)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
집적 회로(500B)는 제 2 방향(Y)으로 연장되는 활성 영역들의 세트(505)를 포함한다. 활성 영역들의 세트(505)는 집적 회로(500B)의 제 1 레벨 상에 위치된다.
활성 영역들의 세트(505)는 하나 이상의 활성 영역(504a2, 506a2, 508a2 또는 510e)을 포함한다. 활성 영역들의 세트(505)의 활성 영역들(504a2, 506a2, 508a2 또는 510e) 각각은 제 1 방향(X)으로 제 1 피치(라벨붙여지지 않음)만큼 활성 영역들의 세트(505)의 인접 활성 영역으로부터 분리된다.
활성 영역(510e)은 활성 영역(510b) 및 활성 영역(510c)을 포함한다. 활성 영역(510b) 및 활성 영역(510c)은 제 2 방향(Y)으로 서로 분리된다.
활성 영역(504a2)은 집적 회로(500B)의 제 1 측면(590a)에 인접한다. 활성 영역(510e)은 집적 회로(500B)의 제 2 측면(590b)에 인접한다.
활성 영역들의 세트(505)의 활성 영역(504a2)은 집적 회로(500B)의 제 1 웰(502)의 제 1 부분(502a) 내에 임베딩된다.
활성 영역들의 세트(505)의 활성 영역(510e)은 집적 회로(500B)의 제 1 웰(502)의 제 2 부분(502b)과 집적 회로(500B)의 제 2 웰(502')의 제 2 부분(502d) 각각에 임베딩된다. 활성 영역(510b)은 집적 회로(500B)의 제 1 웰(502)의 제 2 부분(502b) 내에 임베딩된다. 활성 영역(510c)은 집적 회로(500B)의 제 2 웰(502')의 제 2 부분(502d) 내에 임베딩된다.
활성 영역들의 세트(505)의 활성 영역(506a2 또는 508a2)은 집적 회로(500B)의 제 2 웰(502')의 제 1 부분(502c) 내에 임베딩된다.
활성 영역들(504a2 및 510b)은 제 1 타입의 도펀트들을 포함한다. 활성 영역들(506a2, 508a2 및 510c)은 제 2 타입의 도펀트들을 포함한다.
몇몇 실시예들에서, 제 1 타입은 N-타입 도펀트이고, 제 2 타입은 P-타입 도펀트이며, 따라서 활성 영역들(504a2 및 510b)은 각각 (P-웰인) 제 1 웰(502) 내에 임베딩된 N-타입 활성 영역들이고, 활성 영역들(506a2, 508a2 및 510c)은 각각 (N-웰인) 제 2 웰(502') 내에 임베딩된 P-타입 활성 영역들이다. 몇몇 실시예들에서, 제 1 타입은 P-타입 도펀트이고, 제 2 타입은 N-타입 도펀트이며, 따라서 활성 영역들(504a2 및 510b)은 각각 (N-웰인) 제 1 웰(502) 내에 임베딩된 P-타입 활성 영역들이고, 활성 영역들(506a2, 508a2 및 510c)은 각각 (P-웰인) 제 2 웰(502') 내에 임베딩된 N-타입 활성 영역들이다.
몇몇 실시예들에서, 제 2 방향(Y)의 활성 영역(504a2, 506a2, 508a2, 510b, 510c, 또는 510e) 중 적어도 하나의 길이는 제 2 방향(Y)의 활성 영역(504a2, 506a2, 508a2, 510b, 510c, 또는 510e) 중 다른 하나의 길이와 상이하다. 몇몇 실시예들에서, 제 2 방향(Y)의 활성 영역(504a2, 506a2, 508a2, 510b, 510c, 또는 510e) 중 적어도 하나의 길이는 제 2 방향(Y)의 활성 영역(504a2, 506a2, 508a2, 510b, 510c, 또는 510e) 중 다른 하나의 길이와 동일하다. 활성 영역들의 세트(505)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 집적 회로(500A-500B)는 다른 집적 회로들보다 적은 면적을 차지한다. 몇몇 실시예들에서, 다른 집적 회로들보다 적은 면적을 차지함으로써, 집적 회로(500A-500B)는다른 접근법들에 비해 더 조밀한 메모리 셀 어레이(200A-200B)의 부분으로서 이용된다. 몇몇 실시예들에서, 보다 조밀한 메모리 셀 어레이(200A-200B)의 부분으로서 이용됨으로써, 메모리 셀 어레이(200A-200B)는 다른 접근법들보다 큰 메모리 용량을 갖는다.
도 6은 몇몇 실시예들에 따른 레이아웃 설계(600)의 도면이다.
레이아웃 설계(600)의 일부는 집적 회로(500A 또는 500B)(도 5a 내지 도 5h)를 제조하는데 사용가능하다.
레이아웃 설계(600)는 타일들의 어레이로서 배열된 제 1 세트의 타일들(602) 및 제 2 세트의 타일들(604)를 포함한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 중 적어도 하나의 타일은 레이아웃 설계(300A 또는 300B)에 대응하고, 제 2 세트의 타일들(604) 중 적어도 하나의 타일은 레이아웃 설계(400A 또는 400B)에 대응한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 중 적어도 하나의 타일은 레이아웃 설계(400A 또는 400B)에 대응하고, 제 2 세트의 타일들(604) 중 적어도 하나의 타일은 레이아웃 설계(300A 또는 300B)에 대응한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 형상 및 제 2 세트의 타일들(604)의 형상은 비-직사각형이며, 따라서 레이아웃 설계(600)의 형상은 또한 비-직사각형 형상일 수 있다.
제 1 세트의 타일들(602)은 제 3 방향(S)으로 연장된다. 제 3 방향(S)은 제 1 방향(X) 및 제 2 방향(Y)에 관한 것이다. 예를 들어, 몇몇 실시예들에서, 제 3 방향(S)은 제 1 방향(X)으로부터 제 2 방향(Y)을 향해 각도(α)만큼 회전된다. 몇몇 실시예들에서, 각도(α)는 약 0도 내지 약 180도 범위이다. 각도(α)는 식 2(하기 설명됨)에 의해 표현된다. 몇몇 실시예들에서, 제 3 방향(S)은 제 1 방향(X) 또는 제 2 방향(Y)과 동일하다. 몇몇 실시예들에서, 제 3 방향(S)은 제 1 방향(X) 또는 제 2 방향(Y)과 상이하다. 제 1 세트의 타일들(602)은 타일들(608[1,1], 608[2,1], …, 608[P,1], 608[1,3], 608[2,3], …, 608[P,3], 608[1,Q-1], 608[2,Q-1], …, 608[P-1,Q-1]) 중 하나 이상을 포함하고, P는 타일들의 어레이 내의 열들의 수에 대응하는 양의 정수이고, Q는 타일들의 어레이 내의 행들의 수에 대응하는 양의 정수이다.
제 1 세트의 타일들(602)의 각각의 타일은 제 1 방향(X)으로 연장된다. 제 1 세트의 타일들(602)의 각각의 타일은 4개의 노치들(예시의 용이성을 위해 라벨붙어지지 않음)을 갖는다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 각각의 타일의 4개의 노치들(예시의 용이성을 위해 라벨붙어지지 않음)은 도 3a 내지 도 3b의 코너 노치들의 세트(390)의 코너 노치들(390a, 390b, 390c 및 390d)에 대응한다. 예를 들어, 타일(608[P,Q-1])은 노치들(630a, 630b, 630c 및 630d)을 갖는다. 몇몇 실시예들에서, 노치들(630a, 630b, 630c 및 630d)은 도 3a 내지 도 3b의 대응 코너 노치들(390a, 390b, 390c 및 390d)이다. 각각의 노치(630a, 630b, 630c 및 630d)는 타일(608[P,Q-1])의 대응 코너에 위치된다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 각각의 타일의 각각의 노치(예시의 용이성을 위해 라벨붙어지지 않음)는 제 1 세트의 타일들(602)의 타일의 대응 코너에 위치된다. 제 1 세트의 타일들(602)의 각각의 타일의 중심은 거리(D1)만큼 제 2 방향(Y)으로 제 1 세트의 타일들(602)의 인접 타일의 중심으로부터 오프셋된다. 예를 들어, 타일(608[1,1])의 중심은 타일(608[2,1])의 중심으로부터 제 2 방향(Y)으로 거리(D1)만큼 분리된다.
제 1 세트의 타일들(602)의 각각의 타일의 중심은 거리(D2)만큼 제 3 방향(S)으로 제 1 세트의 타일들(602)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[1,1])의 중심은 타일(608[2,1])의 중심으로부터 제 3 방향(S)으로 거리(D2)만큼 분리된다.
제 1 세트의 타일들(602)의 각각의 타일의 중심은 거리(D3)만큼 제 1 방향(X)으로 제 1 세트의 타일들(602)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[1,1])의 중심은 타일(608[2,1])의 중심으로부터 제 1 방향(X)으로 거리(D3)만큼 분리된다.
거리들(D1, D2 및 D3) 사이의 관계는 식 (1)에 의해 표현된다.
D2 = (D12 + D32)0.5 (1)
제 2 세트의 타일들(604)은 제 3 방향(S)으로 연장된다. 각도(α)와 거리들(D2 및 D3) 사이의 관계는 식 (2)에 의해 표현된다.
α = ArcCos(D3 / D2) (2)
제 2 세트의 타일들(604)은 타일들(608[1,2], 608[2,2], …, 608[P,2], 608[1,4], 608[2,4], …, 608[P,4], 608[1,Q], 608[2,Q], …, 608[P,Q]) 중 하나 이상을 포함한다. 제 2 세트의 타일들(604)은 제 2 방향(Y)으로 제 1 세트의 타일들(602)로부터 분리된다.
제 1 세트의 타일들(602) 및 제 2 세트의 타일들(604)은 제 2 방향(Y)으로 서로 교번한다(alternate). 제 2 세트의 타일들(604)의 각각의 타일은 제 1 방향(X)으로 연장된다. 제 2 세트의 타일들(604)의 각각의 타일은 4개의 노치들(예시의 용이성을 위해 라벨붙여지지 않음)을 갖는다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)의 각각의 타일의 4개의 노치들(예시의 용이성을 위해 라벨붙어지지 않음)은 도 4a 내지 도 4b의 코너 노치들의 세트(490)의 코너 노치들(490a, 490b, 490c 및 490d)에 대응한다. 예를 들어, 타일(608[P,Q])은 노치들(640a, 640b, 640c 및 640d)을 갖는다. 몇몇 실시예들에서, 노치들(640a, 640b, 640c 및 640d)은 도 4a 내지 도 4b의 대응 코너 노치들(490a, 490b, 490c 및 490d)이다. 각각의 노치(640a, 640b, 640c 및 640d)는 타일(608[P,Q])의 대응 코너에 위치된다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)의 각각의 타일의 각각의 노치(예시의 용이성을 위해 라벨붙어지지 않음)는 제 2 세트의 타일들(604)의 타일의 대응 코너에 위치된다. 제 2 세트의 타일들(604)의 각각의 타일의 중심은 거리(D1')만큼 제 2 방향(Y)으로 제 2 세트의 타일들(604)의 인접 타일의 중심으로부터 오프셋된다. 예를 들어, 타일(608[1,2])의 중심은 타일(608[2,2])의 중심으로부터 제 2 방향(Y)으로 거리(D1')만큼 분리된다.
제 2 세트의 타일들(604)의 각각의 타일의 중심은 거리(D2')만큼 제 3 방향(S)으로 제 2 세트의 타일들(604)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[1,2])의 중심은 타일(608[2,2])의 중심으로부터 제 3 방향(S)으로 거리(D2')만큼 분리된다.
제 2 세트의 타일들(604)의 각각의 타일의 중심은 거리(D3')만큼 제 1 방향(X)으로 제 2 세트의 타일들(604)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[1,2])의 중심은 타일(608[2,2])의 중심으로부터 제 1 방향(X)으로 거리(D3')만큼 분리된다.
거리들(D1', D2' 및 D3') 사이의 관계는 식 (3)에 의해 표현된다.
D2' = (D1'2 + D3'2)0.5 (3)
각도(α)와 거리들(D2' 및 D3') 사이의 관계는 식 (4)에 의해 표현된다.
α = ArcCos(D3' / D2') (4)
제 2 세트의 타일들(604)의 타일의 중심은 거리(D4)만큼 제 4 방향(T)으로 제 1 세트의 타일들(604)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[1,1])의 중심은 타일(608[1,2])의 중심으로부터 제 4 방향(T)으로 거리(D4)만큼 분리된다. 제 4 방향(T)은 제 1 방향(X) 및 제 2 방향(Y)에 관련된다. 예를 들어, 제 4 방향(T)은 제 1 방향(X)으로부터 제 2 방향(Y)을 향해 각도(β)만큼 회전된다. 몇몇 실시예들에서, 각도(β)는 약 0도 내지 약 180도 범위이다. 각도(β)는 식 5에 의해 거리(D5 및 D4)에 관련된다.
β = ArcCos(D5 / D4) (5)
몇몇 실시예들에서, 제 4 방향(T)은 제 1 방향(X) 또는 제 2 방향(Y)과 동일하다. 몇몇 실시예들에서, 제 4 방향(T)은 제 1 방향(X) 또는 제 2 방향(Y)과 상이하다. 제 2 세트의 타일들(604)의 타일의 중심은 거리(D5)만큼 제 1 방향(X)으로 제 1 세트의 타일들(602)의 인접 타일의 중심으로부터 분리된다. 예를 들어, 타일(608[P,1])의 중심은 타일(608[P,2])의 중심으로부터 제 1 방향(X)으로 거리(D5)만큼 분리된다.
몇몇 실시예들에서, 제 2 세트의 타일들(604)의 타일의 2개의 노치들(라벨붙여지지 않음)은 제 1 세트의 타일들(602)의 타일과 같은 높이에 있고, 다른 2개의 노치들(라벨붙여지지 않음)은 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604) 내의 인접 타일들과 같은 높이에 있지 않아, 인접 타일들 사이에 대응 공간(라벨붙여지지 않음)을 생성한다. 몇몇 실시예들에서, 인접 타일들 사이의 하나 이상의 공간(라벨붙여지지 않음)은 웰 콘택들(미도시) 또는 기판 콘택들(미도시)에 이용될 수 있다. 몇몇 실시예들에서, 래치-업(latch-up) 방지를 향상시키기 위해 추가 웰 콘택들(미도시) 또는 기판 콘택들(미도시)이 이용될 수 있다. 몇몇 실시예들에서, 래치-업은 하나 이상의 웰과 기판 사이의 단락 회로이다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)의 타일의 2개의 노치들(라벨붙여지지 않음)은 제 1 세트의 타일들(602)의 2개의 상이한 타일들의 대응 노치들(라벨붙여지지 않음)과 같은 높이에 있다. 예를 들어, 제 2 세트의 타일들(604)의 타일(608[2,4])의 노치(610a)는 제 1 세트의 타일들(602)의 타일(608[1,Q-1])의 대응 노치(612a)와 같은 높이에 있고, 제 2 세트의 타일들(604)의 타일(608[2,4])의 노치(610b)는 제 1 세트의 타일들(602)의 타일(608[2,3])의 대응 노치(612b)와 같은 높이에 있다.
몇몇 실시예들에서, 제 1 세트의 타일들(602)의 타일의 2개의 노치들(예시의 용이성을 위해 라벨붙여지지 않음)은 제 2 세트의 타일들(604)의 2개의 상이한 타일들의 대응 노치들(예시의 용이성을 위해 라벨붙여지지 않음)과 동일 높이에 있다. 예를 들어, 제 1 세트의 타일들(602)의 타일(608[2,3])의 노치(612b)는 제 2 세트의 타일들(604)의 타일(608[2,4])의 대응 노치(610b)와 같은 높이에 있고, 제 1 세트의 타일들(602)의 타일(608[2,3])의 노치(614a)는 제 2 세트의 타일들(604)의 타일(608[P,2])의 대응 노치(614b)와 같은 높이에 있다. 몇몇 실시예들에서, 제 2 세트의 타일들(604) 내의 타일의 2개의 노치들(예시의 용이성을 위해 라벨붙여지지 않음)은 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604) 내의 인접 타일들과 같은 높이에 있어, 웰 콘택들(미도시) 또는 기판 콘택들(미도시)에 대해 이용될 수 있는 공간(예시의 용이성을 위해 라벨붙여지지 않음)을 생성한다. 예를 들어, 몇몇 실시예들에서, 타일(608[2,4])의 노치(650a)는 인접 타일들(608[1,4] 및 608[1,3])과 같은 높이에 있지 않아, 공간(622a)을 초래한다. 유사하게, 몇몇 실시예들에서, 타일(608[2,4])의 노치(650b)는 인접 타일들(608[2,Q-1] 및 608[P,4])과 같은 높이에 있지 않아, 공간(622b)을 초래한다. 예를 들어, 몇몇 실시예들에서, 도 6에 도시된 바와 같이, 공간(620a)은 제 1 세트의 타일들(602)의 타일(608[2, Q-1])과 타일(608[1, Q-1]) 사이에 있고, 공간(620b)은 제 1 세트의 타일들(602)의 타일(608[2, Q-1])과 타일(608[P, Q-1]) 사이에 있다. 이들 실시예들에서, 공간(622a) 및 공간(622b)은 웰 콘택들(미도시) 또는 기판 콘택들(미도시)에 이용될 수 있다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 타일의 2개의 노치들(예시의 용이성을 위해 라벨붙여지지 않음)은 제 2 세트의 타일들(604) 또는 제 1 세트의 타일들(602)의 인접 타일들의 부분들과 같은 높이에 있지 않다. 예를 들어, 몇몇 실시예들에서, 타일(608[2,Q-1])의 노치(652a)는 인접 타일들(608[2, 4] 및 608[1,Q-1])과 같은 높이에 있지 않아, 공간(620a)을 초래한다. 유사하게, 몇몇 실시예들에서, 타일(608[2, Q-1])의 노치(652b)는 인접 타일들(608[P,Q-1] 및 608[2,Q])과 같은 높이에 있지 않아, 공간(620b)을 초래한다. 이들 실시예들에서, 공간(620a) 및 공간(620b)은 웰 콘택들(미도시) 또는 기판 콘택들(미도시)에 이용될 수 있다. 몇몇 실시예들에서, 적어도 공간(620a, 620b, 622a 또는 622b)은 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604) 내의 타일의 면적의 12.5%이다.
몇몇 실시예들에서, 적어도 거리들(D1, D1', D2, D2', D3, D3', D4 또는 D5) 중 적어도 하나는 거리들(D1, D1', D2, D2', D3, D3', D4 또는 D5) 중 다른 것과는 상이하다. 몇몇 실시예들에서, 적어도 거리들(D1, D1', D2, D2', D3, D3', D4 또는 D5) 중 적어도 하나는 거리들(D1, D1', D2, D2', D3, D3', D4 또는 D5) 중 다른 것 동일하다. 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)의 적어도 하나의 타일의 노치들 각각은 직각 노치이다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)의 적어도 하나의 타일의 노치들 각각은 코너 노치로 지칭된다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)의 적어도 하나의 타일의 노치들 각각은 쿼크(quirk)이다. 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604) 내의 노치들의 다른 형상들 또는 구성들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 제 1 세트의 타일들(602)의 형상 및 제 2 세트의 타일들(604)의 형상은 비-직사각형이며, 따라서 다른 설계들보다 서로 더 가깝게 레이아웃 설계(600)의 표준 셀들로서 배치될 수 있다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 및 제 2 세트의 타일들(604)을 다른 셀보다 서로에 더 가깝게 배치함으로써, 제 1 세트의 타일들 또는 제 2 세트의 타일들은 다른 집적 회로들보다 서로에 더 가까운 대응 집적 회로들을 제조하는데 이용될 수 있다. 몇몇 실시예들에서, 다른 집적 회로들보다 서로 더 가까운 집적 회로들을 제조함으로써, 제조된 집적 회로들의 면적은 또한 다른 집적 회로들보다 더 작다.
도 7은 몇몇 실시예들에 따른 레이아웃 설계(700)의 도면이다.
레이아웃 설계(700)는 레이아웃 설계(600)(도 6)의 변형이다. 유사한 엘리먼트들은 100만큼 증가된 동일한 참조 번호를 갖는다. 레이아웃 설계(700)는 도 3a의 레이아웃 설계(300A), 도 4a의 레이아웃 설계(400A), 및 도 6의 레이아웃 설계(600)의 피처들을 결합한다.
레이아웃 설계(700)는 타일(708[1,2], 타일(708[2,2]), 타일(708[1,3]), 및 타일(708[2,3])을 포함한다. 타일들(708[1,2], 708[2,2], 708[1,3] 및 708[2,3])은 도 6의 대응 타일들(608[1,2], 608[2,2], 608[1,3] 및 608[2,3])의 변형이다.
타일들(708[1,2] 및 708[2,2]) 각각은 도 3a의 레이아웃 설계(300A)에 대응하고, 타일들(708[1,3] 및 708[2,3]) 각각은 도 4a의 레이아웃 설계(400A)에 대응한다. 몇몇 실시예들에서, 타일들(708[1,2] 및 708[2,2]) 각각은 도 4a의 레이아웃 설계(400A)에 대응하고, 타일들(708[1,3] 및 708[2,3]) 각각은 도 3a의 레이아웃 설계(300A)에 대응한다. 예시의 용이성을 위해, 타일들(708[1,2], 708[2,2], 708[1,3] 및 708[2,3]) 내의 엘리먼트들 각각은 라벨붙어지지 않는다.
타일들(708[1,2], 708[2,2], 708[1,3] 및 708[2,3])은 활성 영역 레이아웃 패턴들의 대응 세트(702, 704, 712 및 714)를 포함한다.
활성 영역의 세트(702 또는 704)는 레이아웃 설계(400A)의 활성 영역 레이아웃 패턴들의 세트(412a, 412b, 412c 및 412d)에 대응한다. 활성 영역의 세트(712 또는 714)는 레이아웃 설계(300A)의 활성 영역 레이아웃 패턴들의 세트(312a, 312b, 312c 및 312d)에 대응한다.
활성 영역의 세트(702)는 활성 영역 레이아웃 패턴들(702a, 702b, 702c, 702d, 702e, 702f, 702g 및 702h)을 포함한다. 활성 영역 레이아웃 패턴(702a)은 활성 영역 레이아웃 패턴들(404a 및 404b)에 대응하고, 활성 영역 레이아웃 패턴(702b)은 활성 영역 레이아웃 패턴들(406a 및 406b)에 대응하고, 활성 영역 레이아웃 패턴(702c)은 활성 영역 레이아웃 패턴들(408a 및 408b)에 대응하고, 활성 영역 레이아웃 패턴(702d)은 활성 영역 레이아웃 패턴들(410a 및 410b)에 대응하고, 활성 영역 레이아웃 패턴(702e)은 활성 영역 레이아웃 패턴들(410c 및 410d)에 대응하고, 활성 영역 레이아웃 패턴(702f)은 활성 영역 레이아웃 패턴들(408c 및 408d)에 대응하고, 활성 영역 레이아웃 패턴(702g)은 활성 영역 레이아웃 패턴들(406c 및 406d)에 대응하고, 활성 영역 레이아웃 패턴(702h)은 활성 영역 레이아웃 패턴들(404c 및 404d)에 대응한다.
활성 영역의 세트(702)는 활성 영역 레이아웃 패턴들(704a, 704b, 704c, 704d, 704e, 704f, 704g 및 704h)을 포함한다. 활성 영역 레이아웃 패턴들(704a, 704b, 704c, 704d, 704e, 704f, 704g 및 704h)은 대응 활성 영역 레이아웃 패턴들(702a, 702b, 702c, 702d, 702e, 702f, 702g 및 702h)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
활성 영역의 세트(712)는 활성 영역 레이아웃 패턴들(712a, 712b, 712c, 712d, 712e, 712f, 712g 및 712h)을 포함한다. 활성 영역 레이아웃 패턴(712a)은 활성 영역 레이아웃 패턴들(304a 및 304b)에 대응하고, 활성 영역 레이아웃 패턴(712b)은 활성 영역 레이아웃 패턴들(306a 및 306b)에 대응하고, 활성 영역 레이아웃 패턴(712c)은 활성 영역 레이아웃 패턴들(308a 및 308b)에 대응하고, 활성 영역 레이아웃 패턴(712d)은 활성 영역 레이아웃 패턴들(310a 및 310b)에 대응하고, 활성 영역 레이아웃 패턴(712e)은 활성 영역 레이아웃 패턴들(310c 및 310d)에 대응하고, 활성 영역 레이아웃 패턴(712f)은 활성 영역 레이아웃 패턴들(308c 및 308d)에 대응하고, 활성 영역 레이아웃 패턴(712g)은 활성 영역 레이아웃 패턴들(306c 및 306d)에 대응하고, 활성 영역 레이아웃 패턴(712h)은 활성 영역 레이아웃 패턴들(304c 및 304d)에 대응한다.
활성 영역의 세트(714)는 활성 영역 레이아웃 패턴들(714a, 714b, 714c, 714d, 714e, 714f, 714g 및 714h)을 포함한다. 활성 영역 레이아웃 패턴들(714a, 714b, 714c, 714d, 714e, 714f, 714g 및 714h)은 대응 활성 영역 레이아웃 패턴들(712a, 712b, 712c, 712d, 712e, 712f, 712g 및 712h)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
대응 타일(708[1,2] 또는 708[2,2])의 활성 영역 레이아웃 패턴의 세트(702 또는 704)의 n-타입 레이아웃 패턴들은 대응 타일(708[1,3] 또는 708[2,3])의 활성 영역 레이아웃 패턴들의 세트(712 또는 714)의 대응 n-타입 레이아웃 패턴들과 제 2 방향(Y)으로 정렬된다. 예를 들어, n-타입 활성 영역 레이아웃 패턴들(702d, 702e, 702h, 704a, 704d, 704e 및 704h)은 대응 n-타입 활성 영역 레이아웃 패턴들(712b, 712c, 712f, 712g, 714b, 714c 및 714f)과 제 2 방향(Y)으로 정렬된다.
대응 타일(708[1,2] 또는 708[2,2])의 활성 영역 레이아웃 패턴의 세트(712 또는 714)의 p-타입 레이아웃 패턴들은 대응 타일(708[1,3] 또는 708[2,3])의 활성 영역 레이아웃 패턴들의 세트(712 또는 714)의 대응 p-타입 레이아웃 패턴들과 제 2 방향(Y)으로 정렬된다. 예를 들어, p-타입 활성 영역 레이아웃 패턴들(702c, 702f, 702g, 704b, 704c, 704f 및 704g)은 대응 p-타입 활성 영역 레이아웃 패턴들(712a, 712d, 712e, 712h, 714a, 714d 및 714e)과 제 2 방향(Y)으로 정렬된다. 타일들(708[1,2], 708[2,2], 708[1,3] 및 708[2,3])의 다른 양들 또는 구성들은 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 레이아웃 설계(700)는 다른 설계들보다 더 작은 표준 셀을 초래하는 비-직사각형 형상을 갖는다. 몇몇 실시예들에서, 더 작은 표준 셀들을 가짐으로써, 레이아웃 설계(700)는 다른 집적 회로들보다 더 작은 집적 회로들을 제조하는데 이용될 수 있다.
도 8은 몇몇 실시예들에 따른 레이아웃 설계(800)의 도면이다.
레이아웃 설계(800)는 도 6의 레이아웃 설계(600) 및 도 7의 레이아웃 설계(700)의 변형이다. 유사한 엘리먼트들은 200만큼 증가된 동일한 참조 번호를 갖는다. 레이아웃 설계(800)는 도 3b의 레이아웃 설계(300B), 도 4b의 레이아웃 설계(400B), 및 도 6의 레이아웃 설계(600)의 피처들을 결합한다.
도 7의 레이아웃 설계(700)와 비교하여, 레이아웃 설계(800)는 제 1 웰 레이아웃 패턴(802), 제 2 웰 레이아웃 패턴(804), 제 3 웰 레이아웃 패턴(806), 제 4 웰 레이아웃 패턴(808), 제 5 웰 레이아웃 패턴(812), 제 6 웰 레이아웃 패턴(814), 제 7 웰 레이아웃 패턴(816), 제 8 웰 레이아웃 패턴(818), 및 웰 레이아웃 패턴들(822a, 824a 및 828a)을 더 포함한다.
제 1 웰 레이아웃 패턴(802) 및 제 5 웰 레이아웃 패턴(812)은 도 4b의 레이아웃 설계(400B)의 제 2 웰 레이아웃 패턴(414)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 제 2 웰 레이아웃 패턴(804) 및 제 6 웰 레이아웃 패턴(814)은 도 4b의 레이아웃 설계(400B)의 제 1 웰 레이아웃 패턴(416)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 제 3 웰 레이아웃 패턴(806) 및 제 7 웰 레이아웃 패턴(816)은 도 3b의 레이아웃 설계(300B)의 제 1 웰 레이아웃 패턴(314)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 제 4 웰 레이아웃 패턴(808) 및 제 8 웰 레이아웃 패턴(818)은 도 3b의 레이아웃 설계(300B)의 제 2 웰 레이아웃 패턴(316)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 1 웰 레이아웃 패턴(802)은 웰 레이아웃 패턴들(802a, 802b 및 802c)을 포함한다. 웰 레이아웃 패턴들(802a, 802b 및 802c)은 도 4b의 레이아웃 설계(400B)의 대응 웰 레이아웃 패턴들(454a, 454b 및 454c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 2 웰 레이아웃 패턴(804)은 웰 레이아웃 패턴들(804a, 804b, 804c 및 804d)을 포함한다. 웰 레이아웃 패턴들(804a, 804b, 804c 및 804d)은 도 4b의 레이아웃 설계(400B)의 대응 웰 레이아웃 패턴들(456a, 456b, 456c 및 456d)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 3 웰 레이아웃 패턴(806)은 웰 레이아웃 패턴들(806a, 806b 및 806c)을 포함한다. 웰 레이아웃 패턴들(806a, 806b 및 806c)은 도 3b의 레이아웃 설계(300B)의 대응 웰 레이아웃 패턴들(354a, 354b 및 354c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 4 웰 레이아웃 패턴(808)은 웰 레이아웃 패턴들(808a 및 808b)을 포함한다. 웰 레이아웃 패턴들(808a 및 808b)은 도 3b의 레이아웃 설계(300B)의 대응 웰 레이아웃 패턴들(356a 및 356b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 5 웰 레이아웃 패턴(812)은 웰 레이아웃 패턴들(812a, 812b 및 812c)을 포함한다. 웰 레이아웃 패턴들(812a, 812b 및 812c)은 도 4b의 레이아웃 설계(400B)의 대응 웰 레이아웃 패턴들(454a, 454b 및 454c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 6 웰 레이아웃 패턴(814)은 웰 레이아웃 패턴들(814a, 814b, 814c 및 814d)을 포함한다. 웰 레이아웃 패턴들(814a, 814b, 814c 및 814d)은 도 4b의 레이아웃 설계(400B)의 대응 웰 레이아웃 패턴들(456a, 456b, 456c 및 456d)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 7 웰 레이아웃 패턴(816)은 웰 레이아웃 패턴들(816a, 816b 및 816c)을 포함한다. 웰 레이아웃 패턴들(816a, 816b 및 816c)은 도 3b의 레이아웃 설계(300B)의 대응 웰 레이아웃 패턴들(354a, 354b 및 354c)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
제 8 웰 레이아웃 패턴(818)은 웰 레이아웃 패턴들(818a 및 818b)을 포함한다. 웰 레이아웃 패턴들(818a 및 818b)은 도 3b의 레이아웃 설계(300B)의 대응 웰 레이아웃 패턴들(356a 및 356b)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
웰 레이아웃 패턴(822a)은 도 4b의 레이아웃 설계(400B)의 웰 레이아웃 패턴(456a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 웰 레이아웃 패턴(824a)은 도 4b의 레이아웃 설계(400B)의 웰 레이아웃 패턴(454a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다. 웰 레이아웃 패턴(828a)은 도 3b의 레이아웃 설계(300B)의 웰 레이아웃 패턴(356a)과 유사하고, 따라서 유사한 상세한 설명은 생략된다.
몇몇 실시예들에서, 웰 레이아웃 패턴들(804a 및 828a)은 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(802a, 802b, 802c, 806a 및 806b) 중 적어도 2개는 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(804c 및 808a)은 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(802c 및 806b)은 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(804b, 814a 및 808b) 중 적어도 2개는 동일한 연속 웰 레이아웃 패턴의 일부이다.
몇몇 실시예들에서, 웰 레이아웃 패턴들(812a, 812b, 812c, 816a 및 816b) 중 적어도 2개는 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(814c 및 818a)은 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(812c 및 816b)은 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(822a, 814b 및 818b) 중 적어도 2개는 동일한 연속 웰 레이아웃 패턴의 일부이다. 몇몇 실시예들에서, 웰 레이아웃 패턴들(816c 및 824a)은 동일한 연속 웰 레이아웃 패턴의 일부이다.
제 1 웰 레이아웃 패턴(802), 제 2 웰 레이아웃 패턴(804), 제 3 웰 레이아웃 패턴(806), 제 4 웰 레이아웃 패턴(808), 제 5 웰 레이아웃 패턴(812), 제 6 웰 레이아웃 패턴(814), 제 7 웰 레이아웃 패턴(816), 제 8 웰 레이아웃 패턴(818), 또는 웰 레이아웃 패턴들(822a, 824a 및 828a) 중 하나 이상의 웰 레이아웃 패턴의 다른 양들 또는 구성들이 본 개시물의 범위 내에 있다.
몇몇 실시예들에서, 레이아웃 설계(800)는 다른 설계들보다 더 작은 표준 셀을 초래하는 비-직사각형 형상을 갖는다. 몇몇 실시예들에서, 더 작은 표준 셀들을 가짐으로써, 레이아웃 설계(800)는 다른 집적 회로들보다 더 작은 집적 회로들을 제조하는데 이용될 수 있다.
도 9는 몇몇 실시예들에 따른 메모리 셀 어레이를 형성하는 또는 제조하는 방법(900)의 흐름도이다. 따라서, 추가적인 동작들이 도 9에 도시된 방법(900) 이전에, 그 도중에, 및/또는 그 이후에 수행될 수 있다는 것과, 다른 몇몇 프로세스들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해된다. 몇몇 실시예들에서, 방법(900)은 메모리 셀(100)(도 1)과 같은 하나 이상의 메모리 셀, 메모리 셀 어레이(200A-200B)(도 2a 내지 도 2b)와 같은 하나 이상의 메모리 셀 어레이, 또는 집적 회로(500A-500H)(도 5a 내지 도 5h)와 같은 하나 이상의 집적 회로를 형성하는데 사용가능하다. 몇몇 실시예들에서, 방법(900)은 레이아웃 설계들(300A-300B, 400A-400B 또는 600-800)(도 3a 내지 도 3b, 도 4a 내지 도 4b, 또는 도 6 내지 도 8) 중 하나 이상과 유사한 구조적 관계를 갖는 메모리 셀 어레이들 또는 집적 회로들을 형성하는데 사용가능하다.
방법(900)의 동작(902)에서, 제 1 방향(예를 들어, 제 3 방향(S))으로 연장되는 제 1 세트의 타일들(602)이 발생된다. 몇몇 실시예들에서, 동작(902)의 제 1 세트의 타일들(602)을 발생시키는 단계는 동작(902a)을 포함한다.
몇몇 실시예들에서, 동작(902a)은 제 1 세트의 메모리 셀들(204)의 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))를 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 중 적어도 하나의 타일은 레이아웃 설계(300A 또는 300B)에 대응한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 각각의 타일들은 제 1 세트의 메모리 셀들(204)의 레이아웃 설계(300A 또는 300B)에 대응한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 각각의 타일은 제 1 방향(예를 들어, 제 3 방향(S))과는 상이한 제 2 방향으로 제 1 세트의 타일들의 인접 타일로부터 오프셋된다.
몇몇 실시예들에서, 동작(902a)의 제 1 세트의 메모리 셀들(204)의 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))를 발생시키는 단계는, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 1 부분(302a)을 발생시키는 단계, 제 1 레이아웃 설계의 제 2 부분(302b)을 발생시키는 단계, 제 1 레이아웃 설계의 제 3 부분(302c)을 발생시키는 단계, 및 제 1 레이아웃 설계의 제 4 부분(302d)을 발생시키는 단계를 포함한다.
몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 1 부분(302a)은 메모리 셀 어레이(200A-200B)의 제 1 세트의 메모리 셀들(204) 중 제 1 메모리 셀(202[1,2])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 2 부분(302b)은 메모리 셀 어레이(200A-200B)의 제 1 세트의 메모리 셀들(204) 중 제 2 메모리 셀(202[2,2])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 3 부분(302c)은 메모리 셀 어레이(200A-200B)의 제 1 세트의 메모리 셀들(204) 중 제 3 메모리 셀(202[1,3])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 4 부분(302d)은 메모리 셀 어레이(200A-200B)의 제 1 세트의 메모리 셀들(204) 중 제 4 메모리 셀(202[2,3])을 제조하는 것에 대응한다.
몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 1 부분(302a) 및 제 1 레이아웃 설계의 제 2 부분(302b)은 제 2 방향(Y)에 대해 서로의 미러 이미지들이다. 몇몇 실시예들에서, 제 1 레이아웃 설계(예를 들어, 레이아웃 설계(300A-300B))의 제 3 부분(302c) 및 제 1 레이아웃 설계의 제 4 부분(302d)은 제 2 방향(Y)에 대해 서로의 미러 이미지들이다.
방법(900)의 동작(904)에서, 제 1 방향(예를 들어, 제 3 방향(S))으로 연장되는 제 2 세트의 타일들(604)이 발생된다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)은 제 1 세트의 타일들(602)로부터 적어도 제 2 방향(Y)으로 분리된다. 몇몇 실시예들에서, 동작(904)의 제 2 세트의 타일들(604)을 발생시키는 단계는 동작(904a)을 포함한다.
몇몇 실시예들에서, 동작(904a)은 제 2 세트의 메모리 셀들(206)의 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))를 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 2 세트의 타일들(604) 중 적어도 하나의 타일은 레이아웃 설계(400A 또는 400B)에 대응한다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)의 각각의 타일들은 제 2 세트의 메모리 셀들(206)의 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))에 대응한다. 몇몇 실시예들에서, 제 2 세트의 타일들(604)의 각각의 타일은 제 2 방향(Y)으로 제 2 세트의 타일들(604)의 인접 타일로부터 오프셋된다.
몇몇 실시예들에서, 동작(904a)의 제 2 세트의 메모리 셀들(206)의 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))를 발생시키는 단계는, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 1 부분(402a)을 발생시키는 단계, 제 1 레이아웃 설계의 제 2 부분(402b)을 발생시키는 단계, 제 1 레이아웃 설계의 제 3 부분(402c)을 발생시키는 단계, 및 제 1 레이아웃 설계의 제 4 부분(402d)을 발생시키는 단계를 포함한다.
몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 1 부분(402a)은 메모리 셀 어레이(200A-200B)의 제 2 세트의 메모리 셀들(206) 중 제 1 메모리 셀(202[2,4])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 2 부분(402b)은 메모리 셀 어레이(200A-200B)의 제 2 세트의 메모리 셀들(206) 중 제 2 메모리 셀(202[3,4])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 3 부분(402c)은 메모리 셀 어레이(200A-200B)의 제 2 세트의 메모리 셀들(206) 중 제 3 메모리 셀(202[2,5])을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 4 부분(402d)은 메모리 셀 어레이(200A-200B)의 제 2 세트의 메모리 셀들(206) 중 제 4 메모리 셀(202[3,5])을 제조하는 것에 대응한다.
몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 1 부분(402a) 및 제 2 레이아웃 설계의 제 3 부분(402c)은 제 3 방향(예를 들어, 제 1 방향(X))에 관하여 서로의 미러 이미지들이다. 몇몇 실시예들에서, 제 2 레이아웃 설계(예를 들어, 레이아웃 설계(400A-400B))의 제 2 부분(402b) 및 제 2 레이아웃 설계의 제 4 부분(402d)은 제 3 방향(예를 들어, 제 1 방향(X))에 관하여 서로의 미러 이미지들이다.
몇몇 실시예들에서, 제 1 세트의 타일들(602) 및 제 2 세트의 타일들(604)은 제 2 방향(Y)으로 서로 교번한다. 몇몇 실시예들에서, 제 1 세트의 타일들(602)의 각각의 타일 및 제 2 세트의 타일들(604)의 각각의 타일은 제 1 방향 및 제 2 방향과는 상이한 제 3 방향(예를 들어, 제 1 방향(X))으로 연장된다.
몇몇 실시예들에서, 적어도 동작(902 또는 904)은 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)을 발생시키기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1202)(도 12))에 의해 수행된다. 몇몇 실시예들에서, 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)은 레이아웃 설계(1216)로서 메모리(예를 들어, 비-일시적 컴퓨터 판독가능 매체(1204)(도 12))에 저장된다.
몇몇 실시예들에서, 적어도 레이아웃 설계(300A-300B, 400A-400B 또는 600-800)는 그래픽 데이터베이스 시스템(GDSII) 파일 포맷이다.
방법(900)의 동작(906)에서, 메모리 셀 어레이(200A 또는 200B) 또는 집적 회로(500A 또는 500B)는 적어도 제 1 레이아웃 설계(레이아웃 설계(300A 또는 300B)), 제 2 레이아웃 설계(제 2 레이아웃 설계(400A 또는 400B)) 또는 레이아웃 설계들(600-800)에 기반하여 제조된다. 몇몇 실시예들에서, 방법(900)의 동작(906)은 적어도 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)에 기반하여, 메모리 셀 어레이(200A 또는 200B) 또는 집적 회로(500A 또는 500B)를 제조하는 단계를 포함한다. 몇몇 실시예들에서, 동작(906)은 적어도 제 1 레이아웃 설계(300A 또는 300B) 또는 제 2 레이아웃 설계(400A 또는 400B)에 기반하여 메모리 셀(100)을 제조하는 단계를 포함한다. 몇몇 실시예들에서, 동작(906)은 적어도 제 1 세트의 타일들(602) 또는 제 2 세트의 타일들(604)에 기반하여, 메모리 셀 어레이(200A 또는 200B) 또는 집적 회로(500A 또는 500B)를 제조하는 단계를 포함한다.
몇몇 실시예들에서, 방법(900)의 동작(906)은 적어도 레이아웃 설계(300A-300B, 400A-400B 또는 600-800)에 기반하여 적어도 하나의 마스크를 제조하는 단계, 및 적어도 하나의 마스크에 기반하여 메모리 셀 어레이(예를 들어, 메모리 셀(100), 메모리 셀 어레이(200A-200B)), 또는 집적 회로(예를 들어, 집적 회로(500A 또는 500B))를 제조하는 단계를 포함한다.
몇몇 실시예들에서, 동작들(902, 904, 또는 906) 중 하나 이상은 수행되지 않는다.
몇몇 실시예들에서, 방법(900)은 다른 접근법들보다 적은 면적을 차지하는 하나 이상의 레이아웃 설계(예를 들어, 제 1 레이아웃 설계(300A-300B), 제 2 레이아웃 설계(400A-400B), 또는 레이아웃 설계(600-800))를 발생시킨다. 몇몇 실시예들에서, 방법(900)은 다른 메모리 셀 어레이들 보다 적은 면적을 차지하는 메모리 셀 어레이(예를 들어, 메모리 셀(100), 메모리 셀 어레이(200A-200B), 또는 집적 회로(500A-500B))를 제조하는데 사용된다.
도 10a 내지 도 10b는 몇몇 실시예들에 따른 메모리 셀 어레이의 레이아웃 설계를 생성하는 방법(1000)의 흐름도이다. 따라서, 추가적인 동작들이 도 10a 내지 도 10b에 도시된 방법(1000) 이전에, 그 도중에, 및/또는 그 이후에 수행될 수 있다는 것과, 다른 몇몇 프로세스들은 본 명세서에서 단지 간략하게 설명될 수 있다는 것이 이해된다. 방법(1000)은 적어도 동작(902a 또는 904a)의 실시예이다. 몇몇 실시예들에서, 방법(1000)은 메모리 셀(100)(도 1), 메모리 셀 어레이(200A-200B)(도 2a 내지 도 2b), 또는 집적 회로(500A-500B)(도 5a내지 도 5h)의 레이아웃 설계들(300A-300B(도 3a 내지 도 3b) 또는 400A-400B(도 4a 내지 도 4b) 또는 600-700(도 6 내지 도 7))을 발생시키는데 사용가능하다.
방법(1000)의 동작(1002)에서, 활성 영역 레이아웃 패턴들의 세트(312a 또는 412a)가 발생된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(312a, 412a)를 발생시키는 것은 메모리 셀 어레이(200A-200B)의 활성 영역들의 세트(504 또는 505)를 제조하는 것에 대응한다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(312a, 412a)의 레이아웃 패턴들 각각은 제 1 방향(X)으로 활성 영역 레이아웃 패턴들의 세트(312a, 412a)의 인접 레이아웃 패턴으로부터 제 1 피치만큼 분리된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(312a, 412a)는 제 1 방향과는 상이한 제 2 방향으로 연장되고, 제 1 레이아웃 레벨(예를 들어, 활성 영역 또는 웰) 상에 위치된다.
몇몇 실시예들에서, 방법(1000)의 활성 영역 레이아웃 패턴들의 세트는 활성 영역 레이아웃 패턴들의 세트(312b, 312c, 312d, 412a, 412b 또는 412c) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1002)의 활성 영역 레이아웃 패턴들의 세트(312a, 412a)를 발생시키는 단계는, 메모리 셀(100)의 레이아웃 설계(300A-300B 또는 400A-400B)의 제 1 측면(352a, 452a)에 인접한 제 1 활성 영역 레이아웃 패턴(304a, 404a)을 발생시키는 단계, 및 메모리 셀(100)의 제 1 측면(352a, 452a) 반대편의 메모리 셀(100)의 제 2 측면(352b1, 452b1)에 인접한 제 2 활성 영역 레이아웃 패턴(310a, 410a)을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 2 방향(Y)의 제 1 활성 영역 레이아웃 패턴(304a, 404a)의 길이는 제 2 방향(Y)의 제 2 활성 영역 레이아웃 패턴(310a, 410a)의 길이와는 상이하다.
동작(1004)에서, 활성 영역 레이아웃 패턴들의 세트(312a, 412a)는 제 1 레이아웃 레벨 상에 배치된다. 몇몇 실시예들에서, 제 1 레이아웃 레벨은 레이아웃 설계(300A-300B 또는 400A-400B)(도 4a 내지 도 4b)의 활성 영역에 대응한다.
동작(1006)에서, 게이트 레이아웃 패턴들의 세트(326a 또는 426a)가 발생된다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트(326a, 426a)는 집적 회로(500A-500B) 또는 메모리 셀 어레이(200A-200B)의 게이트 구조물들의 세트(527)를 제조하는 것에 대응한다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트(326a, 426a)는 제 1 방향(X)으로 연장되고, 활성 영역 레이아웃 패턴들의 세트(312a, 412a)의 세트와 중첩한다.
몇몇 실시예들에서, 방법(1000)의 게이트 레이아웃 패턴들의 세트는 게이트 레이아웃 패턴들의 세트(326b, 326c, 326d, 426b, 426c 또는 426d) 중 하나 이상을 포함한다.
동작(1008)에서, 게이트 레이아웃 패턴들의 세트(326a, 426a)는 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨(예를 들어, 폴리(POLY)) 상에 배치된다.
동작(1010)에서, 제 1 세트의 도전성 피처 레이아웃 패턴들(338a 또는 438a)이 발생된다. 몇몇 실시예들에서, 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)은 집적 회로(500A-500B) 또는 메모리 셀 어레이(200A-200B)의 제 1 세트의 도전성 구조물들(538)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)은 제 1 방향(X)으로 연장되고, 적어도 활성 영역 레이아웃 패턴들의 세트(312a, 412a) 또는 게이트 레이아웃 패턴들의 세트(326a, 426a) 위에 있다. 몇몇 실시예들에서, 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)의 인접 레이아웃 패턴으로부터 분리된다.
몇몇 실시예들에서, 방법(1000)의 제 1 세트의 도전성 피처 레이아웃 패턴들은 도전성 피처 레이아웃 패턴들의 세트(338b, 338c, 338d, 340, 342, 344, 438b, 438c, 438d, 440, 442 또는 444) 중 하나 이상을 포함한다.
동작(1012)에서, 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)은 제 1 레이아웃 레벨 및 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨(예를 들어, M1) 상에 배치된다.
동작(1014)에서, 제 2 세트의 도전성 피처 레이아웃 패턴들(350 또는 450)이 발생된다. 몇몇 실시예들에서, 제 2 세트의 도전성 피처 레이아웃 패턴들(350, 450)은 집적 회로(500A-500B) 또는 메모리 셀 어레이(200A-200B)의 제 2 세트의 도전성 구조물들(552)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 세트의 도전성 피처 레이아웃 패턴들(350, 450)은 제 1 방향(X)으로 연장되고, 적어도 메모리 셀(100)의 레이아웃 설계(300A-300b, 400A-400B)의 제 2 측면(352b1, 452b1) 및 제 2 활성 영역 레이아웃 패턴(310a, 310b, 310c, 310d, 410a, 410b, 410c 또는 410d)과 중첩한다. 몇몇 실시예들에서, 제 2 세트의 도전성 피처 레이아웃 패턴들(350, 450)의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향(X) 또는 제 2 방향(Y)으로 제 2 세트의 도전성 피처 레이아웃 패턴들(350, 450)의 인접 레이아웃 패턴으로부터 분리된다.
동작(1016)에서, 제 2 세트의 도전성 피처 레이아웃 패턴들(350, 450)은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨(예를 들어, M2) 상에 배치된다.
동작(1018)에서, 제 1 세트의 비아 레이아웃 패턴들(358a 또는 458a)이 발생된다. 몇몇 실시예들에서, 제 1 세트의 비아 레이아웃 패턴들(358a, 458a)은 제 1 세트의 비아들(572)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 세트의 비아들(572)은 제 1 세트의 도전성 구조물들(538)을 활성 영역들의 세트(504, 505)에 결합시킨다. 몇몇 실시예들에서, 제 1 세트의 비아 레이아웃 패턴들(358a, 458a)의 각각의 비아 레이아웃 패턴은 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)의 각각의 도전성 피처 레이아웃 패턴이 활성 영역 레이아웃 패턴들의 세트(312a, 412a)의 각각의 활성 영역 레이아웃 패턴과 중첩하는 곳에 위치된다.
몇몇 실시예들에서, 방법(1000)의 제 1 세트의 비아 레이아웃 패턴들은 비아 레이아웃 패턴들(358b, 358c, 358d, 458b, 458c, 458d, 374, 376, 378, 380, 474, 476, 478 또는 480) 중 하나 이상을 포함한다.
동작(1020)에서, 제 1 세트의 비아 레이아웃 패턴들(358a, 458a)은 제 1 세트의 도전성 피처 레이아웃 패턴들(338a, 438a)과 활성 영역 레이아웃 패턴들의 세트(312a, 412a) 사이에 배치된다. 몇몇 실시예들에서, 제 1 세트의 비아 레이아웃 패턴들(358a, 458a)은 레이아웃 설계(300A-300B, 400A-400B)의 적어도 V0 레벨 상에 있다.
동작(1022)에서, 제 2 세트의 비아 레이아웃 패턴들(380 또는 480)이 발생된다. 몇몇 실시예들에서, 제 2 세트의 비아 레이아웃 패턴들(380, 480)은 제 2 세트의 비아들(523)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 세트의 비아들(523)은 제 1 세트의 도전성 구조물들(338a, 438a)과 게이트들의 세트(527) 사이에 결합된다. 몇몇 실시예들에서, 제 2 세트의 비아 레이아웃 패턴들(380, 480) 중 제 1 비아 레이아웃 패턴(380a, 480a)은 도전성 피처 레이아웃 패턴들의 세트(340, 440) 중 제 1 도전성 피처 레이아웃 패턴(340a, 440a)이 게이트 레이아웃 패턴들의 세트(326a, 426a) 중 제 1 게이트 레이아웃 패턴(324a, 324c, 424a, 424c)과 중첩하는 곳에 위치된다.
몇몇 실시예들에서, 방법(1000)의 제 2 세트의 비아 레이아웃 패턴들은 비아 레이아웃 패턴들(358a, 358b, 358c, 358d, 458a, 458b, 458c, 458d, 374, 376, 378, 474, 476 또는 478) 중 하나 이상을 포함한다.
동작(1024)에서, 제 2 세트의 비아 레이아웃 패턴들(380, 480)은 제 1 세트의 도전성 피처 레이아웃 패턴들(340, 440)과 게이트 레이아웃 패턴들의 세트(326a, 426a) 사이에 배치된다. 몇몇 실시예들에서, 제 2 세트의 비아 레이아웃 패턴들(380, 480)은 레이아웃 설계(300A-300B, 400A-400B)의 적어도 VG 레벨 상에 있다.
방법(1000)은 동작들(1026-1032) 또는 동작들(1026'-1032')을 포함한다.
동작들(1026-1032)은 레이아웃 설계(300A-300B)를 참조하여 논의된다. 예를 들어, 제 1 웰 레이아웃 패턴(314)은 동작들(1026-1032)의 제 1 웰 레이아웃 패턴에 대응하고, 제 2 웰 레이아웃 패턴(316)은 레이아웃 설계(300A-300B)의 동작들(1026-1032)의 제 2 웰 레이아웃 패턴에 대응한다.
제 1 웰 레이아웃 패턴(416)이 동작들(1026'-1032')의 제 1 웰 레이아웃 패턴에 대응하고, 제 2 웰 레이아웃 패턴(414)이 동작들(1026'-1032')의 제 2 웰 레이아웃 패턴에 대응하도록, 동작들(1026'-1032')은 레이아웃 설계(400A-400B)를 참조하여 논의된다.
간략화를 위해, 동작들(1026'-1032')은 동작들(1026-1032)에 대한 논의 이후에 논의된다.
동작(1026)에서, 제 1 웰 레이아웃 패턴(314)이 발생된다. 몇몇 실시예들에서, 제 1 웰 레이아웃 패턴(314)은 집적 회로(500A) 또는 메모리 셀 어레이(200A-200B)의 제 1 웰(501)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 웰(501)은 제 1 도펀트 타입을 갖는다. 몇몇 실시예들에서, 제 1 도펀트 타입은 N-도펀트 타입이다. 몇몇 실시예들에서, 제 1 도펀트 타입은 P-도펀트 타입이다.
몇몇 실시예들에서, 동작(1026)은 동작들(1026a 또는 1026b) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1026a)은 제 1 레이아웃 패턴(예를 들어, 레이아웃 패턴(354a 또는 354c))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 1 레이아웃 패턴(354a)은 제 1 웰(501)의 제 1 부분(501a)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 레이아웃 패턴(354a)은 제 2 방향(Y)으로 연장되고, 메모리 셀(100)의 레이아웃 설계(300B)의 제 1 측면(352a)에 인접한다.
몇몇 실시예들에서, 동작(1026b)은 제 2 레이아웃 패턴(예를 들어, 레이아웃 패턴(354b))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 2 레이아웃 패턴(354b)은 제 1 웰(501)의 제 2 부분(501b)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀(100)의 제 2 측면에 인접한다.
동작(1028)에서, 제 1 웰 레이아웃 패턴(314)은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨(예를 들어, 웰 레벨) 상에 배치된다. 몇몇 실시예들에서, 제 4 레이아웃 레벨의 일부는 제 1 레이아웃 레벨을 포함한다. 몇몇 실시예들에서, 제 4 레이아웃 레벨의 일부는 제 1 레이아웃 레벨과 동일하다.
몇몇 실시예들에서, 동작(1028)은 동작들(1028a 또는 1028b) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1028a)은 제 1 활성 영역 레이아웃 패턴(304a) 아래에 제 1 레이아웃 패턴(354a)을 배치하는 단계를 포함한다.
몇몇 실시예들에서, 동작(1028b)은 제 2 활성 영역 레이아웃 패턴(310a) 아래에 제 2 레이아웃 패턴(354b)을 배치하는 단계를 포함한다.
동작(1030)에서, 제 2 웰 레이아웃 패턴(316)이 발생된다. 몇몇 실시예들에서, 제 2 웰 레이아웃 패턴(316)은 집적 회로(500A) 또는 메모리 셀 어레이(200A-200B)의 제 2 웰(501')을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 웰(501')은 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는다. 몇몇 실시예들에서, 제 2 도펀트 타입은 P-도펀트 타입이다. 몇몇 실시예들에서, 제 2 도펀트 타입은 N-도펀트 타입이다.
몇몇 실시예들에서, 동작(1030)은 동작들(1030a 또는 1030b) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1030a)은 제 3 레이아웃 패턴(예를 들어, 레이아웃 패턴(356a))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 3 레이아웃 패턴(356a)은 제 2 웰(501')의 부분(501c)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 3 레이아웃 패턴(356a)은 제 2 방향(Y)으로 연장된다. 몇몇 실시예들에서, 제 3 레이아웃 패턴(356a)은 제 1 레이아웃 패턴(354a)과 제 2 레이아웃 패턴(354b) 사이에 있다.
몇몇 실시예들에서, 동작(1030b)은 제 4 레이아웃 패턴(예를 들어, 레이아웃 패턴(356b))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 4 레이아웃 패턴(356b)은 부분(501c)과 유사한 제 2 웰(501')의 부분을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 4 레이아웃 패턴(356b)은 제 2 방향(Y)으로 연장된다. 몇몇 실시예들에서, 제 4 레이아웃 패턴(356b)은 제 2 레이아웃 패턴(354b)과 제 3 레이아웃 패턴(354c) 사이에 있다.
동작(1032)에서, 제 2 웰 레이아웃 패턴(316)은 제 4 레이아웃 레벨 상에 배치된다. 몇몇 실시예들에서, 동작(1032)은 제 2 레이아웃 패턴(316)을 제 1 레이아웃 패턴(354a)과 제 2 레이아웃 패턴(354b) 사이에 배치하는 것을 더 포함한다. 몇몇 실시예들에서, 동작(1032)은 활성 영역 레이아웃 패턴들의 세트(312a)의 제 3 활성 영역 레이아웃 패턴(306a) 및 활성 영역 레이아웃 패턴들의 세트(312a)의 제 4 활성 영역 레이아웃 패턴(308a) 아래에 제 2 웰 레이아웃 패턴(316)을 배치하는 단계를 더 포함한다.
몇몇 실시예들에서, 동작(1032)은 동작들(1032a 또는 1032b) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1032a)은 활성 영역 레이아웃 패턴들의 세트(312a)의 제 3 활성 영역 레이아웃 패턴(306a) 및 활성 영역 레이아웃 패턴들의 세트(312a)의 제 4 활성 영역 레이아웃 패턴(308a) 각각의 아래에 제 3 레이아웃 패턴(356a)을 배치하는 단계를 포함한다.
몇몇 실시예들에서, 동작(1032b)은 활성 영역 레이아웃 패턴들의 세트(312a)의 활성 영역 레이아웃 패턴(306b) 및 활성 영역 레이아웃 패턴들의 세트(312a)의 활성 영역 레이아웃 패턴(308b) 각각의 아래에 제 4 레이아웃 패턴(356b)을 배치하는 단계를 포함한다.
간략화를 위해, 동작들(1026'-1032')은 동작들(1026-1032)에 대한 논의 이후에 논의된다.
동작(1026')에서, 제 1 웰 레이아웃 패턴(416)이 발생된다. 몇몇 실시예들에서, 제 1 웰 레이아웃 패턴(416)은 집적 회로(500B) 또는 메모리 셀 어레이(200A-200B)의 제 1 웰(502)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 웰(502)은 제 1 도펀트 타입을 갖는다. 몇몇 실시예들에서, 제 1 도펀트 타입은 P-도펀트 타입이다. 몇몇 실시예들에서, 제 1 도펀트 타입은 N-도펀트 타입이다.
몇몇 실시예들에서, 동작(1026')은 동작들(1026a' 또는 1026b') 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1026a')은 제 1 레이아웃 패턴(예를 들어, 레이아웃 패턴(456a 또는 456b))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 1 레이아웃 패턴(456a)은 제 1 웰(502)의 제 1 부분(502a)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 1 레이아웃 패턴(456a)은 제 2 방향(Y)으로 연장되고, 메모리 셀(100)의 레이아웃 설계(400B)의 제 1 측면(452a)에 인접한다.
몇몇 실시예들에서, 동작(1026b')은 제 2 레이아웃 패턴(예를 들어, 레이아웃 패턴(456c 또는 456d))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 2 레이아웃 패턴(456c)은 제 1 웰(501)의 제 2 부분(502b)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 레이아웃 패턴(456c)은 제 2 방향(Y)으로 연장되고, 메모리 셀(100)의 레이아웃 설계(400B)의 제 2 측면(452b1)에 인접한다.
동작(1028')에서, 제 1 웰 레이아웃 패턴(416)은 제 4 레이아웃 레벨 상에 배치된다. 몇몇 실시예들에서, 동작(1028')은 동작들(1028a' 또는 1028b') 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1028a')은 제 1 활성 영역 레이아웃 패턴(404a) 아래에 제 1 레이아웃 패턴(456a)을 배치하는 단계를 포함한다.
몇몇 실시예들에서, 동작(1028b')은 제 2 활성 영역 레이아웃 패턴(410a)의 제 1 부분(410a1) 아래에 제 2 레이아웃 패턴(456c)을 배치하는 단계를 포함한다.
동작(1030')에서, 제 2 웰 레이아웃 패턴(414)이 발생된다. 몇몇 실시예들에서, 제 2 웰 레이아웃 패턴(414)은 집적 회로(500B) 또는 메모리 셀 어레이(200A-200B)의 제 2 웰(502')을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 2 웰(502')은 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는다. 몇몇 실시예들에서, 제 2 도펀트 타입은 N-도펀트 타입이다. 몇몇 실시예들에서, 제 2 도펀트 타입은 P-도펀트 타입이다.
몇몇 실시예들에서, 동작(1030')은 동작들(1030a' 또는 1030b') 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1030a')은 제 3 레이아웃 패턴(예를 들어, 레이아웃 패턴(454a 또는 454c))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 3 레이아웃 패턴(454a)은 제 2 웰(502')의 제 1 부분(502c)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 3 레이아웃 패턴(454a)은 제 2 방향(Y)으로 연장된다.
몇몇 실시예들에서, 동작(1030b')은 제 4 레이아웃 패턴(예를 들어, 레이아웃 패턴(454b))을 발생시키는 단계를 포함한다. 몇몇 실시예들에서, 제 4 레이아웃 패턴(454b)은 제 2 웰(502')의 제 2 부분(502d)을 제조하는 것에 대응한다. 몇몇 실시예들에서, 제 4 레이아웃 패턴(454b)은 제 2 방향(Y)으로 연장되고, 메모리 셀(100)의 레이아웃 설계(400B)의 제 2 측면(452b2)에 인접한다.
동작(1032')에서, 제 2 웰 레이아웃 패턴(414)은 제 4 레이아웃 레벨 상에 배치된다.
몇몇 실시예들에서, 동작(1032')은 동작들(1032a' 또는 1032b') 중 하나 이상을 포함한다.
몇몇 실시예들에서, 동작(1032a')은 제 1 레이아웃 패턴(456a)과 적어도 제 2 레이아웃 패턴(456c) 또는 제 4 레이아웃 패턴(456d) 사이에 제 3 레이아웃 패턴(454a)을 배치하는 단계를 포함한다. 몇몇 실시예들에서, 동작(1032a')은 활성 영역 레이아웃 패턴들의 세트(412a)의 제 3 활성 영역 레이아웃 패턴(406a) 및 활성 영역 레이아웃 패턴들의 세트(412a)의 제 4 활성 영역 레이아웃 패턴(408a) 아래에 제 3 레이아웃 패턴(454a)을 배치하는 단계를 포함한다.
몇몇 실시예들에서, 동작(1032b')은 제 2 활성 영역 레이아웃 패턴(410a)의 제 2 부분(410a2) 아래에 제 4 레이아웃 패턴(454b)을 배치하는 단계를 포함한다.
몇몇 실시예들에서, 동작들(1002-1024, 1026-1032 또는 1026'-1032') 중 하나 이상은 수행되지 않는다.
방법(1000)의 동작들 중 하나 이상은 레이아웃 설계(예를 들어, 제 1 레이아웃 설계(300A-300B), 제 2 레이아웃 설계(400A-400B), 또는 레이아웃 설계(600-800))를 발생시키기 위한 명령어들을 실행시키도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1202)(도 12))에 의해 수행된다. 몇몇 실시예들에서, 제 1 레이아웃 설계(300A-300B), 제 2 레이아웃 설계(400A-400B), 또는 레이아웃 설계(600-800)는 레이아웃 설계(1216)로서 메모리(예를 들어, 일시적 컴퓨터 판독 가능 매체(1204)(도 12))에 저장된다. 몇몇 실시예들에서, 방법들(900-1000)의 하나 이상의 동작은 방법들(900-1000)의 상이한 하나 이상의 동작에서 사용되는 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 몇몇 실시예들에서, 방법들(900-1000)의 상이한 하나 이상의 동작을 수행하는데 사용되는 것과 상이한 프로세싱 디바이스가 방법들(900-1000)의 하나 이상의 동작을 수행하는데 사용된다.
몇몇 실시예들에서, 방법(1000)은 다른 접근법들보다 적은 면적을 차지하는 하나 이상의 레이아웃 설계(예를 들어, 제 1 레이아웃 설계(300A-300B), 제 2 레이아웃 설계(400A-400B), 또는 레이아웃 설계(600-800))를 발생시킨다.
도 11은 본 개시물의 적어도 일실시예에 따른, 집적 회로(IC) 제조 시스템(1100)의 블록도 및 그와 연관된 IC 제조 흐름이다.
도 11에서, IC 제조 시스템(1100)은 IC 디바이스(1160) 제조와 관련된 설계, 개발, 및 제조 사이클들 및/또는 서비스에서 서로 상호작용하는 설계 하우스(1120), 마스크 하우스(1130) 및 IC 제조자/제작자(“팹(fab)”)(1140)와 같은 엔티티들을 포함한다. 시스템(1100) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 몇몇 실시예들에서, 통신 네트워크는 단일 네트워크이다. 몇몇 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호 작용하고, 다른 엔티티들 중 하나 이상에 서비스를 제공하거나 그로부터 서비스를 수신한다. 몇몇 실시예들에서, 설계 하우스(1120), 마스크 하우스(1130), 및 IC 팹(1140) 중 둘 이상이 하나의 큰 회사에 의해 소유된다. 몇몇 실시예들에서, 설계 하우스(1120), 마스크 하우스(1130) 및 IC 팹(1140) 중 둘 이상이 공통 시설에 공존하며, 공통 리소스를 사용한다.
설계 하우스(또는 설계 팀)(1120)은 IC 설계 레이아웃(1122)을 발생시킨다. IC 설계 레이아웃(1122)은 IC 디바이스(1160)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(1160)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(1122)의 일부는 반도체 기판(예를 들어, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 다양한 재료 층들에 형성될, 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결부의 금속 라인들 또는 비아들, 및 본딩 패드용 개구들과 같은 다양한 IC 피처들을 포함한다. 설계 하우스(1120)는 IC 설계 레이아웃(1122)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 배선(place and route) 중 하나 이상을 포함한다. IC 설계 레이아웃(1122)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃(1122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1130)는 데이터 준비(1132) 및 마스크 제작(1134)을 포함한다. 마스크 하우스(1130)는 IC 설계 레이아웃(1122)에 따라 IC 디바이스(1160)의 다양한 층들을 제조하기 위해 사용될 하나 이상의 마스크를 제조하기 위해 IC 설계 레이아웃(1122)을 사용한다. 마스크 하우스(1130)는 마스크 데이터 준비(1132)를 수행하며, 여기서 IC 설계 레이아웃(1122)은 대표 데이터 파일("RDF(representative data file)")로 변환된다. 마스크 데이터 준비(1132)는 마스크 제조(1134)에 RDF를 제공한다. 마스크 제조(1134)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃(1122)은 마스크 기록기의 특정 특징들 및/또는 IC 팹(1140)의 요건들을 따르도록 마스크 데이터 준비(1132)에 의해 조작된다. 도 11에서, 마스크 데이터 준비(1132) 및 마스크 제조(1134)는 별개의 요소들로서 예시된다. 몇몇 실시예들에서, 마스크 데이터 준비(1132) 및 마스크 제조(1134)는 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
몇몇 실시예들에서, 마스크 데이터 준비(1132)는 리소그래피 향상 기법들을 사용하여, 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 것들과 같은 이미지 에러들을 보상하는 광학 근접 보정(OPC, optical proximity correction)을 포함한다. OPC는 IC 설계 레이아웃(1122)을 조정한다. 몇몇 실시예들에서, 마스크 데이터 준비(1132)는 오프-축(off-axis) 조명, 서브-해상도 보조 피처들, 위상-시프팅 마스크들, 다른 적절한 기법들 등, 또는 이들의 조합들과 같은 추가의 해상도 향상 기법들(RET, resolution enhancement technique)을 포함한다. 몇몇 실시예들에서, OPC를 역 이미징 문제로 취급하는 역 리소그래피 기술(ILT, inverse lithography technology)이 또한 사용된다.
몇몇 실시예들에서, 마스크 데이터 준비(1132)는 반도체 제조 프로세스들에서의 가변성 등을 설명하기에 충분한 마진을 보장하기 위해 특정 기하학적 및/또는 연결성 제한들을 포함하는 마스크 생성 규칙들의 세트와 함께 OPC의 프로세스들을 거친 IC 설계 레이아웃을 체크하는 마스크 규칙 체커(MRC, mask rule checker)를 포함한다. 몇몇 실시예들에서, MRC는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행되는 수정의 일부를 취소할 수 있는 마스크 제조(1134) 동안의 제한들을 보상하기 위해 IC 설계 레이아웃(1122)을 수정한다.
몇몇 실시예들에서, 마스크 데이터 준비(1132)는 IC 디바이스(1160)를 제조하기 위해 IC 팹(1140)에 의해 구현될 프로세싱을 시뮬레이팅하는 리소그래피 프로세스 체킹(LPC, lithography process checking)을 포함한다. LPC는 IC 설계 레이아웃(1122)에 기반하여 이 프로세싱을 시뮬레이팅하여, IC 디바이스(1160)와 같은 시뮬레이팅된 제조된 디바이스를 생성한다. LPC 시뮬레이션의 프로세싱 파라미터들은 IC 제조 사이클의 다양한 프로세스들과 연관된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 연관된 파라미터들 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도("DOF(depth of focus)"), 마스크 에러 강화 인자("MEEF(mask error enhancement factor)"), 다른 적절한 인자들 등 또는 이들의 조합들과 같은 다양한 인자들을 고려한다. 몇몇 실시예들에서, 시뮬레이팅된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이팅된 디바이스가 설계 규칙들을 충족시키기에 충분히 형상이 근접하지 않으면, OPC 및/또는 MRC는 반복되어 IC 설계 레이아웃(1122)을 더 개선한다.
마스크 데이터 준비(1132)에 대한 상기 설명은 명료성을 위해 단순화된 것으로 이해되어야 한다. 몇몇 실시예들에서, 데이터 준비(1132)는 제조 규칙들에 따라 IC 설계 레이아웃(1122)을 수정하기 위한 로직 동작(LOP, logic operation)과 같은 부가적인 피처들을 포함한다. 또한, 데이터 준비(1132) 동안 IC 설계 레이아웃(1122)에 적용된 프로세스들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1132) 이후 및 마스크 제조(1134) 동안에, 수정된 IC 설계 레이아웃에 기반하여 마스크 또는 마스크들의 그룹이 제조된다. 몇몇 실시예들에서, 수정된 IC 설계 레이아웃에 기반하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e-beam) 또는 다수의 전자 빔들의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 몇몇 실시예들에서, 마스크는 바이너리(binary) 기술을 이용하여 형성된다. 몇몇 실시예들에서, 마스크 패턴은 불투명 영역들 및 투명 영역들을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 재료 층(예를 들어, 포토레지스트)을 노광시키는데 사용되는 자외선(UV) 빔과 같은 복사선 빔은 불투명 영역에 의해 차단되고 투명 영역들을 통해 투과한다. 일 예에서, 바이너리 마스크는 마스크의 불투명 영역들에 코팅된 불투명 재료(예를 들어, 크롬) 및 투명 기판(예를 들어, 용웅 석영)을 포함한다. 다른 예에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(PSM, phase shift mask)에서, 마스크 상에 형성된 패턴의 다양한 피처들은 적절한 위상차를 갖도록 구성되어 해상도 및 이미징 품질을 향상시킨다. 다양한 예들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1134)에 의해 발생된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 그러한 마스크(들)는 반도체 웨이퍼 내에 다양한 도핑된 영역들을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼 내에 다양한 에칭 영역들을 형성하기 위한 에칭 프로세스에서 및/또는 다른 적절한 프로세스들에서 사용된다.
IC 팹(1140)은 다양한 상이한 IC 제품들을 제조하기 위한 하나 이상의 제조 설비를 포함하는 IC 제조 비지니스이다. 몇몇 실시예들에서, IC 팹(1140)은 반도체 파운드리(foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드(front end) 제조(프론트 엔드 오브 라인(FEOL,front-end-of-line) 제조)를 위한 제조 설비가 존재할 수 있는 반면, 제 2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제조(백 엔드 오브 라인(BEOL, back-end-of-lin) 제조)를 제공할 수 있고, 제 3 제조 설비는 파운드리 비지니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1140)은 마스크 하우스(1130)에 의해 제조된 마스크(또는 마스크들)를 사용하여 IC 디바이스(1160)를 제조한다. 따라서, IC 팹(1140)은 적어도 간접적으로 IC 설계 레이아웃(1122)을 사용하여 IC 디바이스(1160)를 제조한다. 몇몇 실시예들에서, 반도체 웨이퍼(1142)는 IC 디바이스(1160)를 형성하기 위해 마스크(또는 마스크들)를 사용하여 IC 팹(1140)에 의해 제조된다. 반도체 웨이퍼(1142)는 실리콘 기판, 또는 상부에 재료 층이 형성된 다른 적절한 기판을 포함한다. 반도체 웨이퍼는 (후속 제조 단계들에서 형성된) 다양한 도핑된 영역들, 유전체 피처들, 멀티레벨 상호연결부들 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 11의 시스템(1100)) 및 그와 연관된 IC 제조 흐름에 관한 세부사항들은 예를 들어, 2016년 2월 9일자로 허여된(granted) 미국 특허 제 9,256,709호, 2015년 10월 1일자로 발행된 미국 허여전(pre-grant) 공보 제 20150278429호, 2014년 2월 6일자로 발행된 미국 허여전 공보 제 20140040838호, 및 2007년 8월 21일자로 허여된 미국 특허 제 7,260,442호에서 발견되며, 이들 각각의 전체 내용은 인용에 의해 본 명세서에 통합된다.
도 12는 몇몇 실시예들에 따른 IC 레이아웃 설계를 설계하기 위한 시스템(1200)의 블록도이다. 몇몇 실시예들에서, 시스템(1200)은 본 명세서에 설명된 하나 이상의 IC 레이아웃 설계들을 발생시키고 배치한다. 시스템(1200)은 하드웨어 프로세서(1202) 및 컴퓨터 프로그램 코드(1206), 즉 실행가능 명령어들의 세트로 인코딩된, 즉 저장하는 비-일시적 컴퓨터 판독가능 저장 매체(1204)를 포함한다. 컴퓨터 판독가능 저장 매체(1204)는 집적 회로(예를 들어, 메모리 셀 어레이)를 제조하기 위한 제조 머신들과 인터페이싱하도록 구성된다. 프로세서(1202)는 버스(1208)를 통해 컴퓨터 판독가능 저장 매체(1204)에 전기적으로 결합된다. 프로세서(1202)는 또한 버스(1208)에 의해 I/O 인터페이스(1210)에 전기적으로 결합된다. 네트워크 인터페이스(1212)는 또한 버스(1208)를 통해 프로세서(1202)에 전기적으로 연결된다. 네트워크 인터페이스(1212)는 네트워크(1214)에 연결되어, 프로세서(1202) 및 컴퓨터 판독가능 저장 매체(1204)는 네트워크(1214)를 통해 외부 엘리먼트들에 연결할 수 있다. 프로세서(1202)는 시스템(1200)으로 하여금 방법(900 또는 1000)에서 설명된 동작들의 일부 또는 전부를 수행하는데 사용가능하게 하기 위해, 컴퓨터 판독가능 저장 매체(1204)에 인코딩된 컴퓨터 프로그램 코드(1206)를 실행시키도록 구성된다.
몇몇 실시예들에서, 프로세서(1202)는 중앙 처리 장치(CPU, central processing unit), 멀티 프로세서, 분산 처리 시스템, 주문형 집적 회로(ASIC, application specific integrated circuit) 및/또는 적절한 프로세싱 유닛이다.
몇몇 실시예들에서, 컴퓨터 판독가능 저장 매체(1204)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장 매체(1204)는 반도체 또는 고체상 메모리, 자기 테잎, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM, random access memory), 판독 전용 메모리(ROM, read-only memory), 강성 자기 디스크 및/또는 광학 디스크를 포함한다. 광 디스크들을 사용하는 몇몇 실시예들에서, 컴퓨터 판독가능 저장 매체(1204)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write) 및/또는 DVD(digital video disc)를 포함한다.
몇몇 실시예들에서, 저장 매체(1204)는 시스템(1200)으로 하여금 방법(900 또는 1000)을 수행하게 하도록 구성되는 컴퓨터 프로그램 코드(1206)를 저장한다. 몇몇 실시예들에서, 저장 매체(1204)는 또한 방법(900 또는 1000)을 수행하는데 필요한 정보 뿐만 아니라, 레이아웃 설계(1216) 및 사용자 인터페이스(1218)와 같은 방법(900 또는 1000)을 수행하는 동안 발생된 정보 및/또는 방법(900 또는 1000)의 동작을 수행하기 위해 실행가능한 명령어들의 세트를 저장한다. 몇몇 실시예들에서, 레이아웃 설계(1216)는 레이아웃 설계들(300A, 300B, 400A, 400B 또는 600-800) 중 하나 이상을 포함한다.
몇몇 실시예들에서, 저장 매체(1204)는 제조 머신들과 인터페이싱하기 위한 명령어들(예를 들어, 컴퓨터 프로그램 코드(1206))을 저장한다. 명령어들(예를 들어, 컴퓨터 프로그램 코드(1206))은 프로세서(1202)가 제조 프로세스 동안 방법(900 또는 1000)을 효과적으로 구현하기 위해 제조 머신들에 의해 판독가능한 제조 명령어들을 생성하는 것을 가능하게 한다.
시스템(1200)은 I/O 인터페이스(1210)를 포함한다. I/O 인터페이스(1210)는 외부 회로에 결합된다. 몇몇 실시예들에서, I/O 인터페이스(1210)는 정보 및 코맨드들을 프로세서(1202)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드 및/또는 커서 방향 키들을 포함한다.
시스템(1200)은 또한 프로세서(1202)에 결합된 네트워크 인터페이스(1212)를 포함한다. 네트워크 인터페이스(1212)는 시스템(1200)이 하나 이상의 다른 컴퓨터 시스템이 연결되는 네트워크(1214)와 통신하도록 허용한다. 네트워크 인터페이스(1212)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB 또는 IEEE-1394와 같은 유선 네트워크 인터페이스를 포함한다. 몇몇 실시예들에서, 방법(900 또는 1000)은 둘 이상의 시스템들(1200)에서 구현되고, 사용자 인터페이스 및 레이아웃 설계와 같은 정보는 네트워크(1214)에 의해 상이한 시스템들(1200) 간에 교환된다.
시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. 정보는 메모리 셀(100), 메모리 셀 어레이(200A 또는 200B) 또는 메모리 셀 어레이(500A 또는 500B) 중 하나 이상을 생성하기 위한 레이아웃 설계를 결정하기 위해 버스(1208)에 의해 프로세서(1202)로 전송된다. 레이아웃 설계는 그 후 레이아웃 설계(1216)로서 컴퓨터 판독가능 매체(1204)에 저장된다. 시스템(1200)은 I/O 인터페이스(1210) 또는 네트워크 인터페이스(1212)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1218)로서 컴퓨터 판독가능 매체(1204)에 저장된다.
몇몇 실시예들에서, 방법(900 또는 1000)은 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900 또는 1000)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900 또는 1000)은 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 몇몇 실시예들에서, 방법(900 또는 1000)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, 방법(900 또는 1000)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 몇몇 실시예들에서, EDA 툴은 집적 회로 디바이스 또는 메모리 셀 어레이의 레이아웃을 발생시키는데 사용된다. 몇몇 실시예들에서, 레이아웃은 비-일시적 컴퓨터 판독가능 매체 상에 저장된다. 몇몇 실시예들에서, 레이아웃은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수할 수 있는 VIRTUOSO® 또는 다른 적절한 레이아웃 생성 툴과 같은 툴을 사용하여 발생된다. 몇몇 실시예들에서, 레이아웃은 도식적 설계(schematic design)에 기반하여 생성된 네트리스트(netlist)에 기반하여 발생된다. 몇몇 실시예들에서, 방법(900 또는 1000)은 시스템(1200)에 의해 발생된 하나 이상의 레이아웃 설계들(예를 들어, 레이아웃 설계(300A, 300B, 400A, 400B 또는 600-800))에 기반하여 제조된 마스크들의 세트를 사용하여, 집적 회로(예를 들어, 메모리 셀(100) 또는 메모리 셀 어레이(300A-300B, 400A-400B, 600-800 또는 500A-500H))를 제조하도록 제조 디바이스에 의해 구현된다.
도 12의 시스템(1200)은 다른 접근법들보다 적은 면적을 차지하는 메모리 셀(100), 메모리 셀 어레이(200A 또는 200B), 또는 메모리 셀 어레이(500A 또는 500B)의 레이아웃 설계(예를 들어, 레이아웃 설계(300A, 300B, 400A, 400B 또는 600-800))를 발생시킨다.
이 명세서의 일 양상은 메모리 셀 어레이를 형성하는 방법에 관한 것이다. 방법은, 제 1 방향으로 연장되는 제 1 세트의 타일들을 발생시키는 단계, 및 제 1 방향으로 연장되고 제 2 방향으로 제 1 세트의 타일들로부터 분리되는 제 2 세트의 타일들을 발생시키는 단계를 포함하고, 상기 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행되고, 상기 레이아웃 설계들 중 적어도 하나는 비일시적 컴퓨터 판독가능 매체 상에 저장된다. 방법은, 적어도 제 1 레이아웃 설계 또는 제 2 레이아웃 설계에 기반하여, 메모리 셀 어레이를 제조하는 단계를 더 포함한다. 몇몇 실시예들에서, 제 1 세트의 타일들을 발생시키는 단계는, 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계를 포함하고, 제 1 세트의 타일들의 각각의 타일은 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계에 대응하며, 제 1 세트의 타일들의 각각의 타일은 제 1 방향과는 상이한 제 2 방향으로 제 1 세트의 타일들의 인접 타일로부터 오프셋된다. 몇몇 실시예들에서, 제 2 세트의 타일들을 발생시키는 단계는, 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계를 포함하고, 제 2 세트의 타일들의 각각의 타일은 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계에 대응하며, 제 2 세트의 타일들의 각각의 타일은 제 2 방향으로 제 2 세트의 타일들의 인접 타일로부터 오프셋된다. 몇몇 실시예들에서, 제 1 세트의 타일들 및 제 2 세트의 타일들은 제 2 방향으로 서로 교번하고, 제 1 세트의 타일들의 각각의 타일 및 제 2 세트의 타일들의 각각의 타일은 제 1 방향 및 제 2 방향과는 상이한 제 3 방향으로 연장된다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들은 적어도 메모리 셀 어레이의 제 1 행 및 제 2 행으로 배열된다. 몇몇 실시예들에서, 제 2 세트의 메모리 셀들은 적어도 메모리 셀 어레이의 제 3 행 및 제 4 행으로 배열된다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들은 4개의 메모리 셀들을 포함하고; 제 2 세트의 메모리 셀들은 4개의 메모리 셀들을 포함한다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들의 각각의 메모리 셀은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM, synchronous random access memory) 메모리 셀을 포함하며; 제 2 세트의 메모리 셀들의 각각의 메모리 셀은 5T SRAM 메모리 셀을 포함한다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계는, 제 1 레이아웃 설계의 제 1 부분을 발생시키는 단계 ― 제 1 레이아웃 설계의 제 1 부분은 메모리 셀 어레이의 제 1 세트의 메모리 셀들 중 제 1 메모리 셀을 제조하는 것에 대응함 ― ; 제 1 레이아웃 설계의 제 2 부분을 발생시키는 단계 ― 제 1 레이아웃 설계의 제 2 부분은 메모리 셀 어레이의 제 1 세트의 메모리 셀들 중 제 2 메모리 셀을 제조하는 것에 대응함 ― ; 제 1 레이아웃 설계의 제 3 부분을 발생시키는 단계 ― 제 1 레이아웃 설계의 제 3 부분은 메모리 셀 어레이의 제 1 세트의 메모리 셀들 중 제 3 메모리 셀을 제조하는 것에 대응함 ― ; 및 제 1 레이아웃 설계의 제 4 부분을 발생시키는 단계 ― 제 1 레이아웃 설계의 제 4 부분은 메모리 셀 어레이의 제 1 세트의 메모리 셀들 중 제 4 메모리 셀을 제조하는 것에 대응함 ― 를 포함하며, 제 1 레이아웃 설계의 제 1 부분 및 제 1 레이아웃 설계의 제 2 부분은 제 2 방향에 관하여 서로의 미러 이미지들이고, 제 1 레이아웃 설계의 제 3 부분 및 제 1 레이아웃 설계의 제 4 부분은 제 2 방향에 관하여 서로의 미러 이미지들이다. 몇몇 실시예들에서, 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계는, 제 2 레이아웃 설계의 제 1 부분을 발생시키는 단계 ― 제 2 레이아웃 설계의 제 1 부분은 메모리 셀 어레이의 제 2 세트의 메모리 셀들 중 제 1 메모리 셀을 제조하는 것에 대응함 ― ; 제 2 레이아웃 설계의 제 2 부분을 발생시키는 단계 ― 제 2 레이아웃 설계의 제 2 부분은 메모리 셀 어레이의 제 2 세트의 메모리 셀들 중 제 2 메모리 셀을 제조하는 것에 대응함 ― ; 제 2 레이아웃 설계의 제 3 부분을 발생시키는 단계 ― 제 2 레이아웃 설계의 제 3 부분은 메모리 셀 어레이의 제 2 세트의 메모리 셀들 중 제 3 메모리 셀을 제조하는 것에 대응함 ― ; 및 제 2 레이아웃 설계의 제 4 부분을 발생시키는 단계 ― 제 2 레이아웃 설계의 제 4 부분은 메모리 셀 어레이의 제 2 세트의 메모리 셀들 중 제 4 메모리 셀을 제조하는 것에 대응함 ― 를 포함하며, 제 2 레이아웃 설계의 제 1 부분 및 제 2 레이아웃 설계의 제 3 부분은 제 3 방향에 관하여 서로의 미러 이미지들이고, 제 2 레이아웃 설계의 제 2 부분 및 제 2 레이아웃 설계의 제 4 부분은 제 3 방향에 관하여 서로의 미러 이미지들이다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계, 또는 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계는: 메모리 셀 어레이의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계를 포함하고, 활성 영역 레이아웃 패턴들의 세트의 레이아웃 패턴들 각각은 활성 영역 레이아웃 패턴들의 세트의 인접 레이아웃 패턴으로부터 제 1 피치만큼 제 3 방향으로 분리되고, 활성 영역 레이아웃 패턴들의 세트는 제 2 방향으로 연장되고, 제 1 레이아웃 레벨 상에 위치되며, 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계는: 제 1 활성 영역 레이아웃 패턴을 발생시키는 단계; 제 2 활성 영역 레이아웃 패턴을 발생시키는 단계; 제 1 활성 영역 레이아웃 패턴과 제 2 활성 영역 레이아웃 패턴 사이에 제 3 활성 영역 레이아웃 패턴을 발생시키는 단계; 및 제 3 활성 영역 레이아웃 패턴과 제 2 활성 영역 레이아웃 패턴 사이에 제 4 활성 영역 레이아웃 패턴을 발생시키는 단계를 포함하고, 제 1 활성 영역 레이아웃 패턴의 길이는 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하다. 몇몇 실시예들에서, 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계, 또는 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계는: 메모리 셀 어레이의 게이트 구조물들의 세트를 제조하는 것에 대응하는 게이트 레이아웃 패턴들의 세트를 발생시키는 단계 ― 게이트 레이아웃 패턴들의 세트는 제 3 방향으로 연장되고, 활성 영역 레이아웃 패턴들의 세트와 중첩하며, 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치됨 ― ; 및 메모리 셀 어레이의 제 1 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 1 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 ― 제 1 세트의 도전성 피처 레이아웃 패턴들은 제 3 방향으로 그리고 적어도 활성 영역 레이아웃 패턴들의 세트 또는 게이트 레이아웃 패턴들의 세트 위에서 연장되고, 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 제 1 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 적어도 제 2 방향 또는 제 3 방향으로 분리되며, 제 1 레이아웃 레벨 및 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 위치됨 ― 를 포함한다.
이 명세서의 다른 양상은 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법에 관한 것이다. 방법은, 프로세서에 의해, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계를 포함하고, 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계, 메모리 셀 어레이의 게이트 구조물들의 세트를 제조하는 것에 대응하는 게이트 레이아웃 패턴들의 세트를 발생시키는 단계, 및 메모리 셀 어레이의 제 1 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 1 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계를 포함하며, 상기 레이아웃 패턴들 중 적어도 하나는 비일시적 컴퓨터 판독가능 매체에 저장되고, 상기 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행된다. 몇몇 실시예들에서, 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴은 제 1 피치만큼 제 1 방향으로 활성 영역 레이아웃 패턴들의 세트의 인접 레이아웃 패턴으로부터 분리되고, 활성 영역 레이아웃 패턴들의 세트는 제 1 방향과는 상이한 제 2 방향으로 연장되고 제 1 레이아웃 레벨 상에 위치되며, 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계는, 메모리 셀의 제 1 측면에 인접한 제 1 활성 영역 레이아웃 패턴을 발생시키는 단계, 및 메모리 셀의 제 1 측면 반대편의 메모리 셀의 제 2 측면에 인접한 제 2 활성 영역 레이아웃 패턴을 발생시키는 단계를 포함하며, 제 1 활성 영역 레이아웃 패턴의 길이는 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하다. 몇몇 실시예들에서, 게이트 레이아웃 패턴들의 세트는 제 1 방향으로 연장되고, 활성 영역 레이아웃 패턴들의 세트와 중첩하며, 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 제 1 세트의 도전성 피처 레이아웃 패턴들은 제 1 방향으로 그리고 적어도 활성 영역 레이아웃 패턴들의 세트 또는 게이트 레이아웃 패턴들의 세트 위에서 연장되고, 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향 또는 제 2 방향으로 제 1 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되고, 제 1 레이아웃 레벨 및 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 방법은, 레이아웃 설계에 기반하여 메모리 셀 어레이를 제조하는 단계를 더 포함한다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 제 2 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 2 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계를 더 포함하며, 제 2 세트의 도전성 피처 레이아웃 패턴들은 제 1 방향으로 연장되고, 적어도 메모리 셀의 제 2 측면 및 제 2 활성 영역 레이아웃 패턴과 중첩하고, 제 2 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 제 1 방향 또는 제 2 방향으로 제 2 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되며, 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치된다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 제 1 세트의 도전성 피처 레이아웃 패턴들과 활성 영역 레이아웃 패턴들의 세트 사이에 제 1 세트의 비아 레이아웃 패턴들을 발생시키는 단계를 더 포함하며, 제 1 세트의 비아 레이아웃 패턴들은 제 1 세트의 비아들을 제조하는 것에 대응하고, 제 1 세트의 비아들은 제 1 세트의 도전성 구조물들을 활성 영역들의 세트에 결합시키며, 제 1 세트의 비아 레이아웃 패턴들의 각각의 비아 레이아웃 패턴은, 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴이 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴과 중첩하는 곳에 위치된다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 제 1 세트의 도전성 피처 레이아웃 패턴들과 게이트 레이아웃 패턴들의 세트 사이에 제 2 세트의 비아 레이아웃 패턴들을 발생시키는 단계를 더 포함하고, 제 2 세트의 비아 레이아웃 패턴들은 제 2 세트의 비아들을 제조하는 것에 대응하고, 제 2 세트의 비아들은 제 1 세트의 도전성 구조물들을 게이트 구조물들의 세트에 결합시키며, 제 2 세트의 비아 레이아웃 패턴들의 제 1 비아 레이아웃 패턴은, 제 1 세트의 도전성 피처 레이아웃 패턴들의 제 1 도전성 피처 레이아웃 패턴이 게이트 레이아웃 패턴들의 세트의 제 1 게이트 레이아웃 패턴과 중첩하는 곳에 위치된다. 몇몇 실시예들에서, 제 1 활성 영역 레이아웃 패턴은 제 1 P-타입 트랜지스터의 제 1 활성 영역에 대응한다. 몇몇 실시예들에서, 제 2 활성 영역 레이아웃 패턴은, 제 1 P-타입 트랜지스터에 결합된 제 2 P-타입 트랜지스터의 그리고 제 2 P-타입 트랜지스터에 결합된 패스-게이트(pass-gate) 트랜지스터의 제 2 활성 영역에 대응하고, 패스-게이트 트랜지스터, 제 1 P-타입 트랜지스터, 및 제 2 P-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 제 1 웰을 제조하는 것에 대응하는 제 1 웰 레이아웃 패턴을 발생시키는 단계를 더 포함하고, 제 1 웰은 제 1 도펀트 타입을 갖고, 제 1 웰 레이아웃 패턴은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치되며, 제 1 웰 레이아웃 패턴을 발생시키는 단계는, 제 1 웰의 제 1 부분을 제조하는 것에 대응하는 제 1 레이아웃 패턴을 발생시키는 단계 ― 제 1 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀의 제 1 측면에 인접하고, 제 1 활성 영역 레이아웃 패턴 아래에 있음 ― ; 및 제 1 웰의 제 2 부분을 제조하는 것에 대응하는 제 2 레이아웃 패턴을 발생시키는 단계 ― 제 2 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀의 제 2 측면에 인접하고, 제 2 활성 영역 레이아웃 패턴 아래에 있음 ― 를 포함한다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 제 2 웰을 제조하는 것에 대응하는 제 2 웰 레이아웃 패턴을 발생시키는 단계를 더 포함하고, 제 2 웰은 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖고, 제 2 웰 레이아웃 패턴은 제 4 레이아웃 레벨 상에 위치되고, 제 1 레이아웃 패턴과 제 2 레이아웃 패턴 사이에 있으며, 활성 영역 레이아웃 패턴들의 세트의 제 3 활성 영역 레이아웃 패턴 및 활성 영역 레이아웃 패턴들의 세트의 제 4 활성 영역 아래에 있다. 몇몇 실시예들에서, 제 1 활성 영역 레이아웃 패턴은 제 1 N-타입 트랜지스터의 제 1 활성 영역에 대응한다. 몇몇 실시예들에서, 제 2 활성 영역 레이아웃 패턴은, 제 1 N-타입 트랜지스터에 결합된 제 2 N-타입 트랜지스터의 그리고 제 2 N-타입 트랜지스터에 결합된 패스-게이트(pass-gate) 트랜지스터의 제 2 활성 영역에 대응하고, 패스-게이트 트랜지스터, 제 1 N-타입 트랜지스터, 및 제 2 N-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 제 1 웰을 제조하는 것에 대응하는 제 1 웰 레이아웃 패턴을 발생시키는 단계를 더 포함하고, 제 1 웰은 제 1 도펀트 타입을 갖고, 제 1 웰 레이아웃 패턴은 제 1 레이아웃 레벨, 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치되며, 제 1 웰 레이아웃 패턴을 발생시키는 단계는, 제 1 웰의 제 1 부분을 제조하는 것에 대응하는 제 1 레이아웃 패턴을 발생시키는 단계 ― 제 1 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀의 제 1 측면에 인접하고, 제 1 활성 영역 레이아웃 패턴 아래에 있음 ― ; 및 제 1 웰의 제 2 부분을 제조하는 것에 대응하는 제 2 레이아웃 패턴을 발생시키는 단계 ― 제 2 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀의 제 2 측면에 인접하고, 제 2 활성 영역 레이아웃 패턴의 제 1 부분 아래에 있음 ― 를 포함한다. 몇몇 실시예들에서, 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는, 메모리 셀 어레이의 제 2 웰을 제조하는 것에 대응하는 제 2 웰 레이아웃 패턴을 발생시키는 단계를 더 포함하고, 제 2 웰은 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖고, 제 2 웰 레이아웃 패턴은 제 4 레이아웃 레벨 상에 위치되고, 제 2 웰 레이아웃 패턴을 발생시키는 단계는, 제 2 웰의 제 1 부분을 제조하는 것에 대응하는 제 3 레이아웃 패턴을 발생시키는 단계 ― 제 3 레이아웃 패턴은 제 2 방향으로 연장되고, 제 1 레이아웃 패턴과 제 2 레이아웃 패턴 사이에 있고, 활성 영역 레이아웃 패턴들의 세트의 제 3 활성 영역 레이아웃 패턴 및 활성 영역 레이아웃 패턴들의 세트의 제 4 활성 영역 아래에 있음 ― ; 및 제 2 웰의 제 2 부분을 제조하는 것에 대응하는 제 4 레이아웃 패턴을 발생시키는 단계 ― 제 4 레이아웃 패턴은 제 2 방향으로 연장되고, 메모리 셀의 제 2 측면에 인접하고, 제 2 활성 영역 레이아웃 패턴의 제 2 부분 아래에 있음 ― 를 포함한다.
이 명세서의 또 다른 양상은 메모리 셀 어레이에 관한 것이다. 메모리 셀 어레이는 제 1 방향으로 제 1 행에 배열된 제 1 메모리 셀, 및 제 1 방향으로 제 2 행에 배열된 제 2 메모리 셀을 포함한다. 몇몇 실시예들에서, 제 1 메모리 셀 또는 제 2 메모리 셀은 활성 영역들의 세트를 포함하고, 활성 영역들의 세트의 활성 영역들 각각은 제 1 피치만큼 제 1 방향으로 활성 영역들의 세트의 인접 활성 영역으로부터 분리되고, 활성 영역들의 세트는 제 1 방향과는 상이한 제 2 방향으로 연장되고, 제 1 레벨 상에 위치된다. 몇몇 실시예들에서, 활성 영역들의 세트는 제 1 메모리 셀의 제 1 측면에 인접한 제 1 활성 영역, 및 제 1 메모리 셀의 제 1 측면 반대편의 제 1 메모리 셀의 제 2 측면에 인접한 제 2 활성 영역을 포함하며, 제 1 활성 영역의 길이는 제 2 활성 영역의 길이와는 상이하다. 몇몇 실시예들에서, 제 1 메모리 셀 또는 제 2 메모리 셀은 게이트들의 세트를 포함하며, 게이트들의 세트는 제 1 방향으로 연장되고, 활성 영역들의 세트와 중첩하며, 제 1 레벨과는 상이한 제 2 레벨 상에 위치된다. 몇몇 실시예들에서, 제 1 메모리 셀 또는 제 2 메모리 셀은, 제 1 방향으로 그리고 적어도 활성 영역들의 세트 또는 게이트들의 세트 위에서 연장되는 제 1 세트의 도전성 구조물들을 포함하며, 제 1 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 제 1 방향 또는 제 2 방향으로 제 1 세트의 도전성 구조물의 인접 도전성 구조물로부터 분리되고, 제 1 레벨 및 제 2 레벨과는 상이한 제 3 레벨 상에 위치된다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 방향으로 연장되고, 적어도 제 2 활성 영역 및 제 1 메모리 셀의 제 2 측면과 중첩하는 제 2 세트의 도전성 구조물들을 더 포함하며, 제 2 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 제 1 방향 또는 제 2 방향으로 제 2 세트의 도전성 구조물들의 인접 구조물로부터 분리되고, 제 1 레벨, 제 2 레벨 및 제 3 레벨과는 상이한 제 4 레벨 상에 위치된다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 세트의 도전성 구조물들과 활성 영역들의 세트 사이의 제 1 세트의 비아들을 더 포함하며, 제 1 세트의 비아들은 제 1 세트의 도전성 구조물들을 활성 영역들의 세트에 결합시키고, 제 1 세트의 비아들 중 적어도 하나의 비아는 제 1 세트의 도전성 구조물들 중 적어도 하나의 도전성 구조물이 활성 영역들의 세트 중 적어도 하나의 활성 영역과 중첩하는 곳에 위치된다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 세트의 도전성 구조물들과 게이트들의 세트 사이의 제 2 세트의 비아들을 더 포함하며, 제 2 세트의 비아들은 제 1 세트의 도전성 구조물들을 게이트들의 세트에 결합시키고, 제 2 세트의 비아들 중 제 1 비아는 제 1 세트의 도전성 구조물들 중 제 1 도전성 구조물이 게이트들의 세트 중 제 1 게이트 위에 있는 곳에 위치된다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 도펀트 타입을 갖고 적어도 제 1 레벨 상에 위치되는 제 1 웰을 더 포함하고, 제 1 웰은, 제 2 방향으로 연장되고 제 1 메모리 셀의 제 1 측면에 인접한 제 1 부분 ― 활성 영역들의 세트 중 제 1 활성 영역은 제 1 웰의 제 1 부분 내에 임베딩됨 ― , 및 제 2 방향으로 연장되고 제 1 메모리 셀의 제 2 측면에 인접한 제 2 부분 ― 활성 영역들의 세트 중 제 2 활성 영역은 제 1 웰의 제 2 부분 내에 임베딩됨 ― 을 더 포함한다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는 제 2 웰을 더 포함하며, 제 2 웰은 제 1 웰의 제 1 부분과 제 1 웰의 제 2 부분 사이에 있다. 몇몇 실시예들에서, 활성 영역들의 세트는, 제 2 웰 내에 임베딩되는 제 3 활성 영역; 및 제 2 웰 내에 임베딩되는 제 4 활성 영역을 더 포함하며, 제 3 활성 영역은 제 1 활성 영역과 제 4 활성 영역 사이에 있고, 제 4 활성 영역은 제 3 활성 영역과 제 2 활성 영역 사이에 있다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 도펀트 타입을 갖고 적어도 제 1 레벨 상에 위치되는 제 1 웰을 포함하고, 제 1 웰은, 제 2 방향으로 연장되고 제 1 메모리 셀의 제 1 측면에 인접한 제 1 웰의 제 1 부분 ― 제 1 활성 영역은 제 1 웰의 제 1 부분 내에 임베딩됨 ― ; 및 제 2 방향으로 연장되고 제 1 메모리 셀의 제 2 측면에 인접한 제 1 웰의 제 2 부분을 포함한다. 몇몇 실시예들에서, 메모리 어레이는, 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는 제 2 웰을 더 포함하고, 제 2 웰은, 제 2 방향으로 연장되고 제 1 웰의 제 1 부분에 인접한 제 2 웰의 제 1 부분; 및 제 2 방향으로 연장되고 제 1 메모리 셀의 제 2 측면, 제 1 웰의 제 2 부분, 및 제 2 웰의 제 1 부분 각각에 인접한 제 2 웰의 제 2 부분을 포함한다. 몇몇 실시예들에서, 제 2 활성 영역은, 제 1 웰의 제 2 부분 내에 임베딩되는 제 2 활성 영역의 제 1 부분; 및 제 2 웰의 제 2 부분 내에 임베딩되고, 제 2 방향으로 제 2 활성 영역의 제 1 부분과 정렬되는 제 2 활성 영역의 제 2 부분을 포함한다. 몇몇 실시예들에서, 활성 영역들의 세트는, 제 2 웰의 제 1 부분 내에 임베딩되는 제 3 활성 영역; 및 제 2 웰의 제 1 부분 내에 임베딩되는 제 4 활성 영역을 더 포함하며, 제 3 활성 영역은 제 1 활성 영역과 제 4 활성 영역 사이에 있고, 제 4 활성 영역은 제 3 활성 영역과 제 2 활성 영역 사이에 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 셀 어레이를 형성하는 방법에 있어서,
제 1 방향으로 연장되는 제 1 세트의 타일들을 발생시키는 단계 ― 상기 제 1 세트의 타일들을 발생시키는 단계는:
제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계를 포함하며, 상기 제 1 세트의 타일들의 각각의 타일은 상기 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계에 대응하고, 상기 제 1 세트의 타일들의 각각의 타일은 상기 제 1 방향과는 상이한 제 2 방향으로 상기 제 1 세트의 타일들의 인접 타일로부터 오프셋되며, 상기 제 1 세트의 타일들의 각각의 타일은 상기 제 1 방향 및 상기 제 2 방향과는 상이한 제 3 방향으로 연장되고, 상기 발생시키는 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행되고, 상기 제 1 레이아웃 설계는 비일시적 컴퓨터 판독가능 매체에 저장됨 ― ; 및
적어도 상기 제 1 레이아웃 설계에 기반하여, 상기 메모리 셀 어레이를 제조하는 단계
를 포함하는, 메모리 셀 어레이를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
*제 2 세트의 타일들을 발생시키는 단계를 더 포함하고, 상기 제 2 세트의 타일들을 발생시키는 단계는:
제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계 ― 상기 제 2 세트의 타일들의 각각의 타일은 상기 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계에 대응하고, 상기 제 2 세트의 타일들의 각각의 타일은 상기 제 2 방향으로 상기 제 2 세트의 타일들의 인접 타일로부터 오프셋됨 ―
를 포함하고,
상기 제 1 세트의 타일들 및 상기 제 2 세트의 타일들은 상기 제 2 방향으로 서로 교번하고, 상기 제 2 세트의 타일들의 각각의 타일은 상기 제 3 방향으로 연장되는 것인, 메모리 셀 어레이를 형성하는 방법.
실시예 3. 실시예 2에 있어서,
상기 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계는:
상기 제 2 레이아웃 설계의 제 1 부분을 발생시키는 단계 ― 상기 제 2 레이아웃 설계의 제 1 부분은 상기 메모리 셀 어레이의 상기 제 2 세트의 메모리 셀들 중 제 1 메모리 셀을 제조하는 것에 대응함 ― ;
상기 제 2 레이아웃 설계의 제 2 부분을 발생시키는 단계 ― 상기 제 2 레이아웃 설계의 제 2 부분은 상기 메모리 셀 어레이의 상기 제 2 세트의 메모리 셀들 중 제 2 메모리 셀을 제조하는 것에 대응함 ― ;
상기 제 2 레이아웃 설계의 제 3 부분을 발생시키는 단계 ― 상기 제 2 레이아웃 설계의 제 3 부분은 상기 메모리 셀 어레이의 상기 제 2 세트의 메모리 셀들 중 제 3 메모리 셀을 제조하는 것에 대응함 ― ; 및
상기 제 2 레이아웃 설계의 제 4 부분을 발생시키는 단계 ― 상기 제 2 레이아웃 설계의 제 4 부분은 상기 메모리 셀 어레이의 상기 제 2 세트의 메모리 셀들 중 제 4 메모리 셀을 제조하는 것에 대응함 ―
를 포함하며,
상기 제 2 레이아웃 설계의 제 1 부분 및 상기 제 2 레이아웃 설계의 제 3 부분은 상기 제 3 방향에 관하여 서로의 미러 이미지들이고,
상기 제 2 레이아웃 설계의 제 2 부분 및 상기 제 2 레이아웃 설계의 제 4 부분은 상기 제 3 방향에 관하여 서로의 미러 이미지들인 것인, 메모리 셀 어레이를 형성하는 방법.
실시예 4. 실시예 2에 있어서,
상기 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계, 또는 상기 제 2 세트의 메모리 셀들의 제 2 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계 ― 상기 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴은 상기 활성 영역 레이아웃 패턴들의 세트의 인접 레이아웃 패턴으로부터 제 1 피치만큼 상기 제 3 방향으로 분리되고, 상기 활성 영역 레이아웃 패턴들의 세트는 상기 제 2 방향으로 연장되고, 제 1 레이아웃 레벨 상에 위치되며, 상기 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계는:
제 1 활성 영역 레이아웃 패턴을 발생시키는 단계;
제 2 활성 영역 레이아웃 패턴을 발생시키는 단계;
상기 제 1 활성 영역 레이아웃 패턴과 상기 제 2 활성 영역 레이아웃 패턴 사이에 제 3 활성 영역 레이아웃 패턴을 발생시키는 단계; 및
상기 제 3 활성 영역 레이아웃 패턴과 상기 제 2 활성 영역 레이아웃 패턴 사이에 제 4 활성 영역 레이아웃 패턴을 발생시키는 단계
를 포함하고, 상기 제 1 활성 영역 레이아웃 패턴의 길이는 상기 제 2 활성 영역 레이아웃 패턴의 길이와는 상이함 ― ;
상기 메모리 셀 어레이의 게이트 구조물들의 세트를 제조하는 것에 대응하는 게이트 레이아웃 패턴들의 세트를 발생시키는 단계 ― 상기 게이트 레이아웃 패턴들의 세트는 상기 제 3 방향으로 연장되고, 활성 영역 레이아웃 패턴들의 세트와 중첩하며, 상기 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치됨 ― ; 및
상기 메모리 셀 어레이의 제 1 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 1 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 1 세트의 도전성 피처 레이아웃 패턴들은 상기 제 3 방향으로 그리고 적어도 상기 활성 영역 레이아웃 패턴들의 세트 또는 상기 게이트 레이아웃 패턴들의 세트 위에서 연장되고, 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 적어도 상기 제 2 방향 또는 상기 제 3 방향으로 분리되며, 상기 제 1 레이아웃 레벨 및 상기 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 위치됨 ―
를 포함하는 것인, 메모리 셀 어레이를 형성하는 방법.
실시예 5. 실시예 2에 있어서,
상기 제 1 세트의 메모리 셀들은 상기 메모리 셀 어레이의 적어도 제 1 행 및 제 2 행으로 배열되고, 상기 제 1 세트의 메모리 셀들은 4개의 메모리 셀들을 포함하고, 상기 제 1 세트의 메모리 셀들의 각각의 메모리 셀은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM, synchronous random access memory) 메모리 셀을 포함하며;
상기 제 2 세트의 메모리 셀들은 상기 메모리 셀 어레이의 적어도 제 3 행 및 제 4 행으로 배열되고, 상기 제 2 세트의 메모리 셀들은 4개의 메모리 셀들을 포함하고, 상기 제 2 세트의 메모리 셀들의 각각의 메모리 셀은 5T SRAM 메모리 셀을 포함하는 것인, 메모리 셀 어레이를 형성하는 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 세트의 메모리 셀들의 제 1 레이아웃 설계를 발생시키는 단계는:
상기 제 1 레이아웃 설계의 제 1 부분을 발생시키는 단계 ― 상기 제 1 레이아웃 설계의 제 1 부분은 상기 메모리 셀 어레이의 상기 제 1 세트의 메모리 셀들 중 제 1 메모리 셀을 제조하는 것에 대응함 ― ;
상기 제 1 레이아웃 설계의 제 2 부분을 발생시키는 단계 ― 상기 제 1 레이아웃 설계의 제 2 부분은 상기 메모리 셀 어레이의 상기 제 1 세트의 메모리 셀들 중 제 2 메모리 셀을 제조하는 것에 대응함 ― ;
상기 제 1 레이아웃 설계의 제 3 부분을 발생시키는 단계 ― 상기 제 1 레이아웃 설계의 제 3 부분은 상기 메모리 셀 어레이의 상기 제 1 세트의 메모리 셀들 중 제 3 메모리 셀을 제조하는 것에 대응함 ― ; 및
상기 제 1 레이아웃 설계의 제 4 부분을 발생시키는 단계 ― 상기 제 1 레이아웃 설계의 제 4 부분은 상기 메모리 셀 어레이의 상기 제 1 세트의 메모리 셀들 중 제 4 메모리 셀을 제조하는 것에 대응함 ―
를 포함하며,
상기 제 1 레이아웃 설계의 제 1 부분 및 상기 제 1 레이아웃 설계의 제 2 부분은 상기 제 2 방향에 관하여 서로의 미러 이미지들이고,
상기 제 1 레이아웃 설계의 제 3 부분 및 상기 제 1 레이아웃 설계의 제 4 부분은 상기 제 2 방향에 관하여 서로의 미러 이미지들인 것인, 메모리 셀 어레이를 형성하는 방법.
실시예 7. 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법에 있어서,
프로세서에 의해, 상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계 ― 상기 레이아웃 설계는 코너 노치(corner notch)를 갖고, 상기 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계
를 포함하고, 상기 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴은 제 1 피치만큼 제 1 방향으로 상기 활성 영역 레이아웃 패턴들의 세트의 인접 레이아웃 패턴으로부터 분리되고, 상기 활성 영역 레이아웃 패턴들의 세트는 상기 제 1 방향과는 상이한 제 2 방향으로 연장되고 제 1 레이아웃 레벨 상에 위치되며, 상기 활성 영역 레이아웃 패턴들의 세트는 상기 메모리 셀의 제 1 측면 및 상기 코너 노치에 인접한 제 1 활성 영역 레이아웃 패턴과, 상기 메모리 셀의 제 1 측면 반대편의 상기 메모리 셀의 제 2 측면에 인접한 제 2 활성 영역 레이아웃 패턴을 포함하고, 상기 레이아웃 패턴들 중 적어도 하나는 비일시적 컴퓨터 판독가능 매체에 저장되고, 상기 발생시키는 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행됨 ― ; 및
상기 레이아웃 설계에 기반하여 상기 메모리 셀 어레이를 제조하는 단계
를 포함하는, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 메모리 셀 어레이의 게이트 구조물들의 세트를 제조하는 것에 대응하는 게이트 레이아웃 패턴들의 세트를 발생시키는 단계 ― 상기 게이트 레이아웃 패턴들의 세트는 상기 제 1 방향으로 연장되고, 상기 활성 영역 레이아웃 패턴들의 세트와 중첩하며, 상기 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치됨 ― ; 및
상기 메모리 셀 어레이의 제 1 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 1 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 1 세트의 도전성 피처 레이아웃 패턴들은 상기 제 1 방향으로 그리고 적어도 상기 활성 영역 레이아웃 패턴들의 세트 또는 상기 게이트 레이아웃 패턴들의 세트 위에서 연장되고, 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되고, 상기 제 1 레이아웃 레벨 및 상기 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 위치됨 ―
를 더 포함하는, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 9. 실시예 8에 있어서,
상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 제 2 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 2 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 2 세트의 도전성 피처 레이아웃 패턴들은 상기 제 1 방향으로 연장되고, 적어도 상기 메모리 셀의 제 2 측면 및 상기 제 2 활성 영역 레이아웃 패턴과 중첩하고, 상기 제 2 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 2 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되며, 상기 제 1 레이아웃 레벨, 상기 제 2 레이아웃 레벨, 및 상기 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치됨 ―
를 더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 10. 실시예 8에 있어서,
상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 제 1 세트의 도전성 피처 레이아웃 패턴들과 상기 활성 영역 레이아웃 패턴들의 세트 사이에 제 1 세트의 비아 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 1 세트의 비아 레이아웃 패턴들은 제 1 세트의 비아들을 제조하는 것에 대응하고, 상기 제 1 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 활성 영역들의 세트에 결합시키며, 상기 제 1 세트의 비아 레이아웃 패턴들의 각각의 비아 레이아웃 패턴은, 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴이 상기 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴과 중첩하는 곳에 위치됨 ―
더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 11. 실시예 10에 있어서,
*상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 제 1 세트의 도전성 피처 레이아웃 패턴들과 상기 게이트 레이아웃 패턴들의 세트 사이에 제 2 세트의 비아 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 2 세트의 비아 레이아웃 패턴들은 제 2 세트의 비아들을 제조하는 것에 대응하고, 상기 제 2 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 게이트 구조물들의 세트에 결합시키며, 상기 제 2 세트의 비아 레이아웃 패턴들 중 제 1 비아 레이아웃 패턴은, 상기 제 1 세트의 도전성 피처 레이아웃 패턴들 중 제 1 도전성 피처 레이아웃 패턴이 상기 게이트 레이아웃 패턴들의 세트의 제 1 게이트 레이아웃 패턴과 중첩하는 곳에 위치됨 ―
를 더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 12. 실시예 7에 있어서,
상기 제 1 활성 영역 레이아웃 패턴은 제 1 P-타입 트랜지스터의 제 1 활성 영역에 대응하고,
상기 제 2 활성 영역 레이아웃 패턴은, 상기 제 1 P-타입 트랜지스터에 결합된 제 2 P-타입 트랜지스터의 그리고 상기 제 2 P-타입 트랜지스터에 결합된 패스-게이트(pass-gate) 트랜지스터의 제 2 활성 영역에 대응하고, 상기 패스-게이트 트랜지스터, 상기 제 1 P-타입 트랜지스터, 및 상기 제 2 P-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이고,
상기 제 1 활성 영역 레이아웃 패턴의 길이는 상기 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하고, 상기 제 1 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 일측면으로부터 상기 레이아웃 설계의 코너 노치까지 연장되고, 상기 제 2 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 상기 일측면으로부터 상기 레이아웃 설계의 다른 측면까지 연장되는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 13. 실시예 12에 있어서,
상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 제 1 웰을 제조하는 것에 대응하는 제 1 웰 레이아웃 패턴을 발생시키는 단계 ― 상기 제 1 웰은 제 1 도펀트 타입을 갖고, 상기 제 1 웰 레이아웃 패턴은 상기 제 1 레이아웃 레벨, 상기 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치되고, 상기 제 1 웰 레이아웃 패턴을 발생시키는 단계는:
상기 제 1 웰의 제 1 부분을 제조하는 것에 대응하는 제 1 레이아웃 패턴을 발생시키는 단계; 및
상기 제 1 웰의 제 2 부분을 제조하는 것에 대응하는 제 2 레이아웃 패턴을 발생시키는 단계
를 포함하고, 상기 제 1 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 코너 노치 및 상기 메모리 셀의 제 1 측면에 인접하고, 상기 제 1 활성 영역 레이아웃 패턴 아래에 있으며, 상기 제 2 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 2 측면에 인접하고, 상기 제 2 활성 영역 레이아웃 패턴 아래에 있음 ― ; 및
상기 메모리 셀 어레이의 제 2 웰을 제조하는 것에 대응하는 제 2 웰 레이아웃 패턴을 발생시키는 단계 ― 상기 제 2 웰은 상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖고, 상기 제 2 웰 레이아웃 패턴은 상기 제 4 레이아웃 레벨 상에 위치되고, 상기 제 1 레이아웃 패턴과 상기 제 2 레이아웃 패턴 사이에 있으며, 상기 활성 영역 레이아웃 패턴들의 세트의 제 3 활성 영역 레이아웃 패턴 및 상기 활성 영역 레이아웃 패턴들의 세트의 제 4 활성 영역 아래에 있음 ―
를 더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 14. 실시예 7에 있어서,
상기 제 1 활성 영역 레이아웃 패턴은 제 1 N-타입 트랜지스터의 제 1 활성 영역에 대응하고;
상기 제 2 활성 영역 레이아웃 패턴은, 상기 제 1 N-타입 트랜지스터에 결합된 제 2 N-타입 트랜지스터의 그리고 상기 제 2 N-타입 트랜지스터에 결합된 패스-게이트 트랜지스터의 제 2 활성 영역에 대응하고, 상기 패스-게이트 트랜지스터, 상기 제 1 N-타입 트랜지스터, 및 상기 제 2 N-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이며;
상기 제 1 활성 영역 레이아웃 패턴의 길이는 상기 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하고, 상기 제 1 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 일측면으로부터 상기 레이아웃 설계의 코너 노치까지 연장되는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 15. 실시예 14에 있어서,
상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 제 1 웰을 제조하는 것에 대응하는 제 1 웰 레이아웃 패턴을 발생시키는 단계 ― 상기 제 1 웰은 제 1 도펀트 타입을 갖고, 상기 제 1 웰 레이아웃 패턴은 상기 제 1 레이아웃 레벨, 상기 제 2 레이아웃 레벨, 및 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치되며, 상기 제 1 웰 레이아웃 패턴을 발생시키는 단계는:
상기 제 1 웰의 제 1 부분을 제조하는 것에 대응하는 제 1 레이아웃 패턴을 발생시키는 단계; 및
상기 제 1 웰의 제 2 부분을 제조하는 것에 대응하는 제 2 레이아웃 패턴을 발생시키는 단계
를 포함하고, 상기 제 1 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 코너 노치 및 상기 메모리 셀의 제 1 측면에 인접하고, 상기 제 1 활성 영역 레이아웃 패턴 아래에 있으며, 상기 제 2 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 2 측면에 인접하고, 상기 제 2 활성 영역 레이아웃 패턴의 제 1 부분 아래에 있음 ― ; 및
상기 메모리 셀 어레이의 제 2 웰을 제조하는 것에 대응하는 제 2 웰 레이아웃 패턴을 발생시키는 단계 ― 상기 제 2 웰은 상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖고, 상기 제 2 웰 레이아웃 패턴은 상기 제 4 레이아웃 레벨 상에 위치되고, 상기 제 2 웰 레이아웃 패턴을 발생시키는 단계는:
상기 제 2 웰의 제 1 부분을 제조하는 것에 대응하는 제 3 레이아웃 패턴을 발생시키는 단계; 및
상기 제 2 웰의 제 2 부분을 제조하는 것에 대응하는 제 4 레이아웃 패턴을 발생시키는 단계
를 포함하고, 상기 제 3 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 제 1 레이아웃 패턴과 상기 제 2 레이아웃 패턴 사이에 있고, 상기 활성 영역 레이아웃 패턴들의 세트의 제 3 활성 영역 레이아웃 패턴 및 상기 활성 영역 레이아웃 패턴들의 세트의 제 4 활성 영역 아래에 있으며, 상기 제 4 레이아웃 패턴은 상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 2 측면에 인접하고, 상기 제 2 활성 영역 레이아웃 패턴의 제 2 부분 아래에 있음 ―
를 더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법.
실시예 16. 메모리 셀 어레이에 있어서,
제 1 방향으로 제 1 행에 배열되는 제 1 메모리 셀;
상기 제 1 방향과는 상이한 제 2 방향으로 연장되고, 상기 제 1 메모리 셀에 결합되는 제 1 비트 라인;
상기 제 1 방향으로 제 2 행에 배열되는 제 2 메모리 셀; 및
상기 제 2 방향으로 연장되고, 상기 제 2 메모리 셀에 결합되는 제 2 비트 라인
을 포함하며,
적어도 상기 제 1 메모리 셀은 5 트랜지스터(5T) 메모리 셀에 대응하고, 상기 제 1 메모리 셀은:
상기 제 1 메모리 셀의 제 1 측면에 인접한 제 1 활성 영역; 및
상기 제 1 메모리 셀의 제 1 측면 반대편의 상기 제 1 메모리 셀의 제 2 측면에 인접한 제 2 활성 영역 ― 상기 제 1 활성 영역의 길이는 상기 제 2 활성 영역의 길이와는 상이하고, 상기 제 1 활성 영역 및 상기 제 2 활성 영역은 상기 제 2 방향으로 연장되고, 제 1 레벨 상에 위치되며, 상기 제 1 방향으로 서로 분리됨 ―
을 포함하는 것인, 메모리 셀 어레이.
실시예 17. 실시예 16에 있어서,
상기 제 1 방향으로 연장되고, 상기 제 1 활성 영역 및 상기 제 2 활성 영역과 중첩하고, 상기 제 1 레벨과는 상이한 제 2 레벨 상에 위치되는 게이트들의 세트; 및
상기 제 1 방향으로, 그리고 적어도 상기 제 1 활성 영역 및 상기 제 2 활성 영역 또는 상기 게이트들의 세트 위에서 연장되는 제 1 세트의 도전성 구조물들
을 더 포함하며,
상기 제 1 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 1 세트의 도전성 구조물들의 인접 도전성 구조물로부터 분리되고, 상기 제 1 레벨 및 상기 제 2 레벨과는 상이한 제 3 레벨 상에 위치되는 것인, 메모리 셀 어레이.
실시예 18. 실시예 17에 있어서,
*상기 제 1 방향으로 연장되고, 적어도 상기 제 2 활성 영역 및 상기 제 1 메모리 셀의 제 2 측면과 중첩하는 제 2 세트의 도전성 구조물들 ― 상기 제 2 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 2 세트의 도전성 구조물들의 인접 구조물로부터 분리되고, 상기 제 1 레벨, 상기 제 2 레벨 및 상기 제 3 레벨과는 상이한 제 4 레벨 상에 위치됨 ― ;
상기 제 1 세트의 도전성 구조물들과 상기 제 1 및 제 2 활성 영역 사이의 제 1 세트의 비아들 ― 상기 제 1 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 제 1 활성 영역 및 상기 제 2 활성 영역에 결합시키고, 상기 제 1 세트의 비아들 중 적어도 하나의 비아는 상기 제 1 세트의 도전성 구조물들 중 적어도 하나의 도전성 구조물이 상기 제 1 활성 영역 및 상기 제 2 활성 영역 중 적어도 하나와 중첩하는 곳에 위치됨 ― ; 및
상기 제 1 세트의 도전성 구조물들과 상기 게이트들의 세트 사이의 제 2 세트의 비아들 ― 상기 제 2 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 게이트들의 세트에 결합시키고, 상기 제 2 세트의 비아들 중 제 1 비아는 상기 제 1 세트의 도전성 구조물들 중 제 1 도전성 구조물이 상기 게이트들의 세트 중 제 1 게이트 위에 있는 곳에 위치됨 ―
을 더 포함하는, 메모리 셀 어레이.
*실시예 19. 실시예 17에 있어서,
제 1 도펀트 타입을 갖고, 적어도 상기 제 1 레벨 상에 위치되는 제 1 웰 ― 상기 제 1 웰은:
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 1 측면에 인접한 제 1 부분; 및
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 2 측면에 인접한 제 2 부분
을 포함하고, 상기 제 1 활성 영역은 상기 제 1 웰의 제 1 부분 내에 임베딩되고, 상기 제 2 활성 영역은 상기 제 1 웰의 제 2 부분 내에 임베딩됨 ― ;
상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖고, 상기 제 1 웰의 제 1 부분과 상기 제 1 웰의 제 2 부분 사이에 있는 제 2 웰;
상기 제 2 웰 내에 임베딩되는 제 3 활성 영역; 및
상기 제 2 웰 내에 임베딩되는 제 4 활성 영역 ― 상기 제 3 활성 영역은 상기 제 1 활성 영역과 상기 제 4 활성 영역 사이에 있고, 상기 제 4 활성 영역은 상기 제 3 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―
을 더 포함하는, 메모리 셀 어레이.
실시예 20. 실시예 17에 있어서,
제 1 도펀트 타입을 갖고, 적어도 상기 제 1 레벨 상에 위치되는 제 1 웰 ― 상기 제 1 웰은:
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 1 측면에 인접한 상기 제 1 웰의 제 1 부분; 및
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 2 측면에 인접한 상기 제 1 웰의 제 2 부분
을 포함하고, 상기 제 1 활성 영역은 상기 제 1 웰의 제 1 부분 내에 임베딩됨 ― ;
상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는 제 2 웰 ― 상기 제 2 웰은:
상기 제 2 방향으로 연장되고, 상기 제 1 웰의 제 1 부분에 인접한 상기 제 2 웰의 제 1 부분; 및
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 2 측면, 상기 제 1 웰의 제 2 부분, 및 상기 제 2 웰의 제 1 부분 각각에 인접한 상기 제 2 웰의 제 2 부분
을 포함하고, 상기 제 2 활성 영역은:
상기 제 1 웰의 제 2 부분 내에 임베딩되는 상기 제 2 활성 영역의 제 1 부분; 및
상기 제 2 웰의 제 2 부분 내에 임베딩되고, 상기 제 2 방향으로 상기 제 2 활성 영역의 제 1 부분과 정렬되는 상기 제 2 활성 영역의 제 2 부분
을 포함함 ― ;
상기 제 2 웰의 제 1 부분 내에 임베딩되는 제 3 활성 영역; 및
상기 제 2 웰의 제 1 부분 내에 임베딩되는 제 4 활성 영역 ― 상기 제 3 활성 영역은 상기 제 1 활성 영역과 상기 제 4 활성 영역 사이에 있고, 상기 제 4 활성 영역은 상기 제 3 활성 영역과 상기 제 2 활성 영역 사이에 있음 ―
을 더 포함하는, 메모리 셀 어레이.
Claims (10)
- 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법에 있어서,
프로세서에 의해, 상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계 - 상기 레이아웃 설계는 코너 노치(corner notch)를 갖고, 상기 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 발생시키는 단계; 및
제 1 도펀트 타입을 갖는 제 1 웰과, 상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는 제 2 웰을 제조하는 것에 대응하는 제 1 및 제 2 웰 레이아웃 패턴들을 발생시키는 단계
를 포함하고,
상기 활성 영역 레이아웃 패턴들의 세트의 각각의 활성 영역 레이아웃 패턴은 제 1 피치만큼 제 1 방향으로 상기 활성 영역 레이아웃 패턴들의 세트의 인접 레이아웃 패턴으로부터 분리되고, 상기 활성 영역 레이아웃 패턴들의 세트는 상기 제 1 방향과는 상이한 제 2 방향으로 연장되고 제 1 레이아웃 레벨 상에 위치되며,
상기 활성 영역 레이아웃 패턴들의 세트는 상기 메모리 셀의 제 1 측 및 상기 코너 노치에 인접한 제 1 활성 영역 레이아웃 패턴과, 상기 메모리 셀의 제 1 측 반대편의 상기 메모리 셀의 제 2 측에 인접한 제 2 활성 영역 레이아웃 패턴과, 제 3 활성 영역 레이아웃 패턴 및 제 4 활성 영역 레이아웃 패턴을 포함하고,
상기 제 1 및 제 2 웰 레이아웃 패턴들은 상기 제 1 레이아웃 레벨과는 상이한 제 2 레이아웃 레벨 상에 위치되며,
상기 제 1 웰 레이아웃 패턴은,
상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 1 측에 인접한 상기 제 1 웰 레이아웃 패턴의 제 1 부분, 및
상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 2 측에 인접한 제 1 웰 레이아웃 패턴의 제 2 부분
을 포함하고,
상기 제 2 웰 레이아웃 패턴은,
상기 제 2 방향으로 연장되고, 상기 제 1 웰 레이아웃 패턴의 제 1 부분에 인접한 제 2 웰 레이아웃 패턴의 제 1 부분, 및
상기 제 2 방향으로 연장되고, 상기 메모리 셀의 제 2 측, 상기 제 1 웰 레이아웃 패턴의 제 2 부분, 및 상기 제 2 웰 레이아웃 패턴의 제 1 부분 각각에 인접한 제 2 웰 레이아웃 패턴의 제 2 부분
을 포함하고,
상기 레이아웃 패턴들 중 적어도 하나는 비일시적 컴퓨터 판독가능 매체에 저장되고, 상기 발생시키는 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행됨 - ; 및
상기 레이아웃 설계에 기반하여 상기 메모리 셀 어레이를 제조하는 단계로서,
상기 제 1 활성 영역 레이아웃 패턴에 의해 제조되는 제 1 활성 영역은 상기 제 1 웰 레이아웃 패턴의 제 1 부분에 의해 제조되는 제 1 웰의 제 1 부분 내에 임베딩되고,
상기 제 2 활성 영역 레이아웃 패턴에 의해 제조되는 제 2 활성 영역은,
상기 제 1 웰 레이아웃 패턴의 제 2 부분에 의해 제조되는 제 1 웰의 제 2 부분 내에 임베딩되는 제 2 활성 영역의 제 1 부분, 및
상기 제 2 웰 레이아웃 패턴의 제 2 부분에 의해 제조되는 제 2 웰의 제 2 부분 내에 임베딩되고, 상기 제 2 방향으로 상기 제 2 활성 영역의 제 1 부분과 정렬되는 제 2 활성 영역의 제 2 부분
을 포함하고,
상기 제 3 활성 영역 레이아웃 패턴에 의해 제조되는 제 3 활성 영역은 상기 제 2 웰의 제 1 부분 내에 임베딩되고,
상기 제 4 활성 영역 레이아웃 패턴에 의해 제조되는 제 4 활성 영역은 상기 제 2 웰의 제 1 부분 내에 임베딩되며,
상기 제 3 활성 영역은 상기 제 1 활성 영역과 상기 제 4 활성 영역 사이에 있고, 상기 제 4 활성 영역은 상기 제 3 활성 영역과 상기 제 2 활성 영역 사이에 있는 것인, 상기 메모리 셀 어레이를 제조하는 단계
를 포함하는, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법. - 제 1항에 있어서,
상기 메모리 셀 어레이의 게이트 구조물들의 세트를 제조하는 것에 대응하는 게이트 레이아웃 패턴들의 세트를 발생시키는 단계 - 상기 게이트 레이아웃 패턴들의 세트는 상기 제 1 방향으로 연장되고, 상기 활성 영역 레이아웃 패턴들의 세트와 중첩하며, 상기 제 1 및 제 2 레이아웃 레벨과는 상이한 제 3 레이아웃 레벨 상에 위치됨 - ; 및
상기 메모리 셀 어레이의 제 1 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 1 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 ― 상기 제 1 세트의 도전성 피처 레이아웃 패턴들은 상기 제 1 방향으로 그리고 적어도 상기 활성 영역 레이아웃 패턴들의 세트 또는 상기 게이트 레이아웃 패턴들의 세트 위에서 연장되고, 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 1 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되고, 상기 제 1 내지 제 3 레이아웃 레벨과는 상이한 제 4 레이아웃 레벨 상에 위치됨 ―
를 더 포함하는, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법. - 제 2항에 있어서,
상기 메모리 셀 어레이의 레이아웃 설계를 발생시키는 단계는:
상기 메모리 셀 어레이의 제 2 세트의 도전성 구조물들을 제조하는 것에 대응하는 제 2 세트의 도전성 피처 레이아웃 패턴들을 발생시키는 단계 - 상기 제 2 세트의 도전성 피처 레이아웃 패턴들은 상기 제 1 방향으로 연장되고, 적어도 상기 메모리 셀의 제 2 측 및 상기 제 2 활성 영역 레이아웃 패턴과 중첩하고, 상기 제 2 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 2 세트의 도전성 피처 레이아웃 패턴들의 인접 레이아웃 패턴으로부터 분리되며, 상기 제 1 내지 제 4 레이아웃 레벨과는 상이한 제 5 레이아웃 레벨 상에 위치됨 -
를 더 포함하는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법. - 제 1항에 있어서,
상기 제 1 활성 영역 레이아웃 패턴은 제 1 P-타입 트랜지스터의 제 1 활성 영역에 대응하고,
상기 제 2 활성 영역 레이아웃 패턴은, 상기 제 1 P-타입 트랜지스터에 결합된 제 2 P-타입 트랜지스터의 그리고 상기 제 2 P-타입 트랜지스터에 결합된 패스-게이트(pass-gate) 트랜지스터의 제 2 활성 영역에 대응하고, 상기 패스-게이트 트랜지스터, 상기 제 1 P-타입 트랜지스터, 및 상기 제 2 P-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이고,
상기 제 1 활성 영역 레이아웃 패턴의 길이는 상기 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하고, 상기 제 1 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 일측으로부터 상기 레이아웃 설계의 코너 노치까지 연장되고, 상기 제 2 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 상기 일측으로부터 상기 레이아웃 설계의 다른 측까지 연장되는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법. - 제 1항에 있어서,
상기 제 1 활성 영역 레이아웃 패턴은 제 1 N-타입 트랜지스터의 제 1 활성 영역에 대응하고;
상기 제 2 활성 영역 레이아웃 패턴은, 상기 제 1 N-타입 트랜지스터에 결합된 제 2 N-타입 트랜지스터의 그리고 상기 제 2 N-타입 트랜지스터에 결합된 패스-게이트 트랜지스터의 제 2 활성 영역에 대응하고, 상기 패스-게이트 트랜지스터, 상기 제 1 N-타입 트랜지스터, 및 상기 제 2 N-타입 트랜지스터 각각은 5 트랜지스터(5T) 동기 랜덤 액세스 메모리(SRAM) 메모리 셀의 일부이며;
상기 제 1 활성 영역 레이아웃 패턴의 길이는 상기 제 2 활성 영역 레이아웃 패턴의 길이와는 상이하고, 상기 제 1 활성 영역 레이아웃 패턴은 상기 레이아웃 설계의 일측으로부터 상기 레이아웃 설계의 코너 노치까지 연장되는 것인, 메모리 셀을 갖는 메모리 셀 어레이를 형성하는 방법. - 메모리 셀 어레이에 있어서,
제 1 방향으로 제 1 행에 배열되는 제 1 메모리 셀;
상기 제 1 방향과는 상이한 제 2 방향으로 연장되고, 상기 제 1 메모리 셀에 결합되는 제 1 비트 라인;
상기 제 1 방향으로 제 2 행에 배열되는 제 2 메모리 셀; 및
상기 제 2 방향으로 연장되고, 상기 제 2 메모리 셀에 결합되는 제 2 비트라인
을 포함하며,
상기 제 1 메모리 셀은 5 트랜지스터(5T) 메모리 셀에 대응하고, 코너 노치를 포함하는 레이아웃 설계를 갖는 상기 제 1 메모리 셀은:
상기 코너 노치 및 상기 제 1 메모리 셀의 제 1 측에 인접한 제 1 활성 영역; 및
상기 제 1 메모리 셀의 제 1 측 반대편의 상기 제 1 메모리 셀의 제 2 측에 인접한 제 2 활성 영역 - 상기 제 1 활성 영역의 길이는 상기 제 2 활성 영역의 길이와는 상이하고, 상기 제 1 활성 영역 및 상기 제 2 활성 영역은 상기 제 2 방향으로 연장되고, 제 1 레벨 상에 위치되며, 상기 제 1 방향으로 서로 분리됨 -
을 포함하고, 또한,
제 1 도펀트 타입을 갖고, 적어도 상기 제 1 레벨 상에 위치되는 제 1 웰 - 상기 제 1 웰은:
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 1 측에 인접한 상기 제 1 웰의 제 1 부분; 및
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 2 측에 인접한 상기 제 1 웰의 제 2 부분
을 포함하고, 상기 제 1 활성 영역은 상기 제 1 웰의 제 1 부분 내에 임베딩됨 - ;
상기 제 1 도펀트 타입과는 상이한 제 2 도펀트 타입을 갖는 제 2 웰 - 상기 제 2 웰은:
상기 제 2 방향으로 연장되고, 상기 제 1 웰의 제 1 부분에 인접한 상기 제 2 웰의 제 1 부분; 및
상기 제 2 방향으로 연장되고, 상기 제 1 메모리 셀의 제 2 측, 상기 제 1 웰의 제 2 부분, 및 상기 제 2 웰의 제 1 부분 각각에 인접한 상기 제 2 웰의 제 2 부분
을 포함하고, 상기 제 2 활성 영역은:
상기 제 1 웰의 제 2 부분 내에 임베딩되는 상기 제 2 활성 영역의 제 1 부분; 및
상기 제 2 웰의 제 2 부분에 임베딩되고, 상기 제 2 방향으로 상기 제 2 활성 영역의 제 1 부분과 정렬되는 상기 제 2 활성 영역의 제 2 부분
을 포함함 - ;
상기 제 2 웰의 제 1 부분 내에 임베딩되는 제 3 활성 영역; 및
상기 제 2 웰의 제 1 부분 내에 임베딩되는 제 4 활성 영역 - 상기 제 3 활성 영역은 상기 제 1 활성 영역과 상기 제 4 활성 영역 사이에 있고, 상기 제 4 활성 영역은 상기 제 3 활성 영역과 상기 제 2 활성 영역 사이에 있음 -
을 더 포함하는 것인, 메모리 셀 어레이. - 제 6항에 있어서,
상기 제 1 방향으로 연장되고, 상기 제 1 활성 영역 및 상기 제 2 활성 영역과 중첩하고, 상기 제 1 레벨과는 상이한 제 2 레벨 상에 위치되는 게이트들의 세트; 및
상기 제 1 방향으로, 그리고 적어도 상기 제 1 활성 영역 및 상기 제 2 활성 영역 또는 상기 게이트들의 세트 위에서 연장되는 제 1 세트의 도전성 구조물들
을 더 포함하며,
상기 제 1 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 1 세트의 도전성 구조물들의 인접 도전성 구조물로부터 분리되고, 상기 제 1 레벨 및 상기 제 2 레벨과는 상이한 제 3 레벨 상에 위치되는 것인, 메모리 셀 어레이. - 제 7항에 있어서,
상기 제 1 방향으로 연장되고, 적어도 상기 제 2 활성 영역 및 상기 제 1 메모리 셀의 제 2 측과 중첩하는 제 2 세트의 도전성 구조물들 - 상기 제 2 세트의 도전성 구조물들의 각각의 도전성 구조물은 적어도 상기 제 1 방향 또는 상기 제 2 방향으로 상기 제 2 세트의 도전성 구조물들의 인접 구조물로부터 분리되고,
상기 제 1 레벨, 상기 제 2 레벨 및 상기 제 3 레벨과는 상이한 제 4 레벨 상에 위치됨 - ;
상기 제 1 세트의 도전성 구조물들과 상기 제 1 및 제 2 활성 영역 사이의 제 1 세트의 비아들 - 상기 제 1 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 제 1 활성 영역 및 상기 제 2 활성 영역에 결합시키고, 상기 제 1 세트의 비아들 중 적어도 하나의 비아는 상기 제 1 세트의 도전성 구조물들 중 적어도 하나의 도전성 구조물이 상기 제 1 활성 영역 및 상기 제 2 활성 영역 중 적어도 하나와 중첩하는 곳에 위치됨 - ; 및
상기 제 1 세트의 도전성 구조물들과 상기 게이트들의 세트 사이의 제 2 세트의 비아들 - 상기 제 2 세트의 비아들은 상기 제 1 세트의 도전성 구조물들을 상기 게이트들의 세트에 결합시키고, 상기 제 2 세트의 비아들 중 제 1 비아는 상기 제 1 세트의 도전성 구조물들 중 제 1 도전성 구조물이 상기 게이트들의 세트 중 제 1 게이트 위에 있는 곳에 위치됨 -
을 더 포함하는, 메모리 셀 어레이. - 삭제
- 삭제
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862660834P | 2018-04-20 | 2018-04-20 | |
| US62/660,834 | 2018-04-20 | ||
| US15/964,492 | 2018-04-27 | ||
| US15/964,492 US10431576B1 (en) | 2018-04-20 | 2018-04-27 | Memory cell array and method of manufacturing same |
| KR1020180065027A KR102113345B1 (ko) | 2018-04-20 | 2018-06-05 | 메모리 셀 어레이 및 그 제조 방법 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180065027A Division KR102113345B1 (ko) | 2018-04-20 | 2018-06-05 | 메모리 셀 어레이 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200068613A KR20200068613A (ko) | 2020-06-15 |
| KR102297449B1 true KR102297449B1 (ko) | 2021-09-06 |
Family
ID=68063825
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180065027A KR102113345B1 (ko) | 2018-04-20 | 2018-06-05 | 메모리 셀 어레이 및 그 제조 방법 |
| KR1020190046364A KR102241046B1 (ko) | 2018-04-20 | 2019-04-19 | 메모리 셀 어레이 및 그 운영 방법 |
| KR1020200057892A KR102297449B1 (ko) | 2018-04-20 | 2020-05-14 | 메모리 셀 어레이 및 그 제조 방법 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180065027A KR102113345B1 (ko) | 2018-04-20 | 2018-06-05 | 메모리 셀 어레이 및 그 제조 방법 |
| KR1020190046364A KR102241046B1 (ko) | 2018-04-20 | 2019-04-19 | 메모리 셀 어레이 및 그 운영 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (5) | US10431576B1 (ko) |
| KR (3) | KR102113345B1 (ko) |
| CN (2) | CN110391237B (ko) |
| DE (1) | DE102018110356A1 (ko) |
| TW (4) | TWI740550B (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
| US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
| US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
| US10608011B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional NOR memory array architecture and methods for fabrication thereof |
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| US10692874B2 (en) | 2017-06-20 | 2020-06-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
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| TW201944578A (zh) | 2019-11-16 |
| TW201946060A (zh) | 2019-12-01 |
| KR20190122592A (ko) | 2019-10-30 |
| CN110391237A (zh) | 2019-10-29 |
| US10950595B2 (en) | 2021-03-16 |
| US11652096B2 (en) | 2023-05-16 |
| TWI698982B (zh) | 2020-07-11 |
| US20200027871A1 (en) | 2020-01-23 |
| US20190325946A1 (en) | 2019-10-24 |
| TWI740550B (zh) | 2021-09-21 |
| TW202046494A (zh) | 2020-12-16 |
| US10872883B2 (en) | 2020-12-22 |
| US20210202467A1 (en) | 2021-07-01 |
| CN110391237B (zh) | 2022-02-18 |
| KR102113345B1 (ko) | 2020-05-22 |
| KR102241046B1 (ko) | 2021-04-19 |
| CN110390981A (zh) | 2019-10-29 |
| US10431576B1 (en) | 2019-10-01 |
| DE102018110356A1 (de) | 2019-10-24 |
| TWI671887B (zh) | 2019-09-11 |
| KR20190122520A (ko) | 2019-10-30 |
| TWI705457B (zh) | 2020-09-21 |
| TW202005060A (zh) | 2020-01-16 |
| CN110390981B (zh) | 2021-08-03 |
| US20210104509A1 (en) | 2021-04-08 |
| US20190325945A1 (en) | 2019-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |