TW202307855A - 積體電路裝置 - Google Patents

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楊詠傑
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Abstract

一種積體電路(integrated circuit，IC)裝置包括電晶體及可程式化結構區域。電晶體區域包括用以接收參考電壓的源極結構、汲極結構的第一部分、及在源極結構與汲極結構的第一部分之間定位並且用以接收啟用信號的閘電極。可程式化結構區域包括汲極結構的第二部分、用以接收操作電壓的第一信號線、第二信號線、在第一信號線下面並且電性連接到第一信號線的閘極通孔、及在汲極結構的第二部分與第二信號線之間定位並且電性連接到汲極結構的第二部分及第二信號線的汲極通孔。第一信號線包括閘極通孔位置的部分及第二信號線包括汲極通孔位置的部分在IC裝置的相同金屬層中平行定位。

Description

記憶體裝置、佈局及方法
無。
積體電路(Integrated circuit，IC)有時包括一次性可程式化（one-time-programmable，OTP）記憶體元件以提供非揮發性記憶體（non-volatile memory，NVM），其中當IC斷電時不丟失資料。OTP記憶體係允許將資料寫入記憶體一次的NVM類型。一旦已經程式化記憶體，其在電力丟失之後保持其值。
無。
以下揭示內容提供許多不同的實施例或實例，用於實施所提供標的的不同特徵。下文描述部件、材料、值、步驟、操作、材料、佈置、或類似者的具體實例以簡化本揭示。當然，該些僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置、或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向）且由此可同樣地解讀本文所使用的空間相對性描述詞。
在各個實施例中，基於IC佈局圖的IC裝置包括在相同的金屬層中藉由介電層分離的第一及第二平行金屬線。第一金屬線覆蓋閘極通孔且用以接收操作電壓，並且第二金屬線覆蓋汲極通孔，汲極通孔透過電晶體可控地耦接到參考電壓。操作電壓具有足夠大以產生穿過介電層（例如，在閘極通孔與第二金屬線之間或在汲極通孔與第一金屬線之間）的崩潰路徑（breakdown path）的程式化量值。操作電壓具有讀取量值，此讀取量值小於程式化量值並且足夠大以產生穿過介電層中的崩潰路徑的可偵測電流。
IC裝置從而建構為OTP裝置，例如，位元單元陣列的位元單元，其中未程式化及經程式化的狀態對應於獨立的邏輯位準。與在程式化操作中將OTP位元單元的金屬線用於熔斷的方法相比，IC裝置能夠使用較少電流執行程式化操作，從而包括具有較小通道大小的電晶體並且減小總位元單元大小。
第1A圖及第1B圖係根據一些實施例的IC裝置100的示意圖。IC裝置100（在一些實施例中亦稱為位元單元100）包括在汲極通孔VD與參考電壓節點VSSN之間串聯耦接的電晶體M1及M2、耦接到汲極通孔VD的金屬線BLB、以及耦接到閘極通孔VG的金屬線BL。第1A圖係在程式化操作之前的處於未程式化狀態的IC裝置100的圖，並且第1B圖係在程式化操作之後的處於經程式化狀態的IC裝置100的圖。
本文的每個圖式（例如，第1A圖至第6圖）出於說明目的而簡化。圖式係IC結構及具有各種特徵的裝置的視圖，該些特徵經包括及排除以促進下文的論述。在各個實施例中，除了第1A圖至第6圖中的特徵之外，IC結構、裝置及/或佈局圖包括一或多個特徵，對應於電力分配結構、金屬互連、觸點、通孔、閘極結構或其他電晶體元件、隔離結構、或類似者。
電晶體M1包括耦接到參考電壓節點VSSN的源極/汲極(source/drain，S/D)端子、耦接到信號節點WLN的閘極、及耦接到電晶體M2的S/D端子的S/D端子。電晶體M2亦包括耦接到信號節點NCGN的閘極及耦接到汲極通孔VD的S/D端子。
如在第1A圖中，在未程式化狀態中，金屬線BLB及汲極通孔VD藉由介電層（未圖示）（例如，下文關於第2A圖及第2B圖所述的介電層100D）與金屬線BL及閘極通孔VG電性隔離。如在第1B圖中，在經程式化狀態中，金屬線BLB及汲極通孔VD經由穿過介電層的崩潰路徑100R耦接到金屬線BL及閘極通孔VG。在第1B圖至第2B圖的實施例中，崩潰路徑100R在金屬線BLB與閘極通孔VG之間定位。在一些實施例中，崩潰路徑100R在汲極通孔VD與金屬線BL之間或在金屬線BLB與金屬線BL之間定位。
IC裝置100從而在操作中用以接收金屬線BL上（且因而閘極通孔VG上）的操作電壓VDDQ、參考電壓節點VSSN上的參考電壓VSS、信號節點WLN上的啟用信號WL、及信號節點NCGN上的偏壓信號NCGATE。電晶體M1用以回應於啟用信號WL而將電晶體M2選擇性耦接到參考電壓節點VSSN，並且電晶體M2用以回應於偏壓信號NCGATE而將汲極通孔VD及金屬線BLB選擇性耦接到電晶體M1。
啟用信號WL及偏壓信號NCGATE在操作中用以導致電晶體M1及M2同時接通，從而將汲極通孔VD及金屬線BLB耦接到參考電壓節點VSSN，使得在汲極通孔VD及金屬線BLB上接收參考電壓VSS。
在第1A圖及第1B圖的實施例中，電晶體M1及M2中的每一者係用以回應於對應啟用信號WL或偏壓信號NCGATE的高邏輯值而接通的n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體。在一些實施例中，電晶體M1或M2中的一者或兩者係用以回應於對應啟用信號WL或偏壓信號NCGATE的低邏輯值而接通的p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體。
在第1A圖及第1B圖的實施例中，電晶體M1及M2具有疊接（cascode）佈置，從而跨電晶體M1及M2的總電壓降能夠超過電晶體M1及M2中的一者或兩者的額定電壓（voltage rating），使得當操作電壓VDDQ具有高於額定電壓的量值時，例如，在如下文所述的程式化及/或讀取操作期間，避免對電晶體M1及M2的破壞。
根據電晶體M1及M2的疊接佈置，偏壓信號NCGATE具有大於啟用信號WL的電壓位準的一或多個電壓位準，使得在偏壓信號NCGATE與啟用信號WL的電壓位準之間的一或多個差小於電晶體M1及M2中的一者或兩者的額定電壓。
在一些實施例中，IC裝置100包括在疊接佈置中除了電晶體M1及M2之外的一多個電晶體，一或多個額外電晶體用以接收具有類似於前述關於偏壓信號NCGATE及啟用信號WL間關係的關係的對應一或多個偏壓信號。在一些實施例中，IC裝置100不包括電晶體M2，電晶體M1直接耦接到汲極通孔VD，並且汲極通孔VD回應於啟用信號WL而僅僅經由電晶體M1選擇性耦接到參考電壓節點VSSN。
在各個實施例中，電晶體M1或M2中的一者或兩者係標準閾值電壓(standard threshold voltage，SVT)裝置、低閾值電壓(low threshold voltage，LVT)裝置、高電壓閾值(high voltage threshold，HVT)裝置、高電壓(high voltage，HV)裝置、輸入-輸出(input-output，IO)裝置、或能夠將汲極通孔VD選擇性耦接到參考電壓節點VSSN的另一適宜裝置。
在操作中，在汲極通孔VD及金屬線BLB上的參考電壓VSS及在金屬線BL及閘極通孔VG上的操作電壓VDDQ的組合用於跨介電層產生電場。在程式化操作中，操作電壓VDDQ具有相對於參考電壓VSS足夠大的程式化量值以產生能夠崩潰介電層的電場，因而產生崩潰路徑100R。
在讀取操作中，參考電壓VDDQ具有對應於電場強度的相對於參考電壓VSS的讀取量值，此電場強度低於介電層的崩潰位準，讀取量值因而小於程式化量值。讀取量值足夠大以產生從金屬線BL流到參考電壓節點VSSN的電流IMTV。
在一些實施例中，相對於參考電壓VSS的操作電壓VDDQ及由此電流IMTV在程式化或讀取操作的一者或兩者中具有正極性。在一些實施例中，相對於參考電壓VSS的操作電壓VDDQ及由此電流IMTV在程式化或讀取操作的一者或兩者中具有負極性。
操作電壓VDDQ的讀取量值產生電流IMTV，當IC裝置100處於第1A圖的未程式化狀態時，此電流IMTV基於完整介電層而具有相對低的電流位準，例如，接近0安(A)，並且當IC裝置100處於第1B圖的經程式化狀態時，此電流IMTV基於存在崩潰路徑100R而具有相對高的電流位準，例如，大於1微安。
IC裝置100因而包括金屬線BLB及BL，經建構為可程式化結構的汲極通孔VD及閘極通孔VG，其中未程式化狀態對應於電流IMTV的相對低位準及第一邏輯位準，例如，低邏輯位準，並且經程式化狀態對應於電流IMTV的相對高位準及第二邏輯位準，例如，高邏輯位準。
與在程式化操作中將OTP位元單元的金屬線用於熔斷的方法相比，IC裝置100因而能夠使用較少電流執行程式化操作，因而包括具有較小通孔大小的電晶體並且減少總位元單元大小。
第2A圖及第2B圖係根據一些實施例的IC裝置100的圖。第2A圖係IC裝置100的平面圖並且包括X及Y方向以及線A-A’。第2B圖係對應於線A-A’的IC裝置100的橫截面圖並且包括Y及Z方向。第2A圖及第2B圖中的每一者係IC裝置100的可程式化結構元件的視圖並且出於說明目的，不包括電晶體M1及M2的元件。
第2A圖及第2B圖的實施例係出於說明目的而提供的非限制性實例。在一些實施例中，IC裝置100包括具有除了第2A圖及第2B圖的構造之外的構造的可程式化結構元件，因而IC裝置100能夠具有前述的未程式化及經程式化狀態。
在第2A圖及第2B圖的實施例中，金屬線BL及BLB在X方向上平行延伸並且在相同的金屬層中跨介電層100D藉由距離S分離。在第2A圖及第2B圖的實施例中，崩潰路徑100R存在並且在Y方向上穿過介電層100D延伸。在一些實施例中，崩潰路徑100R不存在或在不同於Y方向的方向上延伸。
金屬線BL覆蓋並且直接接觸閘極通孔VG，閘極通孔VG覆蓋並且直接接觸閘極結構GS。金屬線BLB覆蓋並且直接接觸汲極通孔VD，汲極通孔VD覆蓋並且直接接觸導電區段MD，在一些實施例中亦稱為汲極結構MD或源極/汲極(source/drain，S/D)結構MD。閘極結構GS及導電層MD中的每一者覆蓋並且直接接觸基板100B。
金屬線中的每一者（例如，金屬線BL或BLB），及通孔（例如，閘極通孔VG或汲極通孔VD）係包括一或多種導電材料的體積。導電材料係下列中的一或多種：銅(Cu)、銀(Ag)、鎢(W)、鈦(Ti)、鎳(Ni)、錫(Sn)、鋁(Al)或適用於在IC結構元件之間提供低電阻電性連接（亦即，電阻位準低於預定閾值，該預定閾值對應於基於電阻的對電路效能的影響的一或多個容限位準（tolerance level））的另一種金屬或材料，例如，多晶矽。
介電層（例如，介電層100D）係包括一或多種絕緣材料（例如，二氧化矽）及/或一或多種其他適宜材料（諸如介電常數值小於3.8的低介電常數材料或介電常數值大於3.8的高介電常數材料）的體積，該適宜材料適用於在IC結構元件之間提供高電阻，亦即，電阻位準高於預定閾值，該預定閾值對應於基於電阻的對電路效能的影響的一或多個容限位準。
閘極結構（例如，閘極結構GS）係包括一或多個導電區段（例如，閘電極）的體積，該些導電區段包括一或多種導電材料（例如，多晶矽）、一或多種金屬、及/或實質上由一或多種絕緣材料圍繞的一或多種其他適宜材料，一或多個導電區段因而用以控制提供到下層的閘極介電層的電壓。
在一些實施例中，導電區段（例如，導電區段MD）包括至少一個金屬層的一部分，例如，接觸層，該金屬層覆蓋且接觸基板並且具有足夠小以實現在MD區段與上層金屬層（例如，金屬零層）之間形成絕緣層的厚度。
在各個實施例中，導電區段包括半導體基板（例如，基板100B）的部分、及/或具有足以導致區段具有低電阻位準的摻雜位準（例如，基於佈植製程（implantation procedure））的磊晶層。在各個實施例中，摻雜的導電區段包括下列中的一或多種：矽(Si)、鍺矽(SiGe)、碳化矽(SiC)、硼(B)、磷(P)、砷(As)、鎵(Ga)、如前述的金屬、或適用於提供低電阻位準的另一種材料。在一些實施例中，MD區段包括具有約1*10 16每立方厘米(cm -3)或更大的摻雜濃度的摻雜劑。
在各個實施例中，一或多個導電區域覆蓋一或多個主動區域，例如，下文關於第3圖至第5圖所述的主動區域A1或A2。主動區係具有n型或p型摻雜的半導體基板的連續部分，該連續部分包括適用於形成一或多個電晶體的各種半導體結構。
第2B圖包括對應於線A-A’的在Y-Z平面中的金屬線BL及BLB、閘極通孔VG、及閘極結構GS的橫截面的實線描繪，以及在負X方向上從線A-A’偏移的在Y-Z平面（未標記）中的汲極通孔VD及導電區段MD的橫截面的虛線描繪。
閘極通孔VG及汲極通孔VD在X方向上彼此偏移，使得閘極通孔VG及汲極通孔VD在X方向上跨越總距離L。在一些實施例中，X方向上的偏移對應於與閘極結構（例如，閘極結構GS）對準的閘極VG，並且與汲極結構（例如，導電結構MD）對準的汲極通孔VD在X方向上從閘極結構偏移。
距離L對應於包括閘極通孔VG的位置的金屬線BL的至少一部分、及包括在相同金屬層中平行定位的汲極通孔VD的金屬線BLB的至少一部分。在第2A圖及第2B圖的實施例中，距離L對應於具有相同長度（未標記）並且在Y方向上對準的金屬線BL及BLB的部分。在一些實施例中，距離L對應於另外建構的金屬線BL及BLB，例如，藉由具有不同長度，使得金屬線BL及BLB的部分在相同金屬層中平行定位。在一些實施例中，距離L僅對應於在相同金屬層中平行定位的金屬線BL及BLB的部分，例如，在Y方向上金屬線BL及BLB的重疊。
金屬線BL及BLB、閘極通孔VG、及汲極通孔VD中的每一者在Y方向上具有寬度W。因為金屬線BL及BLB、閘極通孔VG、及汲極通孔VD中的每一者從頂部（在正Z方向上的最大延伸）處的最寬點漸縮到底部（在負Z方向上的最大延伸）處的最窄點，寬度W表示Y方向上的最大寬度。在第2A圖及第2B圖的實施例中，金屬線BL及BLB、閘極通孔VG、及汲極通孔VD中的每一者具有相同的寬度W的值。在一些實施例中，金屬線BL或BLB、閘極通孔VG、及汲極通孔VD中的一或多者具有不同於金屬線BL或BLB、閘極通孔VG、及汲極通孔VD中的另外一或多者的寬度W的一或多個值的寬度W的值。
在上文關於第1A圖及第1B圖所述的程式化操作中，與金屬線BLB及汲極通孔VD上的參考電壓VSS結合的金屬線BL及閘極通孔VG上的操作電壓VDDQ用以基於金屬線BL及BLB、閘極通孔VG、及汲極通孔VD的構造及尺寸來產生穿過介電層100D的崩潰路徑100R。
由此，距離L對應於在X方向上金屬線BL及BLB的重疊部分，此處崩潰路徑100R潛在地經定位使得距離L的增加的值對應於針對操作電壓VDDQ及參考電壓VSS的給定組合建立崩潰路徑100R的增加的可能性。在一些實施例中，距離L具有大於或等於20奈米(nm)的值。在一些實施例中，距離L具有大於或等於40 nm的值。
在一些實施例中，基於下層結構（例如，閘極結構GS及導電區段MD）的定位，距離L具有對應於在X方向上在閘極通孔VG與汲極通孔VD之間的分離的最小值。在一些實施例中，閘極通孔VG及汲極通孔VD在X方向上藉由從5 nm至20 nm變化的值分離。在一些實施例中，閘極通孔VG及汲極通孔VD在X方向上藉由從8 nm至15 nm變化的值分離。
距離S對應於崩潰路徑100R的長度，使得距離S的最小值大於或等於金屬線BL及BLB的最小間距規則，並且距離S的增加的值對應於崩潰路徑100R的增加的長度。崩潰路徑100R的增加的長度對應於操作電壓VDDQ相對於參考電壓VSS的程式化量值的增加的值。在一些實施例中，距離S具有從5 nm至50 nm變化的值。在一些實施例中，距離S具有從10 nm至30 nm變化的值。
寬度W對應於針對IC裝置100的可程式化結構元件的面積需求，使得寬度W的增加的值對應於增加的面積需求。在一些實施例中，寬度W具有從5 nm至50 nm變化的值。在一些實施例中，寬度W具有從10 nm至30 nm變化的值。
在第2A圖及第2B圖的實施例中，在X-Y平面中的閘極通孔VG及汲極通孔VD中的每一者的橫截面具有方形形狀，使得在X方向上的長度（未標記）近似與寬度相同。在一些實施例中，在X-Y平面中的閘極通孔VG及汲極通孔VD中的一者或兩者的橫截面具有矩形形狀，使得長度大於寬度W。在一些實施例中，長度的增加的值對應於針對操作電壓VDDQ及參考電壓VSS的給定組合建立崩潰路徑100R的增加的可能性。在一些實施例中，閘極通孔VG或汲極通孔VD中的一者或兩者具有值從10 nm至75 nm變化的長度。在一些實施例中，閘極通孔VG或汲極通孔VD中的一者或兩者具有值從20 nm至50 nm變化的長度。
產生崩潰路徑100R所需的操作電壓VDDQ相對於參考電壓VSS的程式化量值之間的差係基於包括介電層100D的材料組成的前述的可程式化結構元件的構造。針對參考電壓VSS的給定值，例如，接地電壓位準，操作電壓VDDQ的程式化量值的增加的值對應於增加的電路設計考慮，例如，增加的疊接電晶體的數量。在一些實施例中，IC裝置100的可程式化結構元件的構造對應於操作電壓VDDQ的程式化量值，該程式化量值具有相對於參考電壓VSS從1.0伏特(V)至7.0 V變化的值。在一些實施例中，IC裝置100的可程式化結構元件的構造對應於操作電壓VDDQ的程式化量值，該程式化量值具有相對於參考電壓VSS從1.8 V至5.0 V變化的值。
在第2A圖及第2B圖的實施例中，在程式化操作期間，在閘極通孔VG最靠近金屬線BLB的最頂部及汲極通孔VD最靠近金屬線BL的最頂部處的電荷密度（及從而局部電場強度）大於相鄰位置處的電荷密度，使得與在金屬線BL與BLB之間相比，崩潰路徑100R更易於在閘極通孔VG與金屬線BLB或汲極VD與金屬線BL之間建立。在一些實施例中，崩潰路徑100R被稱為金屬到通孔(metal-to-via，MTV)崩潰路徑100R、或MTV熔絲100R。
在第2A圖及第2B圖的實施例中，IC裝置100的可程式化結構元件包括如前述構造的金屬線BL及BLB、閘極通孔VG、及汲極通孔VD中的每一者的單個實例。在一些實施例中，例如，下文關於第3圖至第5圖所述的IC裝置300~500，可程式化結構元件包括如前述構造的金屬線BL及/或BLB、閘極通孔VG、及/或汲極通孔VD中的一或多者的至少兩個實例。在一些實施例中，增加數量的金屬線BL及/或BLB、閘極通孔VG、及/或汲極通孔VD中的一或多者的至少兩個實例，對應於針對操作電壓VDDQ及參考電壓VSS的給定組合建立崩潰路徑100R的增加的可能性。
在第2A圖及第2B圖的實施例中，金屬線BL及BLB及介電層100D對應於IC裝置100的金屬零層。在一些實施例中，金屬線BL及BLB及介電層100D對應於在IC裝置100的金屬零層之上的金屬層，例如，第一或第二金屬層，其中的每一者覆蓋並且電性連接到對應的通孔而非替代閘極通孔VG及汲極通孔VD。
如上文所述，IC裝置100因而經建構為OTP裝置，例如，位元單元陣列的位元單元，該OTP裝置能夠具有對應於單獨的邏輯位準的未程式化及經程式化狀態。與在程式化操作中將OTP位元單元的金屬線用於熔斷的方法相比，IC裝置100能夠使用較少電路執行程式化操作，因而包括具有較小通道大小的電晶體並且減小總位元單元大小。
第3圖至第5圖係根據一些實施例的相應IC裝置300~500的圖。第3圖至第5圖中的每個圖式表示作為定義對應IC裝置300~500的特徵的部分在製造製程中可使用的IC裝置300~500的實施例及IC佈局圖300~500的實施例。IC裝置300~500中的每一者係對應於上文關於第1A圖及第2B圖所述的IC裝置100的第一及第二實例的非限制性實例。
在一些實施例中，IC佈局圖300~500可用於下文關於第7圖所述的方法700中及/或與下文關於第11圖所述的IC製造系統1100相關聯的IC製造流程，作為定義對應IC裝置300~500的一或多個特徵的部分。
在一些實施例中，IC佈局圖300~500儲存在IC設計儲存媒體中，諸如下文關於第10圖所述的IC設計儲存器1007。在一些實施例中，IC佈局圖300~500藉由執行方法（例如，下文關於第9圖所述的方法900）的一或多個操作產生。
第3圖至第5圖中的每一者包括在Y方向上延伸的閘極G1A/G1B/G1C~G10A/G10B/G10C、在閘極G1A/G1B/G1C~G10A/G10B/G10C的對應相鄰實例之間在Y方向上延伸的導電區段S1A/S1B~S9A/S9B、及在X方向上延伸並且使閘極G1A/G1B/G1C~G10A/G10B/G10C及導電區段S1A/S1B~S9A/S9B的對應實例相交的金屬線ML1~ML6。
閘極G1A/G1B/G1C~G10A/G10B/G10C表示在IC裝置實施例中的閘極結構，並且在IC佈局實施例中，可用作定義對應閘極結構的部分的閘極區域。導電區段S1A/S1B~S9A/S9B表示在IC裝置實施例中的導電結構區段，並且在IC佈局實施例中，可用作定義對應導電結構區段的部分的導電區域。金屬線ML1~ML6表示在IC裝置實施例中的金屬區段，並且在IC佈局實施例中，可用作定義對應金屬區段的部分的金屬區域。
切割區域CP1藉由環繞金屬線ML1的虛線表示，並且切割區域CP2藉由環繞金屬線ML6的虛線表示。在一些實施例中，切割區域CP1及CP2被稱為切割多晶矽區域CP1及CP2。在IC佈局實施例中，切割區域CP1及CP2係定義位置的區域，作為製造製程的部分，在該些位置處將給定閘極結構分為電性隔離的閘極部分。閘極G1A/G1B/G1C~G10A/G10B/G10C的給定實例因而表示在Y方向上對準的三個電性隔離的閘極部分。例如，閘極G1A/G1B/G1C表示在正Y方向上遠離切割區域CP1延伸的閘極部分G1A、在Y方向上在切割區域CP1及CP2之間延伸的閘極部分G1B、及在負Y方向上遠離切割區域CP2延伸的閘極部分G1C。
在一些實施例中，切割區域CP1或CP2中的一者或兩者以其他方式建構，因而將閘極G1A/G1B/G1C~G10A/G10B/G10C的每個實例分為在Y方向上對準的三個電性隔離的閘極部分。
切割金屬區域CM藉由環繞金屬線ML3及ML4的虛線表示。在IC佈局實施例中，切割金屬區域CM係定義位置的區域，在該些位置處作為製造製程的部分，將給定導電區段分為電性隔離的區段部分。導電區段S1A/S1B~S9A/S9B的給定實例因而表示在Y方向上對準的兩個電性隔離的區段部分。例如，導電區段S1A/S1B表示在正Y方向上遠離切割金屬區域CM延伸的導電區段S1A、及在負Y方向上遠離切割金屬區域CM延伸的導電區段S1B。
第3圖至第5圖中的每一者進一步包括在X方向上延伸並且藉由金屬線ML1~ML6彼此分離的主動區域A1及A2。主動區域A1及A2表示IC裝置實施例中的主動區域，並且在IC佈局實施例中，可用作定義對應主動區域的部分的主動區域。在第3圖至第5圖的實施例中，主動區域A1及A2中的每一者具有n型摻雜。在一些實施例中，主動區域A1或A2中的一者或兩者具有p型摻雜。
主動區域A1與閘極G1A~G10A及導電區段S1A~S9A中的每一者相交，並且主動區域A2與閘極G1C~G10C及導電區段S1B~S9B中的每一者相交。導電區段S1A、S5A、S9A、S1B、S5B、及S9B中的每一者耦接到參考電壓節點VSSN（未在第3圖至第5圖中圖示）並且因而用以接收上文關於第1A圖及第1B圖所述的參考電壓VSS。閘極G1A、G5A、G6A、及G9A中的每一者耦接到信號節點WLN（未在第3圖至第5圖中圖示）的第一實例且因而用以接收啟用信號WL的第一實例，並且閘極G1C、G5C、G6C、及G9C中的每一者耦接到信號節點WLN（未在第3圖至第5圖中圖示）的第二實例且因而用以接收啟用信號WL的第二實例。閘極G3A、G4A、G7A、及G8A中的每一者耦接到信號節點NCGN（未在第3圖至第5圖中圖示）的第一實例且因而用以接收偏壓信號NCGATE的第一實例，並且閘極G3C、G4C、G7C、及G8C中的每一者耦接到信號節點NCGN（未在第3圖至第5圖中圖示）的第二實例且因而用以接收偏壓信號NCGATE的第二實例。
閘極G1A、G1B、G1C、G10A、G10B、及G10C中的每一者不包括電性連接並且該些閘極被包括在內以改進IC裝置300~500的可製造性。在一些實施例中，閘極G1A、G1B、G1C、G10A、G10B、及G10C被稱為虛設閘極。在一些實施例中，IC裝置300~500不包括閘極G1A、G1B、G1C、G10A、G10B、或G10C中的一或多者。
主動區域A1、閘極G1A~G10A、及導電區段S1A~S9A因而對應於第一電晶體區域（未在第3圖至第5圖中標記），例如，下文關於第6圖所述的電晶體區域T1，其中上文關於第1A圖至第2B圖所述的IC裝置100的第一實例包括對應於四個電晶體結構的平行佈置的電晶體M1及M2中的每一者的第一實例。電晶體M1的第一實例包括用以接收參考電壓VSS的導電區段S1A、S5A、及S9A，及用以接收啟用信號WLN的第一實例的相鄰閘極G1A、G5A、G6A及G9A。電晶體M2的第一實例包括用以接收偏壓信號NCGATE的第一實例的閘極G3A、G4A、G7A、及G8A，及相鄰的導電區段S3A及S7A。導電區段S2A、S4A、S6A、及S8A係電晶體M1及M2的第一實例的共享S/D端子。
類似地，主動區域A2、閘極G1C~G10C、及導電區段S1B~S9B對應於第二電晶體區域（未在第3圖至第5圖中標記），例如，下文關於第6圖所述的電晶體區域T2，其中IC裝置100的第二實例包括對應於四個電晶體結構的平行佈置的電晶體M1及M2中的每一者的第二實例，該些電晶體結構具有類似於前述第一電晶體區域構造的構造。
在第3圖至第5圖的實施例的每一者中，導電區段G3A、G7A、G3B、及G7B中的每一者包括對應於上文關於第2B圖所述的導電區段MD的切割區域CP1及CP2之間的部分。汲極通孔VD1重疊導電區段S3A及金屬線ML2的對應部分，汲極通孔VD2重疊導電區段S7A及金屬線ML2的對應部分，汲極通孔VD3重疊導電區段S3B及金屬線ML5的對應部分，並且汲極通孔VD4重疊導電區段S7B及金屬線ML5的對應部分。通孔（例如，汲極通孔VD1~VD4）表示在IC裝置實施例中接觸並且電性連接到上層及下層元件的通孔結構，並且在IC佈局實施例中，表示可用作定義對應通孔結構的部分的通孔區域。
IC裝置100的第一實例因而包括汲極通孔VD的第一實例，此汲極通孔VD對應於耦接到電晶體M2的第一實例的汲極通孔VD1及VD2及對應於金屬線ML2的金屬線BLB的第一實例。IC裝置100的第二實例因而包括汲極通孔VD的第二實例，此汲極通孔VD對應於耦接到電晶體M2的第二實例的汲極通孔VD3及VD4及對應於金屬線ML5的金屬線BLB的第二實例。
IC裝置100的第一實例進一步包括對應於金屬線ML3的金屬線BL的第一實例，並且IC裝置100的第二實例進一步包括對應於金屬線ML4的金屬線BL的第二實例。如下文進一步論述，在第3圖至第5圖的實施例的每一者中，IC裝置100的第一實例包括重疊金屬線ML3的閘極通孔VG1~VG10的第一子集及閘極G2B~G9B的對應第一子集，並且IC裝置100的第二實例包括重疊金屬線ML4的閘極通孔VG1~VG10的第二子集及閘極G2B~G9B的對應第二子集。IC裝置100的第一實例因而包括對應於閘極通孔VG的閘極通孔VG1~VG10的第一子集及對應於上文關於第2B圖所述的閘極GS的閘極G2B~G9B的第一子集。IC裝置100的第二實例因而包括對應於閘極通孔VG的閘極通孔VG1~VG10的第二子集及對應於閘極GS的閘極G2B~G9B的第二子集。
金屬線ML2~ML5，閘極通孔VG1~VG10及閘極G2B~G9B的第一及第二子集，汲極通孔VD1~VD4，及在切割區域CP1及CP2之間定位的導電區段S3A、S7A、S3B、及S7B的部分因而對應於在第一及第二電晶體區域之間的可程式化結構區域（未在第3圖至第5圖中標記），例如，下文關於第6圖所述的可程式化結構區域PS。
在第3圖至第5圖的實施例中，可程式化結構區域藉由金屬線ML1及切割區域CP1與第一電晶體區域分離，並且藉由金屬線ML6及切割區域CP2與第二電晶體區域分離。在一些實施例中，金屬線ML1及Ml6中的每一者被稱為壁或熔斷壁。在一些實施例中，IC裝置300~500中的一或多者不包括金屬線ML1或ML6中的一者或兩者，或者包括除了在可程式化結構區域與第一或第二電晶體區域中的一者或兩者之間的金屬線ML1及/或ML6或切割區域CP1及/或CP2之外的一或多個金屬線及/或切割區域。
在第3圖的實施例中，IC裝置300包括重疊金屬線ML3的閘極通孔VG1及VG2以及相應閘極G7B及G8B，閘極通孔VG1及VG2因而對應於閘極通孔VG1~VG10的第一子集，並且閘極G7B及G8B因而對應於閘極G2B~G9B的第一子集。IC裝置300進一步包括重疊金屬線ML4的閘極通孔V3及VG4以及相應閘極G3B及G4B，閘極通孔VG3及VG4因而對應於閘極通孔VG1~VG10的第二子集，並且閘極G3B及G4B因而對應於閘極G2B~G9B的第二子集。
IC裝置300因而包括經建構為鄰近導電結構S7A的第一閘極通孔對的閘極通孔VG1及VG2、以及經建構為鄰近導電結構S3B的第二閘極通孔對的閘極通孔VG3及VG4。
在第4圖的實施例中，IC裝置400包括重疊金屬線ML3的閘極通孔VG5、VG6、及VG2以及相應閘極G2B、G4B、及G8B，閘極通孔VG5、VG6、及VG2因而對應於閘極通孔VG1~VG10的第一子集，並且閘極G2B、G4B、及G8B因而對應於閘極G2B~G9B的第一子集。IC裝置400進一步包括重疊金屬線ML4的閘極通孔VG3、VG7、及VG8以及相應閘極G3B、G7B、及G9B，閘極通孔VG3、VG7、及VG8因而對應於閘極通孔VG1~VG10的第二子集，並且閘極G3B、G7B、及G9B因而對應於閘極G2B~G9B的第二子集。
IC裝置400因而包括經建構為鄰近導電結構S3A的閘極通孔的第一三角形圖案的閘極通孔VG3、VG5、及VG6，及經建構為鄰近導電結構S7B的閘極通孔的第二三角形圖案的閘極通孔VG2、VG7、及VG8。
在第5圖的實施例中，IC裝置500包括重疊金屬線ML3的閘極通孔VG5、VG6、VG9、及VG2以及相應閘極G2B、G4B、G6B、及G8B，閘極通孔VG5、VG6、VG9、及VG2因而對應於閘極通孔VG1~VG10的第一子集，並且閘極G2B、G4B、G6B、及G8B因而對應於閘極G2B~G9B的第一子集。IC裝置500進一步包括重疊金屬線ML4的閘極通孔VG3、VG10、VG7、及VG8以及相應閘極G3B、G5B、G7B、及G9B，閘極通孔VG3、VG10、VG7、及VG8因而對應於閘極通孔VG1~VG10的第二子集，並且閘極G3B、G5B、G7B、及G9B因而對應於閘極G2B~G9B的第二子集。
IC裝置500因而包括經建構為鄰近導電結構S3A的閘極通孔的第一平行四邊形圖案的閘極通孔VG3、VG5、VG6、及VG10，以及經建構為鄰近導電結構S7B的閘極通孔的第二平行四邊形圖案的閘極通孔VG2及VG7~VG9。
IC裝置300~500中的每一者因而用以對應於包括在第一及第二電晶體區域之間的可程式化結構區域的IC裝置100的第一及第二實例，IC裝置100的實例中的每一者對應於上文關於第1A圖至第2B圖所述的實施例。在一些實施例中，例如，藉由包括第一及/或第二子集，該些子集包括閘極/閘極通孔的單個實例，IC裝置另外用以對應於在第一及第二電晶體區域之間包括可程式化結構區域的IC裝置100的第一及第二實例，IC裝置100的實例中的每一者對應於上文關於第1A圖至第2B圖所述的實施例。在一些實施例中，IC裝置包括上文關於第3圖至第5圖所述的元件的子集，以便對應於IC裝置100的單個實例，IC裝置100對應於上文關於第1A圖至第2B圖所述的實施例。
如上文所述，IC裝置300~500中的每一者因而經建構為能夠具有對應於單獨的邏輯位準的未程式化或經程式化狀態的OTP裝置，例如，位元單元陣列的位元單元對。與在程式化操作中將OTP位元單元的金屬線用於熔斷的方法相比，IC裝置300~500中的每一者能夠使用較少電流執行程式化操作，因而包括具有較小通道大小的電晶體並且減小總位元單元大小。
第6圖係根據一些實施例的包括IC裝置610的位元單元陣列600的圖，IC裝置610對應於IC裝置300~500中的一者的實例。用上文關於第5A圖及第5B圖所述的方式，對第6圖中的位元單元陣列600的描繪對應於包括IC裝置300~500中的一者的實例的IC裝置及包括IC佈局圖300~500中的一者的實例的IC佈局圖。
位元單元陣列600包括行C1及行C2，行C1包括IC裝置610的第一實例，行C2包括IC裝置610的第二實例的。IC裝置610的每個實例包括經建構為上文關於第1A圖至第5圖所述的IC裝置100的兩個實例的第一電晶體區域T1、可程式化結構區域PS、及第二電晶體區域T2。
出於說明目的，第6圖的實施例包括IC裝置610的兩個實例的單一列。在各個實施例中，位元單元陣列600包括除了行C1及C2之外的一或多行，及/或多於單一列，每行及列包括IC裝置610的多個實例。
參考電壓節點VSSN的第一及第二實例在X方向上延伸並且重疊IC裝置610的每個實例的相應第一及第二電晶體區域。電壓節點VSSN穿過通孔（未標記）電性連接到導電結構S1A、S5A、S9A、S1B、S5B、及S9B的對應實例（未在第6圖中圖示）。
信號節點WLN1及NCGN1在X方向上延伸並且重疊對應於IC裝置610的每個實例的閘極G2A~G9A。信號節點WLN1穿過通孔（未標記）電性連接到閘極G2A、G5A、G6A、及G9A的對應實例，並且信號節點NCGN1穿過通孔（未標記）電性連接到閘極G3A、G4A、G7A、及G8A的對應實例。
信號節點WLN0及NCGN0在X方向上延伸並且重疊對應於IC裝置610的每個實例的閘極G2C~G9C。信號節點WLN0穿過通孔（未標記）電性連接到閘極G2C、G5C、G6C、及G9C的對應實例，並且信號節點NCGN0穿過通孔（未標記）電性連接到閘極G3C、G4C、G7C、及G8C的對應實例。
信號節點BL0在X方向上延伸且重疊IC裝置610的第一實例的可程式化結構區域PS，並且信號節點BL1在X方向上延伸且重疊IC裝置610的第二實例的可程式化結構區域PS。信號節點BL0及BL1中的每一者透過一或多個通孔（未圖示）電性連接到IC裝置610的對應實例的金屬線ML3及ML4。
參考電壓節點VSSN用以攜帶參考電壓VSS。信號節點WLN1及WLN0對應於信號節點WLN的實例並且用以攜帶對應於啟用信號WL的相應啟用信號WL1及WL0。信號節點NCGN1及NCGN0對應於信號節點NCGN的實例並且用以攜帶對應於偏壓信號NCGATE的相應偏壓信號NCGATE1及NCGATE0。信號節點BL0及BL1對應於金屬線BL的實例並且用以攜帶對應於啟用信號VDDQ的相應操作電壓VDDQ0及VDDQ1。
位元單元陣列600因而用以在操作中執行上文關於第1A圖至第2B圖所述的程式化及讀取操作，包括基於啟用信號WL1及WL0、偏壓信號NCGATE1及NCGATE0、以及操作電壓VDDQ0及VDDQ1的組合來選擇位元單元。在一些實施例中，偏壓信號NCGATE1及NCGATE0係相同的偏壓信號或基於啟用信號WL1及WL0，使得選擇位元單元僅僅基於啟用信號WL1及WL0以及操作電壓VDDQ0及VDDQ1的組合。
在第6圖的實施例中，在操作中，對應於行C1中的電晶體區域T1及可程式化結構區域PS的IC裝置100的實例可基於啟用信號WL1及操作電壓VDDQ0的組合來選擇，對應於行C1中的電晶體區域T2及可程式化結構區域PS的IC裝置100的實例，可基於啟用信號WL0及操作電壓VDDQ0的組合來選擇，對應於行C2中的電晶體區域T1及可程式化結構區域PS的IC裝置100的實例，可基於啟用信號WL1及操作電壓VDDQ1的組合來選擇，並且對應於行C2中的電晶體區域T2及可程式化結構區域PS的IC裝置100的實例，可基於啟用信號WL0及操作電壓VDDQ1的組合來選擇。
藉由前述的構造，位元單元陣列600包括，經建構為OTP裝置的可選擇IC裝置，例如，IC裝置100，該些OTP裝置能夠實現上文關於IC裝置100及300~500所述的益處。
第7圖係根據一些實施例的製造IC裝置的方法700的流程圖。方法700可操作以形成上文關於第1A圖至第5圖所述的IC裝置100~500及/或上文關於第6圖所述的位元單元陣列600。
在一些實施例中，方法700的操作以第7圖中描繪的次序來執行。在一些實施例中，方法700的操作以與第7圖的次序不同的次序來執行。在一些實施例中，一或多個額外操作在方法700的操作之前、期間、及/或之後執行。
在一些實施例中，方法700的一或多個操作係形成記憶體陣列的方法的操作的子集。在一些實施例中，執行方法700的一些或全部操作包括執行如下文關於IC製造系統1100及第11圖所述的一或多個操作。
於操作710，第一及第二汲極結構形成在相應的第一及第二主動區域上。形成第一及第二汲極結構包括根據如上文關於第3圖至第5圖所述在主動區域A1上形成導電結構S3A或S7A中的一者或兩者及在主動區域A2上形成導電結構S3B或S7B中的一者或兩者來執行一或多個製造操作，例如，沉積及/或佈植製程。
在一些實施例中，在相應的第一及第二主動區域上形成第一及第二汲極結構係作為形成記憶體陣列的部分在複數個相應第一及第二主動區域的每一者上形成複數個第一及第二汲極結構的每一者的部分。
於操作720，在一些實施例中，第一及第二源極結構形成在相應的第一及第二主動區域上。形成第一及第二源極結構包括根據如上文關於第3圖至第5圖所述在主動區域A1上形成導電結構S1A、S5A、或S9A中的一或多者及在主動區域A2上形成導電結構S1B、S5B、或S9B中的一或多者來執行一或多個製造操作，例如，沉積及/或佈植製程。
在一些實施例中，在相應第一及第二主動區域上形成第一及第二源極結構係作為形成記憶體陣列的部分在複數個相應第一及第二主動區域的每一者上形成複數個第一及第二源極結構的每一者的部分。
於操作730，在一些實施例中，形成第一電晶體，包括第一源極結構及覆蓋第一源極結構與第一汲極結構之間的第一主動區域的第一閘極結構。形成第一電晶體包括根據形成電晶體M1來執行一或多個製造操作，電晶體M1包括如上文關於第3圖至第5圖所述的覆蓋主動區域A1的閘極G2A、G5A、G6A、或G9A中的一或多者。
形成電晶體（例如，第一電晶體）包括執行複數個製造操作，例如，微影、擴散、沉積、蝕刻、平面化、或適用於構建鄰近源極及汲極結構並且覆蓋半導體晶圓的主動區域的閘極結構的其他操作中的一或多者。
在一些實施例中，形成第一電晶體係例如根據形成電晶體M2來形成電晶體的疊接佈置的部分，電晶體M2包括如上文關於第3圖至第5圖所述的覆蓋主動區域A1的閘極G3A、G4A、G7A、或G8A中的一或多者。
在一些實施例中，形成第一電晶體係作為形成記憶體陣列的部分形成複數個第一電晶體的部分。
於操作740，在一些實施例中，形成第二電晶體，包括第二源極結構及覆蓋第二源極結構與第二汲極結構之間的第二主動區域的第二閘極結構。在一些實施例中，第二閘極結構與第一閘極結構對準並且與第一閘極結構電性隔離。形成第二電晶體包括根據形成電晶體M1來執行一或多個製造操作，電晶體M1包括如上文關於第3圖至第5圖所述的覆蓋主動區域A2的閘極G2B、G5B、G6B、或G9B中的一或多者。
在一些實施例中，形成第二電晶體係例如根據形成電晶體M2來形成電晶體的疊接佈置的部分，電晶體M2包括如上文關於第3圖至第5圖所述的覆蓋主動區域A2的閘極G3B、G4B、G7B、或G8B中的一或多者。
在一些實施例中，形成第二電晶體係作為形成記憶體陣列的部分形成複數個第二電晶體的部分。
於操作750，第一及第二汲極通孔在第一及第二主動區域之間的相應第一及第二汲極結構上形成。形成第一及第二汲極結構包括根據如上文關於第3圖至第5圖所述在對應導電結構S3A或S7A上形成汲極通孔VD1或VD2中的一者或兩者以及在對應導電結構S3B及S7B上形成汲極通孔VD3及VD4中的一者或兩者來執行一或多個製造操作。
形成導電結構（例如，閘極或汲極通孔、信號線、或金屬線）包括執行複數個製造操作（包括沉積及圖案化一或多個光阻層）、執行一或多個蝕刻製程、及執行一或多個沉積製程，因而一或多種導電材料用以形成由一或多個連續介電層圍繞的連續低電阻結構，因而連續低電阻結構選擇性電性連接到各種相鄰特徵或與各種相鄰特徵隔離。在一些實施例中，形成導電結構包括執行鑲嵌或雙鑲嵌製程。
在一些實施例中，形成第一及第二汲極通孔係作為形成記憶體陣列的部分形成複數個第一及第二汲極通孔的部分。
於操作760，第一及第二閘極通孔在第一及第二主動區域之間的閘極結構上形成，第一及第二閘極結構垂直於第一及第二主動區域延伸。形成第一及第二閘極通孔包括根據如上文關於第3圖至第5圖所述在閘極G2B~G9B的對應第一及第二子集上形成閘極通孔VG1~VG10的第一及第二子集來執行一或多個製造操作。
在一些實施例中，形成第一及第二閘極通孔係作為形成記憶體陣列的部分形成複數個第一及第二閘極通孔的部分。
於操作770，第一至第四信號線在第一及第二汲極通孔以及第一及第二閘極通孔上建構。在第一及第二汲極通孔以及第一及第二閘極通孔上建構第一至第四信號線包括根據如上文關於第3圖至第5圖所述在汲極通孔D1或D2中的一者或兩者上建構金屬線ML2、在汲極通孔D3或D4中的一者或兩者上建構金屬線ML5、在閘極G2B~G9B的第一子集上建構金屬線ML3、及在閘極G2B~G9B的第二子集上建構金屬線ML4來執行一或多個製造操作。
在一些實施例中，建構第三及第四信號線包括建構以最小間距規則與第一信號線分離的第三信號線，以及建構以最小間隙規則與第二信號線分離的第四信號線。
在一些實施例中，建構第一至第四信號線係建構複數個第一至第四信號線的一部份，建構複數個第一至第四信號線係作為形成記憶體陣列的一部分。
於操作780，在一些實施例中，建構覆蓋並且電性連接到第三及第四信號線中的每一者的金屬區段。建構覆蓋並且電性連接到第三及第四信號線中的每一者的金屬區段包括根據建構覆蓋並且電性連接到上文關於第6圖所述的金屬線ML3及ML4中的每一者的實例的信號節點BL0或BL1中的一者或兩者，來執行一或多個製造操作。
在一些實施例中，建構金屬區段係建構複數個金屬區段的一部分，建構複數個金屬區段的一部分係作為形成記憶體陣列的一部分。
藉由執行方法700的一些或全部操作，製造經建構為兩個或多個OTP裝置的IC裝置，因而獲得上文關於IC裝置100、300~500及在一些實施例中位元單元陣列600所述的益處。
第8圖係根據一些實施例的操作IC裝置的方法800的流程圖。方法800可與包括可程式化結構元件的IC裝置一起使用，例如，上文關於第1A圖至第5圖所述的IC裝置100。
方法800的操作在第8圖中的序列係僅用於說明；方法800的操作能夠以與第8圖中描繪的序列不同的序列執行。在一些實施例中，除了第8圖中操作之外的操作在第8圖中的操作之前、之間、期間、及/或之後執行。
在一些實施例中，方法800的一些或全部操作係基於可程式化結構元件來操作包括IC裝置的記憶體陣列的方法的子集，例如，上文關於第6圖所述的位元單元陣列600。
於操作810，IC裝置的第一金屬線部分回應於啟用信號而耦接到參考電壓節點。將IC裝置的第一金屬線部分耦接到參考電壓節點包括耦接覆蓋並且電性連接到汲極通孔的第一金屬線，該汲極通孔例如上文關於第1A圖至第2B圖所述的汲極通孔VD或上文關於第3圖至第5圖所述的汲極通孔VD1~VD4。
在一些實施例中，將IC裝置的第一金屬線部分耦接到參考電壓節點包括如上文關於第1A圖至第2B圖所述回應於啟用信號WL而將金屬線BL耦接到參考電壓節點VSSN。在一些實施例中，將IC裝置的第一金屬線部分耦接到參考電壓節點包括回應於如上文關於第3圖至第6圖所述的啟用信號WL1或WL0而將金屬線ML2或ML5耦接到參考電壓節點VSSN。
在一些實施例中，將IC裝置的第一金屬線部分耦接到參考電壓節點包括進一步回應於一或多個偏壓信號而將IC裝置的第一金屬線部分耦接到參考電壓節點，例如，上文關於第1A圖至2B圖所述的偏壓信號NCGATE或上文關於第6圖所述的偏壓信號NCGATE1或NCGATE0。
於操作820，將操作電壓施加到IC裝置的第二金屬線部分，第一及第二金屬線部分在相同金屬層中平行佈置。將操作電壓施加到第二金屬線部分包括將操作電壓施加到覆蓋並且電性連接到閘極通孔的第二金屬線部分，例如，上文關於第1A圖至第2B圖所述的閘極通孔VG或上文關於第3圖至第5圖所述的閘極通孔VG1~VG10。
將操作電壓施加到第二金屬線部分包括在第一金屬線部分與汲極通孔之間及第二金屬線部分與閘極通孔之間產生電場。在一些實施例中，施加操作電壓包括施加具有程式化量值的操作電壓（作為程式化操作的部分）或具有讀取量值的操作電壓（作為讀取操作的部分），如上文關於第1A圖至第2B圖所述。
在一些實施例中，施加操作電壓包括施加上文關於第1A圖至第2B圖所述的操作電壓VDDQ或上文關於第6圖所述的操作電壓VDDQ0或VDDQ1。
於操作830，在一些實施例中基於在第一及第二金屬線部分之間流動的電流來執行，讀取操作。在一些實施例中，執行讀取操作包括如上文關於第1A圖至第2B圖所述基於電流IMTV來執行讀取操作。
藉由執行方法800的一些或全部操作，操作及參考電壓用於在經建構為一或多個OTP裝置的IC裝置上執行程式化及/或讀取操作，因而獲得上文關於IC裝置100、300~500及在一些實施例中位元單元陣列600所述的益處。
第9圖係根據一些實施例的產生對應於IC裝置的IC佈局圖的方法900的流程圖，例如，上文關於第3圖至第5圖所述的IC佈局圖/裝置300~500或上文關於第6圖所述的位元單元陣列600。
在一些實施例中，一些或全部的方法900藉由下文關於第10圖所述的電腦的處理器執行，該處理器例如IC佈局圖產生系統1000的處理器1002。
方法900的一些或全部操作能夠作為設計程序的部分執行，此設計程序在設計室（例如，下文關於第11圖所述的設計室1120）中執行。
在一些實施例中，方法900的操作以第9圖中的次序執行。在一些實施例中，方法900的操作同時執行及/或以與第9圖中的次序不同的次序執行。在一些實施例中，一或多個操作在執行方法900的一或多個操作之前、之間、期間、及/或之後執行。
於操作910，在一些實施例中，第一電晶體在IC佈局圖中的第一源極區域與第一汲極區域之間佈置。在一些實施例中，佈置第一電晶體包括在第一及/或第二電晶體區域（例如，上文關於第1圖至第6圖所述的電晶體區域T1及/或T2）中佈置電晶體M1的一或多個實例。在一些實施例中，第一汲極區域從第一或第二電晶體區域延伸到可程式化結構區域中，例如，上文關於第6圖所述的可程式化結構區域PR。在一些實施例中，第一汲極區域對應於上文關於第3圖至第6圖所述的導電區段S3A、S7A、S3B、或S7B中的一或多者。
第一源極區域經佈置為具有到參考電壓節點（例如，上文關於第1A圖至第6圖所述的參考電壓節點VSSN）的電性連接，並且第一電晶體包括經佈置為具有到信號節點的電性連接的閘極區域，例如，上文關於第1A圖至第5圖所述的信號節點WLN或上文關於第6圖所述的信號節點WLN0或WLN1。在一些實施例中，第一源極區域對應於導電區段S1A、S5A、S9A、S1B、S5B、或S9B中一或多者，並且閘極區域對應於上文關於第3圖至第6圖所述的閘極G2A、G5A、G6A、G9A、G2B、G5B、G6B、或G9B中的對應一或多者。
在一些實施例中，佈置第一電晶體係在第一源極區域與第一汲極區域之間佈置至少一個第二電晶體的部分，至少一個第二電晶體具有包括第一電晶體的疊接佈置。在一些實施例中，佈置至少一個第二電晶體包括佈置電晶體M2的實例，電晶體M2包括上文關於第1圖至第6圖所述的閘極G3A、G4A、G7A、G8A、G3B、G4B、G7B、或G8B中的一者。
在一些實施例中，佈置第一電晶體包括佈置對應於位元單元或位元單元陣列的複數個第一電晶體，例如，上文關於第6圖所述的位元單元陣列600。
於操作920，第一汲極區域與IC佈局圖中的第一汲極通孔區域及第一金屬線部分重疊。在一些實施例中，重疊第一汲極區域包括重疊可程式化結構區域中的第一汲極區域，例如，上文關於第6圖所述的可程式化結構區域PR。
在一些實施例中，將第一汲極區域與第一汲極通孔區域及第一金屬線部分重疊包括將對應於導電區段S1A、S5A、S9A、S1B、S5B、或S9B的一或多個汲極區域與對應於汲極通孔VD1~VD4的一或多個汲極通孔區域及對應於上文關於第3圖至第6圖所述的金屬線ML2或ML5的一或多個金屬線部分重疊。
於操作930，閘極通孔區域與IC佈局圖中的第二金屬線部分重疊，第一及第二金屬線部分在相同金屬層中平行佈置。在一些實施例中，重疊閘極通孔區域包括重疊可程式化結構區域中的閘極通孔區域，例如，上文關於第6圖所述的可程式化結構區域PR。
在一些實施例中，重疊閘極通孔區域與第二金屬線部分包括重疊對應於閘極通孔VG1~VG10的第一及/或第二子集的一或多個閘極通孔區域與對應於上文關於第3圖至第6圖所述的金屬線ML3或ML4的一或多個金屬線部分。
於操作940，在一些實施例中，第二金屬線部分與在IC佈局圖中在第一及第二金屬線部分的金屬層之上的金屬層中的金屬區域重疊。在一些實施例中，重疊第二金屬線部分包括重疊可程式化結構區域中的第二金屬線部分，例如，上文關於第6圖所述的可程式化結構區域PR。
在一些實施例中，重疊第二金屬線部分與金屬區域包括重疊對應於金屬線ML3或ML4的金屬線部分中的一者或兩者與對應於上文關於第6圖所述的信號節點BL0或BL1的一個或兩個金屬區域。
於操作950，在一些實施例中，將IC佈局圖儲存在儲存裝置中。在各個實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在非揮發性、電腦可讀取記憶體或單元程式庫（例如，資料庫）中，及/或包括在網路上儲存IC佈局圖。在一些實施例中，將IC佈局圖儲存在儲存裝置中包括將IC佈局圖儲存在IC設計儲存器1007中或儲存在下文關於第10圖所述的IC佈局圖產生系統1000的網路1014上。
於操作960，在一些實施例中，將IC佈局圖放置在位元單元陣列的IC佈局圖中。在各個實施例中，將IC佈局圖放置在IC晶粒的IC佈局圖中包括繞著一或多個軸旋轉IC佈局圖、在一或多個方向上相對於一或多個額外IC佈局圖偏移IC佈局圖、及/或倒轉第一及第二阱區域。
在一些實施例中，將IC佈局圖放置在位元單元陣列的IC佈局圖中包括將IC佈局圖放置在上文關於第6圖所述的位元單元陣列600的IC佈局圖中。
於操作970，在一些實施例中，基於IC佈局圖來製造在半導體IC層中的一或多個半導體遮罩或至少一個部件中的至少一者。製造半導體IC層中的一或多個半導體遮罩或至少一個部件在下文關於第11圖所述。
於操作980，在一些實施例中，基於IC佈局圖執行一或多個製造操作。在一些實施例中，執行一或多個製造操作包括基於IC佈局圖執行一或多次微影曝光。以下討論關於第11圖基於IC佈局圖執行一或多個製造操作（例如，一或多次微影曝光）。
藉由執行方法900的一些或全部操作，產生對應於IC裝置的IC佈局圖，此IC裝置經建構為一或多個OTP裝置，因而獲得上文關於IC裝置100、300~500及在一些實施例中位元單元陣列600所述的益處。
第10圖係根據一些實施例的IC設計系統1000的方塊圖。根據一或多個實施例的本文描述的設計IC佈局圖的方法係例如根據一些實施例使用IC設計系統1000可實現的。在一些實施例中，IC設計系統1000為APR系統，或包括APR系統，或為APR系統的一部分，此APR系統可用於執行APR方法。
在一些實施例中，IC設計系統1000係包括硬體處理器1002及非暫時性電腦可讀取儲存媒體1004的通用計算裝置。儲存媒體1004尤其是用電腦程式碼1006（亦即，可執行指令集）編碼（亦即，儲存）。藉由硬體處理器1002執行指令1006表示（至少部分）電子設計自動化（Electronic Design Automation，EDA）工具，此EDA工具實施方法的一部分或全部，例如，產生上文描述的IC佈局圖的方法700（後文為所提及的製程及/或方法）。
處理器1002經由匯流排1008電性耦接到電腦可讀取儲存媒體1004。處理器1002亦藉由匯流排1008電性耦接到I/O介面1010。網路介面1012亦經由匯流排1008電性連接到處理器1002。網路介面1012連接到網路1014，使得處理器1002及電腦可讀取儲存媒體1004能夠經由網路1014連接到外部元件。處理器1002用以執行在電腦可讀取儲存媒體1004中編碼的電腦程式碼1006，以便導致IC設計系統1000可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，處理器1002係中央處理單元(central processing unit，CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit，ASIC)、及/或適宜的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1004係電子、磁性、光學、電磁、紅外線、及/或半導體系統（或者設備或裝置）。例如，電腦可讀取儲存媒體1004包括半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1004包括壓縮磁碟-唯讀記憶體(compact disk-read only memory，CD-ROM)、壓縮磁碟-讀/寫(compact disk-read/write，CD-R/W)、及/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1004儲存電腦程式碼1006，此電腦程式碼用以導致IC設計系統1000（其中此執行表示（至少部分）EDA工具）可用於執行所提及的製程及/或方法的一部分或全部。在一或多個實施例中，儲存媒體1004亦儲存促進執行所提及的製程及/或方法的一部分或全部的資訊。在一或多個實施例中，儲存媒體1004包括IC設計儲存器1007，此IC設計儲存器用以儲存一或多個IC佈局圖，例如，上文關於第3圖至第6圖及第9圖所述的IC佈局圖300~600。
IC設計系統1000包括I/O介面1010。I/O介面1010耦接到外部電路系統。在一或多個實施例中，I/O介面1010包括用於將資訊及命令通訊到處理器1002的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控式螢幕、及/或游標方向鍵。
IC設計系統1000亦包括耦接到處理器1002的網路介面1012。網路介面1012允許IC設計系統1000與網路1014通訊，其中一或多個其他電腦系統連接到此網路。網路介面1012包括：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有線網路介面，諸如ETHERNET、USB、或IEEE-1364。在一或多個實施例中，在兩個或多個IC設計系統1000中實施所提及的製程及/或方法的一部分或全部。
IC設計系統1000用以經由I/O介面1010接收資訊。經由I/O介面1010接收的資訊包括下列中的一或多者：指令、資料、設計規則、標準單元程式庫、及/或用於由處理器1002處理的其他參數。將資訊經由匯流排1008傳遞到處理器1002。IC設計系統1000用以經由I/O介面1010接收關於UI的資訊。資訊在電腦可讀取媒體1004中儲存為使用者介面(user interface，UI) 1042。
在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為由處理器執行的獨立式軟體應用。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用係額外軟體應用的一部分。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為到軟體應用的插件。在一些實施例中，將所提及的製程及/或方法中的至少一個實施為軟體應用，此軟體應用為EDA工具的一部分。在一些實施例中，將所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用由IC設計系統1000使用。在一些實施例中，包括標準單元的佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS，Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具來產生。
在一些實施例中，將製程實現為在非暫時性電腦可讀取記錄媒體中儲存的程式的功能。非暫時性電腦可讀取記錄媒體的實例包括但不限於外部/可移除及/或內部/內置儲存或記憶體單元，例如，下列中的一或多者：光碟（諸如DVD）、磁碟（諸如硬碟）、半導體記憶體（諸如ROM、RAM、記憶卡）、及類似者。
第11圖係根據一些實施例的IC製造系統1100及與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於IC佈局圖，使用製造系統1100製造下列中的至少一者：(A)一或多個半導體遮罩或(B)在半導體積體電路層中的至少一個部件。
在第11圖中，IC製造系統1100包括實體，諸如設計室1120、遮罩室1130、及IC製造商/生產商（「fab」）1150，該些實體在關於製造IC裝置1160的設計、開發、及製造循環及/或服務中彼此相互作用。系統1100中的實體由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與其他實體中的一或多者相互作用，並且將服務提供到其他實體中的一或多者及/或從其他實體中的一或多者接收服務。在一些實施例中，設計室1120、遮罩室1130、及IC fab 1150中的兩個或多個由單個較大的公司擁有。在一些實施例中，設計室1120、遮罩室1130、及IC fab 1150中的兩個或多個在共用設施中共存並且使用共用資源。
設計室（或設計團隊）1120產生IC設計佈局圖1122。IC設計佈局圖1122包括各種幾何圖案，例如，前述的IC佈局圖。幾何圖案對應於構成待製造的IC裝置1160的各個部件的金屬、氧化物、或半導體層的圖案。各個層結合以形成各種IC特徵。例如，IC設計佈局圖1122的一部分包括待在半導體基板（諸如矽晶圓）中形成的各種IC特徵（諸如主動區域、閘電極、源極及汲極、層間互連的金屬線或通孔、以及用於接合墊的開口）以及在半導體基板上設置的各種材料層。設計室1120實施適當設計程序以形成IC設計佈局圖1122。設計程序包括下列中的一或多者：邏輯設計、實體設計或放置及佈線。IC設計佈局圖1122存在於具有幾何圖案的資訊的一或多個資料檔案中。例如，IC設計佈局圖1122可以GDSII檔案格式或DFII檔案格式表達。
遮罩室1130包括資料準備1132及遮罩製造1144。遮罩室1130使用IC設計佈局圖1122來製造一或多個遮罩1145，該些遮罩將用於根據IC設計佈局圖1122製造IC裝置1160的各個層。遮罩室1130執行遮罩資料準備1132，其中IC設計佈局圖1122轉換為代表性資料檔案（representative data file，RDF）。遮罩資料準備1132向遮罩製造1144提供RDF。遮罩製造1144包括遮罩寫入器。遮罩寫入器將RDF轉換為基板上的圖像，基板諸如遮罩（主光罩）1145或半導體晶圓1153。設計佈局圖1122由遮罩資料準備1132操控以符合遮罩寫入器的特定特性及/或IC fab 1150的需求。在第11圖中，將遮罩資料準備1132及遮罩製造1144示出為分離的元件。在一些實施例中，遮罩資料準備1132及遮罩製造1144可以共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1132包括光學鄰近校正(optical proximity correction，OPC)，此OPC使用微影增強技術來補償圖像誤差，諸如可以由繞射、干涉、其他製程影響及類似者產生的圖像誤差。OPC調節IC設計佈局圖1122。在一些實施例中，遮罩資料準備1132包括進一步的解析度增強技術(resolution enhancement technique，RET)，諸如偏軸照明、次解析度輔助特徵、相轉移罩幕、其他適宜技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視作反向成像問題。
在一些實施例中，遮罩資料準備1132包括遮罩規則檢驗器(mask rule checker，MRC)，此遮罩規則檢驗器用一組遮罩產生規則檢驗已經歷OPC中的製程的IC設計佈局圖1122，該組遮罩產生規則含有某些幾何及/或連接性限制以確保足夠裕度，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改IC設計佈局圖1122以在遮罩製造1144期間補償限制，這可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1132包括模擬處理的微影製程檢驗(lithography process checking，LPC)，此處理將由IC fab 1150實施以製造IC裝置1160。LPC基於IC設計佈局圖1122模擬此處理以產生模擬的製造裝置，諸如IC裝置1160。在LPC模擬中的處理參數可以包括與IC製造循環的各個製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線圖像對比、焦深（depth of focus，DOF）、遮罩誤差增強因素（mask error enhancement factor，MEEF）、其他適宜因素、及類似者或其組合。在一些實施例中，在模擬的製造裝置已經由LPC產生之後，若模擬的裝置形狀不足夠緊密以滿足設計規則，則OPC及/或MRC將重複以進一步完善IC設計佈局圖1122。
應當理解，遮罩資料準備1132的以上描述出於清晰目的已經簡化。在一些實施例中，資料準備1132包括額外特徵，諸如邏輯運算(logic operation，LOP)以根據製造規則修改IC設計佈局圖1122。另外，在資料準備1132期間應用到IC設計佈局圖1122的製程可以各種不同次序執行。
在遮罩資料準備1132之後並且在遮罩製造1144期間，遮罩1145或遮罩1145的群組基於經修改的IC設計佈局圖1122製造。在一些實施例中，遮罩製造1144包括基於IC設計佈局圖1122執行一或多次微影曝光。在一些實施例中，電子束（e束）或多個電子束的機制用於基於經修改的IC設計佈局圖1122在遮罩（光罩或主光罩）1145上形成圖案。遮罩1145可以在各種技術中形成。在一些實施例中，遮罩1145使用二元技術形成。在一些實施例中，遮罩圖案包括不透明區域及透明區域。用於曝光已經在晶圓上塗佈的圖像敏感材料層（例如，光阻劑）的輻射束（諸如紫外(ultraviolet，UV)或EUV束）由不透明區域阻擋並且穿過透明區域發射。在一個實例中，遮罩1145的二元遮罩版本包括透明基板（例如，熔凝石英（fused quartz））及在二元遮罩的不透明區域中塗佈的不透明材料（例如，鉻）。在另一實例中，遮罩1145使用相轉移技術形成。在遮罩1145的相轉移罩幕(phase shift mask，PSM)版本中，在相轉移罩幕上形成的圖案中的各種特徵用以具有適當相位差，以增強解析度及成像品質。在各個實例中，相轉移罩幕可以係衰減PSM或交替PSM。由遮罩製造1144產生的遮罩在各種製程中使用。例如，此種遮罩在離子佈植製程中使用以在半導體晶圓1153中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓1153中形成各種蝕刻區域、及/或在其他適宜製程中使用。
IC fab 1150係包括用於製造各種不同的IC產品的一或多個製造設施的IC製造公司。在一些實施例中，IC Fab 1150係半導體代工廠。例如，可存在用於複數種IC產品的前端製造（前段製程(front-end-of-line，FEOL)製造）的製造設施，而第二製造設施可提供用於互連及封裝IC產品的後端製造（後段製程(back-end-of-line，BEOL)製造），並且第三製造設施可提供用於代工廠公司的其他服務。
IC fab 1150包括晶圓製造工具1152，用以在半導體晶圓1153上執行各種製造操作，使得IC裝置1160根據遮罩（例如，遮罩1145）製造。在各個實施例中，製造工具1152包括下列中的一或多者：晶圓步進器、離子佈植器、光阻劑塗佈器、處理腔室（例如， 化學氣相沈積（chemical vapor deposition，CVD）腔室或低壓化學氣相沈積（low-pressure chemical vapor deposition，LPCVD）爐、 化學機械拋光（chemical mechanical polishing，CMP）系統、電漿蝕刻系統、晶圓清洗系統、或能夠執行如本文所述的一或多個適宜製造製程的其他製造設備。
IC fab 1150使用由遮罩室1130製造的遮罩1145來製造IC裝置1160。因此，IC fab 1150至少間接地使用IC設計佈局圖1122來製造IC裝置1160。在一些實施例中，半導體晶圓1153藉由IC fab 1150使用遮罩1145製造以形成IC裝置1160。在一些實施例中，IC製造包括至少間接地基於IC設計佈局圖1122執行一或多次微影曝光。半導體晶圓1153包括矽基板或其上形成有材料層的其他適當基板。半導體晶圓1153進一步包括下列中的一或多者：各種摻雜區域、介電特徵、多級互連、及類似者（在後續的製造步驟形成）。
例如，關於IC製造系統（例如，第11圖的系統1100）以及與其相關聯的IC製造流程的細節例如在下列中發現：於2016年2月9日授權的美國專利第9,256,709號、於2015年10月1日公開的美國授權前公開案第20150278429號、於2014年2月6日公開的美國授權前公開案第20140040838號、以及於2007年8月21日授權的美國專利第7,260,442號，其各者的全文以引用方式併入本文中。
在一些實施例中，IC裝置包括：電晶體區域，包括用以接收參考電壓的源極結構、汲極結構的第一部分，及在源極結構與汲極結構的第一部分之間定位並且用以接收啟用信號的閘電極；及可程式化結構區域，包括汲極結構的第二部分、用以接收操作電壓的第一信號線、第二信號線、覆蓋並且電性連接到第一信號線的閘極通孔、及在汲極結構的第二部分與第二信號線之間定位並且電性連接到汲極結構的第二部分及第二信號線的汲極通孔。該第一信號線包括該閘極通孔的位置的一部分以及該第二信號線包括該汲極通孔的位置的一部分在該積體電路裝置的一相同金屬層中平行定位。
在一些實施例中，位元單元陣列包括：第一行，包括第一及第二電晶體區域及在第一及第二電晶體區域之間的第一可程式化結構區域；及第二行，包括第三及第四電晶體區域及在第三及第四電晶體區域之間的第二可程式化結構區域。第一至第四電晶體區域包括相應第一至第四汲極結構，並且第一及第二可程式化結構區域中的每一者包括用以接收相應第一及第二操作電壓的第一及第二信號線、分別覆蓋並且電性連接到第一及第二信號線的第一及第二閘極通孔、第三及第四信號線、電性連接到第三信號線及對應第一或第二汲極結構的第一汲極通孔、以及電性連接到第四信號線及對應第三或第四汲極結構的第二汲極通孔。該第一信號線包括該第一閘極通孔的位置的一部分及該第三信號線包括該第一汲極通孔的位置的一部分在一第一金屬層中平行佈置，並且該第二信號線包括該第二閘極通孔的位置的一部分及該第四信號線包括該第二汲極通孔的位置的一部分在該第一金屬層中平行佈置。
在一些實施例中，一種製造IC裝置的方法包括：在相應第一及第二主動區域上形成第一及第二汲極結構；在第一及第二主動區域之間的相應第一及第二汲極結構上形成第一及第二汲極通孔；在第一及第二主動區域之間的閘極結構上形成第一及第二閘極通孔，第一及第二閘極結構垂直於第一及第二主動區域延伸；在第一及第二汲極通孔上建構第一及第二信號線，第一及第二信號線在第一與第二主動區域之間平行延伸；在第一及第二閘極通孔上建構第三及第四信號線，第三及第四信號線在第一與第二信號線之間平行延伸；及建構覆蓋並且電性連接到第三及第四信號線中的每一者的金屬區段。
熟習此項技術者將容易瞭解到，所揭示的一或多個實施例實現上文闡述的一或多個優點。在閱讀以上說明書之後，熟習此項技術者將能夠實施如本文廣泛地揭示的各種改變、等效替代及各種其他實施例。由此，對本揭示授予的保護意欲僅受限於在隨附申請專利範圍及其等效物中含有的定義。
100:IC裝置 100B:基板 100D:介電層 100R:崩潰路徑 300:IC裝置 400:IC裝置 500:IC裝置 600:位元單元陣列 610:IC裝置 700:方法 710:操作 720:操作 730:操作 740:操作 750:操作 760:操作 770:操作 780:操作 800:方法 810:操作 820:操作 830:操作 900:方法 910:操作 920:操作 930:操作 940:操作 950:操作 960:操作 970:操作 980:操作 1000:IC佈局圖產生系統 1002:處理器 1004:儲存媒體 1006:指令 1007:IC設計儲存器 1008:匯流排 1010:I/O介面 1012:網路介面 1014:網路 1042:使用者介面 1100:IC製造系統 1120:設計室 1122:IC設計佈局圖 1130:遮罩室 1132:資料準備 1144:遮罩製造 1145:遮罩（主光罩） 1150:IC製造商/生產商（「fab」） 1152:晶圓製造工具 1153:半導體晶圓 1160:IC裝置 A-A':線 A1:主動區域 A2:主動區域 BL:金屬線 BL0:信號節點 BL1:信號節點 BLB:金屬線 C1:行 C2:行 CM:切割金屬區域 CP1:切割區域 CP2:切割區域 G10A:閘極 G10B:閘極 G10C:閘極 G1A:閘極 G1B:閘極 G1C:閘極 G2A:閘極 G2B:閘極 G2C:閘極 G3A:閘極 G3B:閘極 G3C:閘極 G4A:閘極 G4B:閘極 G4C:閘極 G5A:閘極 G5B:閘極 G5C:閘極 G6A:閘極 G6B:閘極 G6C:閘極 G7A:閘極 G7B:閘極 G7C:閘極 G8A:閘極 G8B:閘極 G8C:閘極 G9A:閘極 G9B:閘極 G9C:閘極 GS:閘極結構 I/O:輸入/輸出 IMTV:電流 L:距離 M1:電晶體 M2:電晶體 MD:導電區段 ML1:金屬線 ML2:金屬線 ML3:金屬線 ML4:金屬線 ML5:金屬線 ML6:金屬線 NCGATE:偏壓信號 NCGATE0:偏壓信號 NCGATE1:偏壓信號 NCGN:信號節點 NCGN0:信號節點 NCGN1:信號節點 PS:可程式化結構區域 S:距離 S1A:導電區段 S1B:導電區段 S2A:導電區段 S2B:導電區段 S3A:導電區段 S3B:導電區段 S4A:導電區段 S4B:導電區段 S5A:導電區段 S5B:導電區段 S6A:導電區段 S6B:導電區段 S7A:導電區段 S7B:導電區段 S8A:導電區段 S8B:導電區段 S9A:導電區段 S9B:導電區段 T1:電晶體區域 T2:電晶體區域 VD:汲極通孔 VD1:汲極通孔 VD2:汲極通孔 VD3:汲極通孔 VD4:汲極通孔 VDDQ:操作電壓 VDDQ0:操作電壓 VDDQ1:操作電壓 VG:閘極通孔 VG1:閘極通孔 VG10:閘極通孔 VG2:閘極通孔 VG3:閘極通孔 VG4:閘極通孔 VG5:閘極通孔 VG6:閘極通孔 VG7:閘極通孔 VG8:閘極通孔 VG9:閘極通孔 VSS:參考電壓 VSSN:參考電壓節點 W:寬度 WL:啟用信號 WL0:啟用信號 WLN:信號節點 WLN0:信號節點 X:方向 Y:方向 Z:方向
當結合隨附圖式閱讀時，自以下詳細描述將最好地理解本揭示的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。 第1A圖及第1B圖係根據一些實施例的IC裝置的示意圖。 第2A圖及第2B圖係根據一些實施例的IC裝置的圖。 第3圖係根據一些實施例的IC裝置的圖。 第4圖係根據一些實施例的IC裝置的圖。 第5圖係根據一些實施例的IC裝置的圖。 第6圖係根據一些實施例的位元單元陣列的圖。 第7圖係根據一些實施例的製造IC裝置的方法的流程圖。 第8圖係根據一些實施例的操作IC裝置的方法的流程圖。 第9圖係根據一些實施例的產生IC佈局圖的方法的流程圖。 第10圖係根據一些實施例的IC佈局圖產生系統的方塊圖。 第11圖係根據一些實施例的IC製造系統以及與其相關聯的IC製造流程的方塊圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:IC裝置
BL:金屬線
BLB:金屬線
IMTV:電流
M1:電晶體
M2:電晶體
NCGATE:偏壓信號
NCGN:信號節點
VD:汲極通孔
VDDQ:操作電壓
VG:閘極通孔
VSS:參考電壓
VSSN:參考電壓節點
WL:啟用信號
WLN:信號節點

Claims (20)

  1. 一種積體電路裝置，包含： 一電晶體區域，包含： 一源極結構，用以接收一參考電壓； 一汲極結構的一第一部分；以及 一閘電極，在該源極結構與該汲極結構的該第一部分之間定位，並且用以接收一啟用信號；以及 一可程式化結構區域，包含： 該汲極結構的一第二部分； 一第一信號線，用以接收一操作電壓； 一第二信號線； 一閘極通孔，在該第一信號線下面並且電性連接到該第一信號線；以及 一汲極通孔，在該汲極結構的該第二部分與該第二信號線之間定位並且電性連接到該汲極結構的該第二部分及該第二信號線， 其中該第一信號線包括該閘極通孔的位置的一部分以及該第二信號線包括該汲極通孔的位置的一部分在該積體電路裝置的一相同金屬層中平行定位。
  2. 如請求項1所述的積體電路裝置，其中該相同金屬層係該積體電路裝置的一第一金屬層。
  3. 如請求項1所述的積體電路裝置，其中該閘極通孔或該汲極通孔中的至少一者的一頂部在該些第一及第二信號線之間延伸。
  4. 如請求項1所述的積體電路裝置，其中 該閘極通孔係在該第一信號線下面且電性連接到該第一信號線的兩個閘極通孔的一第一閘極通孔，並且 該第一閘極通孔的該位置及一第二閘極通孔的一位置中的每一者對應於鄰近該汲極結構的該第二部分的一閘極結構。
  5. 如請求項1所述的積體電路裝置，其中 該閘極通孔係一第一閘極通孔， 該汲極結構係一第一汲極結構， 該汲極通孔係一第一汲極通孔，並且 該可程式化結構區域進一步包含： 一第三信號線，鄰近該第一信號線並且用以接收該操作電壓； 一第四信號線，鄰近該第三信號線； 多個第二及第三閘極通孔，在該第三信號線下面並且電性連接到該第三信號線； 一第二汲極結構；以及 一第二汲極通孔，在該第二汲極結構與該第四信號線之間定位並且電性連接到該第二汲極結構及該第四信號線。
  6. 如請求項5所述的積體電路裝置，其中該可程式化結構區域進一步包含在該第一信號線下面並且電性連接到該第一信號線的一第四閘極通孔。
  7. 如請求項1所述的積體電路裝置，其中該電晶體區域包含包含該源極結構及該閘電極的一n型金屬氧化物半導體電晶體。
  8. 如請求項1所述的積體電路裝置，其中 該閘電極係一第一閘電極，並且 該電晶體區域包含： 一第一電晶體，包含該源極結構、該第一閘電極、及一共享的源極/汲極結構；並且 一第二電晶體，包含該共享的源極/汲極結構、該汲極結構的該第一部分、及用以接收一疊接偏壓電壓的一第二閘電極。
  9. 如請求項1所述的積體電路裝置，其中該可程式化結構區域包含與該電晶體區域的該閘電極對準並且從該電晶體區域的該閘電極電性隔離的一閘電極。
  10. 如請求項1所述的積體電路裝置，其中該可程式化結構區域包含在該積體電路裝置的該相同金屬層之上的一金屬層中的一金屬區段，該第一信號線用以從該金屬區段接收該操作電壓。
  11. 一種位元單元陣列，包含： 一第一行，包含第一及第二電晶體區域及在該些第一及第二電晶體區域之間的一第一可程式化結構區域；以及 一第二行，包含第三及第四電晶體區域及在該些第三及第四電晶體區域之間的一第二可程式化結構區域，其中 該些第一至第四電晶體區域包含相應的第一至第四汲極結構， 該些第一及第二可程式化結構區域中的每一者包含： 多個第一及第二信號線，用以接收多個相應的第一及第二操作電壓； 多個第一及第二閘極通孔，分別在該些第一及第二信號線下面並且電性連接到該些第一及第二信號線； 多個第三及第四信號線； 一第一汲極通孔，電性連接到該第三信號線及該對應的第一或第二汲極結構；以及 一第二汲極通孔，電性連接到該第四信號線及該對應的第三或第四汲極結構，其中 該第一信號線包括該第一閘極通孔的位置的一部分及該第三信號線包括該第一汲極通孔的位置的一部分在一第一金屬層中平行佈置，並且 該第二信號線包括該第二閘極通孔的位置的一部分及該第四信號線包括該第二汲極通孔的位置的一部分在該第一金屬層中平行佈置。
  12. 如請求項11所述的位元單元陣列，其中 該些第一至第四電晶體區域中的每一者包含一相應的第一至第四電晶體，用以將該對應的第一至第四汲極結構選擇性耦接到用以接收一參考電壓的一源極結構， 該些第一及第三電晶體包含用以接收一第一啟用信號的多個閘極，並且 該些第二及第四電晶體包含用以接收一第二啟用信號的多個閘極。
  13. 如請求項12所述的位元單元陣列，其中該些第一至第四電晶體中的每一者包含一n型金屬氧化物半導體電晶體。
  14. 如請求項11所述的位元單元陣列，其中 該些第一至第四電晶體區域中的每一者進一步包含一相應的第五至第八汲極結構，並且 該些第一及第二可程式化結構區域中的每一者進一步包含： 多個第三及第四閘極通孔，分別在該些第一及第二信號線下面並且電性連接到該些第一及第二信號線； 一第三汲極通孔，電性連接到該第三信號線及該對應的第五或第六汲極結構；以及 一第四汲極通孔，電性連接到該第四信號線及該對應的第七或第八汲極結構。
  15. 如請求項14所述的位元單元陣列，其中 該些第一及第三閘極通孔係鄰近該第三汲極結構的一第一閘極通孔對，並且 該些第二及第四閘極通孔係鄰近該第二汲極結構的一第二閘極通孔對。
  16. 如請求項14所述的位元單元陣列，其中 該些第一及第二閘極通孔包括在鄰近該第一汲極結構的多個閘極通孔的一第一三角形圖案中，並且 該些第三及第四閘極通孔包括在鄰近該第四汲極結構的多個閘極通孔的一第二三角形圖案中。
  17. 如請求項14所述的位元單元陣列，其中 該些第一及第二閘極通孔包括在鄰近該第一汲極結構的多個閘極通孔的一第一平行四邊形圖案中，並且 該些第三及第四閘極通孔包括在鄰近該第四汲極結構的多個閘極通孔的一第二平行四邊形圖案中。
  18. 一種製造一積體電路裝置的方法，該方法包含： 在多個相應的第一及第二主動區域上形成多個第一及第二汲極結構； 在該些第一及第二主動區域之間的該些相應的第一及第二汲極結構上形成多個第一及第二汲極通孔； 在該些第一及第二主動區域之間的多個閘極結構上形成多個第一及第二閘極通孔，該些第一及第二閘極結構垂直於該些第一及第二主動區域延伸； 在該些第一及第二汲極通孔上建構多個第一及第二信號線，該些第一及第二信號線在該些第一及第二主動區域之間平行延伸； 在該些第一及第二閘極通孔上建構多個第三及第四信號線，該些第三及第四信號線在該些第一及第二信號線之間平行延伸；以及 建構覆蓋並且電性連接到該些第三及第四信號線中的每一者的一金屬區段。
  19. 如請求項18所述的方法，進一步包含： 在該些相應的第一及第二主動區域上形成多個第一及第二源極結構； 建構一第一電晶體，包含該第一源極結構及覆蓋該第一源極結構與該第一汲極結構之間的該第一主動區域的一第一閘極結構；以及 建構一第二電晶體，包含該第二源極結構及覆蓋該第二源極結構與該第二汲極結構之間的該第二主動區域的一第二閘極結構， 其中該第二閘極結構與該第一閘極結構對準並且與該第一閘極結構電性隔離。
  20. 如請求項18所述的方法，其中建構該些第三及第四信號線包含： 建構藉由一最小間隔規則與該第一信號線分離的該第三信號線；以及 建構藉由該最小間隔規則與該第二信號線分離的該第四信號線。
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