CN118038910A - 存储器单元、存储器单元阵列及制造集成电路的方法 - Google Patents

Abstract

一种存储器单元，包括第一、第二、第三和第四晶体管、第一和第二反相器以及第一和第二字线。第一反相器耦合到第一和第三晶体管。第二反相器耦合到第一反相器以及第一和第三晶体管。第一字线被配置为提供第一字线信号，位于衬底前侧上方的第一金属层上，并且耦合到第一和第三晶体管。第二字线被配置为提供第二字线信号，并且位于与衬底的前侧相反的衬底的背侧下方的第二金属层上，并且耦合到第二晶体管和第四晶体管。至少第一、第二、第三或第四晶体管在衬底的前侧上。本申请的实施例还公开了一种存储器单元阵列以及制造集成电路的方法。

Description

存储器单元、存储器单元阵列及制造集成电路的方法

技术领域

本申请的实施例涉及存储器单元、存储器单元阵列及制造集成电路的方法。

背景技术

半导体集成电路(IC)行业生产了各种各样的数字器件，以解决许多不同领域的问题。这些数字器件中的一些，诸如存储器宏，被配置用于储存数据。随着IC变得更小、更复杂，这些数字器件内的导线电阻也发生变化，影响这些数字器件的工作电压和整体IC性能。

发明内容

根据本申请的实施例的一个方面，提供了一种存储器单元，包括：第一类型的第一晶体管，并且被配置为第一传输门晶体管；与第一类型不同的第二类型的第二晶体管，并且第二晶体管位于第一晶体管下方；第一类型的第三晶体管，并且被配置为第二传输门晶体管；第二类型的第四晶体管，并且位于第三晶体管下方；第一反相器，耦合到第一晶体管和第三晶体管；第二反相器，耦合到第一晶体管、第三晶体管和第一反相器；第一字线，在第一方向上延伸，被配置为供应第一字线信号，位于衬底的前侧上方的第一金属层上，并且耦合到第一晶体管和第三晶体管；以及第二字线，在第一方向上延伸，被配置为供应第二字线信号，位于不同于第一金属层的第二金属层上，第二金属层在与衬底的前侧相反的衬底的背侧下方，并且第二字线耦合到第二晶体管和第四晶体管，其中，至少第一晶体管、第二晶体管、第三晶体管或第四晶体管在衬底的前侧上。

根据本申请的实施例的另一个方面，提供了一种存储器单元阵列，包括第一存储器单元、第二存储器单元和第一字线。第一存储器单元包括：位于衬底上的第一晶体管堆叠件，第一晶体管堆叠件包括：第一类型的第一晶体管，并且位于第一层级上；和与第一类型不同的第二类型的第二晶体管，并且第二晶体管位于不同于第一层级的第二层级上；第二存储器单元，与第一存储器单元相邻，第二存储器单元包括：位于衬底上的第二晶体管堆叠件，第二晶体管堆叠件包括：第一类型的第三晶体管，并且位于第一层级上；和第二类型的第四晶体管，并且位于第二层级上；第一字线在第一方向上延伸，被配置为向第一晶体管或第二晶体管中的一个供应第一字线信号，第一字线位于第一金属层或不同于第一金属层的第二金属层上，第一字线耦合到第一晶体管或二晶体管中的一个，第一金属层在衬底的前侧之上，并且第二金属层在与衬底的前侧相反的衬底的背侧下方，其中，第一晶体管或第二晶体管中的一个是第一传输门晶体管，并且第一极管或二晶体管中的另一个是第一伪晶体管。

根据本申请的实施例的又一个方面，提供了一种制造集成电路的方法，方法包括：在衬底的前侧制造第一组晶体管和第二组晶体管，第一组晶体管堆叠在第二组晶体管之上；在衬底的前侧上制造第一组通孔，第一组通孔电耦合到至少第一组晶体管；在第一金属层上在衬底的前侧上沉积第一导电材料从而形成第一组导体，第一组导体通过第一组通孔电耦合到至少第一组晶体管，第一组晶体管被配置为从前侧接收来自第一组导体中的至少第一导体的第一字线信号或参考供电电压；在衬底的与前侧相对的背侧上执行减薄；在减薄的衬底的背侧上制造第二组通孔，第二组通孔电耦合到至少第二组晶体管；以及在第二金属层上在减薄的衬底的背侧上沉积第二导电材料，从而形成第二组导体，第二组导体通过第二组通孔电耦合到至少第二组晶体管，第二组晶体管被配置为从背侧接收来自第二组导体中的至少第一导体的第二字线信号或供电电压。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的存储器电路的框图。

图2A-图2B是根据一些实施例的可在图1中使用的对应存储器单元的对应电路图。

图3A-图3D是根据一些实施例的对应集成电路的布局设计的对应部分的对应图。

图4A-图4I是根据一些实施例的集成电路的示意图。

图5A-图5C是为了便于说明而简化的集成电路500的对应部分的对应图。

图6A-图6B是根据一些实施例的集成电路的示意图。

图7A-图7B是根据一些实施例的集成电路的示意图。

图8A-图8D是根据一些实施例的对应集成电路的对应图。

图9是根据一些实施例的制造集成电路的方法的功能流程图。

图10是根据一些实施例的制造集成电路的方法的流程图。

图11是根据一些实施例的生成集成电路的布局设计的方法的流程图。

图12是根据一些实施例的用于设计IC布局设计和制造IC电路的系统的示意图。

图13是根据本公开的至少一个实施例的IC制造系统及其相关联的IC制造流程的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件、材料、值、步骤、布置等的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。可以考虑其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

根据一些实施例，存储器单元包括第一类型的第一晶体管。在一些实施例中，第一晶体管被配置为第一传输门晶体管。

在一些实施例中，存储器单元还包括与第一类型不同的第二类型的第二晶体管。在一些实施例中，第二晶体管位于第一晶体管下方。

在一些实施例中，存储器单元还包括第一类型的第三晶体管。在一些实施例中，第三晶体管被配置为第二传输门晶体管。

在一些实施例中，存储器单元还包括第二类型的第四晶体管。

在一些实施例中，第四晶体管位于第三晶体管下方。

在一些实施例中，至少第一晶体管、第二晶体管、第三晶体管或第四晶体管位于衬底的前侧上。

在一些实施例中，存储器单元还包括耦合到第一晶体管和第三晶体管的第一反相器。

在一些实施例中，存储器单元还包括耦合到第一晶体管、第三晶体管和第一反相器的第二反相器。

在一些实施例中，存储器单元还包括在第一方向上延伸的第一字线。在一些实施例中，第一字线被配置为提供第一字线信号。在一些实施例中，第一字线在衬底前侧上方的第一金属层上。在一些实施例中，第一字线耦合到第一晶体管和第三晶体管。

在一些实施例中，存储器单元还包括在第一方向上延伸的第二字线。在一些实施例中，第二字线位于不同于第一金属层的第二金属层上。在一些实施例中，第二金属层在与衬底的前侧相对的衬底的背侧下方。在一些实施例中，第二字线耦合到第二晶体管和第四晶体管。

在一些实施例中，第一字线被配置为从衬底的前侧供应第一字线信号。在一些实施例中，第二字线被配置为从衬底的背侧供应第二字线信号。

在一些实施例中，通过将第一字线配置为从衬底的前侧提供第一字线信号，配置第二字线以从所述衬底的背侧提供所述第二字线信号，使得存储器单元与其它方法相比具有减小的电阻-电容(RC)负载，从而使得存储器单元与其它方式相比具有增大的速度和减小的功耗。

图1是根据一些实施例的存储器电路100的框图。

为了说明的目的，对图1进行了简化。在一些实施例中，存储器电路100还包括除了图1中所描绘的元件之外的各种元件，或者以其它方式被布置为执行以下所讨论的操作。

存储器电路100是包括存储器分区102A-102D、全局控制电路100GC和全局输入输出(GIO)电路100BL的IC。

每个存储器分区102A-102D包括与字线(WL)驱动器电路110AC和局部控制电路110LC相邻的存储器库(库)110U和110L。每个存储器库110U和110L包括存储器单元阵列110AR和局部输入输出(LIO)电路110BS。

存储器分区，例如存储器分区102A-102D，是存储器电路100的部分，其包括存储器器件的子集(图1中未示出)和被配置为在编程和读取操作中选择性地存取存储器器件的子集的相邻电路。在图1的实施例中，存储器电路100包括总共四个分区。在一些实施例中，存储器电路100包括总数大于或小于四个的分区。

GIO电路100BL被配置为例如通过生成一个或多个位线信号来控制对每个存储器分区102A-102D的对应存储器库110U或110L的每个存储器器件的一个或多个电路径(例如，位线)的存取。在一些实施例中，GIO电路100BL包括全局位线驱动器电路。在一些实施例中，GIO电路100BL通过对应的全局位线(未示出)耦合到每个存储器库110U和110L。

全局控制电路100GC被配置为例如通过生成和/或输出一个或多个控制和/或使能信号来控制每个存储器分区102A-102D上的一些或全部的编程和读取操作。

在一些实施例中，全局控制电路100GC包括一个或多个模拟电路，该模拟电路被配置为与存储器分区102A-102D接口，使得数据被编程在一个或多个存储器器件中，和/或在一个或多个电路操作中使用从一个或多个存储器器件接收的数据。在一些实施例中，全局控制电路100GC包括一个或多个全局地址解码器或预解码器电路，其被配置为将一个或多个地址信号输出到每个存储器分区102A-102D的WL驱动器电路110AC。

每个WL驱动器电路110AC被配置为在对应的字线WL上生成字线信号。在一些实施例中，每个WL驱动器电路110AC被配置为将对应字线WL上的字线信号输出到对应存储器分区102A-102D的相邻存储器库110U和110L。

每个局部控制电路110LC是被配置为接收一个或多个地址信号的电子电路。每个局部控制电路110LC被配置为生成与由一个或多个地址信号标识的存储器器件的相邻子集相对应的信号。在一些实施例中，存储器器件的相邻子集对应于存储器器件的列。在一些实施例中，每个局部控制电路110LC被配置为各自生成信号作为互补的信号对。在一些实施例中，每个局部控制电路110LC被配置为将信号输出到对应存储器分区102A-102D的相邻WL驱动器电路110AC内的对应字线驱动器电路。在一些实施例中，局部控制电路110LC包括库解码器电路。

每个LIO电路110BS被配置为响应于GIO电路100BL，例如，基于一个或多个BL控制信号，选择性地存取耦合到对应存储器单元阵列110AR的存储器器件的相邻子集的一个或多个位线(如图2A和图2B所示)。在一些实施例中，存储器器件的相邻子集对应于存储器器件的行。在一些实施例中，LIO电路110BS包括位线选择电路。

每个LIO电路110BS包括一个或多个电路114。为了便于说明，在存储器分区102B、102C和102D的存储器库110U和110L中未示出电路114。在一些实施例中，每个电路114至少包括感测放大器电路。在一些实施例中，根据一些实施例，在读取操作期间，感测放大器电路被配置为从对应存储器单元阵列110AR中的存储器单元的对应列中的至少一个存储器单元112读取数据。在一些实施例中，LIO电路110BS中的每个电路114耦合到存储器单元阵列110AR中的存储器器件112的对应列。

每个存储器库110U和110L包括对应的存储器单元阵列110AR，其包括被配置为在编程和读取操作中由相邻LIO电路110BS和相邻WL驱动器电路110AC存取的存储器单元或存储器器件112。

每个存储器单元阵列110AR包括具有N行和M列的存储器器件112的阵列，其中M和N是正整数。存储器单元阵列102中的单元行沿第一方向X排列。存储器单元阵列102中的单元列沿第二方向Y排列。第二方向Y不同于第一方向X。在一些实施例中，第二方向Y垂直于第一方向X。在一些实施例中，每个存储器单元阵列110AR被划分为上部区域和下部区域(未示出)。在一些实施例中，存储器单元阵列110AR中的存储器器件112的每列耦合到LIO电路110BS中的对应电路114。

在存储器分区102A的存储器库110U和110L中示出了存储器器件112。为了便于示出，在存储器分区102B、102C和102D的存储器库110U和110L中未示出存储器器件112。

存储器器件112是被配置为存储由逻辑状态表示的位数据的电气、机电、电磁或其他设备。存储器器件112的至少一个逻辑状态能够在写入操作中被编程并且在读取操作中被检测。在一些实施例中，逻辑状态对应于储存在给定存储器器件112中的电荷的电压电平。在一些实施例中，逻辑状态对应于给定存储器器件112的组件的物理性质，例如电压、电流、电阻或磁取向。

在一些实施例中，存储器器件112包括一个或多个单端口(SP)静态随机存取存储器(SRAM)单元。在一些实施例中，存储器器件112包括一个或多个双端口(DP)SRAM单元。在一些实施例中，存储器器件112包括一个或多个多端口SRAM单元。存储器器件112中的不同类型的存储器单元在本公开的预期范围内。在一些实施例中，存储器器件112包括一个或多个动态随机存取存储器(DRAM)单元。在一些实施例中，存储器器件112包括一个或多个一次性可编程(OTP)存储器器件，诸如电熔丝(eFuse)或反熔丝器件、快闪存储器器件、随机存取存储器(RAM)器件、电阻RAM器件、铁电RAM器件、磁阻RAM器件、可擦除可编程只读存储器(EPROM)器件、电可擦除可编程只读存储器(EEPROM)器件等。在一些实施例中，存储器器件112是包括一个或多个OTP存储器单元的OTP存储器器件。

存储器电路100的其他配置在本公开的范围内。

图2A-图2B是根据一些实施例的可在图1中使用的对应存储器单元200A和200B的对应电路图。

图2A是根据一些实施例的可在图1中使用的存储器单元200A的电路图。

存储器单元200A或200B中的至少一个可用作图1的存储器单元阵列110AR或图1的存储器器件112中的至少一个中的一个或多个存储器单元MCB。

存储器单元200A或200B中的至少一个是用于说明的八晶体管(8T)单端口(SP)SRAM存储器单元。在一些实施例中，存储器单元200A或200B中的至少一个采用除八个之外的多个晶体管。其他类型的存储器在各种实施例的范围内。

存储器单元200A包括四个PMOS晶体管P2-1、P2-2、P2-3和P2-4，以及四个NMOS晶体管N2-1、N2-2、N2-3和N2-4。晶体管P2-1、P2-2、N2-1和N2-2形成交叉锁存器或交叉耦合的反相器对。例如，PMOS晶体管P2-1和NMOS晶体管N2-1形成第一反相器，而PMOS晶体管P2-2和NMOS晶体管N2-2形成第二反相器。

PMOS晶体管P2-1和P2-2中的每个的源极端子被配置为供电电压节点NODE_1。每个供电电压节点NODE_1耦合到第一供电电压VDDI。

PMOS晶体管P2-1的漏极端子、NMOS晶体管N2-1的漏极端子、PMOS晶体管P2-2的栅极端子、NMOS晶体管N2-2的栅极端子和NMOS晶体管N2-3的源极端子以及PMOS晶体管P2-3的漏极端子中的每个耦合在一起，并且被配置为储存节点ND。

PMOS晶体管P2-2的漏极端子、NMOS晶体管N2-2的漏极端子、PMOS晶体管P2-1的栅极端子、NMOS晶体管N2-1的栅极端子、NMOS晶体管N2-4的源极端子和PMOS晶体管P2-4的源极端子中的每个耦合在一起，并且被配置为储存节点NDB。

NMOS晶体管N2-1和N2-2中的每个的源极端子被配置为具有参考供电电压VSS的参考供电电压节点(未标记)。NMOS晶体管N2-1和N2-2中的每个的源极端子也耦合到参考供电电压VSS。

字线WL与NMOS晶体管N2-3和N2-4中的每个的栅极端子耦合。字线WL也被称为写入控制线，这是因为NMOS晶体管N2-3和N2-4被配置为受字线上的信号控制，以便在位线BL、BLB和对应节点ND、NDB之间传输数据。

反相字线WLB与PMOS晶体管P2-3和P2-4中的每个的栅极端子耦合。反相字线WLB也被称为写入控制线，因为PMOS晶体管P2-3和P2-4被配置为受反相字线WLB上的信号控制，以便在位线BL、BLB和对应节点ND、NDB之间传输数据。

在一些实施例中，反相字线WLB的信号等于供电电压VDD。在一些实施例中，当反相字线WLB的信号等于供电电压VDD时，PMOS晶体管P2-3和P2-4截止。

NMOS晶体管N2-3的漏极端子耦合到位线BL。NMOS晶体管N2-4的漏极端子耦合到位线BLB。PMOS晶体管P2-3的漏极端子耦合到位线BL。PMOS晶体管P2-4的漏极端子耦合到位线BLB。

位线BL和BLB被配置为存储器单元200A-200B的数据输入和输出。在一些实施例中，在写入操作中，将逻辑值施加到位线BL且将相反的逻辑值施加到另一位线BLB使得能够将位线上的逻辑值写入存储器单元200A-200B。位线BL和BLB中的每个被称为数据线，因为位线BL、BLB上承载的数据被写入到对应的节点ND和NDB以及从对应的节点ND和NDB读取。

存储器单元200A的其它配置在本公开的范围内。

图2B是根据一些实施例的可在图1中使用的存储器单元200B的电路图。

存储器单元200B是图2A的存储器单元200A的变体，因此省略类似的详细描述。与图2A的存储器单元200A相比，图2B中的字线WL的信号等于参考供电电压VSS，因此省略类似的详细描述。

在一些实施例中，当字线WL的信号等于参考供电电压VSS时，NMOS晶体管N2-3和N2-4截止。

存储器单元200B的其它配置在本公开的范围内。

图3A-图3D是根据一些实施例的对应集成电路的布局设计300的对应部分300A-300D的对应图。

布局设计300是图4A-图4I的集成电路400或存储器单元200A或200B的布局。布局设计300是图2A的存储器单元200A或图2B的存储器单元200的布局。

部分300A包括布局设计300的一个或多个部件，其为有源层级或氧化物扩散(OD)层级、栅极(POLY)层级、扩散上金属(MD)层级、背侧扩散上金属层级、金属0(M0)层级、背侧金属0(BM0)层级、栅极上通孔(VG)层级、背侧栅极上通孔(BVG)层级、扩散上通孔(VD)层级、以及背侧扩散上通孔(BVD)层级。

部分300B包括布局设计300的一个或多个部件，其为金属1(M1)层级、背侧金属1(BM1)层级、M0上通孔(V0)层级和背侧M0上通孔层级(BV0)。

部分300C和部分300D包括布局设计300的一个或多个部件，其为OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、BMD层级、BM0层级、BVG层级和BVD层级。

图3A-图3D是布局设计300的对应部分300A-300D的对应图，为了便于说明而简化。

为了便于示出，在图1-图8D中的一个或多个图中，未标记图1-图8D的一些标记元件。在一些实施例中，布局设计300包括图3A-图3D中未示出的附加元件。

布局设计300包括OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、M1层级、V0层级、BMD层级、BM0层级、BVG层级、BVD层级、BM1层级和BV0层级的一个或多个部件。在一些实施例中，至少布局设计300或集成电路400、500、600、700、800A、800B、800C或800D包括图3A-图3D、图4A-图4I、图5A-图5C、图6A-图6B、图7A-图7B或图8A-图8D中未示出的附加元件。

布局设计300可用于制造图4A-图4I的集成电路400。

部分300A是图4A的集成电路400的部分400A的布局，部分300B是图4A的集成电路400的部分400B的布局，部分300C是图4A的集成电路400的部分400C的布局，并且部分300D是图4A的集成电路400的部分400D的布局，为了简洁省略类似的详细描述。

布局设计300包括单元301。单元301具有在第一方向X上延伸的单元边界301a和301b，以及在第二方向Y上延伸的单元边界301c和301d。在一些实施例中，第一方向X、第二方向X或第三方向Z中的至少一个不同于第一方向X、第二方向X或第三方向Z中的另一个。在一些实施例中，布局设计300沿着单元边界301c和301d邻接其他单元布局设计(未示出)。在一些实施例中，布局设计300沿着在第一方向X上延伸的单元边界301a和301b邻接其他单元布局设计(未示出)。在一些实施例中，布局设计300是单一高度标准单元。在一些实施例中，单元301可用于制造单元401。

在一些实施例中，单元301是标准单元，布局设计300对应于由单元边界301a、301b、301c和301d定义的标准单元的布局。在一些实施例中，单元301是布局设计300的预定义部分，包括被配置为执行一个或多个电路功能的一个或多个晶体管和电连接。在一些实施例中，单元301由单元边界301a、301b、301c和301d界定，因此对应于作为标准单元的部分的功能电路组件或器件的区域。在一些实施例中，布局设计300是存储器单元的布局设计，例如图2A的存储器单元200A或图2B的存储器单元200B。

布局设计300包括在第一方向X上延伸的一个或多个有源区布局图案302a或302b(统称为“有源区图案组302”)或一个或多个有源区布局图案304a或304b(统称为“有源区图案组304”)。

本公开的实施例使用术语“布局图案”，为了简洁起见，该术语在下文中也被称为本公开的其余部分中的“图案”。

有源区图案组302在有源区图案组304之上。

有源区图案组302的有源区图案302a和302b在第二方向Y上彼此分离。有源区图案组304的有源区图案304a和304b在第二方向Y上彼此分离。

有源区图案302a和304a在第三方向Z上彼此分离。有源区图案302b和304b在第三方向Z上彼此分离。

有源区图案组302可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应有源区组402。有源区图案组304可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应有源区组404。

在一些实施例中，有源区组402或404中的至少一个位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的前侧403a上。在一些实施例中，有源区组402或404中的至少一个对应于一个或多个互补FET(CFET)晶体管的源极和漏极区。在一些实施例中，有源区组402或404中的至少一个对应于一个或多个纳米片晶体管或纳米线晶体管的源极和漏极区。其他类型的晶体管也在本公开的范围内。在一些实施例中，有源区组402或404中的至少一个对应于一个或多个finFET(鳍式场效应晶体管)晶体管的源极和漏极区。

在一些实施例中，有源区图案302a、302b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的有源区402组的对应有源区402a、402b。在一些实施例中，有源区图案304a、304b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的有源区组404的对应有源区404a、404b。

在一些实施例中，有源区图案组302和304被称为氧化物扩散(OD)区，其定义至少集成电路100、300、400、500、600、700、800A、800B、800C或800D或布局设计300的源极或漏极扩散区。

在一些实施例中，有源区图案302a和302b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS晶体管的源极和漏极区，并且有源区图案304a和304b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的PMOS晶体管的源极和漏极区。

在一些实施例中，有源区图案302a和302b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的PMOS晶体管的源极和漏极区，并且有源区图案304a和304b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS晶体管的源极和漏极区。

在一些实施例中，有源区图案组302或304位于第一布局层级上。在一些实施例中，第一布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的有源层级或OD层级。在一些实施例中，OD层级在BM0和BM1层级之上。

有源区图案组302或304中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个栅极图案306a、306b、306c或306d(统称为“栅极图案组306”)、一个或多个栅极图案308a、308b、308c或308d(统称为“栅极图案组308”)。

栅极图案组306在栅极图案组308之上。

栅极图案306a和306c在第二方向Y上彼此分离。栅极图案308a和308c在第二方向Y上彼此分离。

栅极图案306b和306d在第二方向Y上彼此分离。栅极图案308b和308d在第二方向Y上彼此分离。

栅极图案306a和306b在第一方向X上彼此分离。栅极图案308a和308b在第一方向X上彼此分离。

栅极图案306c和306d在第一方向X上彼此分离。栅极图案308c和308d在第一方向X上彼此分离。

在一些实施例中，栅极图案306b和308b在第三方向Z上彼此分离。在一些实施例中，栅极图案306d和308d在第三方向Z上彼此分离。

栅极图案组306可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的栅极组406。栅极图案组308可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的栅极组408。

在一些实施例中，栅极图案306a、306b、306c或306d可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的栅极组406的对应栅极406a、406b、406c或406d。在一些实施例中，栅极图案308a、308b、308c或308d可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的栅极组408的对应栅极408a、408b、408c或408d。

在一些实施例中，栅极组406或408中的至少一个位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的前侧403a上。

在一些实施例中，栅极图案组304和306中的每个栅极图案在图3C-图3D中以标签“N2-1、P2-1、N2-2、P2-2、N2-3、P2-3、N2-4、P2-4”示出，该标签标识由图3A-图3D中的对应栅极图案制造的图2A-图2B的对应晶体管，并且为了简洁而省略。

在一些实施例中，栅极图案组306或308封装有源区图案组302和304。在一些实施例中，栅极图案组306或308的部分在有源区图案组302和304之上。在一些实施例中，栅极图案组306或308的另一部分在有源区图案组302和304之下。

栅极图案组306或308位于第二布局层级上。在一些实施例中，第二布局层级不同于第一布局层级。在一些实施例中，第二布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的POLY层级。在一些实施例中，POLY层级在BMD、BM0和BM1层级之上。

栅极图案组306或308中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个接触件图案310a、310b、310c、310d、310e(统称为“接触件图案组310”)。

接触件图案组310的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组310的相邻接触件图案分离。

接触件图案组310可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的接触件组410。

在一些实施例中，接触件图案组310的接触件图案310a、310b、310c、310d、310e可用于制造接触件图案组410的相应接触件410a、410b、410c、410d、410e。在一些实施例中，接触件图案组310也被称为扩散上金属(MD)图案组。

在一些实施例中，接触件图案组310的接触件图案310a、310b、310c、310d、310e中的至少一个可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS或PMOS晶体管中的一个的源极或漏极端子。

在一些实施例中，接触件图案组310与有源区图案组302或304重叠。接触件图案组310位于第三布局层级上。在一些实施例中，第三布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的接触层级或MD层级。在一些实施例中，第三布局层级不同于第一布局层级或第二布局层级中的至少一个。接触件图案组310中的图案的其他配置、在其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个接触件图案312a、312b、312c、312d、312e(统称为“接触件图案组312”)。

接触件图案组312的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组312的相邻接触件图案分离。

接触件图案组310和312在第三方向Z上彼此分离。在一些实施例中，接触件图案310a和312a在第三方向Z上彼此分离。在一些实施例中，接触件图案310b和312b在第三方向Z上彼此分离。在一些实施例中，接触件图案310c和312c在第三方向Z上彼此分离。在一些实施例中，接触件图案310d和312d在第三方向Z上彼此分离。

接触件图案组312可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的接触件组412。

在一些实施例中，接触件图案组312的接触件图案312a、312b、312c、312d、312e可用于制造接触件组412的对应接触件412a、412b、412c、412d、412e。在一些实施例中，接触件组412在集成电路400的背侧403b上。在一些实施例中，集成电路400的背侧403b与集成电路400的前侧相对。在一些实施例中，接触件图案组312也被称为背侧MD(BMD)图案组。

在一些实施例中，接触件图案组312的接触件图案312a、312b、312c、312d、312e中的至少一个可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS或PMOS晶体管中的一个的源极或漏极端子。

在一些实施例中，接触件图案组312与有源区图案组302或304重叠。接触件图案组312位于第四布局层级上。在一些实施例中，第四布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的背侧接触层级或背侧MD(BMD)层级。在一些实施例中，第四布局层级不同于第一布局层级、第二布局层级或第三布局层级中的至少一个。

在一些实施例中，BMD层级在BM0和BM1层级之上。在一些实施例中，BMD层级低于集成电路400的背侧403b。在一些实施例中，BMD层级在OD层级、POLY层级、MD层级、M0层级和M1层级之下。

接触件图案组312中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个接触件图案314a、314b、314c、314d(统称为“接触件图案组314”)。

接触件图案组314的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组314的相邻接触件图案分离。

在一些实施例中，接触件图案组314在接触件图案组310和312之间。接触件图案314a位于接触件图案310b和312b之间。接触件图案314b位于接触件图案310c和312c之间。接触件图案314c位于接触件图案310d和312d之间。接触件图案314d位于接触件图案310e和312e之间。

在一些实施例中，接触件图案314a、310b和312b是相同连续图案的部分。在一些实施例中，接触件图案314b、310c和312c是相同连续图案的部分。在一些实施例中，接触件图案314c、310d和312d是相同连续图案的部分。在一些实施例中，接触件图案314d、310e和312e是相同连续图案的部分。

在一些实施例中，接触件图案314a、310b和312b是分离的不连续图案。在一些实施例中，接触件图案314b、310c和312c是分离的不连续图案。在一些实施例中，接触件图案314c、310d和312d是分离的不连续图案。在一些实施例中，接触件图案314d、310e和312e是分离的不连续图案。

接触件图案310a和314b在第二方向Y上彼此分离。接触件图案310c和314d在第二方向Y上彼此分离。

接触件图案310a和314c在第一方向X上彼此分离。接触件图案310b和314d在第一方向X上彼此分离。

接触件图案组314可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的接触件组414。

在一些实施例中，接触件图案组314的接触件图案314a、314b、314c、314d可用于制造接触件图案组414的相应接触件414a、414b、414c、414d。在一些实施例中，接触件组414在集成电路400的前侧403a上。在一些实施例中，接触件图案组314也被称为局部互连(MDLI)图案组。

在一些实施例中，接触件图案组314的接触件图案314a、314b、314c、314d中的至少一个可用于制造互连结构，该互连结构可用于连接集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS或PMOS晶体管中的一个的源极或漏极端子。

在一些实施例中，接触件图案组314与有源区图案组302或304、接触件图案组310或接触件图案组312中的一个或多个重叠。接触件图案组314位于第五布局层级上。在一些实施例中，第五布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的MDLI层级。在一些实施例中，第五布局层级不同于第一布局层级、第二布局层级或第四布局层级中的至少一个。

在一些实施例中，MDLI层级在MD层级和BMD层级之间。在一些实施例中，MDLI层级在OD层级、POLY层级、MD层级、M0层级和M1层级之下。在一些实施例中，MDLI层级在BMD层级、BM0层级和BM1层级之上。

接触件图案组314中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个接触件图案316a(统称为“接触件图案组316”)。

接触件图案组316的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组316的相邻接触件图案分离。

接触件图案组316可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的接触件组416。

在一些实施例中，接触件图案组316的接触件图案316a可用于制造接触件组416的相应接触件416a。接触件组416在集成电路400的前侧403a上。接触件416a在集成电路400的前侧403a上。在一些实施例中，接触件图案组316也被称为对接接触件(BCT)图案组。在一些实施例中，接触件组416也被称为对接接触件(BCT)组。

在一些实施例中，接触件图案组316的接触件图案316a中的至少一个可用于制造互连结构，该互连结构可用于连接集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS或PMOS晶体管中的另一个的源极或漏极端子。

在一些实施例中，接触件图案组316与有源区图案组302、有源区图案组304、栅极图案组306或栅极图案组308中的一个或多个重叠。接触件图案组316位于第三布局层级上。在一些实施例中，接触件图案组316与接触件图案组310在相同层级上。

接触件图案组316中的图案的其他配置、在其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个接触件图案318a(统称为“接触件图案组318”)。

接触件图案组318的每个接触件图案至少在第一方向X或第二方向Y上与接触件图案组318的相邻接触件图案分离。

接触件图案组318在第二方向Y上与接触件图案组316分离。接触件图案318a和316a在第二方向Y上彼此分离。

接触件图案组318可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的接触件组418。

在一些实施例中，接触件图案组318的接触件图案318a可用于制造接触件组418的对应接触件418a。接触件组418在集成电路400的背侧403b上。接触件418a在集成电路400的背侧403b上。在一些实施例中，接触件图案组318也被称为对接接触件(BCT)图案组。在一些实施例中，接触件组418也被称为对接接触件(BCT)组。

在一些实施例中，接触件图案组318的接触件图案318a中的至少一个可用于制造互连结构，该互连结构可用于连接集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS或PMOS晶体管中的另一个的源极或漏极端子。

在一些实施例中，接触件图案组318与有源区图案组302、有源区图案组304、栅极图案组306或栅极图案组308中的一个或多个重叠。接触件图案组318位于第四布局层级上。在一些实施例中，接触件图案组318与接触件图案组312在相同层级上。

接触件图案组318中的图案的其他配置、在其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个导电部件图案330a、330b、330c、330d(统称为“导电部件图案组330”)。

导电部件图案组330中的每个导电部件图案在第二方向Y上与导电部件图案组330中的另一个导电部件图案分离。

导电部件图案组330与有源区图案组202或204、栅极图案组206或208或接触件图案组210、212、214、216或218中的至少一个重叠。

导电部件图案组330可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的导体组430。导电部件图案330a、330b、330c、330d可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的相应导体430a、430b、430c、430d。在一些实施例中，导体组430中的至少一个导体位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的前侧403a上。

在一些实施例中，导电部件图案组330位于第六布局层级上。在一些实施例中，第六布局层级不同于第一布局层级、第二布局层级、第三布局层级、第四布局层级或第五布局层级中的至少一个。在一些实施例中，第六布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的M0层级。在一些实施例中，M0层级在OD层级、POLY层级、MD层级、BMD层级、BM0层级和BM1层级之上。

在一些实施例中，导电部件图案组330对应于4个M0布线轨道。其它数量的M0布线轨道在本公开的范围内。

导电部件图案组330中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个切割部件图案334a或334b(统称为“切割部件图案组334”)。

在一些实施例中，切割部件图案组334中的每个切割部件图案334a或334b在第二方向Y上与相邻的切割部件图案分离。

切割部件图案组334位于第六布局层级上。

在一些实施例中，切割部件图案组334与导电部件图案组330的图案的至少部分重叠。在一些实施例中，切割部件图案组334与布局设计300的其他布局层级(例如，有源、POLY、MD、BMD、BM1等)的其他下伏图案(未示出)重叠。

在一些实施例中，部件图案组334的每个切割部件图案识别在方法1000(图10)的操作1004中去除的导体组430中的对应导体的对应部分的对应位置。在一些实施例中，切割部件图案334a识别在方法1000(图10)的操作1004中去除的导体430a的部分434a的位置。在一些实施例中，切割部件图案334b识别在方法1000(图10)的操作1004中去除的导体430d的部分434b的位置。在一些实施例中，切割部件图案334a识别在方法1000(图10)的操作1004中去除的导体531d、533d、631d或633d的部分534a的位置。

切割部件图案334a与导电部件图案330a重叠。切割部件图案334b与导电部件图案330d重叠。

切割部件图案组334中的图案的其他配置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个导电部件图案332a、332b、332c、332d(统称为“导电部件图案组332”)。

在第二方向Y上，导电部件图案组332中的每个导电部件图案与导电部件图案组332中的另一个导电部件图案分离。

导电部件图案组332与有源区图案组202或204、栅极图案组206或208或接触件图案组210、212、214、216或218中的至少一个重叠。

导电部件图案组330和332在第三方向Z上彼此分离。在一些实施例中，导电部件图案330a和332a在第三方向Z上彼此分离。在一些实施例中，导电部件图案330b和332b在第三方向Z上彼此分离。在一些实施例中，，导电部件图案330c和332c在第三方向Z上彼此分离。在一些实施例中，导电部件图案330d与332d在第三方向Z上彼此分离。在一些实施例中，导电部件图案330e与332e在第三方向Z上彼此分离。

导电部件图案组332可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的导体组432。导电部件图案332a、332b、332c、332d可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应导体432a、432b、432c、432d。在一些实施例中，导体组432中的至少一个导体位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的背侧403b上。

在一些实施例中，导电部件图案组332位于第七布局层级上。在一些实施例中，第七布局层级不同于第一布局层级、第第二布局层级、第三布局层级、第四布局层级、第五布局层级或第六布局层级中的至少一个。在一些实施例中，第七布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的BM0层级。在一些实施例中，BM0层级在OD层级、POLY层级、MD层级、BMD层级、BM0层级和BM1层级之下。在一些实施例中，BM0层级在BM1层级之上。

在一些实施例中，导电部件图案组332对应于4个BM0布线轨道。其它数量的BM0布线轨道在本公开的范围内。

导电部件图案组332中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第一方向X上延伸的一个或多个切割部件图案336a或336b(统称为“切割部件图案组336”)。

在一些实施例中，切割部件图案组336中的每个切割部件图案336a或336b在第二方向Y上与相邻的切割部件图案分离。

切割部件图案组336位于第七布局层级上。

在一些实施例中，切割部件图案组336与导电部件图案组332的图案的至少部分重叠。在一些实施例中，切割部件图案组336与布局设计300的其他布局层级(例如，有源、POLY、MD、BMD、BM1等)的其他下伏图案(未示出)重叠。

在一些实施例中，部件图案组336的每个切割部件图案识别在方法1000(图10)的操作1004中去除的导体组432中的对应导体的对应部分的对应位置。在一些实施例中，切割部件图案336a识别在方法1000(图10)的操作1004中去除的导体432a的部分436a的位置。在一些实施例中，切割部件图案336b识别在方法1000(图10)的操作1004中去除的导体432d的部分436b的位置。

切割部件图案336a与导电部件图案332a重叠。切割部件图案336b与导电部件图案332d重叠。

切割部件图案组336中的图案的其他配置或数量在本公开的范围内。

布局设计300还包括一个或多个通孔图案320a、320b(统称为“通孔图案组320”)。

通孔图案组320可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组420。在一些实施例中，通孔图案组320的通孔图案320a、320b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组420的对应通孔420a、420b。

在一些实施例中，通孔图案组320在有源区图案组302和导电部件图案组330之间。通孔图案320a位于有源区图案302a和导电部件图案330b之间。通孔图案320b位于有源区图案302b和导电部件图案330c之间。

通孔图案组320位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的扩散上通孔(VD)层级处。在一些实施例中，VD层级在OD层级、POLY层级、MD层级、BMD层级、BM0层级和BM1层级之上。在一些实施例中，VD层级在M0层级和M1层级下方。在一些实施例中，VD层级在MD层级和M0层级之间。在一些实施例中，VD层级在第三布局层级和第六布局层级之间。其他布局层级在本公开的范围内。

至少通孔图案组320中的图案的其他配置、其他布局层级上的布置或数量都在本公开的范围内。

布局设计300还包括一个或多个通孔图案322a、322b(统称为“通孔图案组322”)。

通孔图案组322可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组422。在一些实施例中，通孔图案组322的通孔图案322a、322b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组422的对应通孔422a、422b。

在一些实施例中，通孔图案组322在有源区图案组304和导电部件图案组332之间。通孔图案322a位于有源区图案304a和导电部件图案332b之间。通孔图案322b位于有源区图案304b和导电部件图案332c之间。

通孔图案组322位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的背侧扩散上通孔(BVD)层级。在一些实施例中，BVD层级在OD层级、POLY层级、MD层级、BMD层级、M0层级和M1层级下方。在一些实施例中，BVD层级在BM0层级和BM1层级之上。在一些实施例中，BVD层级在BMD层级和BM0层级之间。在一些实施例中，BVD层级在第四布局层级和第七布局层级之间。其他布局层级在本公开的范围内。

至少通孔图案组322中的图案的其他配置、其他布局层级上的布置或数量都在本公开的范围内。

布局设计300还包括一个或多个通孔图案324a、324b(统称为“通孔图案组324”)。

通孔图案组324可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组424。在一些实施例中，通孔图案组324的通孔图案324a、324b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组424的对应通孔424a、424b。

在一些实施例中，通孔图案组324在栅极图案组306和导电部件图案组330之间。通孔图案324a在栅极图案306b和导电部件图案330a之间。通孔图案324b栅极图案306d和导电部件图案330d之间。

通孔图案组324位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的栅极上通孔(VG)层级处。在一些实施例中，VG层级在OD层级、POLY层级、MD层级、BMD层级、BM0层级和BM1层级之上。在一些实施例中，VG层级在M0层级和M1层级之下。在一些实施例中，VG层级在POLY层级和M0层级之间。在一些实施例中，VG层级在第二布局层级和第六布局层级之间。其他布局层级在本公开的范围内。

至少通孔组图案324中的图案的其他配置、其他布局层级上的布置或数量都在本公开的范围内。

布局设计300还包括一个或多个通孔图案326a、326b(统称为“通孔图案组326”)。

通孔图案组326可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组426。在一些实施例中，通孔图案组326的通孔图案326a、326b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组426的对应通孔426a、426b。

在一些实施例中，通孔图案组326在栅极图案组308和导电部件图案组332之间。通孔图案326a在栅极图案308b和导电部件图案332a之间。通孔图案326b在栅极图案308d和导电部件图案332d之间。

通孔图案组326位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的背侧栅极上通孔(BVG)层级处。在一些实施例中，BVG层级在OD层级、POLY层级、MD层级、BMD层级、M0层级和M1层级之下。在一些实施例中，BVG层级在BM0层级和BM1层级之上。在一些实施例中，BVG层级在POLY层级和BM0层级之间。在一些实施例中，BVG层级在第二布局层级和第七布局层级之间。其他布局层级在本公开的范围内。

至少通孔图案组326中的图案的其他配置、其他布局层级上的布置或数量都在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个导电部件图案340a、340b(统称为“导电部件图案组340”)。

导电部件图案组340中的每个导电部件图案在第一方向X上与导电部件图案组340中的另一个导电部件图案分离。

导电部件图案组340与有源区图案组202或204、栅极图案组206或208或接触件图案组210、212、214、216或218或导电部件图案组330或332中的至少一个重叠。

导电部件图案组340可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的导体组440。导电部件图案340a、340b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应导体440a、440b。在一些实施例中，导体组440中的至少一个导体位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的前侧403a上。

在一些实施例中，导电部件图案组340位于第八布局层级上。在一些实施例中，第八布局层级不同于第一布局层级、第第二布局层级、第第三布局层级、第第四布局层级、第第五布局层级、第第六布局层级或第第七布局层级中的至少一个。在一些实施例中，第八布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的M1层级。在一些实施例中，M1层级在OD层级、POLY层级、MD层级、BMD层级、BM0层级和BM1层级之上。

在一些实施例中，导电部件图案组340对应于2个M1布线轨道。其他数量的M1布线轨道在本公开的范围内。

导电部件图案组340中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括在第二方向Y上延伸的一个或多个导电部件图案342a、342b(统称为“导电部件图案组342”)。

导电部件图案组342中的每个导电部件图案在第一方向X上与导电部件图案组342中的另一个导电部件图案分离。

导电部件图案组342与有源区图案组202或204、栅极图案组206或208或接触件图案组210、212、214、216或218、导电部件图案组330或332或导电部件图案组340中的至少一个重叠。

导电部件图案组340和342在第三方向Z上彼此分离。在一些实施例中，导电部件图案340a和342a在第三方向Z上彼此分离。在一些实施例中，导电部件图案340b和342b在第三方向Z上彼此分离。

导电部件图案组342可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的导体组442。导电部件图案342a、342b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应导体442a、442b。在一些实施例中，导体组442中的至少一个导体位于集成电路100、300、400、500、600、700、800A、800B、800C或800D的背侧403b上。

在一些实施例中，导电部件图案组342位于第九布局层级上。在一些实施例中，第九布局层级不同于第一布局层级、第二布局层级、第三布局层级、第四布局层级、第五布局层级、第六布局层级、第七布局层级或第八布局层级中的至少一个。在一些实施例中，第九布局层级对应于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的BM1层级。在一些实施例中，BM1层级在OD层级、POLY层级、MD层级、BMD层级和BM0层级之下。

在一些实施例中，导电部件图案组342对应于2个BM1布线轨道。其它数量的BM1布线轨道在本公开的范围内。

导电部件图案组342中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括一个或多个通孔图案350a、350b(统称为“通孔图案组350”)。

通孔图案组350可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组450。在一些实施例中，通孔图案组350的通孔图案350a、350b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组450的对应通孔450a、450b。

在一些实施例中，通孔图案组350在导电部件图案组330和导电部件图案组340之间。通孔图案350a在导电部件图案330a和导电部件图案340b之间。通孔图案350b在导电部件图案330d和导电部件图案340b之间。

通孔图案组350位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的M0上通孔(V0)层级处。在一些实施例中，V0层级在OD层级、POLY层级、MD层级、M0层级、BMD层级、BM0层级和BM1层级之上。在一些实施例中，V0层级在M1层级下方。在一些实施例中，V0层级在M0层级和M1层级之间。在一些实施例中，V0层级在第六布局层级和第八布局层级之间。其他布局层级在本公开的范围内。

至少通孔图案组350中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

布局设计300还包括一个或多个通孔图案352a、352b(统称为“通孔图案组352”)。

通孔图案组352可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的对应的通孔组452。在一些实施例中，通孔图案组352的通孔图案352a、352b可用于制造集成电路100、300、400、500、600、700、800A、800B、800C或800D的通孔组452的对应通孔452a、452b。

在一些实施例中，通孔图案组352在导电部件图案组332和导电部件图案组342之间。通孔图案352a在导电部件图案332a和导电部件图案342b之间。通孔图案352b在导电部件图案332d和导电部件图案342b之间。

通孔图案组352位于布局设计300或集成电路100、300、400、500、600、700、800A、800B、800C或800D中的一个或多个的BM0上通孔(BV0)层级处。在一些实施例中，BV0层级在OD层级、POLY层级、MD层级、M0层级、M1层级、BMD层级和BM0层级下方。在一些实施例中，BV0层级在BM1层级之上。在一些实施例中，BV0层级在BM0层级和BM1层级之间。在一些实施例中，BV0层级在第七布局层级和第九布局层级之间。其他布局层级在本公开的范围内。

至少通孔组图案352中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

图3C是为了便于说明而简化的布局设计300的部分300C的图。

部分300C是图2A的集成电路200A的实施例，为了简洁起见，省略了类似的详细描述。

部分300C包括区域350a、区域350b1和区域350c1。

区域350a是图3A的部分300A，为了简洁起见，省略了类似的详细描述。

区域350b1识别用于导电部件图案组330的M0轨道使用。换言之，区域350b1识别导电部件图案组330中的对应导电部件图案的M0信号。例如，根据一些实施例，导电部件图案330a可用于字线WL，导电部件图样330b1可用于位线BL，导电部件图案330c可用于参考供电电压VSS，并且导电部件图案330可用于字线WL。

区域350c1识别导电部件图案组330的BM0轨道使用。换言之，区域350c1识别导电部件图案组332中的对应导电部件图案的BM0信号。例如，根据一些实施例，导电部件图案332a可用于供电电压VDD，导电部件图案332b可用于供电电压VDD，导电部件图案332c可用于反相位线BLB，以及导电部件图案332可用于供电电压VDD。

其他M0轨道分配在本公开的范围内。

图3D是为了便于说明而简化的布局设计300的部分300D的图。

部分300D是图2B的集成电路200B的实施例，为了简洁起见，省略了类似的详细描述。

部分300D包括区域350a、区域350b2和区域350c2。

区域350a是图3A的部分300A，为了简洁起见，省略了类似的详细描述。

区域350b2识别用于导电部件图案组330的M0轨道使用。换言之，区域350b2识别导电部件图案组330中的对应导电部件图案的M0信号。例如，根据一些实施例，导电部件图案330a可用于参考供电电压VSS，导电部件图案330b可用于位线BL，导电部件图案330c可用于参考供电电压VSS，并且导电部件图案330d可用于参考供电电压VSS。

区域350c2识别用于导电部件图案组330的BM0轨道使用。换言之，区域350c2识别导电部件图案组332中的对应导电部件图案的BM0信号。例如，根据一些实施例，导电部件图案332a可用于反相字线WLB，导电部件图案332b1可用于供电电压VDD，导电部件图案332c可用于反相位线BLB，并且导电部件图案332d可用于反相字线WLB。

其他M0轨道分配在本公开的范围内。

在一些实施例中，通过将导电部件图案组320中的一个或多个导电部件图案配置为从衬底的前侧供应对应字线信号的字线WL，从而使布局设计300的部分300C与其他方法相比具有减小的电阻电容(RC)负载，从而使布局设计300与其他方法相比具有增大的速度及减小的功耗。

在一些实施例中，通过将导电部件图案组322中的一个或多个导电部件图案配置为从衬底的背侧提供对应的反相字线信号的反相字线WLB，从而使布局设计300的部分300D与其他方法相比具有减小的RC负载，从而使布局设计300与其他方法相比具有增大的速度及减小的功耗。

布局设计300中的图案的其他配置、其他布局层级上的布置或数量在本公开的范围内。

图4A-图4I是根据一些实施例的集成电路400的示意图。

图4A-图4D是为了便于说明而简化的集成电路400的对应部分400A-400D的对应图。

部分400A包括集成电路400的OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、BMD层级、BM0层级、BVG层级和BVD层级的一个或多个部件。部分400A由部分300A制造。

部分400B包括M1层级、BM1层级、V0层级和BV0层级的集成电路400的一个或多个部件。部分400B由部分300B制造。

部分400C包括集成电路400的OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、BMD层级、BM0层级、BVG层级和BVD层级的一个或多个部件。部分400C由部分300C制造。

部分400D包括集成电路400的OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、BMD层级、BM0层级、BVG层级和BVD层级的一个或多个部件。部分400D由部分300D制造。

图4C-图4I是根据一些实施例的集成电路400的对应截面图。图4D是根据一些实施例的与平面A-A’相交的集成电路400的截面图。图4E是根据一些实施例的与平面B-B’相交的集成电路400的截面图。图4F是根据一些实施例的与平面C-C’相交的集成电路400的截面图。图4G是根据一些实施例的与平面D-D’相交的集成电路400的截面图。图4H是根据一些实施例的与平面E-E’相交的集成电路400的截面图。

与图1、图2A-图2B、图3A-图3D、图4A-图4I、图5A-图5C、图6A-图6B、图7A-图7B、图8A-图8D中的一个或多个中的部件相同或类似的部件被赋予相同的附图标记，因此省略其详细描述。

集成电路400是通过布局设计300来制造的。集成电路400是单元401。包括集成电路400、500、600及700的对准、长度和宽度的结构关系以及配置和层类似于图3A-图3D的布局设计300的结构关系以及配置和层，且为了简洁起见，至少在图4A-图4I中将不再进行类似的详细描述。例如，在一些实施例中，布局设计300的至少一个或多个宽度、长度或节距类似于集成电路400、500、600和700的对应宽度、长度和节距，并且为了简洁省略了类似的详细描述。例如，在一些实施例中，至少单元边界301a或301b类似于集成电路400的至少对应的单元边界401a或401b，并且为了简洁省略了类似的详细描述。

集成电路400至少包括有源区组402和404、栅极组406和408、接触件组410、接触件组412、接触件组414、接触件组416、接触件组418、导体组430、导体组432、通孔组420、通孔组422、通孔组424、通孔组426、导体组440、导体组442、通孔组450、通孔组452、衬底490和绝缘区492。

有源区组402和404嵌入衬底490中。衬底490具有前侧403a和与前侧403a相对的背侧403b。在一些实施例中，至少有源区组402和404、栅极组406和408或接触件组410、412、414、416和418形成在衬底490的前侧403a中。

在一些实施例中，有源区组402和404对应于CFET晶体管的有源区。在一些实施例中，有源区组402和404对应于纳米片晶体管的纳米片结构(未标记)。在一些实施例中，有源区组402包括通过外延生长工艺生长的漏极区和源极区。在一些实施例中，有源区组402包括在对应的漏极区和源极区处用外延材料生长的漏极区和源极区。

其他类型的晶体管也在本公开的范围内。例如，在一些实施例中，有源区组402对应于纳米线晶体管的纳米线结构(未示出)。在一些实施例中，有源区组402对应于平面晶体管的平面结构(未示出)。在一些实施例中，有源区组402对应于finFET的鳍结构(未示出)。

在一些实施例中，有源区402a和402b对应于集成电路100、300、400、500、600、700、800A、800B、800C或800D的NMOS晶体管的源极和漏极区，并且有源区404a和404b对应于集成电路100、300、400、500、600、700、800A、800、800B和800C或800D的PMOS晶体管的源极区和漏极区。

在一些实施例中，有源区402a和402b对应于集成电路100、300、400、500、600、700、800A、800B、800C或800D的PMOS晶体管的源极和漏极区，并且有源区404a和404b对应于集成电路100、300、400、500、600、700、800A、800、800B和800C或800D的NMOS晶体管的源极区和漏极区。

在一些实施例中，至少有源区402a或402b是N型掺杂S/D区，并且至少有源区404a或404b是嵌入衬底490的介电材料中的P型掺杂S/D区。在一些实施例中，至少有源区402a或402b是P型掺杂S/D区，并且至少有源区404a或404b是嵌入衬底490的介电材料中的N型掺杂S/D区。

有源区组402或404中的结构的其他配置、其他布局层级上的布置或数量在本公开的范围内。

绝缘区492被配置为电隔离有源区组402和404、栅极组406和408、接触件组410、接触件组412、接触件组414、接触件组416、接触件组418、导体组430、导体组432、通孔组420、通孔组422、通孔424、通孔组426、导体组440、导体组442、通孔组450和通孔组452中的一个或多个元件。在一些实施例中，绝缘区490包括在方法900(图9)期间在彼此不同的时间沉积的多个绝缘区。在一些实施例中，绝缘区是介电材料。在一些实施例中，介电材料包括二氧化硅、氮氧化硅等。

绝缘区490中的部分的其他配置、其他布局层级上的布置或其他数量在本公开的范围内。

栅极组406和408的对应于集成电路100、300、400、500、600、700、800A、800B、800C或800D的晶体管N2-1、P2-1、N2-2、P2-2、N2-3、P2-3、N2-4、P2-4的一个或多个栅极。在一些实施例中，栅极组406和408中的栅极中的每个在图4A-图4F中示出为具有标签“N2-1、P2-1、N2-2、P2-2、N2-3、P2-3、N2-4、P2-4”，标签识别图2A-图2B的对应晶体管，对应晶体管具有图4A-图4F中的对应栅极，且为了简洁起见而省略。

在一些实施例中，栅极406a是NMOS晶体管N2-1的栅极，栅极408a是PMOS晶体管P2-1的栅极，栅极406b是NMOS晶体管N2-3的栅极，栅极408b是PMOS晶体管P2-3的栅极，栅极406c是NMOS晶体管N2-2的栅极，栅极408c是PMOS晶体管P2-2的栅极，栅极406d是NMOS晶体管N2-4的栅极，以及栅极408d是PMOS晶体管P2-4的栅极。

在一些实施例中，栅极406a和栅极408a耦合在一起。在一些实施例中，栅极406a和栅极408a是相同连续结构的部分。在一些实施例中，栅极406c和栅极408c耦合在一起。在一些实施例中，栅极406c和栅极408c是相同连续结构的部分。

在一些实施例中，栅极406b和栅极408b在第三方向Z上彼此分离。在一些实施例中，栅极406d和栅极408d在第三方向Z上彼此分离。

在一些实施例中，栅极组406或408封装有源区组402或404。

栅极组406和408中的栅极的其他配置、其他布局层级上的布置或数量在本公开的范围内。

接触件组410或412中的每个接触件对应于集成电路100、300、400、500、600、700、800A、800B、800C或800D的晶体管N2-1、P2-1、N2-2、P2-2、N2-3、P2-3、N2-4、P2-4的一个或多个漏极或源极端子。在一些实施例中，接触件组410或412中的一个或多个接触件与有源区组402和404的一对有源区重叠，从而将有源区组402和404中的该对有源区与对应晶体管的源极或漏极电耦合。例如，接触件410a与有源区402a和402b重叠，从而将晶体管N2-1和N2-2的源极区电耦合在一起。例如，接触件410b与有源区404a和404b重叠，从而将晶体管P2-1和P2-2的源极区电耦合在一起。

在一些实施例中，接触件组410或412封装有源区组402或404。

在一些实施例中，接触件410a对应于晶体管N2-1和N2-2的源极端子，并将晶体管N2-1的源极和晶体管N2-2的源极电耦合在一起。

在一些实施例中，接触件412a对应于晶体管P2-1和P2-2的源极端子，并将晶体管P2-1的源极和P22的源极电耦合在一起。

在一些实施例中，接触件410b对应于晶体管N2-1和N2-3的漏极端子。在一些实施例中，接触件412b对应于晶体管P2-1和P2-3的漏极端子。

在一些实施例中，接触件410c对应于晶体管N2-2和N2-4的漏极端子。在一些实施例中，接触件412c对应于晶体管P2-2和P2-4的漏极端子。

在一些实施例中，接触件410d对应于晶体管N2-3的源极端子。在一些实施例中，接触件412d对应于晶体管P2-3的源极端子。

在一些实施例中，接触件410e对应于晶体管N2-4的源极端子。在一些实施例中，接触件412e对应于晶体管P2-4的源极端子。

在一些实施例中，接触件414a在接触件410b和接触件412b之间，从而将接触件410b与接触件412b耦合在一起，并将晶体管N2-1和N2-3的漏极端子与晶体管P2-1和P2-3的漏极端子电耦合在一起。

在一些实施例中，接触件414b在接触件410c和接触件412c之间，从而将接触件410c与接触件412c耦合在一起，并将晶体管N2-2和N2-4的漏极端子与晶体管P2-2和P2-4的漏极端子电耦合在一起。

在一些实施例中，接触件414c在接触件410d和接触件412d之间，从而将接触件410d和接触件412d耦合在一起，并将晶体管N2-3的源极端子和晶体管P2-3的源极端子电耦合在一起。

在一些实施例中，接触件414d在接触件410e和接触件412e之间，从而将接触件410e与接触件412e耦合在一起，并将晶体管N2-4的源极端子和晶体管P2-4的源极端子电耦合在一起。

在一些实施例中，接触件416a将栅极406a和栅极408a与接触件410c耦合，从而将晶体管N2-1和P2-1的栅极端子与晶体管N2-2和P2-2以及晶体管N2-4和P2-4的漏极端子电耦合在一起。

在一些实施例中，接触件418a将栅极406c和栅极408c与接触件412b耦合，从而将晶体管N2-2和P2-2的栅极端子与晶体管N2-1和P2-1以及晶体管N2-3和P2-3的漏极端子电耦合在一起。

在一些实施例中，接触件410b和412c的部分被去除。

接触件组410、412、414、416和418中接触件的其他配置、其他布局层级上的布置或数量在本公开的范围内。

导体组420和422是M0布线轨道。在一些实施例中，导体组420和422是其它层中的布线轨道。在一些实施例中，导体组420或422对应于4个M0布线轨道。

在一些实施例中，导体组430和432对应于位线BL、反相位线BLB、字线WL或反相字线WLB中的至少一个。在一些实施例中，导体组430和432被配置为提供供电电压VDD或参考供电电压VSS中的至少一个。

如图4C中所示，根据一些实施例，导体430a是字线WL，导体430b1是位线BL，导体430c被配置为供应参考供电电压VSS，导体430d是字线WLB，导体432a被配置为供应供电电压VDD，导体432b被配置为供应供电电压VDD，导体432c是反相位线BLB，并且导体432d被配置为供应供电电压VDD。

如图4D所示，根据一些实施例，导体430a被配置为提供参考供电电压VSS，导体430b1是位线BL，导体430c被配置为供应参考供电电压VSS，导体430d被配置为供应参考供电电压VSS，导体432a是反相字线WLB，导体432b1被配置为供应供电电压VDD，导体432c是反相位线BLB，且导体432d是反相字线WLB。

导体组430和432中的导体的其他配置、其他布局层级上的布置或数量在本公开的范围内。

通孔组420被配置为借由接触件组410将有源区组402的对应源极或漏极区电耦合到导体组430，反之亦然。通孔组420在接触件组410和导体组430之间。

通孔组422被配置为借由接触件组412将有源区组404的对应源极或漏极区电耦合到导体组432，反之亦然。通孔组422在接触件组412和导体组432之间。

通孔组424被配置为将栅极组404中的一个或多个栅极电耦合到导体组430，反之亦然。通孔组424在栅极组406和导体组430之间。

通孔组426被配置为将栅极组406中的一个或多个栅极电耦合到导体组432，反之亦然。通孔组426在栅极组408和导体组432之间。

通孔420a将导体430b电耦合到接触件410d。通孔420b将导体430c电耦合到接触件410a。

通孔422a将导体432b电耦合到接触件412a。通孔422b将导体432c电耦合到接触件412e。

通孔424a将导体430a电耦合到栅极406b。通孔424b将导体430d电耦合到栅极406d。

通孔426a将导体432a电耦合到栅极408b。通孔426b将导体432d电耦合到栅极408d。

通孔组420、422、424和426中的通孔的其他配置、其他布局层级上的布置或数量在本公开的范围内。

导体组440对应于2个M1布线轨道。其他数量的M1布线轨道在本公开的范围内。在一些实施例中，导体组440是其它金属层中的布线轨道。

导体组442对应于2个BM1布线轨道。其它数量的BM1布线轨道在本公开的范围内。在一些实施例中，导体组442是其它金属层中的布线轨道。

在一些实施例中，导体440a是被配置为接收第一字线信号WL#1的输入引脚，导体440b是被配置为接收第二字线信号WL#2的输入引脚，导体442a是被配置为接收第一反相字线信号WLB#1的输入引脚，并且导体442b是被配置为接收第二反相字线信号WLB#2的输入引脚。

在一些实施例中，导体440a是被配置为第一字线WL#1的输入引脚，导体440b是被配置为第二字线信号WL#2的输入引脚，导体442a是被配置为第一反相字线信号WLB#1的输入引脚，导体442b是被配置为第二反相字线信号WLB#2的输入引脚。

导体组440和442中的导体的其他配置、其他布局层级上的布置或数量在本公开的范围内。

通孔组450被配置为将导体组440电耦合到导体组430，反之亦然。通孔组450在导体组440和导体组430之间。

通孔组452被配置为将导体组442电耦合到导体组432，反之亦然。通孔组452在导体组442和导体组432之间。

通孔450a将导体440b电耦合到导体430a。通孔450b将导体440b电耦合到导体430d。

通孔452a将导体442b电耦合到导体432a。通孔452b将导体442b电耦合到导体432d。

通孔组450和452中的通孔的其他配置、在其他布局层级上的布置或数量在本公开的范围内。

图4C是为了便于说明而简化的集成设计400的部分400C的图。

部分400C是图2A的集成电路200A的实施例，为了简洁起见，省略了类似的详细描述。

部分400C包括区域450a、区域450b1和区域450c1。

区域450a是图4A的部分400A，为了简洁起见，省略了类似的详细描述。

区域450b1标识用于导体组430的M0轨道使用。换言之，区域450b1识别导体组430中的对应导体的M0信号。例如，根据一些实施例，导体430a可用于字线WL，导体430b可用于位线BL，导体430c可用于参考供电电压VSS，并且导体430d可用于字线WL。

区域450c1标识用于导体组430的BM0轨道使用。换言之，区域450c1识别导体组432中的对应导体的BM0信号。例如，根据一些实施例，导体432a可用于供电电压VDD，导体432b可用于供电电压VDD，导体432c可用于反相位线BLB，并且导体432d可用于供电电压VDD。

在一些实施例中，PMOS晶体管P2-3的栅极通过至少导体432a耦合到供电电压VDD，从而导致PMOS晶体管P2-3截止。在一些实施例中，PMOS晶体管P2-4的栅极通过至少导体432d耦合到供电电压VDD，从而导致PMOS晶体管P2-4截止。

其他M0轨道分配在本公开的范围内。

图4D是为了便于说明而简化的集成设计400的部分400D的图。

部分400D是图2B的集成电路200B的实施例，为了简洁起见，省略了类似的详细描述。

部分400D包括区域450a、区域450b2和区域450c2。

区域450a是图4A的部分400A，为了简洁起见，省略了类似的详细描述。

区域450b2识别用于导体组430的M0轨道使用。换言之，区域450b2识别用于导体组430中的对应导体的M0信号。例如，根据一些实施例，导体430a可用于参考供电电压VSS，导体430b可用于位线BL，导体430c可用于参考供电电压VSS，并且导体430d可用于参考供应电压VSS。

区域450c2标识用于导体组430的BM0轨道使用。换言之，区域450c2识别用于导体组432中的对应导体的BM0信号。例如，根据一些实施例，导体432a可用于反相字线WLB，导体432b可用于供电电压VDD，导体432c可用于反相位线BLB，并且导体432d可用于反相字线WLB。

在一些实施例中，NMOS晶体管N2-3的栅极通过至少导体430a耦合到参考供电电压VSS，从而使NMOS晶体管N2-3截止。在一些实施例中，NMOS晶体管N2-4的栅极通过至少导体430d耦合到参考供电电压VSS，从而使NMOS晶体管N2-4截止。

其他M0轨道分配在本公开的范围内。

在一些实施例中，通过将导体组420中的一个或多个导体配置为从衬底的前侧403a供应对应字线信号的字线WL，从而使集成电路400的部分400C与其他方法相比具有减小的RC负载，从而使集成电路400与其他方法相比具有增大的速度及减小的功耗。

在一些实施例中，通过将导体组422中的一个或多个导体配置为从衬底的背侧403b提供对应的反相字线信号的反相字线WLB，从而使集成电路400的部分400D与其他方法相比具有减小的RC负载，从而使集成电路400与其他方法相比具有增大的速度及减小的功耗。

在一些实施例中，使用掺杂或未掺杂多晶硅(或多晶硅)形成栅极组406或408中的至少一个栅极。在一些实施例中，栅极组406或408中的至少一个栅极包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。

在一些实施例中，接触件组410、412、414、416或418中的至少一个接触件，或导体组430、432、440或442中的至少一个导体，或通孔组420、422、424、426、450或452中的至少一个通孔包括一层或多层的导电材料、金属、金属化合物或掺杂半导体。在一些实施例中，导电材料包括钨、钴、钌、铜等或其组合。在一些实施例中，金属至少包括Cu(铜)、Co、W、Ru、Al等。在一些实施例中，金属化合物至少包括AlCu、W-TiN、TiSi_x、NiSi_x、TiN、TaN等。在一些实施例中，掺杂半导体至少包括掺杂硅等。

集成电路400的其他配置或布置在本公开的范围内。

图5A-图5C是根据一些实施例的集成电路500的示意图。

集成电路500是利用图4A-图4I的一个或多个部件的相邻单元(例如，单元502a和单元502b)的非限制性示例。例如，根据一些实施例，单元502a和单元502b对应于图4C的集成电路400C，并且由来自集成电路500的前侧403a的字线控制。在一些实施例中，图5A-图5C中的每个单元(例如，单元502a和502b)是类似于图2A的集成电路200A的存储器单元，并且为了简洁省略了类似的详细描述。

图5A-图5C是为了便于说明而简化的集成电路500的对应部分500A-500C的对应图。

部分500A包括集成电路500的VG层级、BVG层级、切割M0层级和切割BM0层级的一个或多个部件。

部分500B包括集成电路500的VG层级、M0层级、BM0层级、BVG层级、切割M0层级，切割BM0层级、M1层级和BM1层级的一个或多个特征。

部分500C包括集成电路500的OD层级、POLY层级、MD层级、M0层级、VG层级、VD层级、BMD层级、BM0层级、BVG层级、BVD层级、切割M0层级，切割BM0层级，M1层级和BM1层级的一个或多个部件。

集成电路500包括区域550a。

区域550a包括单元502a和单元502b。在一些实施例中，单元502a和单元502b中的每个是图4A-图4D的单元401，并且为了简洁省略了类似的详细描述。在一些实施例中，单元502a是图4C的部分400C，并且单元502b是图4C中的部分400C相对于边界401c的镜像，并且为了简洁省略了类似的详细描述。在一些实施例中，单元502a由部分300A制造，单元502b由部分300A相对于边界401c的镜像制造。

区域550a还包括在第一方向X上延伸的单元边界401a、401b和501a，以及在第二方向Y上延伸的单元边界401c和401d。单元边界501a类似于单元边界301a或301b，为了简洁，省略了类似的详细描述。

在一些实施例中，单元502b是单元502a相对于边界401c的镜像，为了简洁起见，省略了类似的详细描述。换言之，单元502b是相对于边界401c旋转180度的单元502a，并且为了简洁省略了类似的详细描述。在一些实施例中，通过如图5A-图5C所示地布置单元502a和502b，集成电路500具有奇偶交错结构。在一些实施例中，通过具有交错结构的集成电路500导致集成电路500的RC负载减小，从而使得集成电路500具有增大的速度和减小的功耗。

在一些实施例中，通过对应于图4C的部分400C的单元502a和502b，单元502a与502b具有定位在集成电路500的前侧403a上的字线WL，类似于图4C，并且为了简洁省略了类似的详细描述。

在一些实施例中，单元502a和单元502b中的每个包括图4A-图4D的集成电路400或单元401的类似元件，并且为了简洁起见，省略了类似的详细描述。

与单元502a相比，单元502b的通孔组524取代了通孔组424，单元502a的通孔组526取代了通孔组426，并且为简洁起见，省略了类似的详细描述。

通孔组524包括通孔524a和524b。

通孔组526包括通孔526a和526b。

与单元502a相比，单元502b的通孔524a和524b取代了对应的通孔424a和424b，单元502b的通孔526a和526b取代了通孔426a和426b，并且为了简洁起见，省略了类似的详细描述。

与通孔424a和424b相比，对应通孔524a和524b的对应位置在第一方向X上偏移，因为单元502b是单元502a相对于边界401c的镜像。

与通孔426a和426b相比，对应的通孔526a和526b的对应位置在第一方向X上偏移，因为单元502b是单元502a相对于边界401c的镜像。

集成电路500还包括区域550b和区域550c。区域550b类似于图4C的区域450b1，并且区域550c类似于图4C的区域450c1，并且为了简洁省略了类似的详细描述。

区域550b包括导体组530和导体组531。

区域550b识别用于单元502a的导体组530的M0轨道使用，以及用于单元502b的导体组531的M0轨使用。换言之，区域550b识别用于单元502a的导体组530中的对应导体的M0信号，并且识别用于单元502b的导体组531中的对应导线的M0信号。

导体组530和531中的每个类似于图4C的导体组430，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体组530可用于单元502a，导体组531可用于单元502b。

导体组530包括导体530a、530b、530c和530d。

导体组531包括导体531a、531b、531c和531d。

与集成电路400相比，导体组530的导体530a、530b、530c和530d取代了导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

与集成电路400相比，导体组530的导体530a、530b、530c和530d类似于导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，根据一些实施例，导体530a可用于字线WL，导体530b可用于位线BL#1，导体530c可用于参考供电电压VSS，并且导体530d可用于字线WL或参考供电电压VSS。在一些实施例中，根据一些实施例，导体531a可用于字线WL或参考供电电压VSS，导体531b可用于位线BL#2，导体531c可用于参考供电电压VSS，并且导体531d可用于字线WL。

在一些实施例中，位线BL#1是单元502a的位线，位线BL#2是单元502b的位线，反相位线BLB#1是单元502的位线，并且反相位线BLB#2是单元502b的反相位线。

在一些实施例中，字线WL是用于单元502a或502b的字线，并且反相字线是用于单元502或502b的反相字线。

区域550c包括导体组532和导体组533。

区域550c识别用于单元502a的导体组532的BM0轨道使用，以及用于单元502b的导体组533的BM0轨道使用。换言之，区域550c识别用于单元502a的导体组532中的对应导体的BM0信号，并且识别用于单元502的导体组533中的对应导体的BM0信号。

导体组532和533中的每个类似于图4C的导体组430，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体组532可用于单元502a，导体组533可用于单元502a。

导体组532包括导体532a、532b、532c和532d。

导体组533包括导体533a、533b、533c和533d。

与集成电路400相比，导体组532的导体532a、532b、532c和532d取代了导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

与集成电路400相比，导体组532的导体532a、532b、532c和532d类似于导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，根据一些实施例，导体532a可用于供电电压VDD，导体532b可用于供电电压VDD，导线532c可用于反相位线BLB#1，并且导体532d可用于反相字线WLB或供电电压VDD。

在一些实施例中，根据一些实施例，导体533a可用于反相字线WLB或供电电压VDD，导体533b可用于供电电压VDD，导体533c可用于反相位线BLB#2，并且导体533d可用于供电电压VDD。

集成电路500还包括区域550d。区域550d包括导体组540和导体组542。

区域550d识别导体组540的M1轨道使用，以及导体组542的BM1轨道使用。换言之，区域550d识别导体组540中的对应导体的M1信号，并且识别导体组542中的对应导线的BM1信号。例如，根据一些实施例，导体540a可用于字线WL#2，导体540b可用于字线WL#1，导体542a可用于供电电压VDD，并且导体542b可用于供电电压VDED。

与集成电路400相比，集成电路500的导体组540取代了导体组440，集成电路500的导体组542取代了导体组442，并且为简洁起见，省略了类似的详细描述。

导体组540包括导体540a和540b。

导体组542包括导体542a和542b。

与集成电路400相比，集成电路500的导体540a和540b取代了对应的导体440a和440b，集成电路500a的导体542a和542b取代了导体442a和442b，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体540b被配置为单元502a的字线WL#1，并且导体542b被配置为单元502a的电压供应线(VDD)。例如，在一些实施例中，导体540b被配置为将字线WL#1上的第一字线信号从集成电路500的前侧403a提供给单元502a，并且导体542b被配置为将供电电压VDD从集成电路500b的背侧403b提供给单元502a。

在一些实施例中，导体540a被配置为单元502b的字线WL#2，并且导体542a被配置为单元502b的电压供应线(VDD)。例如，在一些实施例中，导体540a被配置为将字线WL#2上的第二字线信号从集成电路500的前侧403a提供给单元502b，并且导体542a被配置为将供电电压VDD从集成电路500b的背侧403b提供给单元502b。

在一些实施例中，字线WL#1是用于单元502a的字线，且字线WL#2是用于单元502的字线。

如图5A-图5C所示，单元502a和单元502b由不同的对应字线信号控制。例如，单元502a由字线WL#1上的第一字线信号来选择/控制，并且单元502b由字线WL#2上的第二字线信号选择/控制。

在一些实施例中，通过用不同的对应字线信号控制相邻单元(单元502a和502b)，与其他方法相比，降低了集成电路500的位线单元负载，从而减少了伪读取存储器单元的数量，从而与其他方法相比功耗更低。在一些实施例中，与其他方法相比，集成电路500的位线单元负载减少了至少50％。

在一些实施例中，通过将字线WL#1上的第一字线信号设置为等于供电电压VDD，可以选择单元502a用于读取或写入操作，并且通过将字线WL#2上的第二字线信号设置为等于参考供电电压VSS，可以取消选择单元502b用于读取或写入操作。在这些实施例中，当单元502a被选择用于读取或写入操作时，则导体530d被配置为接收来自字线WL#1的字线信号(供电电压VDD)，并且导体532d被配置为接收来自反相字线WLB#1的反相字线信号(例如，供电电压VDD)。在这些实施例中，当单元502b被取消选择用于读取或写入操作时，则导体531a被配置为从字线WL#2接收字线信号(参考供电电压VSS)，并且导体533a被配置为从反相字线WLB#2接收反相字线信号(例如，供电电压VDD)。

在一些实施例中，可以通过将字线WL#1上的第一字线信号设置为等于参考供电电压VSS，来取消对单元502b的读取或写入操作的选择，并且可以通过将字线WL#2上的第二字线信号设置为等于供电电压VDD，来选择单元502b进行读取或写入操作。在这些实施例中，当单元502a被取消选择用于读取或写入操作时，则导体530d被配置为接收来自字线#1的字线信号(参考供电电压VSS)，并且导体532d被配置为接收来自反相字线WLB#1的反相字线信号(例如，供电电压VDD)。在这些实施例中，当单元502b被选择用于读取或写入操作时，则导体531a被配置为从字线WL#2接收字线信号(供电电压VDD)，并且导体533a被配置为从反相字线WLB#1接收反相字线信号(例如，供电电压VDD)。

集成电路500的其他配置或布置在本公开的范围内。

图6A-图6B是根据一些实施例的集成电路600的示意图。

集成电路600是图5A-图5C的集成电路500的变体，并且为了简洁起见，省略了类似的详细描述。与图5A-图5C的集成电路500相比，集成电路600由来自背侧403b的反相字线控制。

集成电路600是利用图4A-图4I的一个或多个部件的相邻单元(例如，单元602a和单元602b)的非限制性示例。例如，根据一些实施例，单元602a和单元602b对应于图4D的集成电路400D，并且由来自集成电路600的背侧403b的反相字线控制。在一些实施例中，图6A-图6B中的每个单元(例如，单元602a和602b)是类似于图2B的集成电路200B的存储器单元，并且为了简洁省略了类似的详细描述。

图6A-图6B是为了便于说明而简化的集成电路600的对应部分600A-600B的对应图。

部分600A包括集成电路600的VG层级、BVG层级、切割M0层级和切割BM0层级的一个或多个部件。

部分600B包括集成电路600的VG层级、M0层级、BM0层级、BVG层级、切割M0层级，切割BM0层级，M1层级和BM1层级的一个或多个特征。

集成电路600包括区域650a。区域650a类似于区域550a，并且为了简洁省略了类似的详细描述。

区域650a包括单元602a和单元602b。单元602a类似于单元502a，单元602b类似于单元502b，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，单元602a和单元602b中的每个是图4A-图4D的单元401，并且为了简洁省略了类似的详细描述。在一些实施例中，单元602a是图4D的部分400D，并且单元602b是图4D的部分400D相对于边界401c的镜像，并且为了简洁省略了类似的详细描述。在一些实施例中，单元602a由部分300A制造，单元602b由部分300A相对于边界401c的镜像制造。

在一些实施例中，单元602b是单元602a相对于边界401c的镜像，并且为了简洁起见，省略了类似的详细描述。换言之，单元602b是相对于边界401c旋转180度的单元602a，并且为了简洁省略了类似的详细描述。在一些实施例中，通过如图6A-图6B所示地布置单元602a和602b，集成电路600具有奇偶交错结构。在一些实施例中，通过具有交错结构的集成电路600导致集成电路600的RC负载减小，从而使得集成电路600具有增加的速度和减小的功耗。

在一些实施例中，通过对应于图4D的部分400D的单元602a和602b，单元602a与602b具有类似于图4D的定位在集成电路600的背侧403b上的反相字线WLB，并且为了简洁省略类似的详细描述。

在一些实施例中，单元602a和单元602b中的每个包括图4A-图4D的集成电路400或单元401的类似元件，并且为了简洁省略了类似的详细描述。

集成电路600还包括区域650b和区域650c。区域650b类似于图4D的区域450b2，并且区域650c类似于图4D的区域450c2，并且为了简洁省略了类似的详细描述。在一些实施例中，区域650b类似于图5A-图5C的区域550b，并且区域650c类似于图5A-图5C的区域550a，并且为了简洁省略了类似的详细描述。

区域650b包括导体组630和导体组631。

区域650b识别用于单元602a的导体组630的M0轨道使用，以及用于单元602b的导体组631的M0轨使用。换言之，区域650b识别用于单元602a的导体组630中的对应导体的M0信号，并且识别用于单元602b的导体组631中的对应导线的M0信号。

导体组630和631中的每个类似于图4C的导体组430，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体组630可用于单元602a，导体组631可用于单元602a。

导体组630包括导体630a、630b、630c和630d。

导体组631包括导体631a、631b、631c和631d。

与集成电路400相比，导体组630的导体630a、630b、630c和630d取代了导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

与集成电路400相比，导体组631的导体631a、631b、631c和631d类似于导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，根据一些实施例，导体630a可用于参考供电电压VSS，导体630b可用于位线BL#1，导体630c可用于参考供电电压VSS，并且导体630d可用于字线WL或参考供电电压VSS。

在一些实施例中，根据一些实施例，导体631a可用于字线WL或参考供电电压VSS，导体631b可用于位线BL#2，导体631c可用于参考供电电压VSS，并且导体631d可用于参考供电电压VSS。

在一些实施例中，位线BL#1是单元602a的位线，位线BL#2是单元602b的位线，反相位线BLB#1是单元602a的位线，并且反相位线BLB#2是单元602b的反相位线。

在一些实施例中，字线WL是用于单元602a或602b的字线，反相字线WLB#1是用于单元601a的反相字线，并且反相字线WLB#2是用于单元602b的反相字线。

区域650c包括导体组632和导体组633。

区域650c识别用于单元602a的导体组632的BM0轨道使用，以及用于单元602b的导体组633的BM0轨道使用。换言之，区域650c识别用于单元602a的导体组632中的对应导体的BM0信号，并且识别用于单元602b的导体组633中的对应导体的BM0信号。

导体组632和633中的每个类似于图4C的导体组430，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体组632可用于单元602a，导体组633可用于单元602b。

导体组632包括导体632a、632b、632c和632d。

导体组633包括导体633a、633b、633c和633d。

与集成电路400相比，导体组632的导体632a、632b、632c和632d取代了导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

与集成电路400相比，导体组633的导体633a、633b、633c和633d类似于导体组430的对应导体430a、430b、430c和430d，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，根据一些实施例，导体632a可用于反相字线WLB，导体632b可用于供电电压VDD，导体632c可用于反相位线BLB#1，并且导体632d可用于反相字线WLB或供电电压VDD。

在一些实施例中，根据一些实施例，导体633a可用于反相字线WLB或供电电压VDD，导体633b可用于供电电压VDD，导体633c可用于反相位线BLB#2，导体633d可用于反相字线WLB。

集成电路600还包括区域650d。区域650d包括导体组640和导体组642。

区域650d识别用于导体组640的M1轨道使用，以及导体组642的BM1轨道使用。换言之，区域650d识别导体组640中的对应导体的M1信号，并且识别导体组642中的对应导线的BM1信号。例如，根据一些实施例，导体640a可用于参考供电电压VSS，导体640b可用于参考供电电压VSS，导线642a可用于反相字线WLB#2，并且导体642b可用于反相字线WLB#1。

与集成电路400相比，集成电路600的导体组640取代了导体组440，集成电路600的导体组642取代了导体组442，并且为简洁起见，省略了类似的详细描述。

导体组640包括导体640a和640b。

导体组642包括导体642a和642b。

与集成电路400相比，集成电路600的导体640a和640b取代了对应的导体440a和440b，集成电路600的导体642a和642b取代了导体442a和442b，并且为了简洁起见，省略了类似的详细描述。

在一些实施例中，导体642b被配置为单元602a的反相字线WLB#1，并且导体640b被配置为单元602a的参考电压供应线(VSS)。例如，在一些实施例中，导体642b被配置为将字线WLB#1上的第一反相字线信号从集成电路600的背侧403b提供给单元602a，并且导体640b被配置为将参考供电电压VSS从集成电路60的前侧403a提供给单元602a。

在一些实施例中，导体642a被配置为单元602b的反相字线WLB#2，并且导体640a被配置为单元602b的参考电压供应线(VSS)。例如，在一些实施例中，导体642a被配置为从集成电路600的背侧403b向单元602b提供反相字线WLB#2上的第二反相字线信号，并且导体640a被配置为从集成电路的前侧403a向单元602b提供参考供电电压VSS。

在一些实施例中，反相字线WLB#1是用于单元602a的反相字线，并且反相字线WLB#2是用于单元602的反相字线。

如图6A-图6B所示，单元602a和单元602b由不同的对应字线信号控制。例如，单元602a由反相字线WLB#1上的第一反相字线信号选择/控制，并且单元602b由反相字线WLB#2上的第二反相字线信号选择/控制。

在一些实施例中，通过用不同的对应反相字线信号控制相邻单元(单元602a和602b)，与其他方法相比，集成电路600的位线单元负载减少，从而减少了伪读取存储器单元的数量，从而导致与其他方法相比较消耗更少的功率。在一些实施例中，与其他方法相比，集成电路600的位线单元负载减少了至少50％。

在一些实施例中，可以通过将反相字线WLB#1上的第一反相字线信号设置为等于参考供电电压VSS来选择单元602a用于读取或写入操作，并且可以通过将反相字线WLB#2上的第二反相字线信号设置为等于供电电压VDD来取消选择单元602b用于读取或写入操作。在这些实施例中，当单元602a被选择用于读取或写入操作时，则导体630d被配置为接收来自字线WL#1的字线信号(参考供电电压VSS)，并且导体632d被配置为接收来自反相字线WLB#1的反相字线信号(例如，参考供电电压VSS)。在这些实施例中，当单元602b被取消选择用于读取或写入操作时，则导体631a被配置为从字线WL#2接收字线信号(参考供电电压VSS)，并且导体633a被配置为从反相字线WLB#2接收反相字线信号(例如，供电电压VDD)。

在一些实施例中，可以通过将反相字线WLB#1上的第一字线信号设置为等于供电电压VDD来取消选择单元602a用于读取或写入操作，并且可以通过将反相字线WLB#2上的第二字线信号设置为等于参考供电电压VSS来选择单元602b用于读取或写入操作。

在这些实施例中，当单元602a被取消选择用于读取或写入操作时，则导体630d被配置为从字线WL#1接收字线信号(参考供电电压VSS)，并且导体632d被配置为从反相字线WLB#1接收反相字线信号(例如，供电电压VDD)。

在这些实施例中，当单元602b被选择用于读取或写入操作时，则导体631a被配置为从字线WL#2接收字线信号(参考供电电压VSS)，并且导体633a被配置为从反相字线WLB#1接收反相字线信号(例如，参考供电电压VSS)。

集成电路600的其他配置或布置在本公开的范围内。

图7A-图7B是根据一些实施例的集成电路700的示意图。

集成电路700是图5A-图5C的集成电路500和图6A-图6B的集成电路600的变体，并且为了简洁起见，省略了类似的详细描述。例如，集成电路700是图5A-图5C的单元502a和图6A-图6B的单元602b的混合，并且为了简洁省略了类似的详细描述。

集成电路700包括单元502a和单元602b。

单元502a由来自前侧403a的字线控制。单元602b由来自背侧403b的反相字线控制。

图7A-图7B是为了便于说明而简化的集成电路700的对应部分700A-700B的对应图。

部分700A包括集成电路700的VG层级、BVG层级、切割M0层级和切割BM0层级的一个或多个部件。

部分700B包括集成电路700的VG层级、M0层级、BM0层级、BVG层级、切割M0层级、切割BM0层级、M1层级和BM1层级的一个或多个特征。

集成电路700包括区域750a。区域750a类似于区域450a和区域550a，并且为了简洁省略了类似的详细描述。

区域750a包括单元502a和单元602b。

在一些实施例中，单元602b是单元502a相对于边界401c的镜像，并且为了简洁起见，省略了类似的详细描述。在一些实施例中，通过如图7A-图7B所示地布置单元502a和602b，集成电路700具有奇偶交错结构。在一些实施例中，通过具有交错结构的集成电路700导致集成电路700的RC负载减少，从而使得集成电路700具有增加的速度和减少的功耗。

在一些实施例中，通过对应于图4C的部分400C的单元502a，单元502a具有类似于图4C的定位在集成电路700的前侧403a上的字线WL，并且为了简洁省略类似的详细描述。

在一些实施例中，通过对应于图4D的部分400D的单元602b，单元602b具有类似于图4D的定位在集成电路700的背侧403b上的反相字线WLB，并且为了简洁省略了类似的详细描述。

集成电路700还包括区域750b和区域750c。区域750b类似于图5A-图5C的区域550b和图6A-图6B的区域650b，并且区域750c类似于图5A-图5C的区域550c和图6A-图6B的区域650c，并且为了简洁省略了类似的详细描述。

区域750b包括导体组730和导体组731。导体组730包括导体730a、730b、730c和730d。导体组731包括导体731a、731b、731c和731d。

在一些实施例中，导体组730可用于单元502a，导体组731可用于单元602a。

区域750c包括导体组732和导体组733。导体组732包括导体732a、732b、732c和732d。导体组733包括导体733a、733b、733c和733d。

在一些实施例中，导体组732可用于单元502a，导体组733可用于单元602a。

集成电路700还包括区域750d。区域750d包括导体组740和导体组742。导体组740包括导体740a和740b。

导体组742包括导体742a和742b。在一些实施例中，导体740a、740b、742a和742b的配置类似于图5A-图5C和图6A-图6B的描述，并且为了简洁省略类似的详细描述。

在一些实施例中，集成电路700实现了本文所述的一个或多个优点。

集成电路700的其他配置或布置在本公开的范围内。

图8A-图8D是根据一些实施例的对应集成电路800A-800D的对应图。

图8A是为了便于说明而简化的集成电路800A的示意图。

集成电路800A是单元802a、804a、806a和808a的阵列。

集成电路800A-800D显示为包括单个列和多个行。集成电路800A-800D的其他数量的列或其他数量的行在本公开的范围内。

集成电路800A包括单元802a、单元804a、单元806a和单元808a。单元802a和806a被配置为共享字线WL#1。单元804a和808a被配置为共享字线WL#2。

在一些实施例中，单元802a和单元806a中的每个对应于单元502a，单元804a和单元808a中的每个对应于单元502b。在一些实施例中，单元802a和单元806a中的每个对应于单元502b，单元804a和单元808a中的每个对应于单元502a。

在一些实施例中，单元802a和单元806a中的每个对应于单元602a，单元804a和单元808a中的每个对应于单元602b。在一些实施例中，单元802a和单元806a中的每个对应于单元602b，单元804a和单元808a中的每个对应于单元602a。

在一些实施例中，单元802a和单元806a中的每个对应于单元702a，单元804a和单元808a中的每个对应于单元702b。在一些实施例中，单元802a和单元806a中的每个对应于单元702b，单元804a和单元808a中的每个对应于单元702a。

在一些实施例中，集成电路800A实现了本文所述的一个或多个优点。

集成电路800A的其他配置或布置在本公开的范围内。

集成电路800A是图5A-图5C的集成电路500和图6A-图6B的集成电路600的变体，并且为了简洁起见，省略了类似的详细描述。例如，集成电路800A是图5A-图5C的单元502a和图6A-图6B的单元602b的混合，并且为了简洁省略了类似的详细描述。

图8B是为了便于说明而简化的集成电路800B的图。

集成电路800B是单元802b、804b、806b、808b、810b和812b的阵列。

集成电路800B包括单元802b、单元804b、单元806b、单元808b、单元810b、单元812b、单元814b、单元816b。单元802b、804b、810b和812b被配置为共享字线WL#1。单元806b、808b、814b及816b被配置为共享字线WL#2。

在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元502a，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元502b。在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元502b，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元502a。

在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元602a，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元602b。在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元602b，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元602a。

在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元702a，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元702b。在一些实施例中，单元802b、单元804b、单元810b和单元812b中的每个对应于单元702b，并且单元806b、单元808b、单元814b和单元816b中的每个对应于单元702a。

在一些实施例中，集成电路800B实现了本文所述的一个或多个优点。

集成电路800B的其他配置或布置在本公开的范围内。

图8C是为了便于说明而简化的集成电路800C的图。

集成电路800C是单元802c、804c、806c、808c、810c、812c、814c和816c的阵列。

集成电路800C包括单元802c、单元804c、单元806c、单元808c、单元810c、单元812c、单元814c、单元816c。单元804c、808c、810c和812c被配置为共享字线WL#1。单元802c、806c、814c和816c被配置为共享字线WL#2。

在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元502a，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元502b。在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元502b，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元502a。

在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元602a，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元602b。在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元602b，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元602a。

在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元702a，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元702b。在一些实施例中，单元804c、单元808c、单元810c和单元812c中的每个对应于单元702b，并且单元802c、单元806c、单元814c和单元816c中的每个对应于单元702a。

在一些实施例中，集成电路800C实现了本文所述的一个或多个优点。

集成电路800C的其他配置或布置在本公开的范围内。

图8D是为了便于说明而简化的集成电路800D的图。

集成电路800D是单元802d、804d、806d、808d、810d、812d、814d和816d的阵列。

集成电路800D包括单元802d、单元804d、单元806d、单元808d、单元810d、单元812d、单元814d、单元816d。单元802d、804d、806d和808d被配置为共享字线WL#1。单元810d、812d、814d和816d被配置为共享字线WL#2。

在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元502a，单元810d、单元812d、单元814d和单元816d中的每个对应于单元502b。在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元502b，并且单元810d、单元812d、单元814d和单元816d中的每个对应于单元502a。

在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元602a，单元810d、单元812d、单元814d和单元816d中的每个对应于单元602b。在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元602b，并且单元810d、单元812d、单元814d和单元816d中的每个对应于单元602a。

在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元702a，单元810d、单元812d、单元814d和单元816d中的每个对应于单元702b。在一些实施例中，单元802d、单元804d、单元806d和单元808d中的每个对应于单元702b，并且单元810d、单元812d、单元814d和单元816d中的每个对应于单元702a。

在一些实施例中，集成电路800D实现了本文所述的一个或多个优点。

集成电路800D的其他配置或布置在本公开的范围内。

图9是根据一些实施例的制造IC器件的方法900的功能流程图。应当理解，可以在图9中所示的方法900之前、期间和/或之后执行附加操作，并且一些其他过程可以仅在本文中简要描述。

在一些实施例中，方法900-1100的其他操作顺序在本公开的范围内。方法900-1100包括示例性操作，但是这些操作不一定按照所示的顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。在一些实施例中，不执行至少方法900、1000或1100的一个或多个操作。

在一些实施例中，方法900是方法1000的操作1004的实施例。在一些实施例中，方法900-1100可用于制造或制造至少集成电路100、200、400、500、600、700、800A、800B、800C或800D，或具有与至少布局设计300类似特征的集成电路。

在一些实施例中，方法900-1100的其他操作顺序在本公开的范围内。方法900-1100包括示例性操作，但是这些操作不一定按照所示的顺序执行。根据所公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。

在方法900的操作902中，在半导体晶圆或衬底的前侧303a上制造第一组晶体管和第二组晶体管。在一些实施例中，方法900的第一组晶体管或第二组晶体管包括至少有源区组402或404中的一个或多个晶体管。在一些实施例中，方法900的第一组晶体管或第二组晶体管包括本文所述的一个或多个晶体管。

在一些实施例中，操作902包括在第一阱中制造晶体管组的源极和漏极区。在一些实施例中，第一阱包括p型掺杂剂。在一些实施例中，p掺杂剂包括硼、铝或其他合适的p型掺杂剂。在一些实施例中，第一阱包括在衬底上生长的外延层。在一些实施例中，通过在外延工艺期间添加掺杂剂来掺杂外延层。在一些实施例中，在形成外延层之后通过离子注入来掺杂外延层。在一些实施例中，通过对衬底进行掺杂来形成第一阱。在一些实施例中，通过离子注入来进行掺杂。在一些实施例中，第一阱的掺杂剂浓度范围为1x 10¹²原子/cm³至1x10¹⁴原子/cm³。

在一些实施例中，第一阱包括n型掺杂剂。在一些实施例中，n型掺杂剂包括磷、砷或其他合适的n型掺杂。在一些实施例中，n型掺杂剂的浓度在约1x 10¹²原子/cm³至约1x10¹⁴原子cm³的范围内。

在一些实施例中，源极/漏极部件的形成包括：去除衬底的部分以在间隔物的边缘处形成凹陷，然后通过填充衬底中的凹陷来执行填充工艺。在一些实施例中，在去除衬垫氧化物层或牺牲氧化物层之后，例如通过湿蚀刻或干蚀刻来蚀刻凹陷。在一些实施例中，执行蚀刻工艺以去除与隔离区(例如STI区)相邻的有源区的顶表面部分。在一些实施例中，通过外延或外延(epi)工艺来执行填充工艺。在一些实施例中，使用与蚀刻工艺同时进行的生长工艺来填充凹陷，其中生长工艺的生长速率大于蚀刻工艺的蚀刻速率。在一些实施例中，使用生长工艺和蚀刻工艺的组合来填充凹陷。例如，在凹陷中生长一层材料，然后对生长的材料进行蚀刻工艺以去除部分材料。然后在蚀刻的材料上执行后续的生长工艺，直到获得凹陷中材料的期望厚度。在一些实施例中，生长过程继续，直到材料的顶表面在衬底的顶表面之上。在一些实施例中，继续生长过程，直到材料的顶表面与衬底的顶表面共面。在一些实施例中，通过各向同性或各向异性蚀刻工艺去除第一阱的部分。蚀刻工艺选择性地蚀刻第一阱而不蚀刻栅极结构和任何间隔物。在一些实施例中，使用反应离子蚀刻(RIE)、湿蚀刻或其他合适的技术来执行蚀刻工艺。在一些实施例中，半导体材料沉积在凹陷中以形成源极/漏极部件。在一些实施例中，执行外延工艺以将半导体材料沉积在凹陷中。在一些实施例中，外延工艺包括选择性外延生长(SEG)工艺、CVD工艺、分子束外延(MBE)、其他合适的工艺和/或其组合。外延工艺使用气体和/或液体前体，其与衬底的组成相互作用。在一些实施例中，源极/漏极部件包括外延生长的硅(epi-Si)、碳化硅或硅锗。在一些情况下，与栅极结构相关联的IC器件的源极/漏极部件在外延工艺期间原位掺杂或未掺杂。当源极/漏极部件在外延工艺期间未掺杂时，在某些情况下，源极/漏电极部件在后续工艺期间被掺杂。随后的掺杂工艺通过离子注入、等离子体浸没离子注入、气体和/或固体源扩散、其他合适的工艺和/或其组合来实现。在一些实施例中，在形成源极/漏极部件之后和/或在随后的掺杂工艺之后，源极/漏电极部件进一步暴露于退火工艺。

在一些实施例中，操作902还包括操作902a(未示出)。在一些实施例中，操作902a包括形成第一组晶体管或第二组晶体管的接触件(例如，接触件组410、412、414、416、418)。在一些实施例中，操作902a还包括在衬底的前侧上制造第一组接触件，从而电耦合第一或第二组晶体管中的第一晶体管的第一源极/漏极和第一或第二组晶体管中第二晶体管的第一漏极/源极。

在一些实施例中，操作902还包括形成第一组晶体管或第二组晶体管的栅极区。在一些实施例中，方法900的栅极区包括栅极组406或408。

在一些实施例中，栅极区位于漏极区和源极区之间。在一些实施例中，栅极区在第一阱和衬底上方。在一些实施例中，制造操作902的栅极区包括执行一个或多个沉积工艺以形成一个或多个介电材料层。在一些实施例中，沉积工艺包括化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或适合于沉积一个或多个材料层的其它工艺。在一些实施例中，制造栅极区包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅极区包括形成栅极电极或伪栅极电极。在一些实施例中，制造栅极区包括沉积或生长至少一个介电层，例如栅极电介质。在一些实施例中，使用掺杂或未掺杂的多晶硅(或多晶硅)形成栅极区。在一些实施例中，栅极区包括金属，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或其组合。

在方法900的操作904中，在第一层级(例如，VD或VG)上，在减薄的晶圆或衬底的前侧403a上形成第一组通孔。在一些实施例中，方法900的第一组通孔包括至少通孔组420、424或524的一个或多个部分。

在一些实施例中，操作904包括在晶圆前侧403a上的绝缘层中形成第一组自对准接触件(SAC)。在一些实施例中，第一组通孔电耦合到至少第一组晶体管或第二组晶体管。

在方法900的操作906中，将第一导电材料沉积在第一金属层级上的衬底的前侧403a上，从而在第一金属层级(例如M0)上的晶圆或衬底的前侧403上形成第一组导体。

在一些实施例中，操作906包括在集成电路的前侧403a上至少沉积第一组导电区。在一些实施例中，方法900的第一组导体包括至少导体组430、530、531、630、631、730或731中的一个或多个部分。

在方法900的操作908中，在晶圆或衬底的背侧403b上执行减薄。在一些实施例中，操作904包括在半导体晶圆或衬底的背侧403b上执行的减薄工艺。在一些实施例中，减薄工艺包括研磨操作和抛光操作(例如化学机械抛光(CMP))或其他合适的工艺。在一些实施例中，在减薄工艺之后，执行湿蚀刻操作以去除在半导体晶圆或衬底的背侧403b上形成的缺陷。

在方法900的操作910中，在第二层级(例如BVD或BVG)上，在减薄的晶圆或衬底的背侧403b上形成第二组通孔。在一些实施例中，方法900的第二组通孔包括至少通孔组422、426或526的一个或多个部分。

在一些实施例中，操作910包括在晶圆的背侧403b上的绝缘层中形成第二组自对准接触件(SAC)。在一些实施例中，第二组通孔电耦合到至少第一组晶体管或第二组晶体管。

在方法900的操作912中，在第二金属层上在衬底的背侧403b上沉积第二导电材料，从而在第二材料层(例如BM0)上在晶圆或衬底的背侧403b上形成第二组导体。

在一些实施例中，操作912包括至少在集成电路的背侧403b上沉积第二组导电区。在一些实施例中，方法900的第二组导体包括至少导体组432、532、533、632、633、732或733中的一个或多个部分。

在方法900的操作914中，在第三层级(例如V0)上的减薄晶圆或衬底的前侧403a上形成第三组通孔。在一些实施例中，方法900的第三组通孔包括至少通孔组450的一个或多个部分。

在一些实施例中，操作914包括在晶圆前侧403a上的绝缘层中形成第三组自对准接触件(SAC)。在一些实施例中，第三组通孔电耦合到至少第一组晶体管或第二组晶体管。

在方法900的操作916中，将第三导电材料沉积在第三金属层上的衬底的前侧403a上，从而在第三材料层(例如M1)上的晶圆或衬底的前侧403上形成第三组导体。

在一些实施例中，操作916包括在集成电路的前侧403a上至少沉积第三组导电区。在一些实施例中，方法900的第三组导体包括至少导体组440、540、640或740中的一个或多个部分。

在方法900的操作918中，在第四层级(例如BV0)上在减薄的晶圆或衬底的背侧403b上形成第四组通孔。在一些实施例中，方法900的第四组通孔包括至少通孔组452的一个或多个部分。

在一些实施例中，操作918包括在晶圆的背侧403b上的绝缘层中形成第四组自对准接触件(SAC)。在一些实施例中，第四组通孔电耦合到至少第一组晶体管或第二组晶体管。

在方法900的操作920中，将第四导电材料沉积在第四金属层级上的衬底的背侧403b上，从而在第四金属层级(例如BM1)上的晶圆或衬底的背侧403上形成第四组导体。

在一些实施例中，操作920包括在集成电路的背侧403b上至少沉积第四组导电区。在一些实施例中，方法900的第四组导体包括至少导体组442、542、642或742的一个或多个部分。

在一些实施例中，方法900的操作902、904、906、910、912、914、916、918或920中的一个或多个包括使用光刻和材料去除工艺的组合来在衬底上的绝缘层(未示出)中形成开口。在一些实施例中，光刻工艺包括图案化光刻胶，例如正光刻胶或负光刻胶。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或另一合适的光刻结构。在一些实施例中，材料去除工艺包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或其他合适的蚀刻工艺。然后用导电材料填充开口，例如铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口。

在一些实施例中，方法900的至少一个或多个操作由图13的系统1300执行。在一些实施例中，至少一种方法，例如上面讨论的方法900，全部或部分由包括系统1300的至少一个制造系统执行。方法900的一个或多个操作由IC制造厂1340(图13)执行以制造IC器件1360。在一些实施例中，方法900的一个或多个操作由制造工具1352执行以制造晶圆1342。

在一些实施例中，导电材料包括铜、铝、钛、镍、钨或其他合适的导电材料。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口和沟槽。在一些实施例中，在操作906、912、916或920中的一个或多个中沉积导电材料之后，将导电材料平坦化以提供用于后续步骤的齐平表面。

在一些实施例中，不执行方法900、1000或1100的一个或多个操作。

方法1000-1100的一个或多个操作由处理设备执行，该处理设备被配置为执行用于制造集成电路(例如至少集成电路100、200、400、500、600、700、800A、800B、800C或800D)的指令。在一些实施例中，使用与方法1000-1100的不同的一个或多个操作中使用的处理设备相同的处理设备来执行方法1000-1100中的一个或多个操作。在一些实施例中，不同于用于执行方法1000-1100的不同的一个或多个操作的处理设备被用于执行方法1000-1100的一个或多个操作。在一些实施例中，方法900、1000或1100的其他操作顺序在本公开的范围内。方法900、1000或1100包括示例性操作，但这些操作不一定按所示的顺序执行。根据所公开的实施例的精神和范围，方法900、1000或1100中的操作可以适当地被添加、替换、改变顺序和/或消除。

图10是根据一些实施例的形成或制造集成电路的方法1000的流程图。应当理解，附加操作可以在图10所示的方法1000之前、期间和/或之后执行，并且一些其他操作可以仅在本文中简要描述。在一些实施例中，方法1000可用于形成集成电路，例如至少集成电路100、200、400、500、600、700、800A、800B、800C或800D。在一些实施例中，方法1000可用于形成具有与布局设计300中的一个或多个类似的特征和类似的结构关系的集成电路。

在方法1000的操作1002中，生成集成电路的布局设计。操作1002由被配置为执行用于生成布局设计的指令的处理设备(例如，处理器1202(图12))执行。在一些实施例中，方法1000的布局设计包括至少布局设计300的一个或多个图案，或者类似于至少集成电路100、200、400、500、600、700、800A、800B、800C或800D的一个或者多个部件。在一些实施例中，本申请的布局设计是图形数据库系统(GDSII)文件格式。在一些实施例中，操作1002对应于图11的方法1100。

在方法1000的操作1004中，基于布局设计来制造集成电路。在一些实施例中，方法1000的操作1004包括基于布局设计制造至少一个掩模，以及基于该至少一个掩模制造集成电路。在一些实施例中，操作1004对应于图9的方法900。

图11是根据一些实施例的生成集成电路的布局设计的方法1100的流程图。应当理解，附加操作可以在图11中所示的方法1100之前、期间和/或之后执行，并且一些其他过程可以仅在本文中简要描述。在一些实施例中，方法1100是方法1000的操作1002的实施例。在一些实施例中，方法1100可用于生成至少布局设计300的一个或多个布局图案，或者类似于至少集成电路100、200、400、500、600、700、800A、800B、800C或800D的一个或者多个部件。

在一些实施例中，方法1100可用于生成具有包括对准、长度及宽度的结构关系以及至少布局设计300的配置和层的一或多个布局图案，或者类似于至少集成电路100、200、400、500、600、700、800A、800B、800C或800D的一或多个部件，并且为了简洁起见，类似的详细描述将不会在图11中进行描述。

在方法1100的操作1102中，生成有源区图案组或将其放置在布局设计上。在一些实施例中，方法1100的有源区图案组包括有源区图案组302或304的一个或多个图案的至少部分。在一些实施例中，方法1100的有源区图案组包括与有源区组402或404类似的一个或多个区域。

在方法1100的操作1104中，生成栅极图案组或将其放置在布局设计上。在一些实施例中，方法1100的栅极图案组包括栅极图案组306或308的一个或多个图案的至少部分。在一些实施例中，方法1100的有源栅极图案组包括类似于栅极组406或408的一个或多个区域。

在方法1100的操作1106中，生成第一组导电图案或将其放置在布局设计上。在一些实施例中，方法1100的第一组导电图案包括接触件图案组310或312的一个或多个图案的至少部分。在一些实施例中，方法1100的第一组导电图案包括导电图案组316或318的一个或多个图案的至少部分。在一些实施例中，方法1100的第一组导电图案包括类似于接触件组410或412的一个或多个图案。在一些实施例中，方法1100的第一组导电图案包括类似于接触件组414的一个或多个图案。在一些实施例中，方法1100的第一组导电图案包括类似于接触件组416或418的一个或多个图案。在一些实施例中，方法1100的第一组导电图案包括MD或BMD层中的一个或多个图案或类似图案。

在方法1100的操作1108中，生成第二组导电图案或将其放置在布局设计上。在一些实施例中，方法1100的第二组导电图案包括至少导电图案组330的一个或多个图案的至少部分。在一些实施例中，方法1100的第二组导电图案包括类似于至少导体组430、530、531、630、631、730或731的一个或多个导电图案。在一些实施例中，方法1100的第二组导电图案包括M0层中的一个或多个图案或类似导体。

在方法1100的操作1110中，生成第一组通孔图案或将其放置在布局设计上。在一些实施例中，方法1100的第一组通孔图案包括通孔图案320或324的一个或多个图案的至少部分。在一些实施例中，方法1100的第一组通孔图案包括类似于至少通孔组420、424或524的一个或多个通孔图案。在一些实施例中，方法1100的第一组通孔图案包括VG或VD层中的一个或多个图案或类似通孔。

在方法1100的操作1112中，生成第三组导电图案或将其放置在布局设计上。在一些实施例中，方法1100的第三组导电图案包括至少导电图案组332的一个或多个图案的至少部分。在一些实施例中，方法1100的第三组导电图案包括与至少导体组432、532、533、632、633、732或733类似的一个或多个导电图案。在一些实施例中，方法1100的第三组导电图案包括BM0层中的一个或多个图案或类似导体。

在方法1100的操作1114中，生成第二组通孔图案或将其放置在布局设计上。在一些实施例中，方法1100的第二组通孔图案包括通孔图案322或326的一个或多个图案的至少部分。在一些实施例中，方法1100的第二组通孔图案包括类似于至少通孔组422、426或526的一个或多个通孔图案。在一些实施例中，方法1100的第二组通孔图案包括BVG或BVD层中的一个或多个图案或类似通孔。

在方法1100的操作1116中，生成第四组导电图案或将其放置在布局设计上。在一些实施例中，方法1100的第四组导电图案包括至少导电图案组340的一个或多个图案的至少部分。在一些实施例中，方法1100的第四组导电图案包括类似于至少导体组440、540、640或740的一个或多个导电图案。在一些实施例中，方法1100的第四组导电图案包括M1层中的一个或多个图案或类似导体。

在方法1100的操作1118中，生成第三组通孔图案或将其放置在布局设计上。在一些实施例中，方法1100的第三组通孔图案包括通孔图案350的一个或多个图案的至少部分。在一些实施例中，方法1100的第三组通孔图案包括类似于至少通孔组450的一个或多个通孔图案。在一些实施例中，方法1100的第三组通孔图案包括V0层中的一个或多个图案或类似通孔。

在方法1100的操作1120中，生成第五组导电图案或将其放置在布局设计上。在一些实施例中，方法1100的第五组导电图案包括至少导电图案组342的一个或多个图案的至少部分。在一些实施例中，方法1100的第五组导电图案包括类似于至少导体组442、542、642或742的一个或多个导电图案。在一些实施例中，方法1100的第五组导电图案包括BM1层中的一个或多个图案或类似导体。

在方法1100的操作1122中，生成第四组通孔图案或将其放置在布局设计上。在一些实施例中，方法1100的第四组通孔图案包括通孔图案352的一个或多个图案的至少部分。在一些实施例中，方法1100的第四组通孔图案包括类似于至少通孔组452的一个或多个通孔图案。在一些实施例中，方法1100的第四组通孔图案包括BV0层中的一个或多个图案或类似通孔。

图12是根据一些实施例的用于设计IC布局设计和制造IC电路的系统1200的示意图。

在一些实施例中，系统1200生成或放置本文所述的一个或多个IC布局设计。系统1200包括硬件处理器1202和编码(即，存储)有计算机程序代码1206(即，一组可执行指令1206)的非暂时性计算机可读存储介质1204(例如，存储器1204)。计算机可读存储介质1204被配置为与生产集成电路的制造机器接口。处理器1202经由总线1208电耦合到计算机可读存储介质1204。处理器1202还通过总线1208电气耦合到I/O接口1210。网络接口1212也经由总线1208电连接到处理器1202。网络接口1212连接到网络1214，使得处理器1202和计算机可读存储介质1204能够经由网络1214连接到外部元件。处理器1202被配置为执行编码在计算机可读存储介质1204中的计算机程序代码1206，以便使系统1200可用于执行方法1000-1100中所描述的操作的部分或全部。

在一些实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。

在一些实施例中，计算机可读存储介质1204是电子、磁性、光学、电磁、红外和/或半导体系统(或设备或装置)。例如，计算机可读储存介质1204包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)，在使用光盘的一些实施例中，计算机可读存储介质1204包括光盘只读存储器(CD-ROM)、光盘读/写入(CD-R/W)和/或数字视盘(DVD)。

在一些实施例中，存储介质1204存储被配置为使系统1200执行方法1000-1100的计算机程序代码1206。在一些实施例中，存储介质1204还储存执行方法1000～1100所需的信息以及在执行方法1000～1100期间产生的信息，诸如布局设计1216、用于界面1218及制造单元1220，和/或用以执行方法1000～1100的操作的一组可执行指令。在一些实施例中，布局设计1216包括至少布局设计300的一个或多个布局图案，或类似于至少集成电路100、200、400、500、600、700、800A、800B、800C或800D的特征。

在一些实施例中，存储介质1204存储用于与制造机器接口的指令(例如，计算机程序代码1206)。指令(例如，计算机程序代码1206)使处理器1202能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法1000-1100。

系统1200包括I/O接口1210。I/O接口1210耦合到外部电路。在一些实施例中，I/O接口1210包括用于向处理器1202传送信息和命令的键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键。

系统1200还包括连接到处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通信，一个或多个其他计算机系统连接到网络1214。网络接口1212包括：无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如以太网、USB或IEEE-2094。在一些实施例中，方法1000-1100在两个或多个系统1200中实现，并且通过网络1214在不同的系统1200之间交换诸如布局设计和用户界面的信息。

系统1200被配置为通过I/O接口1210或网络接口1212接收与布局设计相关的信息。该信息通过总线1208传送到处理器1202，以确定用于生产至少集成电路100、200、400、500、600、700、800A、800B、800C或800D的布局设计。然后将布局设计作为布局设计1216存储在计算机可读介质1204中。系统1200被配置为通过I/O接口1210或网络接口1212接收与用户界面有关的信息。该信息被存储在计算机可读介质1204中作为用户界面1218。系统1200被配置为通过I/O接口1210或网络接口1212接收与制造单元1220相关的信息。该信息被存储在计算机可读介质1204中作为制造单元1220。在一些实施例中，制造单元1220包括由系统1200使用的制造信息。在一些实施例中，制造单元1220对应于图13的掩模制造1334。

在一些实施例中，方法1000-1100被实现为由处理器执行的独立软件应用程序。在一些实施例中，方法1000-1100被实现为作为附加软件应用的部分的软件应用。在一些实施例中，方法1000-1100被实现为软件应用程序的插件。在一些实施例中，方法1000-1100被实现为作为EDA工具的部分的软件应用。在一些实施例中，方法1000-1100被实现为由EDA工具使用的软件应用程序。在一些实施例中，EDA工具用于生成集成电路器件的布局。在一些实施例中，布局被存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS股份有限公司获得的的工具或另一合适的布局生成工具来生成布局。在一些实施例中，基于基于原理图设计创建的网表来生成布局。在一些实施例中，方法1000-1100由制造设备实现，以使用基于系统1200生成的一个或多个布局设计制造的一组掩模来制造集成电路。在一些实施例中，系统1200是被配置为使用基于本公开的一个或多个布局设计制造的一组掩模来制造集成电路的制造设备。在一些实施例中，图12的系统1200生成比其他方法更小的集成电路的布局设计。在一些实施例中，图12的系统1200生成集成电路结构的布局设计，该布局设计比其他方法占用更少的面积并提供更好的布线资源。

图13是根据本公开的至少一个实施例的集成电路(IC)制造系统1300以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1300制造以下之中的至少一个：(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件。

在图13中，IC制造系统1300(以下称为“系统1300”)包括在与制造IC器件1360相关的设计、开发和制造周期和/或服务中相互作用的实体，例如设计室1320、掩模室1330和IC制造厂/制造商(“fab”)1340。系统1300中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或更少个其他实体接收服务。在一些实施例中，设计室1320、掩模室1330和IC制造厂1340中的一个或多个由单个较大的公司拥有。在一些实施例中，设计室1320、掩模室1330和IC制造厂1340中的一个或多个共存于公共设施中并使用公共资源。

设计室(或设计团队)1320生成IC设计布局1322。IC设计布局1322包括为IC器件1360设计的各种几何图案。几何图案对应于构成要制造的IC器件1360的各种部件的金属、氧化物或半导体层的图案。各种层结合起来形成各种IC部件。例如，IC设计布局1322的部分包括各种IC特征，例如待形成于半导体衬底(诸如硅晶圆)中和设置于半导体衬底上的各种材料层中的有源区、栅极、源极和漏极、金属接线或层间互连的通孔、以及用于接合焊盘的开口。设计室1320实施适当的设计程序以形成IC设计布局1322。设计过程包括逻辑设计、物理设计或放置和路由中的一个或多个。IC设计布局1322呈现在具有几何图案的信息的一个或多个数据文件中。例如，IC设计布局1322可以用GDSII文件格式或DFII文件格式来表示。

掩模室1330包括数据准备1332和掩模制造1334。掩模室1330使用IC设计布局1322来制造一个或多个掩模1345，所述掩模将用于根据IC设计布局132来制造IC器件1360的各个层。掩模室1330执行掩模数据准备1332，其中IC设计布局1322被翻译成代表性数据文件(RDF)。掩模数据准备1332向掩模制造1334提供RDF。掩模制造1334包括掩模写入器。掩模写入器将RDF转换为诸如掩模(标线片)1345或半导体晶圆1342的衬底上的图像。IC设计布局1322由掩模数据准备1332操纵，以符合掩模写入器的特定特性和/或IC制造厂1340的要求。在图13中，掩模数据准备1332和掩模制造1334被示为分离的元件。在一些实施例中，掩模数据准备1332和掩模制造1334可以统称为掩模数据准备。

在一些实施例中，掩模数据准备1332包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局1322。在一些实施例中，掩模数据准备1332包括进一步的分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助特征、相移掩模、其他合适的技术等或其组合。在一些实施例中，还使用反向光刻技术(ILT)，其将OPC视为反向成像问题。

在一些实施例中，掩模数据准备1332包括掩模规则检查器(MRC)，其使用一组掩模创建规则来检查已经在OPC中进行了处理的IC设计布局，掩模创建法则包含某些几何和/或连接性限制，以确保足够的裕度，以考虑半导体制造工艺的可变性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1334期间的限制，这可以撤消OPC执行的部分修改以满足掩模创建规则。

在一些实施例中，掩模数据准备1332包括光刻工艺检查(LPC)，其模拟将由IC制造厂1340实施以制造IC器件1360的处理。LPC基于IC设计布局1322模拟该处理以创建模拟制造的器件，诸如IC器件1360。LPC模拟中的处理参数可以包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参量和/或制造过程的其他方面。LPC考虑各种因素，例如空间图像对比度、聚焦深度(DOF)、掩模误差增强因子(MEEF)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟制造的器件之后，如果模拟器件的形状不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局1322。

应当理解，为了清楚起见，对掩模数据准备1332的上述描述已被简化。在一些实施例中，数据准备1332包括诸如逻辑运算(LOP)的附加特征，以根据制造规则修改IC设计布局。此外，在数据准备1332期间应用于IC设计布局1322的处理可以以各种不同的顺序执行。

在掩模数据准备1332之后和掩模制造1334期间，基于修改的IC设计布局1322制造掩模1345或掩模1345的组。在一些实施例中，掩模制造1334包括基于IC设计布局1322执行一个或多个光刻曝光。在一些实施例中，电子束(e-beam)或多个e-beam机构用于基于修改的IC设计布局1322在掩模(光掩模或掩模版)1345上形成图案。掩模1345可以使用各种技术形成。在一些实施例中，掩模1345是使用二进制技术形成的。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例如，光致抗蚀剂)的辐射束，例如紫外线(UV)束，被不透明区域阻挡并透射通过透明区域。在一个示例中，二元版本的掩模1345包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，掩模1345是使用相移技术形成的。在掩模1345的相移掩模(PSM)版本中，掩模上形成的图案中的各种特征被配置为具有适当的相位差，以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1334产生的掩模用于各种工艺中。例如，在离子注入工艺中使用这种掩模以在半导体晶圆中形成各种掺杂区域，在蚀刻工艺中使用该掩模以形成半导体晶圆中的各种蚀刻区域，和/或在其他合适的工艺中使用。

IC制造厂1340是一个IC制造实体，包括一个或多个用于制造各种不同IC产品的制造设施。在一些实施例中，IC制造厂1340是半导体铸造厂。例如，可以存在用于多个IC产品的前端制造(前端制程(FEOL)的制造设施制造)，而第二制造设施可以提供用于IC产品的互连和封装的后端制造(后端制程(BEOL)制造，第三制造设施可以为铸造实体提供其他服务。

IC制造厂1340包括晶圆制造工具1352(以下简称“制造工具1352”)，其被配置为在半导体晶圆1342上执行各种制造操作，使得根据掩模(例如掩模1345)制造IC器件1360。在各种实施例中，制造工具1352包括晶圆步进器、离子注入器、光致抗蚀剂涂布器、处理室(例如CVD室或LPCVD炉)、CMP系统、等离子体蚀刻系统、晶圆清洁系统或能够执行本文所述的一个或多个合适的制造工艺的其它制造设备中的一个或多个。

IC制造厂1340使用掩模室1330制造的掩模1345来制造IC器件1360。因此，IC制造厂1340至少间接地使用IC设计布局1322来制造IC器件1360。在一些实施例中，半导体晶圆1342由IC制造厂1340使用掩模1345制造来形成IC器件1360。在一些实施例中，IC制造包括至少间接地基于IC设计1322执行一个或多个光刻曝光。半导体晶圆1342包括硅衬底或其上形成有材料层的其它适当衬底。半导体晶圆1342还包括(在随后的制造步骤中形成的)各种掺杂区、介电部件、多层级互连等中的一个或多个。

系统1300显示为具有作为单独组件或实体的设计室1320、掩模室1330或IC制造厂1340。然而，应当理解，设计室1320、掩模室1330或IC制造厂1340中的一个或多个是相同组件或实体的部分。

本说明书的一个方面涉及一种存储器单元。在一些实施例中，存储器单元包括第一类型的第一晶体管，并且被配置为第一传输门晶体管。在一些实施例中，存储器单元还包括与第一类型不同的第二类型的第二晶体管，并且第二晶体管位于第一晶体管下方。在一些实施例中，存储器单元还包括第一类型的第三晶体管，并且被配置为第二传输门晶体管。在一些实施例中，存储器单元还包括第二类型的第四晶体管，并且位于第三晶体管下方。在一些实施例中，存储器单元还包括耦合到第一晶体管和第三晶体管的第一反相器。在一些实施例中，存储器单元还包括耦合到第一晶体管、第三晶体管和第一反相器的第二反相器。在一些实施例中，存储器单元还包括第一字线，该第一字线在第一方向上延伸，被配置为供应第一字线信号，位于衬底的前侧上方的第一金属层上，并且耦合到第一晶体管和第三晶体管。在一些实施例中，存储器单元还包括第二字线，第二字线在第一方向上延伸，被配置为供应第二字线信号，位于不同于第一金属层的第二金属层上，第二金属层在与衬底的前侧相反的衬底的背侧下方，并且第二字线耦合到第二晶体管和第四晶体管。在一些实施例中，至少第一晶体管、第二晶体管、第三晶体管或第四晶体管在衬底的前侧上。

在一些实施例中，第一字线包括：第一导体，在第一方向上延伸，耦合到第一晶体管，并且位于第一金属层上；和第二导体，在第一方向上延伸，耦合到第三晶体管，位于第一金属层上，并且在第二方向上与第一导体分离；以及第二字线包括：第三导体，在第一方向上延伸，耦合到第二晶体管，并且在第二金属层上；和第四导体，在第一方向上延伸，耦合到第四晶体管，位于第二金属层上，并且在第二方向上与第三导体分离。

在一些实施例中，第一晶体管包括：第一栅极，在不同于第一方向的第二方向上延伸，第一栅极与第一导体重叠；第二晶体管包括：第二栅极，在第二方向上延伸，位于第一栅极下方，并且位于第二导体之上；第三晶体管包括：第三栅极，在第二方向上延伸并且在第二方向上与第一栅极分离，第三栅极与第三导体重叠；并且第四晶体管包括：第四栅极，在第二方向上延伸，在第二方向上与第二栅极分离，位于第三栅极下方，并且位于第四导体之上。

在一些实施例中，存储器单元还包括：第一通孔，将第一导体和第一栅极电耦合在一起，第一通孔位于第一导体和第一栅极之间；第二通孔，将第二导体和第三栅极电耦合在一起，第二通孔位于第二导体和第三栅极之间；第三通孔，将第三导体和第二栅极电耦合在一起，第三通孔位于第三导体和第二栅极之间；以及第四通孔，将第四导体和第四栅极电耦合在一起，第四通孔位于第二导体和第四栅极之间。

在一些实施例中，第一字线还包括：第五导体，在第二方向上延伸，耦合到第一导体和第二导体，与第一导体和第二导体重叠，并且位于不同于第一金属层和第二金属层的第三金属层上；并且第二字线包括：第六导体，在第二方向上延伸，耦合到第三导体和第四导体，与第三导体和第四导体重叠，并且位于不同于第一金属层、第二金属层和第三金属层的第四金属层上。

在一些实施例中，第二字线被配置为供应供电电压作为第二字线信号。

在一些实施例中，第一字线被配置为供应参考供电电压作为第一字线信号。

在一些实施例中，存储器单元还包括：第一位线，在第一方向上延伸，被配置为接收第一位线信号，位于第一金属层上的衬底的前侧上，并且耦合到第一晶体管；和第二位线，在第一方向上延伸，被配置为接收第二位线信号，位于第二金属层上，并且耦合到第三晶体管。

在一些实施例中，存储器单元还包括：第一位线，在第一方向上延伸，被配置为接收第一位线信号，位于第一金属层上的衬底的前侧上，并且耦合到第一晶体管；以及第二位线，在第一方向上延伸，被配置为接收第二位线信号，位于第二金属层上，并且耦合到第三晶体管。

本说明书的另一个方面涉及一种存储器单元阵列。在一些实施例中，存储器单元阵列包括第一存储器单元。在一些实施例中，第一存储器单元包括衬底上的第一晶体管堆叠件。在一些实施例中，第一晶体管堆叠件包括位于第一层级上的第一类型的第一晶体管和与第一类型不同的第二类型的第二晶体管。在一些实施例中，第二晶体管位于不同于第一层级的第二层级上。在一些实施例中，存储器单元阵列还包括与第一存储器单元相邻的第二存储器单元。在一些实施例中，第二存储器单元包括位于衬底上的第二晶体管堆叠件。在一些实施例中，第二晶体管堆叠件包括第一类型的且位于第一层级上的第三晶体管和第二类型的且位于第二层级上的第四晶体管。在一些实施例中，存储器单元阵列还包括第一字线，第一字线在第一方向上延伸，被配置为向第一晶体管或第二晶体管中的一个供应第一字线信号，第一字线位于第一金属层或不同于第一金属层的第二金属层上，第一字线耦合到第一晶体管或二晶体管中的一个，第一金属层在衬底的前侧之上，并且第二金属层在与衬底的前侧相反的衬底的背侧下方。在一些实施例中，第一晶体管或第二晶体管中的一个是第一传输门晶体管，并且第一极管或二晶体管中的另一个是第一伪晶体管。

在一些实施例中，存储器单元阵列还包括：第二字线，在第一方向上延伸，被配置为向第三晶体管或第四晶体管中的一个供应第二字线信号，第二字线位于第一金属层或第二金属层上，并且耦合到第三晶体管或第四晶体管中的一个。

在一些实施例中，第三晶体管或第四晶体管中的一个是第二传输门晶体管，并且第三晶管或第四晶体管中的另一个是第二伪晶体管。

在一些实施例中，第一字线和第二字线均位于第一金属层或第二金属层上；并且第一字线信号不同于第二字线信号。

在一些实施例中，第一字线和第二字线均位于第一金属层或第二金属层上；并且第一字线信号是第二字线信号。

在一些实施例中，第一字线位于第一金属层上；第二字线位于第二金属层上；并且第一字线信号不同于第二字线信号。

在一些实施例中，第一字线位于第一金属层上；第二字线位于第二金属层上；并且第一字线信号是第二字线信号。

在一些实施例中，存储器单元阵列还包括：与第二存储器单元相邻的第三存储器单元，第三存储器单元包括：在衬底上的第三晶体管堆叠件，第三晶体管堆叠件包括：第一类型的第五晶体管，并且位于第一层级上；和第二类型的第六晶体管，并且位于第二层级上；以及第三字线，在第一方向上延伸，被配置为向第五晶体管或第六晶体管中的一个供应第三字线信号，第三字线位于第一金属层或第二金属层上，并且耦合到第五晶体管或第六晶体管中的一个。

在一些实施例中，第五晶体管或第六晶体管中的一个是第二传输门晶体管，并且第五晶体管或第六晶体管中的另一个是第三伪晶体管。

在一些实施例中，第二存储器单元位于第一存储器单元与第二存储器单元之间；第一存储器单元和第三存储器单元被配置为彼此共享第一字线；并且第一字线信号是第三字线信号。

本说明书的又一方面涉及一种制造集成电路的方法。在一些实施例中，该方法包括在衬底的前侧制造第一组晶体管和第二组晶体管，第一组晶体管堆叠在第二组晶体管之上。在一些实施例中，该方法还包括在衬底的前侧上制造第一组通孔，第一组通孔电耦合到至少第一组晶体管。在一些实施例中，该方法还包括在第一金属层上在衬底的前侧上沉积第一导电材料从而形成第一组导体，第一组导体通过第一组通孔电耦合到至少第一组晶体管，第一组晶体管被配置为从前侧接收来自第一组导体中的至少第一导体的第一字线信号或参考供电电压。在一些实施例中，该方法还包括在衬底的与前侧相对的背侧上执行减薄。在一些实施例中，该方法还包括在减薄的衬底的背侧上制造第二组通孔，第二组通孔电耦合到至少第二组晶体管。在一些实施例中，该方法还包括在第二金属层上在减薄的衬底的背侧上沉积第二导电材料，从而形成第二组导体，第二组导体通过第二组通孔电耦合到至少第二组晶体管，第二组晶体管被配置为从背侧接收来自第二组导体中的至少第一导体的第二字线信号或供电电压。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器单元，包括：

第一类型的第一晶体管，被配置为第一传输门晶体管；

与所述第一类型不同的第二类型的第二晶体管，所述第二晶体管位于所述第一晶体管下方；

第一类型的第三晶体管，被配置为第二传输门晶体管；

第二类型的第四晶体管，所述第四晶体管位于所述第三晶体管下方；

第一反相器，耦合到所述第一晶体管和所述第三晶体管；

第二反相器，耦合到所述第一晶体管、所述第三晶体管和所述第一反相器；

第一字线，在第一方向上延伸，被配置为供应第一字线信号，位于衬底的前侧上方的第一金属层上，并且耦合到所述第一晶体管和所述第三晶体管；以及

第二字线，在所述第一方向上延伸，被配置为供应第二字线信号，位于不同于所述第一金属层的第二金属层上，所述第二金属层在与所述衬底的所述前侧相对的所述衬底的背侧下方，并且所述第二字线耦合到所述第二晶体管和所述第四晶体管，

其中，至少所述第一晶体管、所述第二晶体管、所述第三晶体管或所述第四晶体管在所述衬底的所述前侧上。

2.根据权利要求1所述的存储器单元，其中

所述第一字线包括：

第一导体，在所述第一方向上延伸，耦合到所述第一晶体管，并且位于所述第一金属层上；和

第二导体，在所述第一方向上延伸，耦合到所述第三晶体管，位于所述第一金属层上，并且在第二方向上与所述第一导体分离；以及

所述第二字线包括：

第三导体，在所述第一方向上延伸，耦合到所述第二晶体管，并且位于所述第二金属层上；和

第四导体，在所述第一方向上延伸，耦合到所述第四晶体管，位于所述第二金属层上，并且在所述第二方向上与所述第三导体分离。

3.根据权利要求2所述的存储器单元，其中

所述第一晶体管包括：

第一栅极，在不同于所述第一方向的所述第二方向上延伸，所述第一栅极与所述第一导体重叠；

所述第二晶体管包括：

第二栅极，在所述第二方向上延伸，位于所述第一栅极下方，并且位于所述第二导体之上；

所述第三晶体管包括：

第三栅极，在所述第二方向上延伸并且在所述第二方向上与所述第一栅极分离，所述第三栅极与所述第三导体重叠；并且

所述第四晶体管包括：

第四栅极，在所述第二方向上延伸，在所述第二方向上与所述第二栅极分离，位于所述第三栅极下方，并且位于所述第四导体之上。

4.根据权利要求3所述的存储器单元，还包括：

第一通孔，将所述第一导体和所述第一栅极电耦合在一起，所述第一通孔位于所述第一导体和所述第一栅极之间；

第二通孔，将所述第二导体和所述第三栅极电耦合在一起，所述第二通孔位于所述第二导体和所述第三栅极之间；

第三通孔，将所述第三导体和所述第二栅极电耦合在一起，所述第三通孔位于所述第三导体和所述第二栅极之间；以及

第四通孔，将所述第四导体和所述第四栅极电耦合在一起，所述第四通孔位于所述第二导体和所述第四栅极之间。

5.根据权利要求4所述的存储器单元，其中

所述第一字线还包括：

第五导体，在所述第二方向上延伸，耦合到所述第一导体和所述第二导体，与所述第一导体和所述第二导体重叠，并且位于不同于所述第一金属层和所述第二金属层的第三金属层上；并且

所述第二字线包括：

第六导体，在所述第二方向上延伸，耦合到所述第三导体和所述第四导体，与所述第三导体和所述第四导体重叠，并且位于不同于所述第一金属层、所述第二金属层和所述第三金属层的第四金属层上。

6.一种存储器单元阵列，包括：

第一存储器单元，所述第一存储器单元包括：

位于衬底上的第一晶体管堆叠件，所述第一晶体管堆叠件包括：

第一类型的第一晶体管，位于第一层级上；和

与所述第一类型不同的第二类型的第二晶体管，所述第二晶体管位于不同于所述第一层级的第二层级上；

第二存储器单元，与所述第一存储器单元相邻，所述第二存储器单元包括：

位于所述衬底上的第二晶体管堆叠件，所述第二晶体管堆叠件包括：

第一类型的第三晶体管，位于所述第一层级上；和

第二类型的第四晶体管，位于所述第二层级上；以及

第一字线，在第一方向上延伸，被配置为向所述第一晶体管或所述第二晶体管中的一个供应第一字线信号，所述第一字线位于第一金属层或不同于所述第一金属层的第二金属层上，所述第一字线耦合到所述第一晶体管或所述第二晶体管中的所述一个，所述第一金属层位于所述衬底的前侧之上，并且所述第二金属层在与所述衬底的所述前侧相对的所述衬底的背侧下方，

其中，所述第一晶体管或所述第二晶体管中的所述一个是第一传输门晶体管，并且所述第一极管或所述二晶体管中的另一个是第一伪晶体管。

7.根据权利要求6所述的存储器单元阵列，还包括：

第二字线，在所述第一方向上延伸，被配置为向所述第三晶体管或所述第四晶体管中的一个供应第二字线信号，所述第二字线位于所述第一金属层或所述第二金属层上，并且耦合到所述第三晶体管或所述第四晶体管中的所述一个。

8.根据权利要求7所述的存储器单元阵列，其中，所述第三晶体管或所述第四晶体管中的所述一个是第二传输门晶体管，并且所述第三晶管或所述第四晶体管中的另一个是第二伪晶体管。

9.根据权利要求7所述的存储器单元阵列，其中

所述第一字线和所述第二字线均位于所述第一金属层或所述第二金属层上；并且

所述第一字线信号不同于所述第二字线信号。

10.一种制造集成电路的方法，所述方法包括：

在衬底的前侧制造第一组晶体管和第二组晶体管，所述第一组晶体管堆叠在所述第二组晶体管之上；

在所述衬底的所述前侧上制造第一组通孔，所述第一组通孔电耦合到至少所述第一组晶体管；

在第一金属层上在所述衬底的所述前侧上沉积第一导电材料从而形成第一组导体，所述第一组导体通过所述第一组通孔电耦合到至少所述第一组晶体管，所述第一组晶体管被配置为从所述前侧接收来自所述第一组导体中的至少第一导体的第一字线信号或参考供电电压；

在所述衬底的与所述前侧相对的背侧上执行减薄；

在减薄的所述衬底的所述背侧上制造第二组通孔，所述第二组通孔电耦合到至少所述第二组晶体管；以及

在所述第二金属层上在减薄的所述衬底的所述背侧上沉积第二导电材料，从而形成第二组导体，所述第二组导体通过所述第二组通孔电耦合到至少第二组晶体管，所述第二组晶体管被配置为从所述背侧接收来自所述第二组导体中的至少第一导体的第二字线信号或供电电压。