TW202336628A - 設計積體電路裝置的系統、積體電路裝置及其操作方法 - Google Patents

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簡永溱
高嘉鴻
章瑞 高
莊惠中
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Abstract

一種積體電路（integrated circuit，IC）裝置，包含一主閂鎖電路，具有一第一時脈輸入與一資料輸出、一副閂鎖電路，具有一第二時脈輸入與一資料輸入，電性耦接至該主閂鎖電路的該資料輸出、以及一時脈電路。該時脈電路透過一第一電連接電性耦接至該第一時脈輸入，該第一電連接用以具有一第一時間延遲，該第一時間延遲介於該時脈線路與該第一時脈輸入之間。該時脈電路透過一第二電連接電性耦接至該第二時脈輸入，該第二電連接用以具有一第二時間延遲，該第二時間延遲介於該時脈電路與該第二時脈輸入之間。該第一時間延遲長於該第二時間延遲。

Description

積體電路裝置、方法與系統
無
積體電路（integrated circuit，IC）裝置，包含一或多個半導體裝置，其代表IC佈局（亦稱為「佈局」或「佈局圖」）。佈局為階層式的，且包含多個模組，這些模組根據半導體裝置的設計規格，實現較高級的功能。這些模組通常由一些單元的組合所構成，每一單元代表一或多個半導體架構，這些半導體架構用以執行特定功能。具有預先設計好的佈局的單元，有時被稱為標準單元，儲存於標準單元資料庫（下文簡稱為「資料庫」或「單元資料庫」），且可被不同工具存取，例如電子設計自動化（electronic design automation，EDA）工具，用以產生、最佳化、驗證IC設計。舉例而言，IC設計的佈局是根據IC設計的放置及佈線作業所產生，其中不同的電路或單元放置於佈局中，然後佈線用於定義在電路或單元中的電性連接。
無
以下公開提供了用於實現所提供的主題的不同特徵的許多不同的實施例或示例。以下描述元件、材料、值、步驟、或排列等的特定示例以簡化本公開。當然，這些僅僅是示例，而無意於進行限制。也可以考慮其他元件、材料、值、步驟或排列等。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，在此使用的空間相關的術語，例如“在…之下”，“在…下”，“在…下方”，“在…之上”，“在…上”等，是為了便於描述，以描述如圖所示的一個元素或特徵與另一個（另一些）元素或特徵的關係。除了圖中所示的朝向之外，這些空間相關術語旨在包括裝置在使用或操作中的不同朝向。裝置可以其他方式定向（旋轉90度或其他定向），且本文中所使用的空間相關描述符相應地應類似地進行解釋。
正反器電路(或正反器)是電腦或通信等中的數位電子系統的組成部分。正反器電路包含主閂鎖電路(或主閂鎖)、副閂鎖電路(或副閂鎖)和時脈電路。主閂鎖電路用以儲存(或閂鎖)其資料輸入，以及傳輸儲存的(或閂鎖的)資料自其資料輸出至副閂鎖電路的資料輸入。副閂鎖電路用以儲存(或閂鎖)接收自主閂鎖電路的資料，以及傳輸儲存的(或閂鎖的)資料至輸出。時脈電路用以控制主閂鎖電路和副閂鎖電路的時序。
在一些實施例中，自時脈電路至主閂鎖電路的時間延遲被增加以大於自時脈電路至副閂鎖電路的時間延遲。在至少一實施例中，有了較大的時脈電路至主閂鎖電路的時間延遲，正反器電路的設置時間減少，將導致正反器速度增加，例如正反器電路將被較快操作。在一些實施例中，正反器速度增加1~10%。在一或多個實施例中，正反器速度增加5~15%。在一些實施例中，藉由在IC佈局中以特定的實體排列放置主閂鎖電路、副閂鎖電路和時脈電路和/或藉由在具有特定的佈線長度關係的放置的主閂鎖電路、副閂鎖電路和時脈電路中執行佈線，自時脈電路至主閂鎖電路的時間延遲可能增加以大於自時脈電路至副閂鎖電路的時間延遲，因此改善基於佈局製造的IC裝置的效能。
第1圖是根據一些實施例的IC裝置100的方塊圖。
在第1圖中，IC裝置100包含巨集102及其他物件。在一些實施例中，巨集102包含記憶體、電網、一或多個單元、反相器、閂鎖、緩衝器和/或在單元庫中可用數位方式表示的任何其他類型的電路排列的一或多者。在一些實施例中，在與模組化程式設計之架構層次類似的上下文中理解巨集102，其中副程式/程序藉由主程式(或藉由其他副程式)呼叫以執行給定的計算功能。在此情況下，IC裝置100使用巨集102執行一或多個給定的功能。相應地，在此情況下以及就架構階層而言，IC裝置100類似於主程式且巨集102類似於副程式/程序。在一些實施例中，巨集102為軟巨集。在一些實施例中，巨集102為硬巨集。在一些實施例中，巨集102為以暫存器轉移層次(register-transfer level，RTL)代碼用數位方式描述的軟巨集。在一些實施例中，合成、放置及佈線尚未在巨集102上執行，使得軟巨集可被合成、放置及佈線到多種製程節點。在一些實施例中，巨集102為以二進制檔案格式(例如圖形資料庫系統II(Graphic Database System II，GDSII)串流格式)用數位方式描述的硬巨集，其中所述二進制檔案格式以分層形式表示巨集102的一或多個佈局圖的平面幾何形狀、文本標號、其他資訊等。在一些實施例中，在巨集102上已經執行合成、放置及佈線，使得硬巨集特定於特定的製程節點。
巨集102包含區域104，區域104包含至少一正反器電路。在一些實施例中，區域104進一步包含一或多個其他電路或單元。在區域104中的電路或單元的示例包含但不限於邏輯閘單元或記憶體單元等。在一些實施例中，邏輯閘單元的示例包含但不限於和、OR、NAND、NOR、XOR、INV、與或非（AOI）、或與非（OAI）、MUX、正反器（Flip-flop）、緩衝器（BUFF）、鎖存器（Latch）、延遲或時脈單元等。在一些實施例中，記憶體單元的示例包含但不限於靜態隨機存取記憶體（SRAM）、動態RAM（DRAM）、電阻式RAM（RRAM）、磁阻式RAM（MRAM）或唯讀記憶體（ROM）等。在一些實施例中，單元包含一或多個主動或被動元件。主動元件的示例包含但不限於電晶體和二極體。電晶體的示例包含但不限於金屬氧化物半導體場效應電晶體（MOSFET）、互補金屬氧化物半導體（CMOS）電晶體、雙極結晶體管（BJT）、高壓電晶體、高頻電晶體、p通道和/或n通道場效應電晶體（PFET/NFET）、FinFET和具有升高的源極/汲極的平面MOS電晶體。被動元件的示例包含但不限於電容器、電感器、保險絲和電阻器。在一些實施例中，區域104包含具有在前端(front-end-of-line，FEOL)製造中在其上形成電路的半導體基板。此外，在半導體基板之上和/或之下，區域104包含在後端(Back End of Line，BEOL)製造中於絕緣層上方和/或下方堆疊的各種金屬層。BEOL為IC裝置100的電路提供佈線，IC裝置100包含巨集102和區域104。金屬層包含沿著X軸或橫向於X軸的Y軸延伸的導電圖案。X軸在本文中有時被稱為第一方向或第二方向，以及Y軸在本文中有時被稱為第二方向或第一方向。在一些實施例中，第一方向垂直於第二方向。
第2A圖是根據一些實施例的正反器電路200的示意邏輯圖。根據一些實施例，雖然本文給定的關於第2A圖和一或多個其他圖的描述是針對正反器電路，包含主閂鎖電路、副閂鎖電路和時脈電路且可配置為具有自時脈電路至主閂鎖電路的時間延遲大於自時脈電路至副閂鎖電路的時間延遲以改善效能的任何電路係在各種實施例的範疇內。此外，關於第2A圖所描述的特定正反器電路配置為示例。其他正反器電路配置係在各種實施例的範疇內。例如關於第6圖所描述的替代正反器電路配置。
在第2A圖中，正反器電路200包含主閂鎖電路210、副閂鎖電路220、時脈電路230、輸入電路240和輸出電路250。在一些實施例中，輸入電路240和/或輸出電路250被省略。
主閂鎖電路210(在圖中以標示「主閂鎖」表示)包含傳輸閘TG1m、TG2m、反相器INV1m、INV2m、資料輸入211、中間節點212和資料輸出213。傳輸閘TG1m耦接介於資料輸入211和中間節點212之間。傳輸閘TG2m耦接介於中間節點212和反相器INV2m之間的輸出。反相器INV1m具有耦接至中間節點212的輸入，以及耦接至主閂鎖電路210的資料輸出213的輸出。反相器INV2m具有耦接至主閂鎖電路210的資料輸出213的輸入。傳輸閘TG2m和反相器INV1m、INV2m在中間節點212共同配置為耦接至傳輸閘TG1m的資料保持電路214。主閂鎖電路210進一步包含第一時脈輸入216，第一時脈輸入216藉由電連接218耦接以接收自時脈電路230的時脈輸出231的第一時脈信號clkb，以及第一時脈輸入216耦接至傳輸閘TG1m、TG2m的對應閘極。主閂鎖電路210進一步包含第二時脈輸入217，第二時脈輸入217藉由電連接219耦接以接收自時脈電路230的時脈輸出232的第二時脈信號clkbb，以及第二時脈輸入217耦接至傳輸閘TG1m、TG2m的對應的其他閘極。
副閂鎖電路220(在圖中以標示「副閂鎖」表示)包含傳輸閘TG1s、TG2s、反相器INV1s、INV2s、資料輸入221、中間節點222和資料輸出223。副閂鎖電路220的資料輸入221耦接至主閂鎖電路210的資料輸出213。傳輸閘TG1s耦接介於資料輸入221和中間節點222之間。傳輸閘TG2s耦接介於中間節點222和反相器INV2s之間的輸出。反相器INV1s具有耦接至中間節點222的輸入，以及耦接至副閂鎖電路220的資料輸出223的輸出。反相器INV2s具有耦接至副閂鎖電路220的資料輸出223的輸入。傳輸閘TG2s和反相器INV1s、INV2s在中間節點222共同配置為耦接至傳輸閘TG1s的資料保持電路224。副閂鎖電路220進一步包含第一時脈輸入226，第一時脈輸入226藉由電連接228耦接以接收自時脈電路230的時脈輸出231的第一時脈信號clkb，以及第一時脈輸入226耦接至傳輸閘TG1s、TG2s的對應閘極。副閂鎖電路220進一步包含第二時脈輸入227，第二時脈輸入227藉由電連接229耦接以接收自時脈電路230的時脈輸出232的第二時脈信號clkbb，以及第二時脈輸入227耦接至傳輸閘TG1s、TG2s的對應的其他閘極。在至少一實施例中，主閂鎖電路210和副閂鎖電路220具有同一、相同的配置。在至少一實施例中，相較於電連接228，電連接218具有較大的實體長度，和/或較大的時間延遲，及/或相較於電連接229，電連接219具有較大的實體長度，和/或較大的時間延遲。
時脈電路230(在圖中以標示「CK」表示)包含反相器INVA、INVB、時脈輸出231、時脈輸出232和時脈輸入233。反相器INVA的輸入耦接至時脈輸入233以接收供應時脈輸入233的輸入時脈信號Clock。反相器INVA的輸出耦接至時脈輸出231。反相器INVA用以反相輸入時脈信號Clock以在時脈輸出231輸出第一時脈信號clkb。時脈輸出231耦接至主閂鎖電路210和副閂鎖電路220的第一時脈輸入216、226以供應第一時脈信號clkb至主閂鎖電路210和副閂鎖電路220。反相器INVB的輸入耦接至時脈輸出231以接收第一時脈信號clkb。反相器INVB的輸出耦接至時脈輸出232。反相器INVB用以反相第一時脈信號clkb以輸出在時脈輸出232的第二時脈信號clkbb。換言之，第二時脈信號clkbb與第一時脈信號clkb反相。時脈輸出232耦接至主閂鎖電路210和副閂鎖電路220的第二時脈輸入217、227以供應第二時脈信號clkbb至主閂鎖電路210和副閂鎖電路220。
輸入電路240包含多工器MUX。多工器MUX包含資料輸入D、掃入輸入Si、掃描賦能輸入So和耦接至主閂鎖電路210的資料輸入211的輸出(未標示)。在一些實施例中，回應於在掃描賦能輸入So的第一邏輯值，自掃入輸入Si輸出資料至主閂鎖電路210。回應於在掃描賦能輸入So的不同的第二邏輯值，輸出自資料輸入D資料至主閂鎖電路210。輸入電路240描述的配置為示例。用於輸入電路240的其他配置係在各種實施例的範疇內。在示例中，輸入電路240包含反相器而非多工器MUX。在另一示例中，輸入電路240包含NAND閘而非多工器MUX。在至少一實施例中，輸入電路240被省略，例如直接供應用於正反器電路200的輸入資料至主閂鎖電路210的資料輸入211。
輸出電路250包含反相器INVo，反相器INVo具有耦接至副閂鎖電路220的資料輸出223的輸入，以及耦接至正反器電路200的輸出Q的輸出。輸出電路250描述的配置為示例。用於輸出電路250的其他配置係在各種實施例的範疇內。在至少一實施例中，輸出電路250被省略，例如副閂鎖電路220的資料輸出223直接耦接至正反器電路200的輸出Q。
主閂鎖電路210和副閂鎖電路220用以根據時脈信號clkb、clkbb操作。在一些實施例中，當第一時脈信號clkb在邏輯高位準且第二時脈信號clkbb在邏輯低位準時，傳輸閘TG1m、TG2s導通且傳輸閘TG2m、TG1s關斷。導通的傳輸閘TG1m在資料輸入211傳輸輸入資料至中間節點212，以及因為傳輸閘TG2m關斷，藉由資料保持電路214儲存(或閂鎖)輸入資料作為中間資料。導通的傳輸閘TG2s在先發時脈週期中傳輸先前藉由資料保持電路224儲存的(或閂鎖的)中間資料至輸出Q。
當第一時脈信號clkb在邏輯高位準且第二時脈信號clkbb在邏輯低位準時，傳輸閘TG1m、TG2s關斷，且傳輸閘TG2m、TG1s導通。導通的傳輸閘TG2m、TG1s通過資料輸出213和資料輸入221傳輸藉由資料保持電路214儲存的(或閂鎖的)中間資料至副閂鎖電路220的中間節點222。傳輸閘TG2s關斷，以及藉由資料保持電路224儲存(或閂鎖)中間資料，用於在後繼時脈週期輸出至輸出Q。
在第2A圖的示例配置中，正反器電路200是D正反器。包含但不限於SR正反器、JK正反器、延遲正反器或反轉正反器等的其他正反器配置係在各種實施例的範疇內。在一些實施例中，正反器電路200和/或本文描述的任何其他正反器電路包含於IC裝置以製造一或多個包含但不限於在微處理器或中央處理單元中以暫時儲存資訊的記憶體、位移暫存器、類比數位轉換器(ADC)、數位類比轉換器(DAC)、計數器、時脈、暫存器或快取記憶體等的電路。
第2B圖是根據一些實施例的正反器電路200的電路圖。在第2B圖中的電路圖是第2A圖的邏輯圖的電路實現的示例。其他電路配置係在各種實施例的範疇內。在第2A圖、第2B圖中的對應部件被標注相同的附圖標號。為簡化，除非另有規定，信號和產生/供應信號於/至的節點藉由相同的附圖標號表示。例如在節點ml_b的信號被稱為信號ml_b。
在第2B圖中，正反器電路200包含輸入D、SI和SE、時脈輸入CP和輸出Q。輸入D、SI和SE對應多工器MUX的資料輸入D、掃入輸入Si和掃描賦能輸入So。時脈輸入CP對應時脈輸入233。
對應主閂鎖電路210的主閂鎖電路(未標示在第2B圖中)包含傳輸閘TG1m、TG2m和反相器INV1m、INV2m。傳輸閘TG1m包含具有對應的耦接以接收第二時脈信號clkbb和第一時脈信號clkb的閘極的一對電晶體T1、T2。電晶體T1、T2是相反的類型。例如電晶體T1是p型電晶體，且電晶體T2是n型電晶體。在一些實施例中，電晶體T1是p通道金屬氧化物半導體(PMOS)電晶體，以及電晶體T2是n通道金屬氧化物半導體(NMOS)電晶體。其他電晶體配置係在各種實施例的範疇內。電晶體T1的源極/汲極在對應中間節點212的節點ml_ax耦接至電晶體T2的源極/汲極。另一電晶體T1的源極/汲極和另一電晶體T2的源極/汲極對應的在節點243、244對應的耦接至電路241、242。如本文所述，電路241、242組成對應多工器MUX的多工器。
傳輸閘TG2m包含具有對應的耦接以接收第一時脈信號clkb和第二時脈信號clkbb的閘極的一對電晶體T3、T4。在一些實施例中，電晶體T3是PMOS電晶體，以及電晶體T4是NMOS電晶體。電晶體T3的源極/汲極在節點ml_ax耦接至電晶體T4的源極/汲極。另一電晶體T3的源極/汲極和另一電晶體T4的源極/汲極耦接至反相器INV2m的輸出。
反相器INV1m包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體(未標示)和NMOS電晶體(未標示)。PMOS和NMOS電晶體的閘極耦接至節點ml_ax。PMOS電晶體的源極/汲極在對應主閂鎖電路的資料輸出的節點ml_b耦接至NMOS電晶體的源極/汲極。
反相器INV2m包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體(未標示)和NMOS電晶體(未標示)。PMOS和NMOS電晶體的閘極耦接至節點ml_b。PMOS電晶體的源極/汲極和NMOS電晶體的源極/汲極配置反相器INV2m的輸出並且耦接至傳輸閘TG2m。
對應副閂鎖電路220的副閂鎖電路(未標示在第2B圖中)包含傳輸閘TG1s、TG2s和反相器INV1s、INV2s。傳輸閘TG1s包含具有對應的耦接以接收第一時脈信號clkb和第二時脈信號clkbb的閘極的一對電晶體S1、S2。在一些實施例中，電晶體S1是PMOS電晶體，以及電晶體S2是NMOS電晶體。電晶體S1的源極/汲極在節點ml_b耦接至電晶體S2的源極/汲極。另一電晶體S1的源極/汲極和另一電晶體S2的源極/汲極耦接至對應中間節點222的節點sl_a。
傳輸閘TG2s包含具有對應的耦接以接收第二時脈信號clkbb和第一時脈信號clkb的閘極的一對電晶體S3、S4。在一些實施例中，電晶體S3是PMOS電晶體，以及電晶體S4是NMOS電晶體。電晶體S3的源極/汲極在節點sl_a耦接至電晶體S4的源極/汲極。另一電晶體S3的源極/汲極和另一電晶體S4的源極/汲極耦接至反相器INV2s的輸出。
反相器INV1s包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體(未標示)和NMOS電晶體(未標示)。PMOS和NMOS電晶體的閘極耦接至節點sl_a。PMOS電晶體的源極/汲極在對應副閂鎖電路的資料輸出223的節點耦接至NMOS電晶體的源極/汲極sl_bx。
反相器INV2s包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體(未標示)和NMOS電晶體(未標示)。PMOS和NMOS電晶體的閘極耦接至節點sl_bx。PMOS電晶體的源極/汲極和NMOS電晶體的源極/汲極配置反相器INV2s的輸出並且耦接至傳輸閘TG2s。
時脈電路230包含對應反相器INVA的第一反相器，以及對應反相器INVB的第二反相器。第一反相器包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體CK1和NMOS電晶體CK2。電晶體CK1、CK2的閘極耦接至時脈輸入CP以接收對應輸入時脈信號Clock的輸入時脈信號。電晶體CK1的源極/汲極和電晶體CK2的源極/汲極共同耦接以定義第一反相器的輸出，在第一反相器的輸出產生第一時脈信號clkb以供應至主閂鎖電路和副閂鎖電路。第二反相器包含串聯耦接介於電源供應電壓VDD和接地電壓VSS之間的PMOS電晶體CK3和NMOS電晶體CK4。電晶體CK3、CK4的閘極耦接至第一反相器的輸出以接收第一時脈信號clkb。電晶體CK3的源極/汲極和電晶體CK4的源極/汲極共同耦接以定義第二反相器的輸出，在第二反相器的輸出產生第二時脈信號clkbb以供應至主閂鎖電路和副閂鎖電路。
輸出電路250包含由PMOS電晶體和NMOS電晶體配置的反相器，所述反向器類似於本文詳細描述的一或多個反相器。輸出電路250的輸入耦接至節點sl_bx。輸出電路250用以反向在節點sl_bx的信號sl_bx以在輸出Q輸出輸出信號Q。
選擇電路260(在圖中以標示「SEL」表示)包含由PMOS電晶體和NMOS電晶體配置的反相器，所述反向器類似於本文詳細描述的一或多個反相器。選擇電路260的輸入耦接至輸入SE。選擇電路260用以在輸入SE反相選擇信號SE以輸出信號seb。在至少一實施例中，選擇電路260被省略。
對應多工器MUX的多工器包含電路241、242。電路241包含具有對應的耦接以接收信號SI、seb、SE、D的閘極的四個PMOS電晶體(未標示)。具有對應的耦接以接收信號SI、seb的閘極的PMOS電晶體串聯耦接介於電源供應電壓VDD和節點243之間。具有對應的耦接以接收信號SE、D的閘極的PMOS電晶體串聯耦接介於電源供應電壓VDD和節點243之間。電路242包含具有對應的耦接以接收信號SE、SI、D、seb的閘極的四個NMOS電晶體(未標示)。具有對應的耦接以接收信號SE、SI的閘極的NMOS電晶體串聯耦接介於接地電壓VSS和節點244之間。具有對應的耦接以接收信號D、seb的閘極的NMOS電晶體串聯耦接介於接地電壓VSS和節點244之間。在第2B圖的示例配置中，當信號SE在邏輯高位準時，藉由多工器傳輸信號SI至傳輸閘TG1m，以及當信號SE在邏輯低位準時，藉由多工器傳輸信號D至傳輸閘TG1m。
正反器電路200的正反器速度Sp藉由以下公式(1)計算 Sp = 1/(T setup+ T cp2q) (1)。
在公式(1)中，T setup或設置時間是在時脈轉變之前的資料抵達時間，並且是藉由以下公式(2)計算，以及T cp2q或輸出延遲時間是藉由以下公式(2)計算 T setup= T D2ml_b- T ck2mTXG(2) T cp2q= T ck2slTXG+ T ml_b2Q(3)。
在公式(2)中，T D2ml_b或自D至ml_b的時間延遲是與傳輸閘TG1m有關的時間延遲，並且指出當傳輸閘TG1m導通時，傳輸在資料輸入D的輸入資料至節點ml_b所需的時間。T D2ml_b與傳輸閘TG1m的配置和/或製造製程有關，並且被假定為常數。關於第2C圖進一步描述T D2ml_b。
同樣在公式(2)中，T ck2mTXG或自時脈至主傳輸閘的時間延遲是與自時脈電路230至主閂鎖電路的時脈傳輸路徑有關的時間延遲，並且指出發生在時脈電路230的輸出的時脈信號中的時脈轉變抵達傳輸閘TG1m以導通傳輸閘TG1m所需的時間。在一些實施例中，如本文所述，T ck2mTXG可藉由放置與佈線操作配置。關於第2C圖進一步描述T ck2mTXG。
在公式(3)中，T ck2slTXG或自時脈至副傳輸閘時間延遲是與自時脈電路230至副閂鎖電路的時脈傳輸路徑有關的時間延遲，並且指出發生在時脈電路230的輸出的時脈信號中的時脈轉變抵達傳輸閘TG1s以導通傳輸閘TG1s所需的時間。
同樣在公式(3)中，T ml_b2Q或自節點ml_b至輸出Q的時間延遲是與傳輸閘TG1s有關的時間延遲，並且指出當傳輸閘TG1s導通時，傳輸閘TG1s傳輸在節點ml_b的資料至輸出Q所需的時間。T ml_b2Q與傳輸閘TG1s的配置和/或製造製程有關，並且被假定為常數。
自公式(1)~(3)，正反器電路200的正反器速度Sp藉由以下公式(4)計算 Sp = 1/( T D2ml_b+ T ml_b2Q+ T ck2slTXG- T ck2mTXG) (4)。
考慮到T D2ml_b和T ml_b2Q被假定為常數，以提升效能或以增加正反器電路200的正反器速度Sp，T ck2slTXG要被減少和/或T ck2mTXG要被增加。在一些實施例中，考慮到各種設計考量，最好是將用於傳輸時脈信號的時脈網的電阻和電容降到最低。亦即，試圖以低周圍影響的最短的金屬佈線(時脈網)(例如以盡可能小的時間延遲)自時脈電路至閂鎖電路佈線。因此，很難進一步減少T ck2slTXG以提升效能。
然而，在一或多個實施例中，有可能增加T ck2mTXG以提升效能，例如增加正反器電路200的正反器速度Sp。在較大的時間延遲T ck2mTXG，設置時間T setup減少，且正反器電路200的正反器速度Sp增加。在一些實施例中，藉由放置與佈線操作，T ck2mTXG(例如時脈電路至主閂鎖電路的時間延遲)增加至大於T ck2slTXG(例如自時脈電路至副閂鎖電路的時間延遲)。因此，副閂鎖電路回應時脈切換(或時脈轉變)快於主閂鎖電路，在一或多個實施例中具有改善的效能。在一些實施例中，T ck2slTXG對應自時脈電路至副閂鎖電路的盡可能小的時間延遲，這是IC裝置的各種設計規則所允許的。在至少一實施例中，產生FEOL佈局(例如在放置操作中)以實體上放置時脈電路，使得副閂鎖電路比主閂鎖電路更接近時脈電路，例如如關於第3A圖到第3D圖、第5A圖、第7A圖到第7B圖所述。在至少一實施例中，產生BEOL佈線路徑(例如在佈線操作中)以藉由實體上長於自時脈電路至副閂鎖電路的電路徑(或電連接)耦接時脈電路至主閂鎖電路，例如如關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖所述。
第2C圖是根據一些實施例的正反器電路200的操作的示意時序圖。
在第2C圖中的時序圖的上面部分，示意說明輸入時脈信號CP的時脈脈衝270(亦對應第二時脈信號clkbb)。時脈脈衝270具有對應自邏輯低位準(例如0)至邏輯高位準(例如1)的時脈轉變的上升邊緣271。時脈脈衝270進一步具有對應自1至0的時脈轉變的下降邊緣272。線273指出在上升邊緣271的信號位準足以導通主閂鎖電路的傳輸閘TG1m的時序。如關於第2B圖所述，回應於時脈脈衝270的上升邊緣271，主閂鎖電路閂鎖輸入資料D，以及回應於時脈脈衝270的下降邊緣272，主閂鎖電路輸出閂鎖的輸入資料作為中間資料至副閂鎖電路。此外，回應於時脈脈衝270的上升邊緣271，副閂鎖電路在輸出Q輸出先前閂鎖的中間資料作為輸出資料，以及回應於時脈脈衝270的下降邊緣272，副閂鎖電路閂鎖接收自主閂鎖電路的中間資料。
在第2C圖中的時序圖的中間部分，示意說明信號ml_b的脈衝275。信號ml_b的脈衝275具有對應時脈脈衝270的上升邊緣271的上升邊緣276，以及在主閂鎖電路的資料輸入的資料D的上升邊緣(以上升邊緣277示意說明)。具體而言，當在時脈脈衝270的上升邊緣271的信號位準足以導通主閂鎖電路的傳輸閘TG1m時，在資料輸入(例如資料輸入211)的資料D藉由傳輸閘TG1m傳輸至節點ml_b。當藉由傳輸閘TG1m傳輸的資料D抵達節點ml_b時，資料D的上升邊緣277成為上升邊緣276。介於上升邊緣277、276之間的時間延遲是T D2ml_b。介於上升邊緣271、276之間的時間延遲是T ck2mTXG。介於上升邊緣277、271之間的時間延遲是設置時間T setup。
在第2C圖中的時序圖的下面部分，根據一些實施例，在T ck2mTXG增加(例如增加至T’ ck2mTXG)的情況下，示意說明信號ml_b的脈衝275’。在增加的T’ ck2mTXG和相同(或不變)的T D2ml_b，設置時間縮短(例如T setup_boost)。脈衝275’的上升邊緣276’晚於所討論的關於在第2C圖中的時序圖的中間部分抵達節點ml_b；然而，在至少一實施例中，設置時間縮短以及正反器電路的效能增加。在一些實施例中，在第2C圖中的時序圖的中間部分和下面部分也反映介於在副閂鎖電路(中間部分)的時脈脈衝270的抵達和在主閂鎖電路(下面部分)的時脈脈衝270的較晚的抵達之間的時間關係。
第2D圖到第2F圖是根據一些實施例的示意呈現的正反器電路200的操作的電路圖。
在第2D圖的讀取操作中，輸入時脈信號CP和第二時脈信號clkbb在0、第一時脈信號clkb在1、傳輸閘TG1m、TG2s導通以及傳輸閘TG2m、TG1s關斷。藉由箭頭281示意說明藉由導通的傳輸閘TG1m傳輸資料D至信號ml_b。閂鎖傳輸的資料在資料保持電路214中。傳輸先前閂鎖的儲存於副閂鎖電路的資料保持電路224中的資料至輸出Q。
在第2E圖的中間階段中，在時脈電路230發生時脈轉變，以及輸入時脈信號CP和第二時脈信號clkbb成為1，以及第一時脈信號clkb成為0。此時脈轉變對應在第2C圖中的時脈脈衝270的下降邊緣272。自時脈電路230至副閂鎖電路的電連接的時間延遲(例如T ck2slTXG)短於自時脈電路230至主閂鎖電路的電連接的時間延遲(例如T ck2mTXG)，以及在時脈電路230(例如下降邊緣272)發生的時脈轉變在抵達主閂鎖電路之前抵達副閂鎖電路。因此，副閂鎖電路的傳輸閘TG1s導通，而傳輸閘TG1m仍導通。副閂鎖電路的傳輸閘TG2s關斷。藉由箭頭281示意說明導通的傳輸閘TG1s傳輸先前閂鎖的儲存在主閂鎖電路的資料保持電路214中的資料至副閂鎖電路。因為傳輸閘TG1m在中間階段期間仍導通，儘管設置時間縮短，在一或多個實施例中，仍有足夠時間成功傳輸資料D至節點ml_b。中間階段對應介於在副閂鎖電路的時脈脈衝270的下降邊緣272的抵達和在主閂鎖電路的時脈脈衝270的下降邊緣272的之後的抵達之間。
在中間階段之後以及在第2F圖的輸出操作中，在時脈電路230(例如下降邊緣272)發生的時脈轉變抵達主閂鎖電路、關斷傳輸閘TG1m以及導通傳輸閘TG2m。藉由主閂鎖電路的資料保持電路214閂鎖資料D。所述操作在下一個時脈週期(例如下一個時脈脈衝)中重複。
第3A圖到第3H圖是根據一些實施例的一或多個IC裝置的各種電路區域300A~300H的佈局的簡化示意圖。在一些實施例中，電路區域300A~300H的一或多者包含於IC裝置100的區域104中。在第2A圖到第2F圖和第3A圖到第3H圖中的對應部件被標注相同的附圖標號。
在第3A圖中，電路區域300A包含邊界304，在邊界304內放置主閂鎖電路310、副閂鎖電路320、時脈電路330和其他電路305、306。在一些實施例中，主閂鎖電路310、副閂鎖電路320、時脈電路330對應主閂鎖電路210、副閂鎖電路220、時脈電路230。在一些實施例中，其他電路305、306的每一者對應輸入電路240、輸出電路250和選擇電路260的一或多者。在至少一實施例中，其他電路305、306的至少一者包含關於第2A圖到第2F圖的一或多者所述以外的電路。在至少一實施例中，其他電路305、306的至少一者被省略。
在一些實施例中，主閂鎖電路310、副閂鎖電路320、時脈電路330、其他電路305、306的至少一者是儲存於或提取自一或多個單元庫中的單元。例如主閂鎖電路310是具有邊界301的單元，在邊界301內，排列且電性耦接電晶體T1~T4以形成傳輸閘TG1m、TG2m。主閂鎖電路310進一步包含形成反相器INV1m、INV2m的電晶體，在第3A圖中為簡化被省略。在一些實施例中，一對電晶體T1、T2或一對電晶體T3、T4的示例佈局類似於關於第8B圖所述的示例佈局。副閂鎖電路320是具有邊界302的單元，在邊界302內，排列且電性耦接電晶體S1~S4以形成傳輸閘TG1s、TG2s。副閂鎖電路320進一步包含形成反相器INV1s、INV2s的電晶體，在第3A圖中為簡化被省略。在一些實施例中，一對電晶體S1、S2或一對電晶體S3、S4的示例佈局類似於關於第8B圖所述的示例佈局。時脈電路330是具有邊界303的單元，在邊界303內，排列且電性耦接電晶體CK1~CK4以形成反相器INVA、INVB。在一些實施例中，一對電晶體CK1、CK2或一對電晶體CK3、CK4的示例佈局類似於關於第8B圖所述的示例佈局。在主閂鎖電路310、副閂鎖電路320、時脈電路330所述的和/或說明的電晶體的排列為示例。其他配置係在各種實施例的範疇內。
主閂鎖電路310、副閂鎖電路320、時脈電路330、其他電路305、306沿著U軸排列。V軸橫向於U軸。在一些實施例中，V軸垂直於U軸。在至少一實施例中，U軸對應X軸和Y軸之一者，以及V軸對應X軸和Y軸之另一者。在至少一實施例中，U軸或V軸的至少一者不能對應X軸和Y軸之任一者。雖然邊界301、302、303和其他電路305、306的邊界(未標示)在第3A圖中說明為沿著U軸彼此間隔，在至少一實施例中，相鄰電路的邊界被鄰接放置。
電路區域300A進一步包含電連接311、312，電連接311、312與主閂鎖電路310、副閂鎖電路320對應的電性耦接時脈電路330且用以供應第一時脈信號clkb至主閂鎖電路310、副閂鎖電路320。電路區域300A進一步包含電連接313、314，電連接313、314與主閂鎖電路310、副閂鎖電路320對應的電性耦接時脈電路330且用以供應第二時脈信號clkbb至主閂鎖電路310、副閂鎖電路320。在一些實施例中，電連接311、312、313、314對應電連接218、219、228、229。為簡化，電連接311~314在第3A圖中以箭頭示意說明。關於第9A圖到第9B圖描述對應電連接311~314的一或多者的示例電連接的。在至少一實施例中，如關於第8B圖到第8C圖所述，電連接311~314的一或多者包含在IC裝置的基板的前側上的一或多個金屬層，及/或在基板的背側上的一或多個背側金屬層。
在電路區域300A中，放置時脈電路330(例如在放置操作中)使得副閂鎖電路320比主閂鎖電路310實體上更接近時脈電路330。具體而言，沿著U軸放置副閂鎖電路320介於主閂鎖電路310和時脈電路330之間。因此，當在佈線操作中佈線電連接311~314時，用於自時脈電路330至主閂鎖電路310對應的供應第一時脈信號clkb和第二時脈信號clkbb的電連接311、313的實體長度大於用於自時脈電路330至副閂鎖電路320對應的供應第一時脈信號clkb和第二時脈信號clkbb的電連接312、314的實體長度。對應於第一時脈信號clkb和第二時脈信號clkbb二者，與電連接312、314的長度相比，電連接311、313的長度較大，使得電連接311、313具有的時間延遲(T ck2mTXG)大於電連接312、314具有的時間延遲(T ck2slTXG)。因此，在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。
在至少一實施例中，放置副閂鎖電路320盡可能接近時脈電路330。例如放置副閂鎖電路320的邊界302以鄰接時脈電路330的邊界303。在至少一實施例中，佈線電連接311~314以成為介於時脈電路330和主閂鎖電路310、副閂鎖電路320之間的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。電連接311、313的時間延遲，雖然介於時脈電路330和主閂鎖電路310之間的最短路徑之間，仍大於電連接312、314的時間延遲，因為放置主閂鎖電路310使得時脈電路330比副閂鎖電路320更遠離主閂鎖電路310。
在第3B圖中，電路區域300B與電路區域300A不同於時脈電路330被配置為藉由其他電路307實體上分開且藉由電連接325電性耦接的二個時脈電路330A、330B。時脈電路330A包含電晶體CK1、CK2且對應反相器INVA。時脈電路330B包含電晶體CK3、CK4且對應反相器INVB。在一些實施例中，其他電路307包含對應輸入電路240、輸出電路250、選擇電路260或其他電路的至少一者的電路。在至少一實施例中，其他電路307被省略。
在放置操作中，其他電路305、主閂鎖電路310、其他電路306、副閂鎖電路320、時脈電路330A、其他電路307、時脈電路330B沿著U軸以所述的次序被放置。具體而言，副閂鎖電路320被放置介於主閂鎖電路310和時脈電路330A、時脈電路330B的每一者之間。
在佈線操作中，佈線對應電連接311~314的電連接321~324。具體而言，佈線電連接321、322以對應的與主閂鎖電路310、副閂鎖電路320電性耦接時脈電路330A，以供應第一時脈信號clkb至主閂鎖電路310、副閂鎖電路320。佈線電連接323、324以對應的與主閂鎖電路310、副閂鎖電路320電性耦接時脈電路330B，以供應第二時脈信號clkbb至主閂鎖電路310、副閂鎖電路320。亦佈線電連接325以電性耦接時脈電路330A至時脈電路330B，以供應第一時脈信號clkb至時脈電路330B以使時脈電路330B能夠輸出第二時脈信號clkbb。在至少一實施例中，佈線電連接325以成為介於時脈電路330A和時脈電路330B之間的最短路徑。
用於自時脈電路330至主閂鎖電路310對應的供應第一時脈信號clkb和第二時脈信號clkbb的電連接321、323的實體長度大於用於自時脈電路330至副閂鎖電路320對應的供應第一時脈信號clkb和第二時脈信號clkbb的電連接322、324的實體長度。關於第一時脈信號clkb和第二時脈信號clkbb二者，與電連接322、324相比長度較大的電連接321、323配置電連接321、323以具有較電連接322、324的時間延遲大的時間延遲。因此，在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。
在至少一實施例中，鄰接放置在電路區域300B中的相鄰電路的邊界。在至少一實施例中，佈線電連接321~324以成為介於對應的時脈電路330A、330B和主閂鎖電路310、副閂鎖電路320之間的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。
在第3C圖中，電路區域300C與電路區域300B不同於在放置操作中，放置時脈電路330A介於主閂鎖電路310、副閂鎖電路320之間，以及其他電路306被省略。在佈線操作中，佈線對應電連接321~325的電連接331~335。在一些實施例中，佈線電連接331~334以成為介於對應的時脈電路330A、330B和主閂鎖電路310、副閂鎖電路320之間的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。在至少一實施例中，佈線電連接335以成為介於時脈電路330A和時脈電路330B之間的最短路徑。在至少一實施例中，電連接331、332具有相同的實體長度和相同的時間延遲。
用於供應第二時脈信號clkbb自時脈電路330B至主閂鎖電路310的電連接333的實體長度大於以對應的供應第二時脈信號clkbb自時脈電路330B至副閂鎖電路320的電連接334的實體長度，因為放置主閂鎖電路310使得時脈電路330B比副閂鎖電路320更遠離主閂鎖電路310。因此，在至少一實施例中，至少關於第二時脈信號clkbb，可實現改善效能，例如增加正反器速度。在至少一實施例中，時脈電路330A和時脈電路330B實體上交換位置，因此至少關於第一時脈信號clkb，可實現改善效能，例如增加正反器速度。在至少一實施例中，鄰接放置在電路區域300C中的相鄰電路的邊界。
在第3D圖中，電路區域300D與電路區域300C不同於時脈電路330A和其他電路305實體上交換位置。在放置操作中，放置主閂鎖電路310介於時脈電路330A和副閂鎖電路320之間，以及時脈電路330A比副閂鎖電路320實體上更接近主閂鎖電路310。在佈線操作中，佈線對應電連接331~335的電連接341~345。在一些實施例中，佈線電連接342~344介於對應的時脈電路330A、330B和主閂鎖電路310、副閂鎖電路320之間以成為最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。在至少一實施例中，佈線電連接345以成為介於時脈電路330A和時脈電路330B之間的最短路徑。
電連接341包含冗餘佈線。在至少一實施例中，冗餘佈線包含額外的導電圖案以使電連接341實體上長(例如以具有較大的時間延遲)於介於時脈電路330A和主閂鎖電路310之間的盡可能短的路徑。因此，與介於時脈電路330A和主閂鎖電路310之間的最短路徑的實體長度和時間延遲相比，電連接341具有大約相同或較大的實體長度和時間延遲。關於第9D圖描述具有冗餘佈線的示例電連接。在一些實施例中，介於主閂鎖電路310和時脈電路330A之間的電連接對應介於主閂鎖電路310和時脈電路330A之間的最短路徑。用於供應第二時脈信號clkbb自時脈電路330B至主閂鎖電路310的電連接343的實體長度大於以對應的供應第二時脈信號clkbb自時脈電路330B至副閂鎖電路320的電連接344的實體長度。因此，在至少一實施例中，至少關於第二時脈信號clkbb，可實現改善效能，例如增加正反器速度。在至少一實施例中，時脈電路330A和時脈電路330B實體上交換位置，因此，至少關於第一時脈信號clkb，可實現改善效能，例如增加正反器速度。在至少一實施例中，在電路區域300D中鄰接放置相鄰電路的邊界。
第3A圖到第3D圖是示例，所述示例說明藉由放置主閂鎖電路310使得時脈電路330、330A、330B比副閂鎖電路320實體上更遠離主閂鎖電路310，在一或多個實施例中，僅藉由沿著介於對應的主或副閂鎖電路和對應的時脈電路之間的盡可能短的路徑佈線，有可能增加介於主閂鎖電路310和時脈電路330、330A、330B之間的電連接的時間延遲，使其大於介於副閂鎖電路320和時脈電路330、330A、330B之間的電連接的時間延遲。第3E圖到第3H圖是示例，所述示例說明即使在自主閂鎖電路310至時脈電路330、330A、330B的實體長度與自副閂鎖電路320至時脈電路330、330A、330B的實體長度大約相同的情況下，在一或多個實施例中，藉由適當的佈線操作，仍有可能增加介於主閂鎖電路310和時脈電路330、330A、330B之間的電連接的時間延遲使其大於介於副閂鎖電路320和時脈電路330、330A、330B之間的電連接的時間延遲。
在第3E圖中，電路區域300E與電路區域300A不同於時脈電路330和副閂鎖電路320實體上交換位置。在放置操作中，放置時脈電路330介於主閂鎖電路310和副閂鎖電路320之間。
在至少一實施例中，自時脈電路330至主閂鎖電路310的最短路徑和自時脈電路330至副閂鎖電路320的最短路徑具有大約相同的實體長度和時間延遲。關於第一時脈信號clkb，為了增加介於時脈電路330和主閂鎖電路310之間的時間延遲，介於主閂鎖電路310和時脈電路330之間的電連接包含串聯耦接電連接352和電連接351。佈線介於時脈電路330和副閂鎖電路320之間的電連接352之間。電連接351電性耦接至電連接352，以及介於副閂鎖電路320和主閂鎖電路310之間佈線電連接351。因此，介於時脈電路330和主閂鎖電路310之間的電連接實體上長於介於時脈電路330和主閂鎖電路310之間的最短路徑，以及實體上長於介於時脈電路330和副閂鎖電路320之間的電連接352。在至少一實施例中，佈線電連接351、352以成為自副閂鎖電路320對應的至主閂鎖電路310和時脈電路330的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。關於第9C圖描述對應電連接351、352的示例電連接。
同樣地，關於第二時脈信號clkbb，佈線對應電連接351、352的電連接353、354自副閂鎖電路320對應的至主閂鎖電路310和時脈電路330。在至少一實施例中，佈線電連接353、354以成為自副閂鎖電路320對應的至主閂鎖電路310和時脈電路330的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。在至少一實施例中，在電路區域300E中鄰接放置相鄰電路的邊界。
在第3F圖中，電路區域300F與電路區域300E不同於電連接351、353對應的被包含冗餘佈線的電連接361、362取代。關於第3D圖、第9D圖描述冗餘佈線的示例。冗餘佈線增加介於時脈電路330和主閂鎖電路310之間的電連接361、362的實體長度和時間延遲，使其大於介於時脈電路330和副閂鎖電路320之間的電連接352、354的實體長度和時間延遲。在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。在至少一實施例中，在電路區域300F中鄰接放置相鄰電路的邊界。
在第3G圖中，電路區域300G與電路區域300E不同於電連接353被介於時脈電路330和主閂鎖電路310之間佈線的電連接373取代。在一些實施例中，佈線電連接373以成為自主閂鎖電路310至時脈電路330的最短路徑(以具有盡可能小的時間延遲)。在至少一實施例中，電連接373具有與電連接354相同的實體長度和時間延遲。在至少一實施例中，關於至少第一時脈信號clkb，仍可實現改善效能，例如增加正反器速度。在一些實施例中，在第3G圖中，關於至少第二時脈信號clkbb，用於第一時脈信號clkb的電連接和用於第二時脈信號clkbb的電連接交換位置，以實現改善效能，例如增加正反器速度。在至少一實施例中，在電路區域300G中鄰接放置相鄰電路的邊界。
在第3H圖中，電路區域300H與電路區域300F不同於具有冗餘佈線的電連接363被電連接373取代。在至少一實施例中，關於至少第一時脈信號clkb，可實現改善效能，例如增加正反器速度。在一些實施例中，在第3H圖中，關於至少第二時脈信號clkbb，用於第一時脈信號clkb的電連接和用於第二時脈信號clkbb的電連接交換位置，以實現改善效能，例如增加正反器速度。在至少一實施例中，在電路區域300H中鄰接放置相鄰電路的邊界。
第4圖是根據一些實施例的多位元正反器電路400的示意邏輯圖。
多位元正反器電路400包含多個正反器電路MB1~MB8。正反器電路MB1~MB8的每一者包含對應輸入電路240、主閂鎖電路210、副閂鎖電路220和輸出電路250的輸入電路、主閂鎖電路、副閂鎖電路和輸出電路。正反器電路MB1~MB8用以對應的接收輸入資料D的位元D1~D8，以及用以對應的輸出資料Q的輸出位元Q1~Q8。正反器電路MB1~MB8彼此串聯耦接，使得一個正反器電路的輸出電性耦接至後繼的正反器電路的輸入SI(或Si)。例如正反器電路MB1輸出Q1電性耦接至後繼的正反器電路MB2的輸入SI(或Si)。
多位元正反器電路400包含用於正反器電路MB1~MB8的全部的共用時脈電路230和共用選擇電路460。與選擇電路260相比，選擇電路460包含額外的反相器，以及選擇電路460的反相器用以對應的輸出信號seb1、seb2，信號seb1、seb2二者與選擇信號SE反相。供應信號seb1、seb2之一者至正反器電路MB1~MB8的一半的輸入SE(或So)，以及供應信號seb1、seb2的另一者至正反器電路MB1~MB8的另一半的輸入SE(或So)。其他配置係在各種實施例的範疇內。
第5A圖到第5B圖是根據一些實施例的一或多個IC裝置的各種電路區域500A~500B的佈局的簡化示意圖。電路區域500A、500B包含多位元正反器電路400。在一些實施例中，電路區域500A~500B的一或多者包含於IC裝置100的區域104中。在第2A圖到第2F圖、第3A圖到第3H圖、第4圖、第5A圖到第5B圖中的對應部件被標注相同的附圖標號。
在第5A圖的電路區域500A中，正反器電路MB1~MB8實體上沿著V軸排列，使得正反器電路MB1~MB8的主閂鎖電路沿著V軸排列在一行(未標示)以及正反器電路MB1~MB8的副閂鎖電路沿著V軸排列在另一行(未標示)。副閂鎖電路的行沿著U軸且介於對應時脈電路230的時脈電路530和正反器電路MB1~MB8的主閂鎖電路的行之間排列。時脈匯流排501、503沿著主閂鎖電路上方的行排列，以及耦接至主閂鎖電路以對應的供應第一時脈信號clkb和第二時脈信號clkbb至主閂鎖電路。時脈匯流排502、504沿著副閂鎖電路上方的行排列，以及耦接至副閂鎖電路以對應的供應第一時脈信號clkb和第二時脈信號clkbb至副閂鎖電路。
佈線對應電連接311、313的電連接511、513自時脈電路530對應的至時脈匯流排501、503以對應的供應第一時脈信號clkb和第二時脈信號clkbb至主閂鎖電路。佈線對應電連接312、314的其他電連接(未示出)自時脈電路530對應的至時脈匯流排502、504以對應的供應第一時脈信號clkb和第二時脈信號clkbb至副閂鎖電路。如關於第3A圖所描述，相較於佈線至副閂鎖電路的時脈匯流排502、504的電連接，佈線至主閂鎖電路的時脈匯流排501、503的電連接511、513具有較大的實體長度和較大的時間延遲。因此，在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。在至少一實施例中，佈線電連接511、513和對應電連接312、314的電連接(未示出)以成為自時脈電路530至主閂鎖電路的時脈匯流排501、503和副閂鎖電路的時脈匯流排502、504的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。
在第5B圖中，電路區域500B與電路區域500A不同於時脈電路530沿著U軸且介於正反器電路MB1~MB8的副閂鎖電路的行和主閂鎖電路的行之間排列。佈線對應電連接352、354的電連接552、554自時脈電路530對應的至時脈匯流排502、504以對應的供應第一時脈信號clkb和第二時脈信號clkbb至副閂鎖電路。
藉由時脈匯流排502、504串聯耦接對應電連接351、353的電連接551、553對應的至電連接552、554。對應的佈線電連接551、553自時脈匯流排502、504至時脈匯流排501、503以對應的供應第一時脈信號clkb和第二時脈信號clkbb至主閂鎖電路。如關於第3E圖所描述，自時脈電路530至主閂鎖電路的電連接包含用於第一時脈信號clkb且串聯耦接的電連接551、552，以及相較於自時脈電路530至副閂鎖電路佈線的電連接552、554，用於第二時脈信號clkbb且串聯耦接的電連接553、554具有較大的實體長度和較大的時間延遲。因此，在至少一實施例中，關於第一時脈信號clkb和第二時脈信號clkbb二者，可實現改善效能，例如增加正反器速度。在至少一實施例中，佈線電連接551、552以成為自時脈匯流排502對應的至時脈匯流排501和時脈電路530的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。在至少一實施例中，佈線電連接553、554以成為自時脈匯流排504對應的至時脈匯流排502和時脈電路530的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。
在一些實施例中，關於第3B圖到第3D圖和第3F圖到第3H圖描述的一或多個配置適用於多位元正反器電路，以增加供應至主閂鎖電路的時脈信號的時間延遲使其大於供應至副閂鎖電路的時脈信號的時間延遲，以及以改善多位元正反器電路的效能。
第6圖是根據一些實施例的正反器電路600的示意邏輯圖。正反器電路600包含主閂鎖電路610、副閂鎖電路620、時脈電路230和輸入電路640。
輸入電路640包含具有耦接至資料輸入D的輸入的反相器INVi和輸出。用於輸入電路640的其他電路配置係在各種實施例的範疇內。在至少一實施例中，輸入電路640被省略。
主閂鎖電路610包含NAND閘極NAND1m~NAND4m。閘極NAND1m的第一輸入耦接至資料輸入D，以及閘極NAND2m的第一輸入耦接至反相器INVi的輸出。閘極NAND1m、NAND2m的第二輸入被配置為時脈輸入，並且藉由時脈電路230耦接以接收第一時脈信號clkb輸出。閘極NAND1m、NAND2m的輸出對應的耦接至閘極NAND3m、NAND4m的第一輸入。閘極NAND3m、NAND4m的第二輸入對應的耦接至閘極NAND4m、NAND3m的輸出，閘極NAND4m、NAND3m的輸出被配置為輸出主閂鎖電路的610。
副閂鎖電路620包含NAND閘極NAND1s~NAND4s。閘極NAND1s、NAND1s的第一輸入對應的耦接至NAND3m、NAND4m的輸出閘極。閘極NAND1s、NAND2s的第二輸入被配置為時脈輸入，並且藉由時脈電路230耦接以接收第二時脈信號clkbb輸出。閘極NAND1s、NAND2s的輸出對應的耦接至閘極NAND3s、NAND4s的第一輸入。閘極NAND3s、NAND4s的第二輸入對應的耦接至閘極NAND4s、NAND3s的輸出，閘極NAND4s、NAND3s的輸出被配置為正反器電路600的差動輸出Q和Q bar。在第6圖的示例配置中，正反器電路600是SR正反器。
在一些實施例中，第一時脈信號clkb自時脈電路230至主閂鎖電路610的時間延遲大於第二時脈信號clkbb自時脈電路230至副閂鎖電路620的時間延遲。因此，如本文所述，在至少一實施例中，可實現改善效能，例如增加正反器速度。
第7A圖到第7C圖是根據一些實施例的一或多個IC裝置的各種電路區域700A~700C的佈局的簡化示意圖。電路區域700A~700C包含如本文所述的正反器電路。在一些實施例中，電路區域700A~700C的一或多者包含於IC裝置100的區域104中。在第2A圖到第2F圖、第3A圖到第3H圖、第6圖第7A圖到第7C圖中的對應部件被標注相同的附圖標號。
在第7A圖中，電路區域700A包含對應正反器電路600的輸入電路640、主閂鎖電路610、副閂鎖電路620和時脈電路230的輸入電路740、主閂鎖電路710、副閂鎖電路720和時脈電路730。輸入電路740、主閂鎖電路710、副閂鎖電路720和時脈電路730以所述的次序沿著U軸排列。放置時脈電路730使得副閂鎖電路720比主閂鎖電路710更接近時脈電路730。佈線電連接711自時脈電路730至主閂鎖電路710以供應第一時脈信號clkb自時脈電路730至主閂鎖電路710。佈線電連接712自時脈電路730至副閂鎖電路720以供應第二時脈信號clkbb自時脈電路730至副閂鎖電路720。電連接711的實體長度和時間延遲大於電連接712的實體長度和時間延遲。因此，如本文所述，在至少一實施例中，可實現改善效能，例如增加正反器速度。在至少一實施例中，佈線電連接711、712以成為自時脈電路730對應的至主閂鎖電路710和副閂鎖電路720的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。
在第7B圖的電路區域700B中，放置副閂鎖電路720沿著U軸以相鄰於時脈電路730，以及沿著V軸以相鄰於主閂鎖電路710。因此，放置時脈電路730使得副閂鎖電路720比主閂鎖電路710更接近時脈電路730。佈線電連接721自時脈電路730至主閂鎖電路710以供應第一時脈信號clkb自時脈電路730至主閂鎖電路710。電連接721包含沿著U軸延伸的第一部分(未標示)，以及沿著V軸延伸的第二部分(未標示)。關於第9E圖描述具有在各種方向上延伸的部分的示例電連接。佈線電連接722自時脈電路730至副閂鎖電路720以供應第二時脈信號clkbb自時脈電路730至副閂鎖電路720。電連接721的實體長度和時間延遲大於電連接722的實體長度和時間延遲。因此，如本文所述，在至少一實施例中，可實現改善效能，例如增加正反器速度。在至少一實施例中，佈線電連接721、722以成為自時脈電路730對應的至主閂鎖電路710和副閂鎖電路720的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。
在第7C圖中，電路區域700C包含主閂鎖電路781、副閂鎖電路782、時脈電路783和其他電路785、786。在一些實施例中，主閂鎖電路781對應本文描述的主閂鎖電路的一或多者，及/或副閂鎖電路782對應本文描述的副閂鎖電路的一或多者，及/或時脈電路783對應本文描述的一或多個時脈電路。在至少一實施例中，其他電路785、786的至少一者對應其他電路305、306的一或多者。時脈電路783沿著V軸具有增加的高度(例如二倍高度)且沿著U軸相鄰於主閂鎖電路781和副閂鎖電路782二者。
為了增加介於時脈電路783和主閂鎖電路781之間的時間延遲，介於主閂鎖電路781和時脈電路783之間佈線通過副閂鎖電路782，以及所述電連接包含串聯耦接的電連接792和電連接791。沿著U軸且介於時脈電路783和副閂鎖電路782之間佈線電連接792。電連接791電性耦接至電連接792，以及沿著V軸且介於副閂鎖電路782和主閂鎖電路781之間佈線電連接791。因此，介於時脈電路783和主閂鎖電路781之間的電連接實體上長於介於時脈電路783和主閂鎖電路781之間的最短路徑，以及實體上長於介於時脈電路783和副閂鎖電路782之間的電連接792。在至少一實施例中，佈線電連接791、792以成為自副閂鎖電路782對應的至主閂鎖電路781和時脈電路783的最短路徑(以具有盡可能小的時間延遲)，這是IC裝置的各種設計規則所允許的。關於第9E圖描述對應電連接791、792的示例電連接。如本文所述，在至少一實施例中，可實現改善效能，例如增加正反器速度。
第8A圖是根據一些實施例的電路800A的電路圖。電路800A包含PMOS電晶體PM和NMOS電晶體NM。在第8A圖中的示例配置，電晶體PM、NM耦接以配置電路800A為對應關於第2A圖到第2F圖所描述的反相器的一或多者的反相器。在至少一實施例中，電晶體PM、NM耦接以配置電路800A為對應關於第2A圖到第2F圖所描述的傳輸閘的一或多者的傳輸閘。
在第8A圖的反相器配置中，電晶體PM、NM串聯耦接介於電源供應電壓VDD和接地電壓VSS之間。具體而言，電晶體PM包含閘極區域GP、源極區域SP和汲極區域DP。電晶體NM包含閘極區域GN、源極區域SN和汲極區域DN。閘極區域GP、GN耦接至輸入節點IN。汲極區域DP、DN耦接至輸出節點OUT。源極區域SP耦接至電源供應電壓VDD，以及源極區域SN耦接至接地電壓VSS。
第8B圖是根據一些實施例的對應電路800A的單元800B的佈局的示意圖。在至少一實施例中，單元800B在非暫時性電腦可讀取媒體上的標準單元庫中儲存為標準單元。
單元800B包含主動區域801、802、閘極區域810和邊界820。主動區域801、802排列在邊界820內且沿著X軸延伸。主動區域有時被稱為氧化物定義(oxide-definition，OD)區域，並且在圖中以標示「OD」示意說明。根據至少一實施例，如本文所述，在對應單元800B的IC裝置中，主動區域801、802在基板的第一側(或前側)上。主動區域801、802包含P型摻雜物和/或N型摻雜物以形成一或多個電路元件或裝置。閘極區域810排列在邊界820內，以及沿著Y軸延伸跨越主動區域801、802。閘極區域810包含導電材料(例如多晶矽)並且在圖中以標示「PO」示意說明。其他用於閘極區域的導電材料(例如金屬)係在各種實施例的範疇內。
主動區域801在閘極區域810的第一部分的相反側上包含源極區域803和汲極區域805，閘極區域810在主動區域801之上延伸。源極區域803、汲極區域805和閘極區域810的第一部分對應關於第8A圖描述的源極區域SP、汲極區域DP和閘極區域GP。主動區域802在閘極區域810的第二部分的相反側上包含源極區域804和汲極區域806，閘極區域810的第二部分在主動區域802之上延伸。源極區域804、汲極區域806和閘極區域810的第二部分對應關於第8A圖描述的源極區域SN、汲極區域DN，以及閘極區域GN。
邊界820包含共同連接以形成封閉邊界的邊緣821、822、823、824。在本文描述的放置與佈線操作(亦被稱為「自動化放置和佈線(automated placement and routing，APR)」)中，在IC佈局中放置單元在其各別邊界中彼此鄰接。邊界820有時被稱為「放置與佈線邊界」且在圖中以標示「prBoundary」示意說明。在第8B圖的示例配置中，邊界820具有矩形形狀，所述矩形形狀具有平行於Y軸的邊緣821、823和平行於X軸的邊緣822、824。其他配置係在各種實施例的範疇內。
單元800B進一步包含沿著邊界820的對應邊緣821、823的虛設閘極區域818、819。在至少一實施例中，虛設閘極區域818、819的中線與邊界820的對應邊緣821、823重合。閘極區域810是「功能閘極區域」的示例，其與下伏的主動區域共同配置電晶體及/或電性耦接至一或多個其他電路元件。與功能閘極區域不同的虛設閘極區域(或非功能閘極區域)非用以與下伏的主動區域共同形成電晶體，及/或藉由虛設閘極區域與下伏的主動區域共同形成的一或多個電晶體非電性耦接至其他電路元件。在至少一實施例中，虛設閘極區域包含介電材料於製造的IC裝置中。在一些實施例中，虛設閘極區域和功能閘極區域沿著X軸以相同間距CPP(例如中心距離)排列。在放置單元800B以鄰接其他單元的佈局的放置與佈線操作中，沿著邊界820的邊緣821、823的虛設閘極區域818、819與其他單元的對應虛設閘極區域合併。其他配置係在各種實施例的範疇內。例如在一或多個實施例中，邊界820的邊緣821、823的一或多者非沿著虛設閘極區域818、819排列。
單元800B進一步包含在主動區域801、802中的接觸結構，所述接觸結構在對應的源極/汲極區域之上且與對應的源極/汲極區域電接觸。接觸結構有時被稱為金屬到裝置結構，並且在圖中以標示「MD」示意說明。MD接觸結構包含在對應的主動區域中且形成於對應的源極/汲極區域之上的導電材料以定義自形成在主動區域中的一或多個裝置至其他電路的電連接。在第8B圖的示例配置中，MD接觸結構835、836在對應的源極區域803、804之上且與對應的源極區域803、804電接觸，以及MD接觸結構837連續地沿著Y軸延伸以在對應的汲極區域805、806二者之上且與對應的汲極區域805、806二者電接觸。MD接觸結構837共同電性耦接汲極區域805、806。在一些實施例中，MD接觸結構和閘極區域(包含功能和虛設閘極區域二者)沿著X軸交替排列。介於直接相鄰的MD接觸結構之間的間距(例如沿著X軸的中心距離)與介於直接相鄰的閘極區域之間的間距CPP相等。MD接觸結構的示例導電材料包含金屬。其他配置係在各種實施例的範疇內。
單元800B進一步包含在對應的閘極區域或MD接觸結構之上且與對應的閘極區域或MD接觸結構電接觸的通孔。在MD接觸結構之上且與MD接觸結構電接觸的通孔有時被稱為通孔至裝置(via-to-device，VD)。在閘極區域之上且與閘極區域電接觸的通孔有時被稱為通孔至閘極(via-to-gate，VG)。VD和VG通孔在圖中以標示「VD/VG」示意說明。在第8B圖的示例配置中，VG通孔838在閘極區域810之上且與閘極區域810電接觸，以及VD通孔839在MD接觸結構837之上且與MD接觸結構837電接觸。VD和VG通孔的示例材料包含金屬。其他配置係在各種實施例的範疇內。
單元800B進一步包含一或多個金屬層和通孔層，所述金屬層和通孔層相繼地且交替地在VD和VG通孔之上排列。緊接在VD和VG通孔之上且與VD和VG通孔電接觸的最低金屬層是金屬零(M0)層。換言之，M0層是在基板的前側上的主動區域801、802之上的最低金屬層或最接近在基板的前側上的主動區域801、802的金屬層。緊接在M0層之上的下一個金屬層是金屬一(M1)層等。通孔層Vn排列介於Mn層和Mn+1層之間且電性耦接Mn層和Mn+1層，其中n是零以上的整數。例如通孔零(V0)層是最低通孔層，排列V0層介於M0層和M1層之間且電性耦接M0層和M1層。其他通孔層是V1或V2等。在基板的前側上的金屬層(例如M0或M1等)和通孔層(例如V0或V1等)在本文中被稱為前側金屬層和前側通孔層。
在第8B圖的示例配置中，在M0層中沿著對應的軌道M0_1、M0_2、M0_3、M0_4，單元800B包含M0導電圖案841、842、843、844。軌道M0_1、M0_2、M0_3或M0_4等亦在本文中被稱為M0軌道。軌道M0_1、M0_2、M0_3、M0_4和對應的M0導電圖案841、842、843、844沿著X軸延伸且沿著Y軸彼此間隔。在第8B圖的示例配置中，軌道M0_1、M0_2、M0_3、M0_4藉由間距p沿著Y軸彼此間隔，且與對應的M0導電圖案841、842、843、844的中線重合。軌道M0_1、M0_2、M0_3、M0_4定義在M0層中形成M0導電圖案的位置以確保滿足預定的設計規則。在單元800B之上的M0導電圖案的四個軌道的數量是示例。在單元之上的M0導電圖案的軌道的其他數量係在各種實施例的範疇內。
M0導電圖案841、842、843、844用以電性耦接在單元800B中的各種裝置至單元800B的內部電路之中，及/或用以電性耦接具有外部電路(例如至IC裝置的其他單元)的內部電路。例如M0導電圖案841重疊且電性耦接至VD通孔839，以及M0導電圖案842重疊且電性耦接至VG通孔838。因此，M0導電圖案841通過MD接觸結構837和VD通孔839電性耦接至汲極區域805、806，以及M0導電圖案842通過VG通孔838電性耦接至閘極區域810。M0導電圖案841對應在第8A圖中的輸出節點OUT。M0導電圖案842對應在第8A圖中的輸入節點IN。M0導電圖案843、844是空接的M0導電圖案。其他配置係在各種實施例的範疇內。
在示例中，在時脈電路230中使用單元800B作為反相器INVB的情況下，M0導電圖案841對應時脈輸出232以及M0導電圖案842對應時脈輸出231。在另一示例中，在使用類似於單元800B的傳輸閘單元作為傳輸閘TG1m的情況下，傳輸閘單元的內部連接與單元800B不同於M0導電圖案841~844的每一者被配置為不同的輸入或輸出，例如用於第一時脈信號clkb的時脈輸入、用於第二時脈信號clkbb的時脈輸入、用於資料D的資料輸入和用於耦接至節點ml_ax或212的資料輸出。其他配置係在各種實施例的範疇內。
在一些實施例中，單元800B包含在基板的背側上的一或多個金屬層和通孔層，用於與電源供應電壓連接、在單元800B的裝置中的內部連接和/或與其他單元外部連接。關於第8C圖描述背側金屬層和背側通孔層的細節。
第8C圖是根據一些實施例的IC裝置800C的電路區域的示意剖面圖。IC裝置800C包含一或多個單元，例如單元800B。
如第8C圖所示，IC裝置800C包含基板860，在基板860之上形成對應一或多個單元的電路元件和結構。基板860具有沿著基板860的厚度方向(例如沿著Z軸)且彼此相反的第一側861和第二側862。在至少一實施例中，第一側861被稱為「上側」或「前側」或「裝置側」，而第二側862被稱為「下側」或「背側」。在至少一實施例中，基板860包含矽、矽鍺(SiGe)、砷化鎵或其他適合的半導體或介電材料。
IC裝置800C進一步包含添加至基板860以對應的形成NMOS主動區域和PMOS主動區域的N型和P型摻雜物，在第8C圖中以標示「OD」示意表示。在一些實施例中，介於相鄰的主動區域之間形成絕緣結構。為簡化，絕緣結構自第8C圖被省略。在至少一實施例中，在第8C圖中的主動區域對應關於第8B圖描述的主動區域801、802的一或多者。
IC裝置800C進一步包含在主動區域之上且在前側861或背側862的至少一者上方的各種閘極結構。在第8C圖的示例配置中，閘極結構以標示「PO」表示並且在主動區域之上且在前側861或背側862的二者上方。在至少一實施例中，閘極結構在前側861上方的主動區域之上，但非在背側862上方的主動區域之上。一或多個閘極介電層(未示出)介於主動區域和每一閘極結構之間。閘極介電單層或多層的示例材料包含HfO2或ZrO2等。閘極結構的示例材料包含多晶矽或金屬等。在一些實施例中，閘極結構對應如關於第8B圖所述的閘極區域810、818、819的一或多者。在至少一實施例中，對應虛設閘極區域的閘極結構包含介電材料。
IC裝置800C進一步包含用於電性耦接在主動區域中的各種電晶體的源極/汲極至其他電路元件的MD接觸結構。在一些實施例中，如關於第8B圖所述，MD接觸結構的至少一者對應MD接觸結構835~837的一或多者。IC裝置800C進一步包含VD通孔和VG通孔，VD通孔和VG通孔對應的在MD接觸結構和閘極結構之上且與MD接觸結構和閘極結構電接觸。
IC裝置800C在前側861上方進一步包含互連結構(亦被稱為「重佈線結構」)868，互連結構868在VD和VG通孔之上，以及包含在基板860的厚度方向上交替排列(例如沿著Z軸)的多個金屬層M0、M1、…和多個通孔層V0、V1、…。互連結構868進一步包含嵌入金屬層和通孔層於其中的各種層間介電(interlayer dieletctric，ILD)層(未示出或未標示)。互連結構868的金屬層和通孔層用以使IC裝置800C的各種元件或電路彼此電性耦接以及與外部電路電性耦接。為簡化，在M1層之上的金屬層和通孔層在第8C圖中被省略。
IC裝置800C在背側862上方進一步包含背側互連結構869，背側互連結構869在基板860的背側862下方包含至少一背側金屬層，例如背側金屬零(BM0或M0_B)層。在基板860的背側862上方，M0_B層是在IC裝置800C的電晶體的主動區域或源極/汲極下方的最高金屬層或是最接近IC裝置800C的電晶體的主動區域或源極/汲極的金屬層。在M0_B層中的導電圖案藉由一或多個VD_B通孔耦接至主動區域及/或藉由一或多個VG_B通孔耦接至閘極結構PO。在至少一實施例中，IC裝置800C在M0_B層下方包含一或多個其他通孔層、介電層和金屬層(未示出)以形成在IC裝置800C的電路元件中的互連及/或以形成連接至外部電路的電連接。自M0_B層和以下的通孔層和金屬層有時被稱為背側通孔層和背側金屬層。背側通孔和背側金屬層的示例材料包含金屬。其他配置係在各種實施例的範疇內。為簡化，介電層、背側通孔層和低於M0_B層的背側金屬層自第8C圖被省略。
在一些實施例中，關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖描述的佈局的一或多者包含各種單元，每一所述單元包含具有關於第8A圖描述的佈局的PMOS、NMOS電晶體。在每一單元中的PMOS、NMOS電晶體耦接以配置單元為反相器、主閂鎖電路、副閂鎖電路或多工器等。例如在第3A圖中，主閂鎖電路310是一單元、副閂鎖電路320是另一單元以及時脈電路330是其他單元。以所述方式放置單元在電路區域300A的佈局之中。在互連結構868或背側互連結構869的至少一者的一或多個金屬層和/或通孔層中佈線時脈網(例如自時脈電路至主閂鎖電路或副閂鎖電路的電連接)。關於第9A圖到第9E圖描述在基板860的前側861上方的互連結構868中佈線的示例電連接。在一些實施例中，類似地配置在背側互連結構869中佈線的電連接。
第9A圖到第9E圖是根據一些實施例的配置電連接用於佈線時脈信號的各種導電結構900A~900E的示意透視圖。
在第9A圖中，導電結構900A包含在金屬層Mk+1中的導電圖案905，其中k是整數。導電圖案905對應的藉由在通孔層Vk中的通孔901、902、903耦接至主閂鎖電路、副閂鎖電路和時脈電路。介於通孔901、903之間的導電圖案905的實體長度對應用於供應時脈信號(例如clkb或clkbb)自時脈電路至主閂鎖電路的電連接。介於通孔902、903之間的導電圖案905的實體長度對應用於自時脈電路供應時脈信號至副閂鎖電路的電連接。相較於用於自時脈電路供應時脈信號至副閂鎖電路的電連接，用於自時脈電路供應時脈信號至主閂鎖電路的電連接具有較大的實體長度和較大的時間延遲。因此，在至少一實施例中，可實現改善效能，例如增加速度。在一些實施例中，如關於第3A圖到第3D圖、第5A圖所述，導電結構900A對應電連接311、312或電連接313、314等。
在第9B圖中，導電結構900B包含在金屬層Mk+1中的導電圖案905、915二者。導電圖案905對應的藉由在通孔層Vk中的通孔901和903耦接至主閂鎖電路和時脈電路。導電圖案915對應的藉由在通孔層Vk中的通孔912和913耦接至副閂鎖電路和時脈電路。導電圖案905對應用於自時脈電路供應時脈信號至主閂鎖電路的電連接，以及導電圖案915對應用於自時脈電路供應時脈信號至副閂鎖電路的電連接。用於自時脈電路供應時脈信號至主閂鎖電路的導電圖案905的實體長度和時間延遲大於用於自時脈電路供應時脈信號至副閂鎖電路的導電圖案915的實體長度和時間延遲。因此，在至少一實施例中，如關於第3A圖到第3D圖、第5A圖所述，可實現改善效能，例如增加速度。在一些實施例中，導電結構900B對應電連接311、312或電連接313、314等。
在第9C圖中，導電結構900C包含在金屬層Mk+1中的導電圖案925。導電圖案925對應的藉由在通孔層Vk中的通孔922和923耦接至副閂鎖電路和時脈電路。導電圖案925對應用於自時脈電路供應時脈信號至副閂鎖電路的電連接。
導電結構900C進一步包含在金屬層Mk+3中的導電圖案935。導電圖案935的一端藉由通孔層Vk+2的通孔928、金屬層Mk+2的導電圖案927和通孔層Vk+1的通孔926耦接至導電圖案925的一下端。導電圖案935的另一端藉由通孔層Vk+2的通孔929、金屬層Mk+2的導電圖案930、通孔層Vk+1的通孔931、金屬層Mk+1的導電圖案932和通孔層Vk的通孔921耦接至主閂鎖電路。導電圖案在金屬層Mk+2中沿著X軸和Y軸的一者延伸，而導電圖案在金屬層Mk+1和Mk+3中沿著X軸和Y軸的另一者延伸。
導電圖案925、935共同形成用於自時脈電路供應時脈信號至主閂鎖電路的電連接，所述電連接的實體長度和時間延遲大於用於自時脈電路供應時脈信號至副閂鎖電路的電連接的實體長度和時間延遲。因此，在至少一實施例中，可實現改善效能，例如增加速度。在一些實施例中，如關於第3E圖、第3G圖、第5B圖所述，導電結構900C對應電連接351、352、電連接353、354、電連接551、552或電連接553、554。
在第9D圖中，導電結構900D對應用於自時脈電路供應時脈信號至主閂鎖電路的電連接，所述電連接具有冗餘佈線。導電結構900D包含冗餘佈線，而非在金屬層Mk+1中沿著最短路徑942佈線導電圖案以電性耦接時脈電路和主閂鎖電路。
在導電結構900D中，時脈電路耦接至在通孔層Vk中的通孔943，然後至在金屬層Mk+1中的導電圖案944，然後至在通孔層Vk+1中的通孔945，然後至在金屬層Mk+2中的導電圖案946的一端。導電圖案946的另一端耦接至在通孔層Vk中+2的通孔947，然後至在金屬層Mk+3中的導電圖案948的一端。導電圖案948的另一端耦接至在通孔層Vk中+2的通孔949，然後至在金屬層Mk+2中的導電圖案950的一端。導電圖案950的另一端耦接至在通孔層Vk+1中的通孔951，然後至在金屬層Mk+1中的導電圖案952，然後藉由在通孔層Vk中的通孔941至主閂鎖電路。在一些實施例中，導電圖案948在金屬層Mk+1中，以及通孔947、949在通孔層Vk+1中。
導電圖案948的實體長度與最短路徑942的實體長度大約相同，以及導電圖案946、950的實體長度提供冗餘佈線，以增加自時脈電路至主閂鎖電路的電連接的實體長度和時間延遲。因此，在至少一實施例中，可實現改善效能，例如增加速度。在一些實施例中，如關於第3D圖、第3F圖、第3H圖所述，導電結構900D對應電連接341、361、363的一或多者。
在第9E圖中，導電結構900E包含在金屬層Mk+1中的導電圖案965。導電圖案965對應的藉由在通孔層Vk中的通孔962和963耦接至副閂鎖電路和時脈電路。導電圖案965對應用於自時脈電路供應時脈信號至副閂鎖電路的電連接。
導電結構900E進一步包含在金屬層Mk+2中的導電圖案975。導電圖案975的一端藉由通孔層Vk+1的通孔966耦接至導電圖案965的一下端。導電圖案975的另一端藉由通孔層Vk+1的通孔968、金屬層Mk+1的導電圖案969，以及通孔層Vk的通孔961耦接至主閂鎖電路。
導電圖案965、975共同形成用於自時脈電路供應時脈信號至主閂鎖電路的電連接，所述電連接的實體長度和時間延遲大於用於自時脈電路供應時脈信號至副閂鎖電路的電連接的實體長度和時間延遲。因此，在至少一實施例中，可實現改善效能，例如增加速度。在一些實施例中，如關於第7B圖、第7C圖所述，導電結構900E對應電連接721或電連接791、792。
第10A圖是根據一些實施例的產生佈局和使用佈局製造IC裝置的方法1000A的流程圖。
根據一些實施例，方法1000A是可實施的，例如使用EDA系統1100(第11圖，下文論述)和積體電路製造系統1200(第12圖，下文論述)。關於方法1000A，佈局的實例包含本文揭示的佈局等。根據方法1000A被製造的IC裝置的示例包含本文揭示的IC裝置。在第10A圖中，方法1000A包含操作1002、1004。
在操作1002，產生佈局，所述佈局包含表示如關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖或第8B圖等所述的一或多個電路區域的圖案及其他物件。下文關於第10B圖更詳細討論操作1002。流程自操作1002進行至操作1004。
在操作1004，基於佈局圖，進行以下步驟中的至少一者：(A)進行一或多次光微影曝光，或(B)製造一或多個半導體遮罩，或(C)製造IC裝置的層中的一或多個部件。下文關於第10C圖更詳細討論操作1004。
第10B圖是根據一些實施例的產生佈局的方法1000B的流程圖。更具體地，根據一或多個實施例，第10B圖的流程圖顯示額外操作，所述操作演示可實施在第10A圖的操作1002中的程序的一示例。在第10B圖中，操作1002包含操作1012、1014。
在操作1012，在佈局中放置主閂鎖電路、副閂鎖電路和時脈電路，例如在放置操作中藉由APR工具或系統。例如主閂鎖電路、副閂鎖電路和時脈電路的每一者是提取自一或多個單元庫的單元。或者，主閂鎖電路、副閂鎖電路和時脈電路的多於一者的組合包含於提取自一或多個單元庫的單元。關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖描述以一或多個方式在佈局中放置主閂鎖電路、副閂鎖電路和時脈電路。
在操作1014，執行佈線以電性耦接時脈電路至主閂鎖電路和副閂鎖電路，例如在佈線操作中藉由APR工具或系統。作為佈線的結果，相較於佈線自時脈電路至副閂鎖電路的第二電連接，佈線自時脈電路至主閂鎖電路的第一電連接實體上較長以及因此具有較大的時間延遲。因此，在至少一實施例中，可實現改善效能，例如增加速度。在至少一實施例中，產生的IC裝置的佈局儲存於非暫時性電腦可讀取媒體中。
在一些實施例中，例如如關於第3A圖到第3D圖、第5A圖、第7A圖、第7B圖所述，在放置操作中，實體上放置時脈電路使得副閂鎖電路比主閂鎖電路更接近時脈電路。因此，當執行佈線時，根據一些實施例，容易獲得：相較於自時脈電路至副閂鎖電路佈線的電連接，自時脈電路至主閂鎖電路佈線的電連接實體上較長且具有較大的時間延遲。
在一些實施例中，即使在非必要地放置時脈電路使得副閂鎖電路比主閂鎖電路更接近時脈電路的情況下執行放置操作，可能執行佈線操作使得相較於自時脈電路至副閂鎖電路佈線的電連接，自時脈電路至主閂鎖電路佈線的電連接實體上較長且具有較大的時間延遲。在至少一實施例中，如關於第3A圖到第3E圖、第3G圖、第5A圖到第5B圖、第7A圖到第7C圖所述，佈線自時脈電路至主閂鎖電路的電連接在抵達主閂鎖電路之前通過副閂鎖電路的區域以增加自時脈電路至主閂鎖電路的距離或電性路徑。在至少一實施例中，如關於第3F圖、第3H圖所述，介於時脈電路和主閂鎖之間添加冗餘佈線以增加自時脈電路至主閂鎖電路的距離或電性路徑。
第10C圖是根據一些實施例的基於佈局的IC裝置的製造一或多個部件的方法1000C的流程圖。更具體地，根據一或多個實施例，第10C圖的流程圖表示額外操作，所述操作演示可實施在第10A圖的操作1004中的程序的一示例。
在操作1022，在FEOL製程中，例如如關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖、第8C圖所述，在基板上形成正反器電路的多個電晶體。
例如製造製程自基板開始(例如基板860)。在至少一實施例中，基板860包含矽基板。在至少一實施例中，基板860包含矽鍺(SiGe)、砷化鎵或其他適合的半導體材料。在一些實施例中，在基板860中形成多個主動區域。在基板860中形成絕緣結構(未示出)，例如藉由蝕刻基板860的對應區域和使用絕緣材料填充蝕刻的區域。
在前端製程中在基板860之上形成各種電晶體。例如在具有主動區域的基板860之上沉積閘極介電質。閘極介電質的示例材料包含但不限於氧化矽(例如熱生成氧化矽)或高k介電質(例如金屬氧化物等。示例高k介電質包含但不限於HfO2、Ta2O5、Al2O3、TiO2、TiN、ZrO2、SnO或SnO2等。在一些實施例中，在基板860之上沉積閘極介電質藉由原子層沉積(atomic layer deposition，ALD)或其他適合的技術。在閘極介電質之上沉積或形成閘極材料。閘極材料的示例材料包含但不限於多晶矽、金屬、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他適合的導電材料。在一些實施例中，藉由化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD或濺鍍)、電鍍、ALD和/或其他適合的製程沉積閘極材料。在多個之中圖案化閘極介電質和閘極材料，每一所述閘極結構包含閘電極和底層閘極介電層。在一些實施例中，閘極介電質和閘極材料的圖案化包含光微影操作。
藉由遮罩使用閘極結構以在相鄰於閘極結構的主動區域的各種區域中執行離子植入，以獲得包含在P型井或P型基板中以形成N型電晶體的N+植入區域，及/或在N型井或N型基板中以形成P型電晶體的P+植入區域的源極/汲極區域。植入和/或井的其他類型係在各種實施例的範疇內。在一些實施例中，在每一閘極結構周圍沉積間隔物(未示出)。對應的形成各種MD接觸結構和/或VD/VG通孔，例如藉由在源極/汲極區域之上且介於間隔物和/或閘極結構之間的空間中的導電材料的沉積。
在操作1024，在BEOL製程中，如關於第3A圖到第3H圖、第5A圖到第5B圖、第7A圖到第7C圖、第8A圖到第8C圖、第9A圖到第9E圖所述，反覆執行鑲嵌製程以在基板上和/或下製造重佈線結構，重佈線結構電性耦接多個電晶體至正反器電路之中，其中自時脈電路至主閂鎖電路的第一電連接實體上長於自時脈電路至副閂鎖電路的第二電連接。
例如在前端製程之後，執行後端製程以在基板860之上形成重佈線結構868和/或在基板860下方形成背側重佈線結構869。在至少一實施例中，製造重佈線結構868包含相繼地上覆金屬和通孔層。上覆金屬層和通孔層對應的包含金屬層M0或M1等和通孔層V0或V1等。在至少一實施例中，自基板860相繼地逐層向上製造重佈線結構868，例如藉由反覆執行鑲嵌製程。在這樣的鑲嵌製程中，在具有各種電晶體和接觸特徵形成其上的基板860之上沉積介電層。圖案化介電層以形成具有對應待之後形成的通孔層Vj的導電通孔的底層通孔洞，以及對應待之後形成的金屬層Mj+1的導電圖案的上覆凹陷特徵的鑲嵌結構，其中j是整數。用以形成鑲嵌結構的示例圖案化製程包含二或多個光微影圖案化和異向性蝕刻步驟以首先形成底層通孔洞，然後形成上覆凹陷特徵。在基板860之上沉積導電材料以填入鑲嵌結構以獲得在通孔層Vj中的導電通孔和在金屬層Mj+1中的上覆導電圖案。執行所述鑲嵌製程一或多次以相繼地形成重佈線結構868的較高通孔層和金屬層的通孔和導電圖案直到完成頂層金屬層。以類似方式製造背側重佈線結構869。
在製造的重佈線結構868和/或背側重佈線結構869中，自時脈電路至正反器電路的主閂鎖電路的第一電連接實體上長於自時脈電路至正反器電路的副閂鎖電路的第二電連接。關於第9A圖到第9E圖描述在重佈線結構中具有增加的實體長度的示例電連接。在至少一實施例中，可實現改善效能，例如增加速度。
第10D圖是根據一些實施例的操作正反器電路的方法1000D的流程圖。在一些實施例中，正反器電路對應關於第2A圖到第2F圖描述的正反器電路200。
在操作1032，自時脈電路供應時脈脈衝至主閂鎖電路和副閂鎖電路。例如如關於第2A圖到第2F圖所述，自時脈電路230供應時脈脈衝270至主閂鎖電路210和副閂鎖電路220。
在操作1034，在主閂鎖電路，回應於時脈脈衝的第一邊緣，閂鎖輸入資料，以及回應於時脈脈衝的第二邊緣，輸出閂鎖的輸入資料作為中間資料至副閂鎖電路。例如如關於第2A圖到第2F圖所述，回應於時脈脈衝270的上升邊緣271，傳輸閘TG1m導通(以及傳輸閘TG2m關斷)以傳輸輸入資料D至資料保持電路214以藉由主閂鎖電路210閂鎖輸入資料D。然後，回應於時脈脈衝270的下降邊緣272，傳輸閘TG2m導通(以及傳輸閘TG1m關斷)以輸出閂鎖的輸入資料作為中間資料至副閂鎖電路220。
在操作1036，在副閂鎖電路，回應於時脈脈衝的第一邊緣，輸出先前閂鎖的中間資料作為輸出資料，以及回應於時脈脈衝的第二邊緣，閂鎖接收自主閂鎖電路的中間資料。
例如如關於第2A圖到第2F圖所述，回應於時脈脈衝270的上升邊緣271，傳輸閘TG2s導通(以及傳輸閘TG1s關斷)以輸出先前閂鎖的中間資料作為在輸出Q的輸出資料。然後，回應於時脈脈衝270的下降邊緣272，傳輸閘TG1s導通(以及傳輸閘TG2s關斷)以傳輸接收自主閂鎖電路210的中間資料至資料保持電路224以閂鎖接收的中間資料在其中。
在時脈脈衝抵達副閂鎖電路之後，時脈脈衝抵達主閂鎖電路。例如如關於第2A圖到第2F圖所述，在副閂鎖電路220的時脈脈衝270的抵達(類似於第2C圖的中間部分)之後，時脈脈衝270抵達主閂鎖電路210(第2C圖的下面部分)。時脈脈衝較晚抵達主閂鎖電路是由自時脈電路供應時脈信號至主閂鎖電路的電連接的較大的時間延遲引起的。在至少一實施例中，如本文所述，此排列減少正反器電路的設置時間以及提升效能。
所述方法包含示例操作，但所述示例操作不一定需要以所示的順序執行。根據本揭露的實施例的精神及範疇，可以適當地添加、取代、改變順序及/或刪除操作。組合不同特徵及/或不同實施例的實施例係在本揭露的範疇內，並且對於所屬領域通常技術者在閱讀本揭露後將是顯而易見的。
在一些實施例中，藉由至少一EDA系統全部地或部分地執行本文討論的至少一方法。在一些實施例中，EDA系統可用作下文討論的IC製造系統的設計室的部分。
第11圖是根據一些實施例的電子設計自動化(EDA)系統1100的方塊圖。
在一些實施例中，EDA系統1100包含APR系統。根據一或多個實施例的設計佈局圖的在此描述的方法表示導線佈線排列是可實施的，所述方法為例如根據一些實施例的使用EDA系統1100。
在一些實施例中，EDA系統1100是包含硬體處理器1102和非暫時性電腦可讀取儲存媒體1104的通用目的計算裝置。除其他事項外，儲存媒體1104使用電腦程式代碼1106(例如可執行的指令組)被編碼(例如儲存)。代碼1106的執行藉由硬體處理器1102代表(至少部分地)EDA工具，所述EDA工具實施方法的部分或全部，所述方法為例如本文所討論的關於一或多個實施例(以下，提及的製程和/或方法)。
處理器1102經由匯流排1108電性耦接至電腦可讀取儲存媒體1104。處理器1102亦經由匯流排1108電性耦接至I/O介面1110。網路介面1112亦經由匯流排1108電性連接至處理器1102。網路介面1112連接至網路1114，使得處理器1102和電腦可讀取儲存媒體1104能夠經由網路1114連接至外部元件。處理器1102用以執行在電腦可讀取儲存媒體1104中編碼的電腦程式代碼1106，以致使系統1100可用於執行所述製程和/或方法的部分或全部。在一或多個實施例中，處理器1102為中央處理器(central processing unit，CPU)、多處理器、分散式處理系統、特定用途體積電路(application specific integrated circuit，ASIC)、和/或適合的處理單元。
在一或多個實施例中，電腦可讀取儲存媒體1104為電子的、磁性的、光學的、電磁的、紅外線和/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體1104包含半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read-only memory，ROM)、剛性磁片和/或光碟。在使用光碟的一或多個實施例中，電腦可讀取儲存媒體1104包含唯讀光碟記憶體(compact disk-read only memory，CD-ROM)、讀/寫光碟(compact disk-read/write，CD-R/W)和/或數位視訊光碟(digital video disc，DVD)。
在一或多個實施例中，儲存媒體1104儲存電腦程式代碼1106，電腦程式代碼1106用以致使系統1100（其中此種執行表示（至少部分地）EDA工具）用於執行所述製程及/或方法之部分或全部。在一或多個實施例中，儲存媒體1104亦儲存促進執行所述製程和/或方法的部分或全部的資訊。在一或多個實施例中，儲存媒體1104儲存包含如本文所揭示的此種單元的單元的單元庫1107。
EDA系統1100包含I/O介面1110。I/O介面1110耦接至外部電路。在一或多個實施例中，I/O介面1110包含鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、觸控螢幕和/或游標方向鍵以用於與處理器1102交換資訊及命令。
EDA系統1100亦包含耦接至處理器1102的網路介面1112。網路介面1112允許系統1100與網路1114通信，一或多個其他電腦系統連接至網路1114。網路介面1112包含無線網路介面，例如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在二或多個系統1100中實施所述製程和/或方法的部分或全部。
系統1100用以經由I/O介面1110接收資訊。經由I/O介面1110接收的資訊包含指令、資料、設計規則、標準單元庫和/或用於藉由處理器1102處理的其他參數的一或多者。資訊經由匯流排1108傳遞至處理器1102。EDA系統1100用以經由I/O介面1110接收有關UI的資訊。資訊儲存在作為使用者介面（user interface，UI）1142的電腦可讀取媒體1104中。
在一些實施例中，所述製程和/或方法的部分或全部實施為藉由處理器執行的獨立軟體應用。在一些實施例中，所述製程和/或方法的部分或全部實施為軟體應用，上述軟體應用為附加軟體應用的一部分。在一些實施例中，所述製程和/或方法的部分或全部實施為軟體應用的外掛程式。在一些實施例中，所述製程和/或方法的至少一者實施為軟體應用，上述軟體應用為EDA工具的部分。在一些實施例中，所述製程及/或方法之部分或全部實施為由EDA系統1100使用的軟體應用。在一些實施例中，包含標準單元的佈局圖使用例如VIRTUOSO®的工具或另一適合的佈局產生工具產生，VIRTUOSO®可從CADENCE DESIGN SYSTEMS公司購得。
在一些實施例中，製程作為在非暫時性電腦可讀取記錄媒體中儲存的程式的函數實現。非暫時性電腦可讀取記錄媒體的示例包括但不限制於，外部的/可移除的和/或內部的/內建的儲存或記憶體單元，例如，光碟(例如DVD)、磁片(例如硬碟)、半導體記憶體(例如ROM、RAM、記憶體卡)等的一或多者。
第12圖為根據一些實施例的IC製造系統1200和與其相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1200製造(A)一或多個半導體遮罩或(B)半導體積體電路層中的至少一個部件的至少一者。
在第12圖中，IC製造系統1200包含實體，例如設計室1220、遮罩室1230和IC製造廠/製造商(fabricator，fab)1250，其與製造IC裝置1260相關的設計、開發和製造循環和/或服務彼此相互作用。系統1200中的實體由通信網路連接。在一些實施例中，通信網路為單一網路。在一些實施例中，通信網路為各種不同網路，例如內部網路和網際網路。通信網路包含有線和/或無線通信通道。每一實體與其他實體的一或多者相互作用並且提供服務至其他實體的一或多者和/或從其他實體的一或多者接收服務。在一些實施例中，設計室1220、遮罩室1230和IC fab 1250的二或多者由單一更大公司所擁有。在一些實施例中，設計室1220、遮罩室1230和IC fab 1250的二或多者共存於共用設施中且使用共用資源。
設計室(或設計組)1220產生IC設計佈局圖1222。IC設計佈局圖1222包含為IC裝置1260設計的各種幾何圖案。幾何圖案對應形成待製造的IC裝置1260的各種部件的金屬、氧化物或半導體層的圖案。各種層組合以形成各種IC特徵。例如，IC設計佈局圖1222的部分包含各種IC特徵，例如主動區域、閘電極、源極和汲極、層間互連的金屬線或通孔和用於接合墊的開口，上述IC特徵形成於半導體基板(例如矽晶圓)中以及設置於半導體基板上的各種材料層中。設計室1220實施適合的設計程序以形成IC設計佈局圖1222。設計程序包含邏輯設計、實體設計或放置及佈線的一或多者。IC設計佈局圖1222存在於具有幾何圖案的資訊的一或多個資料檔中。例如，IC設計佈局圖1222可以GDSII檔格式或DFII檔格式表示。
遮罩室1230包含資料準備1232和遮罩製造1244。遮罩室1230使用IC設計佈局圖1222製造一或多個遮罩1245，遮罩1245待用於根據IC設計佈局圖1222製造IC裝置1260的各種層。遮罩室1230執行遮罩資料準備1232，其中IC設計佈局圖1222轉換成代表性資料檔(representative data file，RDF)。遮罩資料準備1232提供RDF至遮罩製造1244。遮罩製造1244包含遮罩寫入器。遮罩寫入器將RDF轉換成基板上的影像，例如遮罩(主遮罩)1245或半導體晶圓1253。設計佈局圖1222由遮罩資料準備1232操縱以符合遮罩寫入器的特定特性和/或IC fab 1250的要求。在第12圖中，將遮罩資料準備1232和遮罩製造1244以分離元件說明。在一些實施例中，遮罩資料準備1232和遮罩製造1244可被統一稱為遮罩資料準備。
在一些實施例中，遮罩資料準備1232包含光學鄰近校正(optical proximity correction，OPC)，上述OPC使用微影增強技術以補償像差，例如可能由繞射、干涉和其他製程效應等引起的像差。上述OPC調整IC設計佈局圖1222。在一些實施例中，遮罩資料準備1232包含進一步的解析度增強技術(resolution enhancement 技術，RET)，例如離軸照明、亞解析度輔助特徵、相變遮罩和其他適合的技術等或其組合。在一些實施例中，亦使用反相微影技術(inverse lithography technology，ILT)，上述ILT將上述OPC處理為逆像問題。
在一些實施例中，遮罩資料準備1232包含遮罩規則檢查器(mask rule checker，MRC)，上述MRC利用一組遮罩產生規則檢查已經在上述OPC中經受製程的IC設計佈局圖1222，上述規則包含某些幾何和/或連接性限制以確保充足餘量，以解決在半導體製造製程中的變化性等。在一些實施例中，上述MRC修改IC設計佈局圖1222以補償遮罩製造1244期間的限制，上述限制可取消由上述OPC執行的修改的部分以滿足遮罩產生規則。
在一些實施例中，遮罩資料準備1232包含微影製程檢查(lithography process checking，LPC)，上述LPC模擬將由IC fab 1250實施的處理以製造IC裝置1260。上述LPC基於IC設計佈局圖1222模擬此處理以創造模擬製造元件，例如IC裝置1260。上述LPC模擬中的處理參數可包含與IC製造週期的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數和/或製造製程的其他態樣。上述LPC考慮了各種因素，例如空間成像對比、焦點深度(depth of focus，DOF)、遮罩錯誤增強因素(mask error enhancement factor，MEEF)和其他適合的因素等或其組合。在一些實施例中，在由上述LPC已經創造模擬製造的裝置後，若模擬裝置不足夠接近形狀以滿足設計規則，則重複上述OPC和/或上述MRC以進一步改進IC設計佈局圖1222。
應理解，為了清楚的目的，遮罩資料準備1232的以上描述已經被簡化。在一些實施例中，資料準備1232包含例如邏輯運算(logic operation，LOP)的額外特徵以根據製造規則修改IC設計佈局圖1222。另外，在資料準備1232期間應用於IC設計佈局圖1222的製程可以各種不同順序執行。
在遮罩資料準備1232之後及遮罩製造1244期間，基於修改的IC設計佈局圖1222製造遮罩1245或遮罩組1245。在一些實施例中，遮罩製造1244包含基於IC設計佈局圖1222執行一或多次微影曝光。在一些實施例中，使用電子束（electron-beam，e-beam）或多個電子束的機構以基於修改的IC設計佈局圖1222在遮罩（光罩或主遮罩）1245上形成圖案。遮罩1245可以各種技術形成。在一些實施例中，使用二元技術形成遮罩1245。在一些實施例中，遮罩圖案包含不透明區域和透明區域。用於曝光已經塗覆在晶圓上的影像敏感材料層（例如光阻劑）的輻射束，例如紫外線（UV）束，由不透明區域阻斷以及透射穿過透明區域。在一個實例中，遮罩1245的二元遮罩版本包含透明基板（例如熔凝石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如鉻）。在另一實例中，使用相位轉移技術形成遮罩1245。在遮罩1245的相位轉移遮罩(phase shift mask，PSM)版本中，形成於相位轉移遮罩上的圖案中的各種特徵，經配置以具有適當的相位差以提高解析度和成像品質。在各種實例中，相位轉移遮罩可為衰減PSM或交替PSM。由遮罩製造1244產生的遮罩用於各種製程中。例如，此種遮罩用於離子注入製程中以在半導體晶圓1253中形成各種摻雜區域、用於蝕刻製程中以在半導體晶圓1253中形成各種蝕刻區域，和/或用於其他適合的製程中。
IC fab 1250為IC製造公司，所述公司包含用於製造各種不同IC產品的一或多個製造設施。在一些實施例中，IC fab 1250為半導體製造廠。例如，可能存在用於多個IC產品的前端製造(前段(front-end-of-line，FEOL)製造)的製造設施，而第二製造設施可為IC產品的互連和包裝提供後端製造(後段(back-end-of-line，BEOL)製造)，以及第三製造設施可為製造廠公司提供其他服務。
IC fab 1250包含用以在半導體晶圓1253上執行各種製造操作使得IC裝置1260根據遮罩（例如遮罩1245）被製造的晶圓製造工具1252。在各種實施例中，製造工具1252包含晶圓步進器、離子植入器、光阻塗佈器、製程腔室（例如CVD腔室或LPCVD熔爐）、CMP系統、電漿蝕刻系統、晶圓清洗系統或能夠執行如本文所討論的一或多個適合的製造製程的其他製造設備的一或多者。
IC fab 1250使用由遮罩室1230製造的遮罩1245來製造IC裝置1260。因而，IC fab 1250至少間接地使用IC設計佈局圖1222來製造IC裝置1260。在一些實施例中，半導體晶圓1253藉由使用遮罩1245來形成IC裝置1260的IC fab 1250被製造。在一些實施例中，IC製造包含至少間接地基於IC設計佈局圖1222的執行一或多個微影曝光。半導體晶圓1253包含矽基板或具有形成於其上的材料層的其他適合基板。半導體晶圓1253進一步包含各種摻雜區域、介電特徵、多級互連等（在後續製造步驟中形成）的一或多者。
在一些實施例中，一種積體電路裝置包含一主閂鎖電路，包含一第一時脈輸入和一資料輸出，一副閂鎖電路，包含一第二時脈輸入和一資料輸入，資料輸入電性耦接至主閂鎖電路之資料輸出，以及一時脈電路。時脈電路藉由一第一電連接電性耦接至第一時脈輸入，第一電連接用以具有一第一時間延遲，第一時間延遲介於時脈電路和第一時脈輸入之間。時脈電路藉由一第二電連接電性耦接至第二時脈輸入，第二電連接用以具有一第二時間延遲，第二時間延遲介於時脈電路以及第二時脈輸入之間。第一時間延遲長於第二時間延遲。
在一些實施例中，一種系統包含至少一處理器，以及至少一記憶體，儲存用於一或多個程式的電腦程式碼。當至少一處理器執行儲存於至少一記憶體的電腦程式碼時，電腦程式碼和至少一處理器用以致使系統執行產生一積體電路裝置的一佈局，佈局儲存於一非暫時性電腦可讀媒體中。產生佈局包含：在佈局中，放置一主閂鎖電路、一副閂鎖電路和一時脈電路，以及執行佈線以電性耦接時脈電路至主閂鎖電路和副閂鎖電路。在所述佈線中，一第一電連接佈線自時脈電路至主閂鎖電路，第一電連接實體上長於一第二電連接，第二電連接佈線自時脈電路至副閂鎖電路。
在一些實施例中，一種方法包含：自一時脈電路供應一時脈脈衝至一主閂鎖電路和一副閂鎖電路。所述方法進一步包含，在主閂鎖電路，回應於時脈脈衝的一第一邊緣，閂鎖輸入資料，以及回應於時脈脈衝的一第二邊緣，輸出閂鎖的輸入資料作為中間資料至副閂鎖電路。所述方法進一步包含，在副閂鎖電路，回應於時脈脈衝的第一邊緣，輸出先前閂鎖的中間資料作為輸出資料，以及回應於時脈脈衝的第二邊緣，閂鎖接收自主閂鎖電路的中間資料。在時脈脈衝抵達副閂鎖電路之後，時脈脈衝抵達主閂鎖電路。
前述內容概述了幾個實施例的特徵，使得本領域中具有通常知識者可以更好地理解本公開的各方面。本領域中具有通常知識者應該理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域中具有通常知識者還應該理解，這樣的等同構造並不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
100、800C、1260:IC裝置 102:巨集 104:區域 200、600:正反器電路 210、310、610、710、781:主閂鎖電路 211、221:資料輸入 212、222:中間節點 213、223:資料輸出 214、224:資料保持電路 216、226:第一時脈輸入 217、227:第二時脈輸入 218、219、228、229、311~314、321~325、331~335、341~345、351~354、361、363、373、511、513、551~554、711、712、721、722、731、732、791、792:電連接 220、320、620、720、782:副閂鎖電路 230、330、330A、330B、530、730、783:時脈電路 231、232:時脈輸出 233:時脈輸入 240、640、740:輸入電路 241、242、800A:電路 243、244:節點 250:輸出電路 260:選擇電路 270:時脈脈衝 271、276、276’、277:上升邊緣 272:下降邊緣 273:線 275、275’:脈衝 300A~300H、500A~500B、700A~700C:電路區域 301~304、820:邊界 305~307、785、786:其他電路 400:多位元正反器電路 460:選擇電路 501~504:時脈匯流排 800B:單元 801、802:主動區域 803、804:源極區域 805、806:汲極區域 810:閘極區域 818、819:虛設閘極區域 821~824:邊緣 835~837:接觸結構 838、839、901~903、912、913、921~923、926、928、929、931、943、945、947、949、951、961~963、966、968:通孔 841~844、905、915、925、927、930、932、935、944、946、948、950、952、965、969、975:導電圖案 860:基板 861:第一側 862:第二側 868:互連結構 869:背側互連結構 900A~900E:導電結構 942:最短路徑 1000A~1000D:方法 1002、1004、1012、1014、1022、1024、1032、1034、1036:操作 1100:系統 1102:處理器 1104:媒體 1106:代碼 1107:單元庫 1108:匯流排 1110:I/O介面 1112:網路介面 1114:網路 1142:使用者介面 1200:系統 1220:設計室 1222:設計佈局圖 1230:遮罩室 1232:資料準備 1244:遮罩製造 1245:遮罩、遮罩組 1250:IC fab 1252:製造工具 1253:半導體晶圓
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。 第1圖是根據一些實施例的IC裝置的方塊圖。 第2A圖是根據一些實施例的正反器電路的示意邏輯圖。 第2B圖是根據一些實施例的正反器電路的電路圖。 第2C圖是根據一些實施例的正反器電路的操作的示意時序圖。 第2D圖到第2F圖是根據一些實施例的示意呈現的正反器電路的操作的電路圖。 第3A圖到第3H圖是根據一些實施例的一或多個IC裝置的各種電路區域的佈局的簡化示意圖。 第4圖是根據一些實施例的多位元正反器電路的示意邏輯圖。 第5A圖到第5B圖是根據一些實施例的一或多個IC裝置的各種電路區域的佈局的簡化示意圖。 第6圖是根據一些實施例的正反器電路的示意邏輯圖。 第7A圖到第7C圖是根據一些實施例的一或多個IC裝置的各種電路區域的佈局的簡化示意圖。 第8A圖是根據一些實施例的電路的電路圖。 第8B圖是根據一些實施例的單元的佈局的示意圖。 第8C圖是根據一些實施例的IC裝置的電路區域的示意剖面圖。 第9A圖到第9E圖是根據一些實施例的配置電連接用以佈線時脈信號的各種導電結構的示意透視圖。 第10A圖到第10D圖是根據一些實施例的各種方法的流程圖。 第11圖是根據一些實施例的電子設計自動化(EDA)系統的方塊圖。 第12圖是根據一些實施例的IC裝置製造系統的方塊圖，以及與之相關聯的IC製造流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1000D:方法
1032、1034、1036:操作

Claims (20)

  1. 一種積體電路裝置，包含： 一主閂鎖電路，包含一第一時脈輸入和一資料輸出； 一副閂鎖電路，包含一第二時脈輸入和一資料輸入，該資料輸入電性耦接至該主閂鎖電路之該資料輸出；以及 一時脈電路， 其中 該時脈電路藉由一第一電連接電性耦接至該第一時脈輸入，該第一電連接用以具有一第一時間延遲，該第一時間延遲介於該時脈電路和該第一時脈輸入之間， 該時脈電路藉由一第二電連接電性耦接至該第二時脈輸入，該第二電連接用以具有一第二時間延遲，該第二時間延遲介於該時脈電路以及該第二時脈輸入之間，以及 該第一時間延遲長於該第二時間延遲。
  2. 如請求項1所述的積體電路裝置，其中 該第一電連接實體上長於該第二電連接。
  3. 如請求項1所述的積體電路裝置，其中 該副閂鎖電路比該主閂鎖電路實體上更接近該時脈電路。
  4. 如請求項1所述的積體電路裝置，其中 該副閂鎖電路實體上介於該時脈電路和該主閂鎖電路之間。
  5. 如請求項1所述的積體電路裝置，其中 該時脈電路包含： 一第一時脈輸出，用以輸出一第一時脈信號，以及 一第二時脈輸出，用以輸出一第二時脈信號，該第二時脈信號與該第一時脈信號反相， 該第一時脈輸出藉由該第一電連接和該第二電連接相應的電性耦接至該第一時脈輸入和該第二時脈輸入， 該主閂鎖電路進一步包含一第三時脈輸入，該第三時脈輸入藉由一第三電連接電性耦接至該第二時脈輸出，以及 該副閂鎖電路進一步包含一第四時脈輸入，該第四時脈輸入藉由一第四電連接電性耦接至該第二時脈輸出。
  6. 如請求項5所述的積體電路裝置，其中 該第三電連接用以具有一第三時間延遲，該第三時間延遲介於該時脈電路和該第三時脈輸入之間， 該第四電連接用以具有一第四時間延遲，該第四時間延遲介於該時脈電路和該第四時脈輸入之間，以及 該第三時間延遲長於該第四時間延遲。
  7. 如請求項5所述的積體電路裝置，其中 該時脈電路包含： 一第一電路，具有該第一時脈輸出，且用以輸出該第一時脈信號於該第一時脈輸出，以及 一第二電路，具有該第二時脈輸出，且用以輸出該第二時脈信號於該第二時脈輸出。
  8. 如請求項7所述的積體電路裝置，其中 該副閂鎖電路實體上介於該主閂鎖電路和該第一電路之間，以及 該第一電路實體上介於該副閂鎖電路和該第二電路之間。
  9. 如請求項7所述的積體電路裝置，其中 該第一電路實體上介於該主閂鎖電路和該副閂鎖電路之間，以及 該副閂鎖電路實體上介於該第一電路和該第二電路之間。
  10. 如請求項7所述的積體電路裝置，其中 該主閂鎖電路實體上介於該第一電路和該副閂鎖電路之間，以及 該副閂鎖電路實體上介於該主閂鎖電路和該第二電路之間。
  11. 如請求項1所述的積體電路裝置，其中 該第一電連接包含： 該第二電連接，自該時脈電路延伸至該副閂鎖電路，以及 一第三電連接，串聯電性耦接至該第二電連接，以及該第三電連接自該副閂鎖電路延伸至該主閂鎖電路。
  12. 如請求項11所述的積體電路裝置，其中 該時脈電路實體上介於該主閂鎖電路和該副閂鎖電路之間。
  13. 如請求項1所述的積體電路裝置，進一步包含： 複數個主閂鎖電路，包含該主閂鎖電路； 複數個副閂鎖電路，包含該副閂鎖電路； 一第一時脈匯流排，電性耦接該第一電連接至該些主閂鎖電路；以及 一第二時脈匯流排，電性耦接該第二電連接至該些副閂鎖電路； 其中 該些主閂鎖電路和該些副閂鎖電路共同配置為複數個正反器電路，該些正反器電路彼此串聯電性耦接，以及 在該些副閂鎖電路中的每一副閂鎖電路具有一資料輸入，該資料輸入電性耦接至在該些主閂鎖電路中的一對應主閂鎖電路的一資料輸出，以形成在該些正反器電路中的一對應正反器電路。
  14. 如請求項13所述的積體電路裝置，其中 該些主閂鎖電路實體上沿著一第一方向排列在一第一行中， 該些副閂鎖電路實體上沿著該第一方向被排列在一第二行中，以及 在橫向於該第一方向的一第二方向上，該些副閂鎖電路的該第二行實體上介於該時脈電路以及該些主閂鎖電路的該第一行之間。
  15. 如請求項13所述的積體電路裝置，其中 該些主閂鎖電路沿著一第一方向實體上被排列在一第一行中， 該些副閂鎖電路沿著該第一方向實體上被排列在一第二行中， 在橫向於該第一方向的一第二方向上，該時脈電路實體上介於該些主閂鎖電路的該第一行和該些副閂鎖電路的該第二行之間， 該第一時脈匯流排和該第二時脈匯流排沿著該第一方向延伸，以及 該第一電連接包含： 該第二電連接，沿著該第二方向延伸自該時脈電路至該第二時脈匯流排，以及 一第三電連接，串聯電性耦接至該第二電連接，且沿著該第二方向延伸自該第二時脈匯流排至該第一時脈匯流排。
  16. 如請求項1所述的積體電路裝置，其中 該主閂鎖電路實體上在一第一方向上相鄰於該副閂鎖電路，以及 該時脈電路實體上在一第二方向上相鄰於該副閂鎖電路，該第二方向橫向於該第一方向。
  17. 一種系統，包含： 至少一處理器；以及 至少一記憶體，儲存用於一或多個程式的電腦程式碼， 其中，當該至少一處理器執行儲存於該至少一記憶體的該電腦程式碼時，該電腦程式碼和該至少一處理器用以致使該系統執行產生一積體電路裝置的一佈局，該佈局儲存於一非暫時性電腦可讀媒體中，該產生該佈局包含： 在該佈局中，放置一主閂鎖電路、一副閂鎖電路和一時脈電路；以及 執行佈線以電性耦接該時脈電路至該主閂鎖電路和該副閂鎖電路， 其中，在該佈線中，一第一電連接佈線自該時脈電路至該主閂鎖電路，該第一電連接實體上長於一第二電連接，該第二電連接佈線自該時脈電路至該副閂鎖電路。
  18. 如請求項17所述的系統，其中 該放置包含放置該時脈電路，該副閂鎖電路比該主閂鎖電路實體上更接近該時脈電路。
  19. 一種方法，包含： 自一時脈電路供應一時脈脈衝至一主閂鎖電路和一副閂鎖電路； 在該主閂鎖電路， 回應於該時脈脈衝的一第一邊緣，閂鎖輸入資料，以及 回應於該時脈脈衝的一第二邊緣，輸出閂鎖的該輸入資料作為中間資料至該副閂鎖電路；以及 在該副閂鎖電路， 回應於該時脈脈衝的該第一邊緣，輸出先前閂鎖的中間資料作為輸出資料，以及 回應於該時脈脈衝的該第二邊緣，閂鎖接收自該主閂鎖電路的該中間資料， 其中在該時脈脈衝抵達該副閂鎖電路之後，該時脈脈衝抵達該主閂鎖電路。
  20. 如請求項19所述的方法，其中 該主閂鎖電路和該副閂鎖電路的每一者包含一傳輸閘，以及耦接至該傳輸閘的一資料保持電路， 該主閂鎖電路的該傳輸閘回應於該時脈脈衝的該第一邊緣和該第二邊緣對應的導通和關斷， 該副閂鎖電路的該傳輸閘回應於該時脈脈衝的該第一邊緣和該第二邊緣對應的導通和關斷，以及 該主閂鎖電路和該副閂鎖電路二者的傳輸閘在一中間階段時導通，該中間階段介於在該副閂鎖電路的該時脈脈衝的該第二邊緣的抵達和在該主閂鎖電路的該時脈脈衝的該第二邊緣的之後的抵達之間。
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