TWI698982B - 形成具有記憶胞的記憶胞陣列的方法 - Google Patents

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Abstract

本發明的實施例提供一種記憶胞陣列，包含在第一方向上配置於第一列中的第一記憶胞及在第一方向上配置於第二列中的第二記憶胞。第一記憶胞或第二記憶胞包含主動區集合、閘極集合以及第一導電結構集合。主動區集合中的主動區中的每一者在第一方向上以第一間距與相鄰主動區分隔開。主動區集合在第二方向上延伸。主動區集合包含鄰接於第一記憶胞的第一側面的第一主動區及鄰接於第一記憶胞的第二側面的第二主動區。第一主動區的長度不同於第二主動區的長度。

Description

形成具有記憶胞的記憶胞陣列的方法
本發明的實施例是有關於一種形成具有記憶胞的記憶胞陣列的方法。
半導體積體電路（integrated circuit，IC）工業已產生廣泛多種數位裝置來解決多個不同區域中的問題。諸如記憶體巨集的此等數位裝置中的一些經組態用於儲存資料。舉例而言，在一些應用中，快取記憶體為可在IC晶片上使用的特定記憶體巨集。此外，在一些應用中，快取記憶體可經組態以儲存最近使用的資料，使得對最新資料的後續存取可藉由與存取位於IC晶片之外（例如，晶片外）的記憶體相反地存取快取記憶體而實施。大體而言，較大的快取記憶體使得最新資料得以儲存於晶片上，從而引起較少晶片外記憶體資料存取。較小記憶胞的設計使IC更緻密且使總IC效能加速。因此，需要6電晶體（6-transistor，6T）同步隨機存取記憶體（synchronous random access memory，SRAM）的替代物。
本申請的一些實施例提供一種形成具有記憶胞的記憶胞陣列的方法，所述方法包括：藉由處理器產生所述記憶胞陣列的佈局設計，所述佈局設計具有角部槽口，其中所述佈局設計的所述產生包括：產生對應於製造所述記憶胞陣列的主動區集合的主動區佈局圖案集合，所述主動區佈局圖案集合中的每一主動區佈局圖案在第一方向上以第一間距與所述主動區佈局圖案集合中的相鄰佈局圖案分隔開，所述主動區佈局圖案集合在不同於所述第一方向的第二方向上延伸且位於第一佈局層級上，所述主動區佈局圖案集合包含鄰接於所述角部槽口及所述記憶胞的第一側面的第一主動區佈局圖案及鄰接於與所述記憶胞的所述第一側面相對的所述記憶胞的第二側面的第二主動區佈局圖案；其中上述佈局圖案中的至少一者儲存於非暫時性電腦可讀媒體中，且上述產生操作中的至少一者由硬體處理器執行，以及基於所述佈局設計製造所述記憶胞陣列。
以下揭露內容提供用於實施所提供主題的特徵的不同實施例或實例。下文描述組件、材料、值、步驟、配置或其類似者的具體實例以簡化本揭露。當然，此等僅為實例且並非限制。預期其他組件、材料、值、步驟、配置或其類似者。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包括第一特徵以及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複是出於簡單性及清晰性的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，在本文中，為了易於描述，空間相對術語，諸如「在...下方（beneath）」、「下方（below）」、「下（lower）」、「上（above）」、「上方（upper）」及類似者可用於描述如圖式中所說明的一個元件或特徵與其他元件或特徵的關係。除圖中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例，形成記憶胞陣列的方法包含產生在第一方向上延伸的第一影像塊集合且產生在第一方向上延伸的第二影像塊集合。在一些實施例中，第一影像塊集合中的每一影像塊對應於第一記憶胞集合的第一佈局設計。在一些實施例中，第二影像塊集合中的每一影像塊對應於第二記憶胞集合的第二佈局設計。
在一些實施例中，第一記憶胞集合中的每一記憶胞包括五電晶體（five transistor，5T）同步隨機存取記憶體（SRAM）記憶胞。在一些實施例中，第二記憶胞集合中的每一記憶胞包括5T SRAM記憶胞。
在一些實施例中，第一記憶胞集合配置於記憶胞陣列的至少第一列及第二列中。在一些實施例中，第二記憶胞集合配置於記憶胞陣列中的至少第三列及第四列中。
在一些實施例中，第一影像塊集合的形狀或第二影像塊集合的形狀為非矩形，其產生比其他設計更小的標準單元。在一些實施例中，因具有更小標準單元，第一影像塊集合或第二影像塊集合可用於製造比其他積體電路更小的集成電路。
第一影像塊集合及第二影像塊集合在第二方向上彼此交替。在一些實施例中，第二影像塊集合在第二方向上與第一影像塊集合分隔開。
在一些實施例中，第一影像塊集合中的每一影像塊在不同於第一方向的第二方向上自第一影像塊集合中的相鄰影像塊偏移。在一些實施例中，第二影像塊集合中的每一影像塊在第二方向上自第二影像塊集合中的相鄰影像塊偏移。
在一些實施例中，產生第一影像塊集合包含產生第一記憶胞集合的第一佈局設計。在一些實施例中，產生第二影像塊集合包含產生第二記憶胞集合的第二佈局設計。
在一些實施例中，第一影像塊集合中的每一影像塊及第二影像塊集合中的每一影像塊在不同於第一方向及第二方向的第三方向上延伸。
圖1為根據一些實施例的記憶胞100的電路圖。
記憶胞100為用於說明的五電晶體（5T）單埠（single port，SP）靜態隨機存取記憶體（static random access memory，SRAM）記憶胞。在一些實施例中，記憶胞100採用除五個以外的多個電晶體。其他類型的記憶體在各種實施例的範圍內。
記憶胞100包括三個P型金屬氧化物半導體（P-type metal oxide semiconductor，PMOS）電晶體P1、P型金屬氧化物半導體電晶體P2以及P型金屬氧化物半導體電晶體P3，以及兩個N型金屬氧化物半導體（N-type metal oxide semiconductor，NMOS）電晶體N1及N型金屬氧化物半導體電晶體N2。電晶體P1、電晶體P2、電晶體N1以及電晶體N2形成交叉鎖存器（cross-latch）或一對交叉耦接的反相器。舉例而言，PMOS電晶體P1及NMOS電晶體N1形成第一反相器，而PMOS電晶體P2及NMOS電晶體N2形成第二反相器。
PMOS電晶體P1及PMOS電晶體P2中的每一者的源極端子經組態為電壓供應節點NODE_1。每一電壓供應節點NODE_1耦接至第一電壓源VDDI。PMOS電晶體P1的汲極端子與NMOS電晶體N1的汲極端子、PMOS電晶體P2的閘極端子、NMOS電晶體N2的閘極端子耦接，且經組態為儲存節點NDB。
PMOS電晶體P2的汲極端子與NMOS電晶體N2的汲極端子、PMOS電晶體P1的閘極端子、NMOS電晶體N1的閘極端子、PMOS電晶體P3的源極端子耦接，且經組態為儲存節點ND。NMOS電晶體N1及NMOS電晶體N2中的每一者的源極端子經組態為具有供應參考電壓VSS的供應參考電壓節點（未標記）。NMOS電晶體N1及NMOS電晶體N2中的每一者的源極端子亦耦接至供應參考電壓VSS。
字元線WL1與PMOS電晶體P3的閘極端子耦接。字元線WL1亦被稱作寫入控制線，因為PMOS電晶體P3經組態以藉由字元線WL1上的信號控制以便在位元線BL1與節點ND之間傳送資料。
PMOS電晶體P3的汲極端子耦接至位元線BL1。位元線BL1經組態為用於記憶胞100的資料輸入及輸出兩者。在一些實施例中，在寫入操作中，將邏輯值加在位元線BL1以將位元線BL1上的邏輯值寫入至記憶胞100。位元線BL1被稱作資料線，因為位元線BL1上所攜載的資料寫入至節點ND且自節點ND讀取。在一些實施例中，PMOS電晶體P3的源極端子耦接至位元線BL1，且PMOS電晶體P3的汲極端子耦接至儲存節點ND。
圖2A為根據一些實施例的具有圖1中的多個記憶胞的記憶胞陣列200A的方塊圖。舉例而言，圖1的記憶胞100可用作記憶胞陣列200A中的一或多個記憶胞。
記憶胞陣列200A包括具有M列及N行的記憶胞202[1,1]、記憶胞202[1,2]、…、記憶胞202[2,2]、…、記憶胞202[M,N]的陣列（統稱為「記憶胞202A的陣列」），其中N為對應於記憶胞202A的陣列中的行的數目的正整數，且M為對應於記憶胞202A的陣列中的列的數目的正整數。記憶胞202A的陣列中的胞元的列配置在第一方向X上。記憶胞202A的陣列中的胞元的行配置在第二方向Y上。其中第二方向Y不同於第一方向X。在一些實施例中，第二方向Y垂直於第一方向X。圖1的記憶胞100可用作記憶胞202A的陣列中的一或多個記憶胞。
記憶胞陣列200A更包含2N個位元線BL[1]、…、位元線BL[2N]（統稱為「位元線BL」）。記憶胞202A的陣列中的每一行1、…、行N藉由一對位元線BL[1]、…、位元線BL[2N]重疊。每一位元線BL在第二方向Y上延伸且在胞元的行（例如，行1、…、行N）上方。在一些實施例中，記憶胞陣列200A並不包含一或多個反相位元線BLB。應注意，如此上下文中所使用的術語「條」指示邏輯反相信號，例如反相位元線BLB[1]、…反相位元線BLB[N]攜載自由位元線BL[1]、…位元線BL[N]攜載的信號邏輯反相的信號。
記憶胞202A的陣列或圖2B的記憶胞202B的陣列中的位元線集合BL中的位元線對應於圖1的位元線BL1。
在一些實施例中，記憶胞202A的陣列中的一對記憶胞位於位元線BL中的一對位元線之間。舉例而言，在記憶胞陣列200A的列1及行1中，記憶胞202[1,1]及記憶胞202[1,2]各自位於位元線BL[1]與位元線BL[2]之間。類似地，在記憶胞陣列200的列1及行2中，記憶胞202[1,3]及記憶胞202[1,4]各自位於位元線BL[3]與位元線BL[4]之間。
記憶胞陣列200A更包含2M個字元線WL[1]、…、字元線WL[2M]（統稱為「字元線WL」）。每一字元線WL在第一方向X上延伸且在胞元的列（例如，列1、…、列M）上方。記憶胞202A的陣列中的每一列1、…、列M與一對字元線WL[1]、…、字元線WL[2M]重疊。舉例而言，字元線WL[1]及字元線WL[2]各自與記憶胞202A的陣列的列1重疊。類似地，字元線WL[3]及字元線WL[4]各自與記憶胞202A的陣列的列2重疊，且字元線WL[7]及字元線WL[2M]各自與記憶胞202A的陣列的列M重疊。
記憶胞202A的陣列或圖2B的記憶胞202B的陣列中的字元線集合WL中的字元線對應於圖1的字元線WL1。
在一些實施例中，記憶胞202A的陣列中的記憶胞的每一列位於字元線WL中的一對字元線之間。舉例而言，在記憶胞陣列200A的列1中，記憶胞202[1,1]、記憶胞202[1,2]、…、記憶胞202[1,N]位於字元線WL[1]與字元線WL[2]之間。類似地，在記憶胞陣列200A的列2中，記憶胞202[2,1]、記憶胞202[2,2]、…、記憶胞202[2,N]位於字元線WL[1]與字元線WL[2]之間。
記憶胞202A的陣列中的每一記憶胞耦接至位元線BL的對應位元線及字元線WL的對應字元線。舉例而言，記憶胞202[1,1]耦接至位元線BL[1]及字元線WL[1]。類似地，記憶胞202[1,2]耦接至位元線BL[2]及字元線WL[2]，記憶胞202[1,3]耦接至位元線BL[3]及字元線WL[2]，記憶胞202[2,1]耦接至位元線BL[1]及字元線WL[4]，且記憶胞202[2,2]耦接至位元線BL[2]及字元線WL[3]。
記憶胞202A的陣列中的記憶胞經分組成第一記憶胞集合204及第二記憶胞集合206。
第一記憶胞集合204包含記憶胞204a、記憶胞204b、…、記憶胞204i。
第二記憶胞集合206包含記憶胞206a、記憶胞206b、記憶胞206c以及記憶胞206d。
在一些實施例中，第一記憶胞集合204中的記憶胞對應於第一佈局設計類型（例如，圖3A至圖3B的佈局設計300A至佈局設計300B）的記憶胞，且第二記憶胞集合206對應於不同於第一佈局設計類型的第二佈局設計類型（例如，圖4A至圖4B的佈局設計400A至佈局設計400B）的記憶胞。
在一些實施例中，第一記憶胞集合204中的記憶胞對應於第二佈局設計類型（例如，圖4A至圖4B的佈局設計400A至佈局設計400B）的記憶胞，且第二記憶胞集合206對應於第一佈局設計類型（例如，圖3A至圖3B的佈局設計300A至佈局設計300B）的記憶胞。
圖2B為根據一些實施例的具有圖1中的多個記憶胞的記憶胞陣列200B的電路圖。記憶胞陣列200B為以電路圖表現的圖2A的記憶胞陣列200A的方塊圖的實施例。圖1的記憶胞100可用作記憶胞陣列200B中的一或多個記憶胞。
與圖2A的記憶胞陣列200A相比，記憶胞陣列200B中的記憶胞202B的陣列替代圖2A的記憶胞202A的陣列。記憶胞202B的陣列為圖2A的記憶胞202A的陣列的實施例。
記憶胞202B的陣列中的每一記憶胞包括耦接至第一反相器集合212（未標記）中的對應反相器I1[1,1]、反相器I1[1,2]、…、反相器I1[M,N]及第二反相器集合214（未標記）中的對應反相器I2[1,1]、反相器I2[1,2]、…、反相器I2[M,N]中的每一者的PMOS電晶體集合210（未標記）中的對應PMOS電晶體P3[1,1]、PMOS電晶體P3[1,2]、…、PMOS電晶體P[M,N]。第一反相器集合212及第二反相器集合214為交叉耦接的反相器集合216（未標記）的部分。
記憶胞202B的陣列中的PMOS電晶體集合210中的PMOS電晶體P3[1,1]、PMOS電晶體P3[1,2]、…、PMOS電晶體P3[M,N]中的一或多者對應於圖1的PMOS電晶體P3。
記憶胞202B的陣列中的第一反相器集合212中的反相器I1[1,1]、反相器I1[1,2]、…、反相器I1[M,N]中的一或多者對應於圖1的PMOS電晶體P2及NMOS電晶體N2。
記憶胞202B的陣列中的第二反相器集合214的反相器I2[1,1]、反相器I2[1,2]、…、反相器I2[M,N]中的一或多者對應於圖1的PMOS電晶體P1及NMOS電晶體N1。
在一些實施例中，記憶胞陣列200A或記憶胞陣列200B中的一或多個記憶胞包含一或多個單埠（SP）SRAM胞元。在一些實施例中，記憶胞陣列200A或記憶胞陣列200B中的一或多個記憶胞包含一或多個雙埠（DP）SRAM胞元。記憶胞陣列200A或記憶胞陣列200B中的不同類型的記憶胞在本揭露的所預期範圍內。記憶胞202A或記憶胞202B的陣列的不同組態在本揭露的所預期範圍內。記憶胞202A或記憶胞202B的陣列中的位元線BL或字元線WL的不同組態在本揭露的所預期範圍內。
在一些實施例中，記憶胞陣列200A至記憶胞陣列200B包含使記憶胞陣列200A至記憶胞陣列200B包含比其他記憶胞陣列更少的電晶體的5T SRAM胞元（圖1）的陣列。在一些實施例中，因記憶胞陣列200A至記憶胞陣列200B包含更少電晶體，記憶胞陣列200A至記憶胞陣列200B與其他記憶胞陣列相比佔據更小面積。在一些實施例中，因與其他記憶胞陣列相比佔據更小面積，記憶胞陣列200A至記憶胞陣列200B更緻密且與其他方法相比較具有更大記憶體容量。
圖3A為根據一些實施例的佈局設計300A的圖。佈局設計300A對應於圖2A至圖2B的記憶胞陣列200A至記憶胞陣列200B的一部分的佈局圖。舉例而言，佈局設計300A對應於圖2A至圖2B的第二記憶胞集合206的一或多個記憶胞206a、記憶胞206b、記憶胞206c或記憶胞206d的佈局設計。
與圖3B、圖4A至圖4B及圖6至圖8（在下文示出）中的一或多者中的彼等組件相同或類似的組件給定相同參考編號，且因此省略其詳細描述。
佈局設計400A至400B（圖4A至圖4B）、佈局設計600（圖6）、佈局設計700（圖7）或佈局設計800（圖8）的包含對準、長度以及寬度的結構關係以及組態類似於圖3A至圖3B的佈局設計300A或300B的結構關係及組態，且為簡潔起見將並未描述於圖4A至圖4B以及圖6至圖8中。
佈局設計300A可用於製造積體電路500A（圖5A至圖5H）。
佈局設計300A對應於圖2A至圖2B的記憶胞202[1,2]、記憶胞202[1,3]、記憶胞202[2,2]以及記憶胞202[2,3]的佈局設計。在一些實施例中，佈局設計300A對應於圖2A至圖2B的記憶胞202[1,6]、記憶胞202[1,7]、記憶胞202[2,6]以及記憶胞202[2,7]的佈局設計。在一些實施例中，佈局設計300A對應於圖2A至圖2B的記憶胞202[3,2]、記憶胞202[3,3]、記憶胞202[4,2]以及記憶胞202[4,3]的佈局設計。在一些實施例中，佈局設計300A對應於圖2A至圖2B的記憶胞202[3,6]、記憶胞202[3,7]、記憶胞202[4,6]以及記憶胞202[4,7]的佈局設計。在一些實施例中，佈局設計300A對應於圖2A至圖2B的第一記憶胞集合204中的一或多個記憶胞204a、記憶胞204b、…、記憶胞204i的佈局設計。
佈局設計300A包含第一部分302a、第二部分302b、第三部分302c以及第四部分302d。佈局設計300A的中心對應於第一部分302a、第二部分302b、第三部分302c以及第四部分302d中的每一者之間的邊界。在一些實施例中，第一部分302a對應於記憶胞202[1,2]的佈局設計，所述第二部分302b對應於記憶胞202[2,2]的佈局設計，第三部分302c對應於記憶胞202[1,3]的佈局設計，且第四部分302d對應於記憶胞202[2,3]的佈局設計。第一部分302a、第二部分302b、第三部分302c以及第四部分302d具有對應角部槽口（corner notch）390a、角部槽口390b、角部槽口390c以及角部槽口390d。第一部分302a、第二部分302b、第三部分302c以及第四部分302d的其他組態在本揭露的範圍內。
第一部分302a包含主動區佈局圖案304a、主動區佈局圖案306a、主動區佈局圖案308a以及主動區佈局圖案310a（統稱為「主動區佈局圖案集合312a」）。主動區佈局圖案304a、主動區佈局圖案306a、主動區佈局圖案308a以及主動區佈局圖案310a可用於製造積體電路500A或積體電路500B（圖5A至圖5H）的對應主動區504a1、主動區506a1、主動區508a1以及主動區510a1。
在一些實施例中，主動區佈局圖案集合312a被稱作氧化物定義（oxide definition，OD）佈局圖案，其定義佈局設計300A至佈局設計300B的源極或汲極擴散佈局圖案。舉例而言，在一些實施例中，主動區佈局圖案304a可用於製造圖3A至圖3B的PMOS電晶體P1a的汲極區域及源極區域，主動區佈局圖案306a可用於製造圖3A至圖3B的NMOS電晶體N1a的汲極區域及源極，主動區佈局圖案308a可用於製造圖3A至圖3B的NMOS電晶體N2a的汲極區域及源極區域，且主動區佈局圖案310a可用於製造圖3A至圖3B的PMOS電晶體P2a及PMOS電晶體PG1a的汲極區域及源極區域。在一些實施例中，PMOS電晶體P1a對應於PMOS電晶體P1（圖1），PMOS電晶體P2a對應於PMOS電晶體P2（圖1）、PMOS電晶體PG1a對應於PMOS電晶體P3（圖1），NMOS電晶體N1a對應於NMOS電晶體N1（圖1），且NMOS電晶體N2a對應於NMOS電晶體N2（圖1）。
主動區佈局圖案集合312a中的佈局圖案中的每一者在第一方向X上以第一間距（未標記）與主動區佈局圖案集合312a中的相鄰佈局圖案分隔開。在一些實施例中，相鄰元件直接緊鄰另一元件。主動區佈局圖案集合312a中的佈局圖案中的每一者在不同於第一方向X的第二方向Y上延伸且位於第一佈局層級上。在一些實施例中，第一佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的主動區。
主動區佈局圖案304a鄰近或直接緊鄰佈局設計300A的第一部分302a的第一側面及角部槽口390a。主動區佈局圖案310a鄰近或直接緊鄰佈局設計300A的第一部分302a的第二側面。佈局設計300A的第一部分302a的第二側面與佈局設計300A的第一部分302a的第一側面相對。在一些實施例中，主動區佈局圖案306a鄰接於角部槽口390a。在一些實施例中，主動區佈局圖案304a自佈局設計300A的側面延伸至佈局設計的角部槽口390a。在一些實施例中，主動區佈局圖案304a及主動區佈局圖案304b自槽口390a延伸至槽口390b。在一些實施例中，主動區佈局圖案304b自佈局設計300A的側面延伸至佈局設計的角部槽口390b。在一些實施例中，主動區佈局圖案304c自佈局設計300A的側面延伸至佈局設計的角部槽口390c。在一些實施例中，主動區佈局圖案304c及主動區佈局圖案304d自槽口390c延伸至槽口390d。在一些實施例中，主動區佈局圖案304d自佈局設計300A的側面延伸至佈局設計的角部槽口390d。
在一些實施例中，在第二方向Y上的主動區佈局圖案304a的長度不同於在第二方向Y上的主動區佈局圖案310a的長度。在一些實施例中，在第二方向Y上的主動區佈局圖案306a的長度不同於在第二方向Y上的主動區佈局圖案308a的長度。在一些實施例中，在第二方向Y上的主動區佈局圖案306a的長度與在第二方向Y上的主動區佈局圖案308a的長度相同。主動區佈局圖案集合312a的其他數量或組態在本揭露的範圍內。
第一部分302a更包含閘極佈局圖案320a、閘極佈局圖案322a以及閘極佈局圖案324a（統稱為「閘極佈局圖案集合326a」）。在一些實施例中，閘極佈局圖案320a、閘極佈局圖案322a以及閘極佈局圖案324a可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a。在一些實施例中，閘極佈局圖案320a可用於製造PMOS電晶體P1a及NMOS電晶體N1a的閘極區，閘極佈局圖案322a可用於製造NMOS電晶體N2a及PMOS電晶體P2a的閘極區，閘極佈局圖案324a可用於製造PMOS電晶體PG1a的閘極區。在一些實施例中，閘極佈局圖案322a鄰接於角部槽口390a。
在一些實施例中，閘極佈局圖案集合326a中的每一閘極佈局圖案在第一方向X上延伸且與主動區佈局圖案集合312a重疊。閘極佈局圖案集合326a位於不同於第一佈局層級的第二佈局層級上。在一些實施例中，第二佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的POLY層級。主動區佈局圖案集合312a在閘極佈局圖案集合326a下方。閘極佈局圖案集合326a的其他數量或組態在本揭露的範圍內。
第一部分302a更包含導電特徵佈局圖案330a、導電特徵佈局圖案332a、導電特徵佈局圖案334a以及導電特徵佈局圖案336a（統稱為「導電特徵佈局圖案集合338a」）。在一些實施例中，導電特徵佈局圖案330a、導電特徵佈局圖案332a、導電特徵佈局圖案334a以及導電特徵佈局圖案336a可用於製造積體電路500A至積體電路500B（圖5A至5H）的對應導電結構530a、導電結構532a、導電結構534a以及導電結構536a。
在一些實施例中，導電特徵佈局圖案集合338a在第一方向X上延伸，且在至少主動區佈局圖案集合312a或閘極佈局圖案集合326a上方。導電特徵佈局圖案330a與主動區佈局圖案304a及主動區佈局圖案306a重疊。導電特徵佈局圖案334a與主動區佈局圖案308a及主動區佈局圖案310a重疊。導電特徵佈局圖案332a、導電特徵佈局圖案336a在對應主動區佈局圖案308a、對應主動區佈局圖案310a上方。在一些實施例中，導電特徵佈局圖案330a鄰接於角部槽口390a。
在一些實施例中，導電特徵佈局圖案集合338a中的每一導電特徵佈局圖案在至少第一方向X或第二方向Y上與導電特徵佈局圖案集合338a中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合338a在不同於第一佈局層級及第二佈局層級的第三佈局層級上。在一些實施例中，第三佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的金屬一（metal one，M1）層級。導電特徵佈局圖案集合338a的其他數量或組態在本揭露的範圍內。
第一部分302a更包含通孔佈局圖案360a、通孔佈局圖案362a、通孔佈局圖案364a、通孔佈局圖案366a、通孔佈局圖案368a、通孔佈局圖案370a（統稱為「通孔佈局圖案集合358a」）。在一些實施例中，通孔佈局圖案360a、通孔佈局圖案362a、通孔佈局圖案364a、通孔佈局圖案366a、通孔佈局圖案368a、通孔佈局圖案370a可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566a、通孔568a、通孔570a。
在一些實施例中，通孔佈局圖案集合358a中的每一通孔佈局圖案定位在導電特徵佈局圖案集合338a中的每一導電特徵佈局圖案與主動區佈局圖案集合312a中的每一主動區佈局圖案重疊之處。通孔佈局圖案集合358a在導電特徵佈局圖案集合338a與主動區佈局圖案集合312a之間。在一些實施例中，通孔佈局圖案集合358a在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的至少通孔零（via zero，V0）層級上。在一些實施例中，V0層級在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的第三佈局層級與第一佈局層級或第二佈局層級之間。在一些實施例中，佈局設計300A的第一部分302a可用於製造記憶胞陣列200A或記憶胞陣列200B的第二記憶胞集合206中的記憶胞202[1,2]、記憶胞202[1,6]、記憶胞202[3,2]或記憶胞202[3,6]。通孔佈局圖案集合358a的其他數量或組態在本揭露的範圍內。
第二部分302b包含主動區佈局圖案304b、主動區佈局圖案306b、主動區佈局圖案308b以及主動區佈局圖案310b（統稱為「主動區佈局圖案集合312b」）；閘極佈局圖案320b、閘極佈局圖案322b以及閘極佈局圖案324b（統稱為「閘極佈局圖案集合326b」）；導電特徵佈局圖案330b、導電特徵佈局圖案332b、導電特徵佈局圖案334b以及導電特徵佈局圖案336b（統稱為「導電特徵佈局圖案集合338b」）；以及通孔佈局圖案360b、通孔佈局圖案362b、通孔佈局圖案364b、通孔佈局圖案366b、通孔佈局圖案368b、通孔佈局圖案370b（統稱為「通孔佈局圖案集合358b」）。
在一些實施例中，佈局設計300A至佈局設計300B的第一部分302a及第二部分302b為彼此相對於第二方向Y的鏡像，且因此省略類似詳細描述。
在一些實施例中，主動區佈局圖案304b、主動區佈局圖案306b、主動區佈局圖案308b以及主動區佈局圖案310b可用於製造類似於積體電路500A或積體電路500B（圖5A至圖5H）的對應主動區504a1、主動區506a1、主動區508a1以及主動區510a1的主動區。在一些實施例中，閘極佈局圖案320b、閘極佈局圖案322b以及閘極佈局圖案324b可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。在一些實施例中，導電特徵佈局圖案330b、導電特徵佈局圖案332b、導電特徵佈局圖案334b以及導電特徵佈局圖案336b可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534a以及導電結構536a的導電結構。在一些實施例中，通孔佈局圖案360b、通孔佈局圖案362b、通孔佈局圖案364b、通孔佈局圖案366b、通孔佈局圖案368b、通孔佈局圖案370b可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566a、通孔568a、通孔570a的通孔。
在一些實施例中，主動區佈局圖案304a及主動區佈局圖案304b為同一連續主動區佈局圖案的部分。在一些實施例中，主動區佈局圖案308a及主動區佈局圖案308b為同一連續主動區佈局圖案的部分。在一些實施例中，主動區佈局圖案310a及主動區佈局圖案310b為同一連續主動區佈局圖案的部分。
在一些實施例中，佈局設計300A的第二部分302b可用於製造記憶胞陣列200A或記憶胞陣列200B的第二記憶胞集合206中的記憶胞202[2,2]、記憶胞202[2,6]、記憶胞202[M,2]或記憶胞202[M,6]。
第三部分302c包含主動區佈局圖案304c、主動區佈局圖案306c、主動區佈局圖案308c以及主動區佈局圖案310c（統稱為「主動區佈局圖案集合312c」）；閘極佈局圖案320c、閘極佈局圖案322c以及閘極佈局圖案324c（統稱為「閘極佈局圖案集合326c」）；導電特徵佈局圖案330c、導電特徵佈局圖案332c、導電特徵佈局圖案334c以及導電特徵佈局圖案336c（統稱為「導電特徵佈局圖案集合338c」）；以及通孔佈局圖案360c、通孔佈局圖案362c、通孔佈局圖案364c、通孔佈局圖案366c、通孔佈局圖案368c、通孔佈局圖案370c（統稱為「通孔佈局圖案集合358c」）。
在一些實施例中，佈局設計300A至佈局設計300B的第一部分302a及第三部分302c為彼此相對於第一方向X的鏡像，且因此省略類似詳細描述。
在一些實施例中，主動區佈局圖案304c、主動區佈局圖案306c、主動區佈局圖案308c以及主動區佈局圖案310c可用於製造類似於積體電路500A或積體電路500B（圖5A至圖5H）的對應主動區504a1、主動區506a1、主動區508a1以及主動區510a1的主動區。在一些實施例中，閘極佈局圖案320c、閘極佈局圖案322c以及閘極佈局圖案324c可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。在一些實施例中，導電特徵佈局圖案330c、導電特徵佈局圖案332c、導電特徵佈局圖案334c以及導電特徵佈局圖案336c可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534a以及導電結構536a的導電結構。在一些實施例中，通孔佈局圖案360c、通孔佈局圖案362c、通孔佈局圖案364c、通孔佈局圖案366c、通孔佈局圖案368c、通孔佈局圖案370c可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566a、通孔568a、通孔570a的通孔。在一些實施例中，閘極佈局圖案324a及閘極佈局圖案324c為同一連續閘極佈局圖案的部分。
在一些實施例中，佈局設計300A的第三部分302c可用於製造記憶胞陣列200A或記憶胞陣列200B中的第二記憶胞集合206中的記憶胞202[1,3]、記憶胞202[1,7]、記憶胞202[3,3]或記憶胞202[3,7]。
第四部分302d包含主動區佈局圖案304d、主動區佈局圖案306d、主動區佈局圖案308d以及主動區佈局圖案310d（統稱為「主動區佈局圖案集合312d」）；閘極佈局圖案320d、閘極佈局圖案322d以及閘極佈局圖案324d（統稱為「閘極佈局圖案集合326d」）；導電特徵佈局圖案330d、導電特徵佈局圖案332d、導電特徵佈局圖案334d以及導電特徵佈局圖案336d（統稱為「導電特徵佈局圖案集合338d」）；以及通孔佈局圖案360d、通孔佈局圖案362d、通孔佈局圖案364d、通孔佈局圖案366d、通孔佈局圖案368d、通孔佈局圖案370d（統稱為「通孔佈局圖案集合358d」）。
在一些實施例中，佈局設計300A至佈局設計300B的第三部分302c及第四部分302d為彼此相對於第二方向Y的鏡像，且因此省略類似詳細描述。在一些實施例中，佈局設計300A至佈局設計300B第二部分302b及第四部分302d為彼此相對於第一方向X的鏡像，且因此省略類似詳細描述。
在一些實施例中，主動區佈局圖案304d、主動區佈局圖案306d、主動區佈局圖案308d以及主動區佈局圖案310d可用於製造類似於積體電路500A或積體電路500B（圖5A至圖5H）的對應主動區504a1、主動區506a1、主動區508a1以及主動區510a1的主動區。在一些實施例中，主動區佈局圖案304b、主動區佈局圖案304c以及主動區佈局圖案304d可用於製造對應PMOS電晶體P1b、PMOS電晶體P1c以及PMOS電晶體P1d的汲極區及源極區，主動區佈局圖案306b、主動區佈局圖案306c以及主動區佈局圖案306d可用於製造對應NMOS電晶體N1b、NMOS電晶體N1c以及NMOS電晶體N1d的汲極區及源極區，主動區佈局圖案308b、主動區佈局圖案308c以及主動區佈局圖案308d可用於製造對應NMOS電晶體N2b、NMOS電晶體N2c以及NMOS電晶體N2d的汲極區及源極區，主動區佈局圖案310b可用於製造PMOS電晶體P2b及PMOS電晶體PG1b的汲極區及源極區，主動區佈局圖案310c可用於製造PMOS電晶體P2c及PMOS電晶體PG1c的汲極區及源極區，且主動區佈局圖案310d可用於製造PMOS電晶體P2d及PMOS電晶體PG1d的汲極區及源極區。
在一些實施例中，PMOS電晶體P1b、PMOS電晶體P1c或PMOS電晶體P1d類似於PMOS電晶體P1（圖1），PMOS電晶體P2b、PMOS電晶體P2c或PMOS電晶體P2d類似於PMOS電晶體P2（圖1），PMOS電晶體PG1b、PMOS電晶體PG1c或PMOS電晶體PG1d類似於PMOS電晶體P3（圖1），NMOS電晶體N1b、NMOS電晶體N1c或NMOS電晶體N1d類似於NMOS電晶體N1（圖1），且NMOS電晶體N2b、NMOS電晶體N2c或NMOS電晶體N2d類似於NMOS電晶體N2（圖1）。
在一些實施例中，閘極佈局圖案320d、閘極佈局圖案322d以及閘極佈局圖案324d可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。在一些實施例中，閘極佈局圖案320b可用於製造PMOS電晶體P1b及NMOS電晶體N1b的閘極區，閘極佈局圖案322b可用於製造NMOS電晶體N2b及PMOS電晶體P2b的閘極區，閘極佈局圖案320c可用於製造PMOS電晶體P1c及NMOS電晶體N1c的閘極區，閘極佈局圖案322c可用於製造NMOS電晶體N2c及PMOS電晶體P2c的閘極區，閘極佈局圖案320d可用於製造PMOS電晶體P1d及NMOS電晶體N1d的閘極區，閘極佈局圖案322d可用於製造NMOS電晶體N2d及PMOS電晶體P2d的閘極區，且閘極佈局圖案324b、閘極佈局圖案324c以及閘極佈局圖案324d可用於製造PMOS電晶體PG1b、PMOS電晶體PG1c以及PMOS電晶體PG1d的對應閘極區。
在一些實施例中，導電特徵佈局圖案330d、導電特徵佈局圖案332d、導電特徵佈局圖案334d以及導電特徵佈局圖案336d可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534a以及導電結構536a的導電結構。在一些實施例中，通孔佈局圖案360d、通孔佈局圖案362d、通孔佈局圖案364d、通孔佈局圖案366d、通孔佈局圖案368d、通孔佈局圖案370d可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566a、通孔568a、通孔570a的通孔。
在一些實施例中，主動區佈局圖案304c及主動區佈局圖案304d為同一連續主動區佈局圖案的部分。在一些實施例中，主動區佈局圖案308c及主動區佈局圖案308d為同一連續主動區佈局圖案的部分。在一些實施例中，主動區佈局圖案310c及主動區佈局圖案310d為同一連續主動區佈局圖案的部分。
主動區佈局圖案集合312b、主動區佈局圖案集合312c以及主動區佈局圖案集合312d中的每一者類似於主動區佈局圖案集合312a，且因此省略類似詳細描述。閘極佈局圖案集合326b、閘極佈局圖案集合326c以及閘極佈局圖案集合326d中的每一者類似於閘極佈局圖案集合326a，且因此省略類似詳細描述。導電特徵佈局圖案集合338b、導電特徵佈局圖案集合338c以及導電特徵佈局圖案集合338d中的每一者類似於導電特徵佈局圖案集合338a，且因此省略類似詳細描述。通孔佈局圖案集合358b、通孔佈局圖案集合358c以及通孔佈局圖案集合358d中的每一者類似於通孔佈局圖案集合358a，且因此省略類似詳細描述。在一些實施例中，閘極佈局圖案324b及閘極佈局圖案324d為同一連續閘極佈局圖案的部分。
在一些實施例中，佈局設計300A的第四部分302d可用於製造記憶胞陣列200A或記憶胞陣列200B中的第二記憶胞集合206中的記憶胞202[2,3]、記憶胞202[2,7]、記憶胞202[M,3]或記憶胞202[M,7]。
主動區佈局圖案集合312b、主動區佈局圖案集合312c、主動區佈局圖案集合312d，閘極佈局圖案集合326b、閘極佈局圖案集合326c、閘極佈局圖案集合326d，導電特徵佈局圖案集合338b、導電特徵佈局圖案集合338c、導電特徵佈局圖案集合338d或通孔佈局圖案集合358b、通孔佈局圖案集合358c以及通孔佈局圖案集合358d在本揭露的範圍內。
佈局設計300A更包含導電特徵佈局圖案340a、導電特徵佈局圖案340b（統稱為「導電特徵佈局圖案集合340」）。在一些實施例中，導電特徵佈局圖案340a及導電特徵佈局圖案340b可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的導電結構540a或類似導電結構。
在一些實施例中，導電特徵佈局圖案集合340在第一方向X上延伸，且在閘極佈局圖案324a及324b上方。導電特徵佈局圖案340a在閘極佈局圖案324a上方。導電特徵佈局圖案340b在閘極佈局圖案324b上方。
在一些實施例中，導電特徵佈局圖案集合340中的每一導電特徵佈局圖案在至少第二方向Y上與導電特徵佈局圖案集合340中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合340在第三佈局層級上。
佈局設計300A更包含導電特徵佈局圖案342a、導電特徵佈局圖案342b（統稱為「導電特徵佈局圖案集合342」）。在一些實施例中，導電特徵佈局圖案342a及導電特徵佈局圖案342b可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的對應導電結構542a及導電結構542b。在一些實施例中，導電特徵佈局圖案集合342在第一方向X上延伸。導電特徵佈局圖案342a在主動區佈局圖案304a及主動區佈局圖案304b上方。導電特徵佈局圖案342b在主動區佈局圖案308a及主動區佈局圖案308b上方。在一些實施例中，導電特徵佈局圖案集合342中的每一導電特徵佈局圖案在至少第一方向X上與導電特徵佈局圖案集合342中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合342在第三佈局層級上。
佈局設計300A更包含導電特徵佈局圖案344a、導電特徵佈局圖案344b（統稱為「導電特徵佈局圖案集合344」）。在一些實施例中，導電特徵佈局圖案344a及導電特徵佈局圖案344b可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應導電結構542a及導電結構542b的導電結構。在一些實施例中，導電特徵佈局圖案集合344在第一方向X上延伸。導電特徵佈局圖案344a在主動區佈局圖案304c及主動區佈局圖案304d上方。導電特徵佈局圖案344b在主動區佈局圖案308c及主動區佈局圖案308d上方。在一些實施例中，導電特徵佈局圖案集合344中的每一導電特徵佈局圖案在至少第一方向X上與導電特徵佈局圖案集合344中的相鄰佈局圖案分隔開。導電特徵佈局圖案集合344在第三佈局層級上。
佈局設計300A更包含至少導電特徵佈局圖案350a（統稱為「導電特徵佈局圖案集合350」）。在一些實施例中，導電特徵佈局圖案350a可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的導電結構550a。
在一些實施例中，導電特徵佈局圖案350a在第一方向X上延伸，且在至少主動區佈局圖案310a、主動區佈局圖案310b、主動區佈局圖案310c以及主動區佈局圖案310d上方。
在一些實施例中，導電特徵佈局圖案集合（未標記）中的每一導電特徵佈局圖案350a在至少第一方向X或第二方向Y上與導電特徵佈局圖案集合（未標記）中的相鄰佈局圖案分隔開。導電特徵佈局圖案350a在不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級上。在一些實施例中，第四佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的金屬二（metal two，M2）層級。
佈局設計300A更包含通孔佈局圖案374a、通孔佈局圖案374b（統稱為「通孔佈局圖案集合374」）。在一些實施例中，通孔佈局圖案374a、通孔佈局圖案374b可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔574a、通孔574b。在一些實施例中，通孔佈局圖案集合374中的每一通孔佈局圖案定位在導電特徵佈局圖案342a、導電特徵佈局圖案342b與對應主動區佈局圖案304a、主動區佈局圖案304b重疊之處。通孔佈局圖案374a、通孔佈局圖案374b在對應導電特徵佈局圖案342a、對應導電特徵佈局圖案342b與對應主動區佈局圖案304a、主動區佈局圖案304b之間。在一些實施例中，通孔佈局圖案集合374在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的至少V0層級上。
佈局設計300A更包含通孔佈局圖案376a、通孔佈局圖案376b（統稱為「通孔佈局圖案集合376」）。在一些實施例中，通孔佈局圖案376a、通孔佈局圖案376b可用於製造類似於積體電路500A至積體電路500B（圖5A至圖5H）的對應通孔574a、通孔574b的通孔。在一些實施例中，通孔佈局圖案集合376中的每一通孔佈局圖案定位在導電特徵佈局圖案344a、導電特徵佈局圖案344b與對應主動區佈局圖案304c、主動區佈局圖案304d重疊之處。通孔佈局圖案376a、通孔佈局圖案376b在對應導電特徵佈局圖案344a、導電特徵佈局圖案344b與對應主動區佈局圖案304c、主動區佈局圖案304d之間。在一些實施例中，通孔佈局圖案集合376在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的至少V0層級上。
佈局設計300A更包含通孔佈局圖案378a、通孔佈局圖案378b（統稱為「通孔佈局圖案集合378」）。在一些實施例中，通孔佈局圖案378a、通孔佈局圖案378b可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的通孔578a或通孔578a的類似者。在一些實施例中，通孔佈局圖案集合378定位在導電特徵佈局圖案350a與主動區佈局圖案310a、主動區佈局圖案310b、主動區佈局圖案310c以及主動區佈局圖案310d重疊之處。通孔佈局圖案378a在導電特徵佈局圖案350a與主動區佈局圖案310a及主動區佈局圖案310b之間。通孔佈局圖案378b在導電特徵佈局圖案350a與主動區佈局圖案310c及主動區佈局圖案310d之間。在一些實施例中，通孔佈局圖案集合378在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的至少通孔一（via one，V1）層級上。在一些實施例中，V1層級在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的第三佈局層級與第四佈局層級之間。
佈局設計300A更包含通孔佈局圖案380a、通孔佈局圖案380b（統稱為「通孔佈局圖案集合380」）。在一些實施例中，通孔佈局圖案380a、通孔佈局圖案380b可用於製造積體電路500A至積體電路500B（圖5A至圖5H）的通孔580a或類似於通孔580a的通孔。在一些實施例中，通孔佈局圖案380a定位在導電特徵佈局圖案340a與閘極佈局圖案324a及閘極佈局圖案324c重疊之處。在一些實施例中，通孔佈局圖案380b定位在導電特徵佈局圖案340b與閘極佈局圖案324b及閘極佈局圖案324d重疊之處。通孔佈局圖案380a在導電特徵佈局圖案340a與閘極佈局圖案324a及閘極佈局圖案324c之間。通孔佈局圖案380b在導電特徵佈局圖案340與閘極佈局圖案324b及閘極佈局圖案324d之間。在一些實施例中，通孔佈局圖案集合380在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的至少閘極上通孔（via over gate，VG）層級上。在一些實施例中，VG層級在佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的第三佈局層級與第二佈局層級之間。
導電特徵佈局圖案340a、導電特徵佈局圖案340b、導電特徵佈局圖案342a、導電特徵佈局圖案342b、導電特徵佈局圖案344a、導電特徵佈局圖案344b或導電特徵佈局圖案350a或通孔佈局圖案374a、通孔佈局圖案374b、通孔佈局圖案376a、通孔佈局圖案376b、通孔佈局圖案378a、通孔佈局圖案378b、通孔佈局圖案380a或通孔佈局圖案380b的其他數量或組態在本揭露的範圍內。
在一些實施例中，佈局設計300A至佈局設計300B具有產生比其他設計更小的標準單元的非矩形形狀。在一些實施例中，因具有更小標準單元，佈局設計300A至佈局設計300B可用於製造小於其他積體電路的積體電路。
圖3B為根據一些實施例的佈局設計300B的圖。
佈局設計300B可用於製造積體電路500A（圖5A至圖5H）。佈局設計300B為圖3A的佈局設計300A的變型。與圖3A的佈局設計300A相比，佈局設計300B更包含第一井佈局圖案314及第二井佈局圖案316。
第一井佈局圖案314在第二方向Y上延伸，且位於第五佈局層級上。第一井佈局圖案314可用於製造積體電路500A（圖5A至圖5H）的第一井501（例如，至少部分501a、至少部分501b）。在一些實施例中，第五佈局層級不同於第一佈局層級、第二佈局層級、第三佈局層級以及第四佈局層級。在一些實施例中，第五佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的井層級。在一些實施例中，第五佈局層級的一部分包含第一佈局層級。第一井佈局圖案314包含佈局圖案354a、佈局圖案354b以及佈局圖案354c。
佈局圖案354a在第二方向Y上延伸且在主動區佈局圖案304a及主動區佈局圖案304b下方。佈局圖案354a鄰接於佈局設計300B的第一部分302a或第二部分302b的側面352a以及角部槽口390a及角部槽口390b。佈局圖案354a可用於製造積體電路500A（圖5A至圖5H）的第一井501的部分501a。佈局圖案354a在第一方向X上具有寬度W1（未標記）。
佈局圖案354b在第二方向Y上延伸且在主動區佈局圖案310a、主動區佈局圖案310b、主動區佈局圖案310c及主動區佈局圖案310d下方。佈局圖案354b位於佈局設計300B的中心線352b1及中心線352b2上方。在一些實施例中，佈局圖案354b的中心與佈局設計300B的中心線352b1及中心線352b2對準。佈局圖案354b可用於製造積體電路500A（圖5A至圖5H）的第一井501的至少部分501b。佈局圖案354b在第一方向X上具有寬度W2（未標記）。
佈局圖案354c在第二方向Y上延伸且在主動區佈局圖案304c及主動區佈局圖案304d下方。佈局圖案354c鄰接於佈局設計300B的第三部分302c或第四部分302d的側面352c以及角部槽口390c及角部槽口390d。佈局圖案354c可用於製造第一井501的類似於部分501a的一部分。佈局圖案354c在第一方向X上具有寬度W1（未標記）。
第二井佈局圖案316在第二方向Y上延伸，且位於第五佈局層級上。第二井佈局圖案316可用於製造積體電路500A（圖5A至圖5H）的第二井501'（例如，至少部分501c）
第二井佈局圖案316包含佈局圖案356a及佈局圖案356b。
佈局圖案356a在第二方向Y上延伸且在主動區佈局圖案306a、主動區佈局圖案306b、主動區佈局圖案308a及主動區佈局圖案308b下方。佈局圖案356a在佈局圖案354a與佈局圖案354b之間。佈局圖案356a可用於製造積體電路500A（圖5A至圖5H）的第二井501'的部分501c。佈局圖案356a在第一方向X上具有寬度W3（未標記）。
佈局圖案356b在第二方向Y上延伸且在主動區佈局圖案306c、主動區佈局圖案306d、主動區佈局圖案308c及主動區佈局圖案308d下方。佈局圖案356b在佈局圖案354b與佈局圖案354c之間。佈局圖案356b可用於製造類似於積體電路500A（圖5A至圖5H）的部分501c的第二井501'的一部分。佈局圖案356b在第一方向X上具有寬度W3（未標記）。
在一些實施例中，寬度W1、寬度W2或寬度W3與寬度W1、寬度W2或寬度W3中的另一寬度相同。在一些實施例中，寬度W1、寬度W2或寬度W3不同於寬度W1、寬度W2或寬度W3中的另一寬度。
第一井佈局圖案314或第二井佈局圖案316的其他組態或數量在本揭露的範圍內。佈局圖案354a、佈局圖案354b、佈局圖案354c、佈局圖案356a或佈局圖案356b的其他組態或數量在本揭露的範圍內。
圖4A為根據一些實施例的佈局設計400A的圖。佈局設計400A對應於圖2A至圖2B的記憶胞陣列200A至記憶胞陣列200B的一部分的佈局圖。舉例而言，佈局設計400A對應於圖2A至圖2B的第一記憶胞集合204的一或多個記憶胞204a、記憶胞204b、…、記憶胞204i的佈局設計。
佈局設計400A類似於佈局設計300A（圖3A）。類似元件具有增加了100的相同參考編號。
佈局設計400A可用於製造積體電路500B（圖5A至圖5H）。
佈局設計400A對應於圖2A至圖2B的記憶胞202[2,4]、記憶胞202[2,5]、記憶胞202[3,4]以及記憶胞202[3,5]的佈局設計。舉例而言，在一些實施例中，第一部分402a對應於圖2A至圖2B的記憶胞202[2,4]的佈局設計，第二部分402b對應於圖2A至圖2B的記憶胞202[3,4]的佈局設計，第三部分402c對應於圖2A至圖2B的記憶胞202[2,5]的佈局設計，且第四部分402d對應於圖2A至圖2B的記憶胞202[3,5]的佈局設計。第一部分402a、第二部分402b、第三部分402c以及第四部分402d具有對應角部槽口490a、角部槽口490b、角部槽口490c以及角部槽口490d。角部槽口490a、角部槽口490b、角部槽口490c以及角部槽口490d類似於對應角部槽口390a、角部槽口390b、角部槽口390c以及角部槽口390d，且因此省略類似詳細描述。在一些實施例中，佈局設計400A對應於圖2A至圖2B的記憶胞的第二集合206中的記憶胞206a、記憶胞206b、記憶胞206c或記憶胞206d的佈局設計。
在一些實施例中，佈局設計400A的第一部分402a可用於製造記憶胞陣列200A或記憶胞陣列200B的記憶胞的第一集合204中的記憶胞202[2,4]、記憶胞202[2,N]、記憶胞202[M,4]或記憶胞202[M,N]。
在一些實施例中，佈局設計400A的第二部分402b可用於製造記憶胞陣列200A或記憶胞陣列200B的記憶胞的第一集合204中的記憶胞202[1,4]、記憶胞202[1,N]、記憶胞202[3,4]或記憶胞202[3,N]。
在一些實施例中，佈局設計400A的第三部分402c可用於製造記憶胞陣列200A或記憶胞陣列200B的記憶胞的第一集合204中的記憶胞202[2,1]、記憶胞202[2,5]、記憶胞202[M,1]或記憶胞202[M,5]。
在一些實施例中，佈局設計400A的第四部分402d可用於製造記憶胞陣列200A或記憶胞陣列200B的記憶胞的第一集合204中的記憶胞202[1,1]、記憶胞202[1,5]、記憶胞202[3,1]或記憶胞202[3,5]。
主動區佈局圖案404a、主動區佈局圖案406a、主動區佈局圖案408a以及主動區佈局圖案410a（統稱為「主動區佈局圖案集合412a」）可用於製造積體電路500B（圖5A至圖5H）的對應主動區504a2、主動區506a2、主動區508a2、主動區510e。在一些實施例中，主動區佈局圖案集合412a被稱作定義佈局設計400A至佈局設計400B的源極或汲極擴散佈局圖案的OD佈局圖案。舉例而言，在一些實施例中，主動區佈局圖案404a可用於製造圖4A至圖4B的NMOS電晶體N1a'的汲極區及源極區，主動區佈局圖案406a可用於製造圖4A至圖4B的PMOS電晶體P1a'的汲極區及源極區，主動區佈局圖案408a可用於製造圖4A至圖4B的PMOS電晶體P2a'的汲極區及源極，且主動區佈局圖案410a可用於製造圖4A至圖4B的NMOS電晶體N2a'的汲極區及源極區以及PMOS電晶體PG1a'的汲極區及源極區。
在一些實施例中，主動區佈局圖案404b、主動區佈局圖案406b、主動區佈局圖案408b以及主動區佈局圖案410b可用於類似於製造積體電路500B（圖5A至圖5H）的對應主動區504a2、主動區506a2、主動區508a2以及主動區510e的主動區。在一些實施例中，主動區佈局圖案404c、主動區佈局圖案406c、主動區佈局圖案408c以及主動區佈局圖案410c可用於製造類似於積體電路500B（圖5A至5H）的對應主動區504a2、主動區506a2、主動區508a2以及主動區510e的主動區。在一些實施例中，主動區佈局圖案404d、主動區佈局圖案406d、主動區佈局圖案408d以及主動區佈局圖案410d可用於類似於製造積體電路500B（圖5A至圖5H）的對應主動區504a2、主動區506a2、主動區508a2以及主動區510e的主動區。
在一些實施例中，主動區佈局圖案404b、主動區佈局圖案404c以及主動區佈局圖案404d可用於製造對應NMOS電晶體N1b'、NMOS電晶體N1c'以及NMOS電晶體N1d'的汲極區及源極區，主動區佈局圖案406b、主動區佈局圖案406c以及主動區佈局圖案406d可用於製造對應PMOS電晶體P1b'、PMOS電晶體P1c'以及PMOS電晶體P1d'的汲極區及源極區，主動區佈局圖案408b、主動區佈局圖案408c以及主動區佈局圖案408d可用於製造對應PMOS電晶體P2b'、PMOS電晶體P2c'以及PMOS電晶體P2d'的汲極區及源極區，主動區佈局圖案410b可用於製造NMOS電晶體N2b'的汲極區及源極以及PMOS電晶體PG1b'的汲極區及源極區，主動區佈局圖案410c可用於製造NMOS電晶體N2c'的汲極區及源極區以及PMOS電晶體PG1c'的汲極區及源極區，且主動區佈局圖案410d可用於製造NMOS電晶體N2d'的汲極區及源極區以及PMOS電晶體PG1d'的汲極區及源極區。
在一些實施例中，閘極佈局圖案420a、閘極佈局圖案422a以及閘極佈局圖案424a可用於製造積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a。在一些實施例中，閘極佈局圖案420a可用於製造NMOS電晶體N1a'及PMOS電晶體P1a'的閘極區，閘極佈局圖案422a可用於製造NMOS電晶體N2a'及PMOS電晶體P2a'的閘極區，閘極佈局圖案424a可用於製造PMOS電晶體PG1a'的閘極區。
在一些實施例中，閘極佈局圖案420b、閘極佈局圖案422b以及閘極佈局圖案424b可用於製造類似於積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。在一些實施例中，閘極佈局圖案420c、閘極佈局圖案422c以及閘極佈局圖案424c可用於製造類似於積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。在一些實施例中，閘極佈局圖案420d、閘極佈局圖案422d以及閘極佈局圖案424d可用於製造類似於積體電路500B（圖5A至圖5H）的對應閘極結構520a、閘極結構522a以及閘極結構524a的閘極結構。
在一些實施例中，閘極佈局圖案420b可用於製造PMOS電晶體P1b'及NMOS電晶體N1b'的閘極區，閘極佈局圖案422b可用於製造NMOS電晶體N2b'及PMOS電晶體P2b'的閘極區，閘極佈局圖案420c可用於製造PMOS電晶體P1c'及NMOS電晶體N1c'的閘極區，閘極佈局圖案422c可用於製造NMOS電晶體N2c'及PMOS電晶體P2c'的閘極區，閘極佈局圖案420d可用於製造PMOS電晶體P1d'及NMOS電晶體N1d'的閘極區，閘極佈局圖案422d可用於製造NMOS電晶體N2d'及PMOS電晶體P2d'的閘極區，且閘極佈局圖案424b、閘極佈局圖案424c以及閘極佈局圖案424d可用於製造PMOS電晶體PG1b'、PMOS電晶體PG1c'以及PMOS電晶體PG1d'的對應閘極區。
在一些實施例中，導電特徵佈局圖案430a、導電特徵佈局圖案432a、導電特徵佈局圖案434a以及導電特徵佈局圖案436a可用於製造積體電路500B（圖5A至5H）的對應導電結構530a、導電結構532a、導電結構534b以及導電結構536b。在一些實施例中，導電特徵佈局圖案430b、導電特徵佈局圖案432b、導電特徵佈局圖案434b以及導電特徵佈局圖案436b可用於製造類似於積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534b以及導電結構536b的導電結構。在一些實施例中，導電特徵佈局圖案430c、導電特徵佈局圖案432c、導電特徵佈局圖案434c以及導電特徵佈局圖案436c可用於製造類似於積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534b以及導電結構536b的導電結構。在一些實施例中，導電特徵佈局圖案430d、導電特徵佈局圖案432d、導電特徵佈局圖案434d以及導電特徵佈局圖案436d可用於製造類似於積體電路500B（圖5A至圖5H）的對應導電結構530a、導電結構532a、導電結構534b以及導電結構536b的導電結構。
在一些實施例中，通孔佈局圖案460a、通孔佈局圖案462a、通孔佈局圖案464a、通孔佈局圖案466a、通孔佈局圖案468a、通孔佈局圖案470a可用於製造積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566b、通孔568b、通孔570b。在一些實施例中，通孔佈局圖案460b、通孔佈局圖案462b、通孔佈局圖案464b、通孔佈局圖案466b、通孔佈局圖案468b、通孔佈局圖案470b可用於製造類似於積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566b、通孔568b、通孔570b的通孔。在一些實施例中，通孔佈局圖案460c、通孔佈局圖案462c、通孔佈局圖案464c、通孔佈局圖案466c、通孔佈局圖案468c、通孔佈局圖案470c可用於製造類似於積體電路500B（圖5A至5H）的對應通孔560a、通孔562a、通孔564a、通孔566b、通孔568b、通孔570b的通孔。在一些實施例中，通孔佈局圖案460d、通孔佈局圖案462d、通孔佈局圖案464d、通孔佈局圖案466d、通孔佈局圖案468d、通孔佈局圖案470d可用於製造類似於積體電路500B（圖5A至圖5H）的對應通孔560a、通孔562a、通孔564a、通孔566b、通孔568b、通孔570b的通孔。
在一些實施例中，導電特徵佈局圖案440a及導電特徵佈局圖案440b可用於製造積體電路500B（圖5A至圖5H）的導電結構540a或類似導電結構。
在一些實施例中，導電特徵佈局圖案442a及導電特徵佈局圖案442b可用於製造積體電路500B（圖5A至圖5H）的對應導電結構542a及導電結構542b。
在一些實施例中，導電特徵佈局圖案444a及導電特徵佈局圖案444b可用於製造類似於積體電路500B（圖5A至圖5H）的對應導電結構542a及導電結構542b的導電結構。
在一些實施例中，導電特徵佈局圖案450a可用於製造積體電路500B（圖5A至圖5H）的導電結構550b。
在一些實施例中，通孔佈局圖案474a、通孔佈局圖案474b可用於製造積體電路500B（圖5A至圖5H）的對應通孔574a、通孔574b。
在一些實施例中，通孔佈局圖案476a、通孔佈局圖案476b可用於製造類似於積體電路500B（圖5A至圖5H）的對應通孔574a、通孔574b的通孔。
在一些實施例中，通孔佈局圖案478a、通孔佈局圖案478b可用於製造積體電路500B（圖5A至圖5H）的通孔578b或類似於通孔578b的通孔。
在一些實施例中，通孔佈局圖案480a、通孔佈局圖案480b可用於製造積體電路500B（圖5A至圖5H）的通孔580a或類似於通孔580a的通孔。
在一些實施例中，佈局設計400A至佈局設計400B具有非矩形形狀因而產生比其他設計更小的標準單元。在一些實施例中，因具有更小標準單元，佈局設計400A至佈局設計400B可用於製造小於其他積體電路的積體電路。
圖4B為根據一些實施例的佈局設計400B的圖。
佈局設計400B可用於製造積體電路500B（圖5A至圖5H）。佈局設計400B為圖4A的佈局設計400A的變型。與圖4A的佈局設計400A相比，佈局設計400B更包含第一井佈局圖案416及第二井佈局圖案414。
第一井佈局圖案416在第二方向Y上延伸，且位於第五佈局層級上。第一井佈局圖案416可用於製造積體電路500B（圖5A至圖5H）的第一井502（例如，至少部分502a、至少部分502b）。
第一井佈局圖案416包含佈局圖案456a、佈局圖案456b、佈局圖案456c以及佈局圖案456d。
佈局圖案456a在第二方向Y上延伸且在主動區佈局圖案404a及主動區佈局圖案404b下方。佈局圖案456a鄰接於佈局設計400B的第一部分402a或第二部分402b的側面452a。佈局圖案456a可用於製造積體電路500B（圖5A至圖5H）的第一井502的部分502a。佈局圖案456a在第一方向X上具有寬度W1（未標記）。
佈局圖案456b在第二方向Y上延伸且在主動區佈局圖案404c及主動區佈局圖案404d下方。佈局圖案456b鄰接於佈局設計400B的第三部分402c或第四部分402d的側面452c。佈局圖案456b可用於製造類似於積體電路500B（圖5A至圖5H）的部分502a的第一井502的一部分。佈局圖案456b在第一方向X上具有寬度W1（未標記）。
佈局圖案456c在第一方向X上延伸且在主動區佈局圖案410a及主動區佈局圖案410c的一部分下方。在一些實施例中，佈局圖案456c的側面在第一方向X上沿線452d1與佈局圖案454b的第一側面對準。佈局圖案456c可用於製造積體電路500B（圖5A至圖5H）的第一井502的部分502b。佈局圖案456c在第一方向X上具有寬度W2（未標記）。
佈局圖案456d在第一方向X上延伸且在主動區佈局圖案410b及主動區佈局圖案410d的一部分下方。在一些實施例中，佈局圖案456d的側面在第一方向X上沿線452d2與佈局圖案454b的第二側面對準。佈局圖案456d可用於製造類似於積體電路500B（圖5A至圖5H）的部分502b的第一井502的一部分。佈局圖案456d在第一方向X上具有寬度W2（未標記）。
第二井佈局圖案414在第二方向Y上延伸，且位於第五佈局層級上。第二井佈局圖案414可用於製造積體電路500B（圖5A至圖5H）的第二井502'（例如，至少部分502c、至少部分502d）。第二井佈局圖案414包含佈局圖案454a、佈局圖案454b以及佈局圖案454c。
佈局圖案454a在第二方向Y上延伸且在主動區佈局圖案406a、主動區佈局圖案406b、主動區佈局圖案408a以及主動區佈局圖案408b下方。佈局圖案454a可用於製造積體電路500B（圖5A至圖5H）的第二井502'的部分502c。佈局圖案454a在第一方向X上具有寬度W3（未標記）。
佈局圖案454b在第一方向X上延伸且在主動區佈局圖案410a、主動區佈局圖案410b、主動區佈局圖案410c以及主動區佈局圖案410d的一部分下方。佈局圖案454b位於佈局設計400B的中心線452b1、中心線452b2上方。在一些實施例中，佈局圖案454b的中心與佈局設計400B的中心線452b1及中心線452b2對準。在一些實施例中，佈局圖案454b的第一側面在第一方向X上與線452d1對準。在一些實施例中，佈局圖案454b的第二側面在第一方向X上與線452d2對準。佈局圖案454b可用於製造積體電路500B（圖5A至圖5H）的第二井502'的至少部分502d。在一些實施例中，佈局圖案454b可用於製造類似於積體電路500B（圖5A至圖5H）的第二井502'的部分502d的部分。佈局圖案454b在第一方向X上具有寬度W2（未標記）。
佈局圖案454c在第二方向Y上延伸且在主動區佈局圖案406c、主動區佈局圖案406d、主動區佈局圖案408c以及主動區佈局圖案408d下方。佈局圖案454c可用於製造類似於積體電路500B（圖5A至圖5H）的部分502c的第二井502'的一部分。佈局圖案454c在第一方向X上具有寬度W3（未標記）。
在一些實施例中，佈局圖案454a、佈局圖案454b以及佈局圖案454c為同一連續佈局圖案（例如，第二井佈局圖案414）的部分。
佈局圖案454a在佈局圖案456a與佈局圖案454b、佈局圖案456c以及佈局圖案456d中的每一者之間。佈局圖案454c在佈局圖案456b與佈局圖案454b、佈局圖案456c以及佈局圖案456d中的每一者之間。佈局圖案454b在佈局圖案456c與佈局圖案456d之間。佈局圖案454b在佈局圖案454a與佈局圖案454c之間。
在一些實施例中，寬度W1、寬度W2或寬度W3與寬度W1、寬度W2或寬度W3中的另一寬度相同。在一些實施例中，寬度W1、寬度W2或寬度W3不同於寬度W1、寬度W2或寬度W3中的另一寬度。
第一井佈局圖案416或第二井佈局圖案414的其他組態或數量在本揭露的範圍內。佈局圖案454a、佈局圖案454b、佈局圖案454c、佈局圖案456a、佈局圖案456b、佈局圖案456c或佈局圖案456d的其他組態或數量在本揭露的範圍內。
根據一些實施例，圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G以及圖5H為根據一些實施例的積體電路500A或積體電路500B的圖。
圖5A為當由平面A-A'相交時分別對應於佈局設計300B或佈局設計400B的積體電路500A或積體電路500B的橫截面圖。
圖5B為當由平面B-B'相交時分別對應於佈局設計300B或佈局設計400B的積體電路500A或積體電路500B的橫截面圖。
圖5C為當由平面C-C'相交時分別對應於佈局設計300B或佈局設計400B的積體電路500A或積體電路500B的橫截面圖。
圖5D為當由平面D-D'相交時對應於佈局設計300B的積體電路500A的橫截面圖，且圖5E為當由平面E-E'相交時對應於佈局設計400B的積體電路500B的橫截面圖。
圖5F為當由平面F-F'相交時分別對應於佈局設計300B或佈局設計400B的積體電路500A或積體電路500B的橫截面圖。
圖5G為當由平面G-G'相交時對應於佈局設計300B的積體電路500A的橫截面圖，且圖5H為當由平面H-H'相交時對應於佈局設計400B的積體電路500B的橫截面圖。
積體電路500A藉由佈局設計300B的第一部分302a製造，且積體電路500B藉由佈局設計400B的第一部分402a製造。在一些實施例中，佈局設計300B的第二部分302b、第三部分302c以及第四部分302d可用於製造類似於積體電路500A的積體電路。在一些實施例中，佈局設計400B的第二部分402b、第三部分402c以及第四部分402d可用於製造類似於積體電路500B的積體電路。
積體電路500A至積體電路500B的包含對準、長度以及寬度的結構關係及組態類似於圖3A至圖3B的佈局設計300A至佈局設計300B以及圖4A至圖4B的佈局設計400A至佈局設計400B的結構關係及組態，且為簡潔起見將並未描述於圖5A至圖5H中。
為簡潔起見，由於積體電路500A及積體電路500B涉及圖5A至5H，其在下文的描述。為簡潔起見，積體電路500A及積體電路500B中具有相同參考編號的元件參考積體電路500A或積體電路500B的描述，且省略類似詳細描述。
積體電路500B為積體電路500A的變型。與積體電路500A相比，積體電路500B並不包含第一井501及第二井501'。與積體電路500A相比，積體電路500B的第一井502替代第一井501，且積體電路500B的第二井502'代替代第二井501。
積體電路500A包含第一井501及第二井501'。第一井501及第二井501'中的每一者位於積體電路500A的至少第一層級上，且在第二方向Y上延伸。
積體電路500A的第一井501包含第一類型的摻雜劑（dopant）。積體電路500A的第二井501'包含不同於第一類型的第二類型的摻雜劑。在一些實施例中，第一類型為N型摻雜劑，第二類型為P型摻雜劑，且積體電路500A的第一井501為N井，且積體電路500A的第二井501'為P井。在一些實施例中，第一類型為P型摻雜劑，第二類型為N型摻雜劑，且積體電路500A的第一井501為P井，且積體電路500A的第二井501'為N井。
積體電路500A的第一井501包含第一部分501a及第二部分501b。
第一井501的第一部分501a在第二方向Y上延伸且鄰接於積體電路500A的第一側面590a。在一些實施例中，積體電路500A的第一側面590a對應於佈局設計300B的線352a。第一井501的第一部分501a位於積體電路500A的至少第一層級上。
第一井501的第二部分501b在第二方向Y上延伸且鄰接於積體電路500A的第二側面590b。在一些實施例中，積體電路500A的第二側面590b對應於佈局設計300B的線352b1。第一井501的第二部分位於積體電路500A的至少第一層級上。
積體電路500A的第二井501'包含部分501c。第二井501'在第一井501的第一部分501a與第一井501的第二部分501b之間。
第二井501'的部分501c在第二方向Y上延伸且在第一井501的第一部分501a與第一井501的第二部分501b之間。第一井501'的部分501c位於積體電路500A的至少第一層級上。第一井501或第二井501'的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含在第二方向Y上延伸的主動區集合504。主動區集合504位於積體電路500A或積體電路500B的第一層級上。
主動區集合504包含主動區504a1、主動區506a1、主動區508a1或主動區510a1中的一或多者。主動區集合504中的主動區504a1、主動區506a1、主動區508a1、主動區510a1中的每一者在第一方向X上以第一間距（未標記）與主動區集合504中的相鄰主動區分隔開。
主動區504a1鄰接於積體電路500A的第一側面590a。主動區510a1鄰接於積體電路500A的第二側面590b。積體電路500A的第二側面590b與積體電路500A的第一側面590a相對。
主動區集合504中的主動區504a1嵌入於積體電路500A的第一井501的第一部分501a中。
主動區集合504的主動區510a1嵌入於積體電路500A的第一井501的第二部分501b中。
主動區集合504中的主動區506a1或主動區508a1嵌入於積體電路500A的第二井501'的部分501c中。
主動區506a1及主動區508a1包含第一類型的摻雜劑。主動區504a1及主動區510a1包含第二類型的摻雜劑。在一些實施例中，第一類型為N型摻雜劑，第二類型為P型摻雜劑，且因此主動區504a1及主動區510a1各自為嵌入於第一井501（其為N井）中的P型主動區，且主動區506a1及主動區508a1各自為嵌入於第二井501'（其為P井）中的N型主動區。在一些實施例中，第一類型為P型摻雜劑，第二類型為N型摻雜劑，且因此主動區504a1及主動區510a1各自為嵌入於第一井501（其為P井）中的N型主動區，且主動區506a1及主動區508a1各自為嵌入於第二井501'（其為N井）中的P型主動區。
在一些實施例中，主動區504a1、主動區506a1、主動區508a1或主動區510a1中的至少一者在第二方向Y上的長度不同於主動區504a1、主動區506a1、主動區508a1或主動區510a1中的另一者在第二方向Y上的長度。在一些實施例中，主動區504a1、主動區506a1、主動區508a1或主動區510a1中的至少一者在第二方向Y上的長度與主動區504a1、主動區506a1、主動區508a1或主動區510a1中的另一者在第二方向Y上的長度相同。主動區集合504的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含在第一方向X上延伸的閘極集合527。閘極集合527與積體電路500A的主動區集合504或積體電路500B的主動區集合505重疊。閘極集合527位於積體電路500A或積體電路500B的第二層級上。第二層級不同於積體電路500A或積體電路500B的第一層級。在一些實施例中，積體電路500A或積體電路500B的第二層級被稱作POLY層級。
閘極集合527包含閘極結構520a、閘極結構522a或閘極結構524a中的一或多者。閘極結構520a及閘極結構524a中的每一者在第二方向Y上以閘極間距（未標記）與閘極結構522a分隔開。閘極結構520a及閘極結構524a在第一方向X上彼此分隔開。閘極集合527的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含導電結構504b、導電結構504c、導電結構504d、導電結構504e、導電結構504f、導電結構510b、導電結構510c、導電結構510d、導電結構510e、導電結構510f、導電結構516e、導電結構516f以及導電結構520f（統稱為「觸點集合521」）。
觸點集合521在第一方向X或第二方向Y上延伸。觸點集合521在積體電路500A的主動區集合504或積體電路500B的主動區集合505上方。觸點集合521位於積體電路500A或積體電路500B的第二層級上。在一些實施例中，積體電路500A或積體電路500B的第二層級被稱作金屬擴散（metal diffusion，MD）層級。
觸點集合521將積體電路500A的主動區集合504或積體電路500B的主動區集合505電耦接至對應積體電路500A或積體電路500B的上層級（例如，M0、M1或M2）。導電結構504b、導電結構510b將對應通孔506b、通孔512b電耦接至主動區504a1或主動區504a2（積體電路500B的部分）。導電結構504c、導電結構510c將對應通孔506c、通孔512c電耦接至主動區506a1或主動區506a2（積體電路500B的部分）。導電結構504d、導電結構510d將對應通孔506d、通孔512d電耦接至主動區508a1或主動區508a2（積體電路500B的部分）。導電結構504e、導電結構510e、導電結構516e將對應通孔506e、通孔512e、通孔518e電耦接至主動區510a1。導電結構504f、導電結構510f將對應通孔506f、通孔512f電耦接至主動區510b。導電結構516f、導電結構520f將對應通孔518f、通孔522f電耦接至主動區510c。觸點集合521的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含導電結構508b、導電結構508c、導電結構508d、導電結構508e、導電結構508f、導電結構514b、導電結構514e、導電結構514f、導電結構516c、導電結構516d、導電結構520e、導電結構524f（統稱為「導電結構集合529」）。導電結構集合529在第一方向X或第二方向Y上延伸。導電結構集合529在積體電路500A的主動區集合504或積體電路500B的主動區集合505上方。導電結構集合529在至少觸點集合521或閘極集合527上方。導電結構集合529位於積體電路500A或積體電路500B的第三層級上。積體電路500A或積體電路500B的第三層級不同於積體電路500A或積體電路500B的第一層級及積體電路500A或積體電路500B的第二層級。在一些實施例中，積體電路500A或積體電路500B的第三層級被稱作金屬零（metal zero，M0）層級。
導電結構集合529將積體電路500A的主動區集合504或積體電路500B的主動區集合505電耦接至對應積體電路500A或積體電路500B的上層級（例如M1或M2）。在一些實施例中，導電結構集合529將閘極集合527電耦接至積體電路500A或積體電路500B的上層級（例如M1或M2）。導電結構集合529的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含在導電結構集合529與積體電路500A的主動區集合504或積體電路500B的主動區集合505之間的通孔504g、通孔506b、通孔506c、通孔506d、通孔506e、通孔506f、通孔512b、通孔512c、通孔512d、通孔512e、通孔512f、通孔514c、通孔514d、通孔518e、通孔518f以及通孔522f（統稱為「通孔集合523」）。通孔集合523將導電結構集合529電耦接至積體電路500A的主動區集合504或積體電路500B的主動區集合505。在一些實施例中，通孔集合523中的一或多個通孔定位在導電結構集合529中的一或多個導電結構在積體電路500A的主動區集合504中的一或多個主動區或積體電路500B的主動區集合505中的一或多個主動區上方之處。
通孔506b、通孔512b將對應導電結構508b、導電結構514b電耦接至對應導電結構504b、導電結構510b。通孔506c、通孔512c將對應導電結構508c、導電結構516c電耦接至對應導電結構504c、導電結構510c。通孔506d、通孔512d將對應導電結構508d、導電結構516d電耦接至對應導電結構504d、導電結構510d。通孔506e、通孔512e、通孔518e將對應導電結構508e、導電結構514e、導電結構520e電耦接至對應導電結構504e、導電結構510e、導電結構516e。通孔506f、通孔522f將對應導電結構508f、導電結構524f電耦接至對應導電結構504f、導電結構520f。通孔512f、通孔518f將導電結構514f電耦接至對應導電結構510f、導電結構516f。
通孔514c、通孔514d、通孔504g中的每一者在對應閘極結構522a、閘極結構520a、閘極結構524a上方。通孔514c、通孔514d、通孔504g將對應導電結構516c、導電結構516d、導電結構506g電耦接至對應閘極結構522a、閘極結構520a、閘極結構524a。通孔514c、通孔514d、通孔504g在對應閘極結構522a、閘極結構520a、閘極結構524a上方。在一些實施例中，通孔集合523在第一導電結構集合538與閘極集合527之間。通孔集合523中的通孔504g定位在第一導電結構集合538中的導電結構540a在閘極集合527的閘極結構524a上方之處。
通孔集合523處於積體電路500A或積體電路500B的擴散上通孔（via over diffusion，VD）層級或閘極上通孔（VG）層級。積體電路500A或積體電路500B的VG層級或VD層級在第二層級與第三層級之間。在一些實施例中，通孔514c、通孔514d、通孔504g處於積體電路500A或積體電路500B的VG層級。在一些實施例中，通孔506b、通孔506c、通孔506d、通孔506e、通孔506f、通孔512b、通孔512c、通孔512d、通孔512e、通孔512f、通孔518e、通孔518f以及通孔522f處於積體電路500A或積體電路500B的VD層級。通孔集合523的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含導電結構524e、導電結構528f、導電結構530a、導電結構532a、導電結構534a、導電結構534b、導電結構536a、導電結構536b、導電結構540a、導電結構542a以及導電結構542b（統稱為「第一導電結構集合538」）。第一導電結構集合538在第一方向X上延伸。第一導電結構集合538中的每一導電結構在至少第一方向X或第二方向Y上與第一導電結構集合538特徵中的相鄰導電結構分隔開。第一導電結構集合538在至少積體電路500A的主動區集合504、積體電路500B的主動區集合505、閘極集合527或觸點集合521上方。第一導電結構集合538位於積體電路500A或積體電路500B的第四層級上。積體電路500A或積體電路500B的第四層級不同於積體電路500A或積體電路500B的第一層級、積體電路500A或積體電路500B的第二層級以及積體電路500A或積體電路500B的第三層級。在一些實施例中，積體電路500A或積體電路500B的第四層級被稱作金屬一（M1）層級。
在一些實施例中，導電結構540a對應於圖1的記憶胞100的字元線WL1或圖2A至圖2B的記憶胞陣列200A至記憶胞陣列200B的字元線WL[1]、…、字元線WL[2M]。
第一導電結構集合538電耦接至積體電路500A的主動區集合504或積體電路500B的主動區集合505。在一些實施例中，第一導電結構集合538電耦接至閘極集合527。第一導電結構集合538的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含在第一導電結構集合538與積體電路500A的主動區集合504或積體電路500B的主動區集合505之間的通孔522e、通孔526f、通孔560a、通孔562a、通孔564a、通孔566a、通孔566b、通孔568a、通孔568b、通孔570a、通孔570b、通孔574a、通孔574b以及通孔580a（統稱為「第一通孔集合572」）。第一通孔集合572將第一導電結構集合538電耦接至積體電路500A的主動區集合504或積體電路500B的主動區集合505。在一些實施例中，第一通孔集合572中的一或多個通孔定位在第一導電結構集合538中的一或多個導電結構與積體電路500A的主動區集合504中的一或多個主動區或積體電路500B的主動區集合505中的一或多個主動區重疊之處。
通孔560a、通孔574a將對應導電結構530a、導電結構542a電耦接至對應導電結構508b、導電結構514b。通孔562a、通孔574b將對應導電結構530a、導電結構542b電耦接至對應導電結構516c、導電結構508c。通孔564a將導電結構532a電耦接至導電結構508d。通孔566a、通孔566b將對應導電結構534a、導電結構534b電耦接至導電結構516d。通孔568a、通孔570a、通孔522e將對應導電結構536a、導電結構534a、導電結構524e電耦接至對應導電結構508e、導電結構514e、導電結構520e。通孔568b、通孔570b、通孔526f將對應導電結構536b、導電結構534b、導電結構528f電耦接至對應導電結構508f、導電結構514f、導電結構524f。通孔580a將導電結構540a電耦接至導電結構506g。
第一通孔集合572處於積體電路500A或積體電路500B的通孔零（V0）層級。積體電路500A或積體電路500B的V0層級在第三層級與第四層級之間。在一些實施例中，積體電路500A或積體電路500B的V0層級在M1層級與M0層級之間。第一通孔集合572的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含導電結構550a及導電結構550b（統稱為「第二導電結構集合552」）。第二導電結構集合552在第一方向X上延伸。第二導電結構集合552中的每一導電結構在至少第一方向X或第二方向Y上與第二導電結構集合552中的相鄰導電結構分隔開。在一些實施例中，第二導電結構集合552在積體電路500A的主動區集合504、積體電路500B的主動區集合505或觸點集合521中的一或多者上方。
第二導電結構集合552位於積體電路500A或積體電路500B的第五層級上。積體電路500A或積體電路500B的第五層級不同於積體電路500A或積體電路500B的第一層級、積體電路500A或積體電路500B的第二層級、積體電路500A或積體電路500B的第三層級以及積體電路500A或積體電路500B的第四層級。在一些實施例中，積體電路500A或積體電路500B的第五層級被稱作金屬二（M2）層級。
在一些實施例中，第二導電結構集合552與積體電路500A的主動區集合504或積體電路500B的主動區集合505重疊。導電結構550a與積體電路500A的主動區集合504中的主動區510a及積體電路500A的第二側面590b重疊。導電結構550b與積體電路500B的主動區集合505中的主動區510c及積體電路500B的第二側面590b重疊。在一些實施例中，導電結構550a或導電結構550b對應於圖1的記憶胞100的位元線BL1或圖2A至圖2B的記憶胞陣列200A至記憶胞陣列200B的位元線BL[1]、…、位元線BL[2N]。
在一些實施例中，第二導電結構集合552電耦接至積體電路500A的主動區集合504或積體電路500B的主動區集合505。導電結構550a電耦接至積體電路500A的主動區510a。導電結構550b電耦接至積體電路500B的主動區510c。第二導電結構集合552的其他數量或組態在本揭露的範圍內。
積體電路500A或積體電路500B包含在第二導電結構集合552與第一導電結構集合538之間的通孔578a及通孔578b（統稱為「通孔集合576」）。通孔集合576將第二導電結構集合552電耦接至第一導電結構集合538。通孔578a、通孔578b將對應導電結構550a、導電結構550b電耦接至對應導電結構524e、導電結構528f。在一些實施例中，通孔集合576將第二導電結構集合552電耦接至積體電路500A的主動區集合504或積體電路500B的主動區集合505。
在一些實施例中，通孔集合576中的一或多個通孔定位在第二導電結構集合538中的一或多個導電結構與積體電路500A的主動區集合504中的一或多個主動區或積體電路500B的主動區集合505中的一或多個主動區重疊之處。
第一通孔集合572處於積體電路500A或積體電路500B的通孔一（V1）層級。積體電路500A或積體電路500B的V1層級在第四層級與第五層級之間。在一些實施例中，積體電路500A或積體電路500B的V1層級在M2層級與M1層級之間。通孔集合572的其他數量或組態在本揭露的範圍內。
積體電路500B為積體電路500A的變型。與積體電路500A相比，積體電路500B的第一井502替代第一井501，積體電路500B的第二井502'替代第二井501，且積體電路500B的主動區集合505替代主動區集合504。
積體電路500B包含第一井502及第二井502'。第一井502及第二井502'中的每一者位於積體電路500B的至少第一層級上，且在至少第二方向Y上延伸。
積體電路500B的第一井502包含第二類型的摻雜劑。積體電路500B的第二井502'包含第一類型的摻雜劑。在一些實施例中，第一類型為N型摻雜劑，第二類型為P型摻雜劑，且積體電路500B的第一井502為P井，且積體電路500B的第二井502'為N井。在一些實施例中，第一類型為P型摻雜劑，第二類型為N型摻雜劑，且積體電路500B的第一井502為N井，且積體電路500B的第二井502'為P井。
積體電路500B的第一井502包含第一部分502a及第二部分502b。
第一井502的第一部分502a在第二方向Y上延伸且鄰接於積體電路500B的第一側面590a。在一些實施例中，積體電路500B的第一側面590a對應於佈局設計400B的線352a。第一井502的第一部分502a位於積體電路500B的至少第一層級上。
第一井502的第二部分502b在第二方向Y上延伸且鄰接於積體電路500B的第二側面590b。在一些實施例中，積體電路500B的第二側面590b對應於佈局設計400B的線352b1。第一井502的第二部分位於積體電路500B的至少第一層級上。第一井502、第一井502的第一部分502a或第一井502的第二部分502b的其他數量或組態在本揭露的範圍內。
積體電路500B的第二井502'包含第一部分502c及第二部分502d。
第二井502'的第一部分502c在第二方向Y上延伸且鄰接於第一井502的第一部分502a。第二井502'的第一部分502c位於積體電路500B的至少第一層級上。
第二井502'的第二部分502d在至少第一方向X或第二方向Y上延伸。第二井502'的第二部分502d鄰接於積體電路500B的第二側面590b、第一井502的第二部分502b以及第二井502'的第一部分502c中的每一者。第二井502'的第二部分502d位於積體電路500B的至少第一層級上。
第二井502'的第一部分502c在第一井502的第一部分502a與第一井502的第二部分502b及第二井502'的第二部分502d中的每一者之間。第二井502'、第二井502'的第一部分502c或第二井502'的第二部分502d的其他數量或組態在本揭露的範圍內。
積體電路500B包含在第二方向Y上延伸的主動區集合505。主動區集合505位於積體電路500B的第一層級上。
主動區集合505包含主動區504a2、主動區506a2、主動區508a2或主動區510e中的一或多者。主動區集合505中的主動區504a2、主動區506a2、主動區508a2或主動區510e中的每一者在第一方向X上以第一間距（未標記）與主動區集合505中的相鄰主動區分隔開。
主動區510e包含主動區510b及主動區510c。主動區510b及主動區510c在第二方向Y上彼此分隔開。
主動區504a2鄰接於積體電路500B的第一側面590a。主動區510e鄰接於積體電路500B的第二側面590b。
主動區集合505中的主動區504a2嵌入於積體電路500B的第一井502的第一部分502a中。
主動區集合505中的主動區510e嵌入於積體電路500B的第一井502的第二部分502b及積體電路500B的第二井502'的第二部分502d中的每一者中。主動區510b嵌入於積體電路500B的第一井502的第二部分502b中。主動區510c嵌入於積體電路500B的第二井502'的第二部分502d中。
主動區集合505中的主動區506a2或主動區508a2嵌入於積體電路500B的第二井502'的第一部分502c中。
主動區504a2及主動區510b包含第一類型的摻雜劑。主動區506a2、主動區508a2以及主動區510c包含第二類型的摻雜劑。
在一些實施例中，第一類型為N型摻雜劑，第二類型為P型摻雜劑，且因此主動區504a2及主動區510b各自為嵌入於第一井502（其為P井）中的N型主動區，且主動區506a2、主動區508a2以及主動區510c各自為嵌入於第二井502'（其為N井）中的P型主動區。在一些實施例中，第一類型為P型摻雜劑，第二類型為N型摻雜劑，且因此主動區504a2及主動區510b各自為嵌入於第一井502（其為N井）中的P型主動區，且主動區506a2、主動區508a2以及主動區510c各自為嵌入於第二井502'（其為P井）中的N型主動區。
在一些實施例中，主動區504a2、主動區506a2、主動區508a2、主動區510b、主動區510c或主動區510e中的至少一者在第二方向Y上的長度不同於主動區504a2、主動區506a2、主動區508a2、主動區510b、主動區510c或主動區510e中的另一者在第二方向Y上的長度。在一些實施例中，主動區504a2、主動區506a2、主動區508a2、主動區510b、主動區510c或主動區510e中的至少一者在第二方向Y上的長度與主動區504a2、主動區506a2、主動區508a2、主動區510b、主動區510c或主動區510e中的另一者在第二方向Y上的長度相同。主動區集合505的其他數量或組態在本揭露的範圍內。
在一些實施例中，積體電路500A至積體電路500B佔據比其他積體電路更小的面積。在一些實施例中，因佔據比其他積體電路更小的面積，積體電路500A至積體電路500B用作與其他方法相比較更緻密的記憶胞陣列200A至記憶胞陣列200B的部分。在一些實施例中，因用作更緻密的記憶胞陣列200A至記憶胞陣列200B的部分，記憶胞陣列200A至記憶胞陣列200B具有比其他方法更大的記憶體容量。
圖6為根據一些實施例的佈局設計600的圖。
佈局設計600的一部分可用於製造積體電路500A或積體電路500B（圖5A至圖5H）。
佈局設計600包括配置成影像塊陣列的第一影像塊集合602及第二影像塊集合604。在一些實施例中，第一影像塊集合602中的至少一個影像塊對應於佈局設計300A或佈局設計300B，且第二影像塊集合604中的至少一個影像塊對應於佈局設計400A或佈局設計400B。在一些實施例中，第一影像塊集合602中的至少一個影像塊對應於佈局設計400A或佈局設計400B，且第二影像塊集合604中的至少一個影像塊對應於佈局設計300A或佈局設計300B。在一些實施例中，第一影像塊集合602的形狀及第二影像塊集合604的形狀為非矩形，且因此佈局設計600的形狀亦可為非矩形形狀。
第一影像塊集合602在第三方向S上延伸。第三方向S相關於第一方向X及第二方向Y。舉例而言，在一些實施例中，第三方向S自第一方向X以角度α朝向第二方向Y旋轉。在一些實施例中，角度α在約0度至約180度範圍內。角度α以公式2表示（下文描述）。在一些實施例中，第三方向S等於第一方向X或第二方向Y。在一些實施例中，第三方向S不同於第一方向X或第二方向Y。第一影像塊集合602包括影像塊608[1,1]、影像塊608[2,1]、…、影像塊608[P,1]、影像塊608[1,3]、影像塊608[2,3]、…、影像塊608[P,3]、影像塊608[1,Q-1]、影像塊608[2,Q-1]、…、影像塊608[P-1,Q-1]中的一或多者，其中P為對應於影像塊陣列中的行數目的正整數，且Q為對應於影像塊陣列中的列數目的正整數。
第一影像塊集合602中的每一影像塊在第一方向X上延伸。第一影像塊集合602中的每一影像塊具有四個槽口（為了易於說明未標記）。在一些實施例中，第一影像塊集合602中的每一影像塊的四個槽口（為了易於說明未標記）對應於圖3A至圖3B的角部槽口集合390中的角部槽口390a、角部槽口390b、角部槽口390c以及角部槽口390d。舉例而言，影像塊608[P,Q-1]具有槽口630a、槽口630b、槽口630c以及槽口630d。在一些實施例中，槽口630a、槽口630b、槽口630c以及槽口630d為圖3A至圖3B的對應角部槽口390a、角部槽口390b、角部槽口390c以及角部槽口390d。每一槽口630a、槽口630b、槽口630c以及槽口630d位於影像塊608[P,Q-1]的對應角。在一些實施例中，第一影像塊集合602中的每一影像塊的每一槽口（為了易於說明未標記）位於第一影像塊集合602中的影像塊的對應角。第一影像塊集合602中的每一影像塊的中心在第二方向Y上以距離D1自第一影像塊集合602中的相鄰影像塊的中心偏移。舉例而言，影像塊608[1,1]的中心在第二方向Y上以距離D1與影像塊608[2,1]的中心分隔開。
第一影像塊集合602中的每一影像塊的中心在第三方向S上以距離D2與第一影像塊集合602中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[1,1]的中心在第三方向S上以距離D2與影像塊608[2,1]的中心分隔開。
第一影像塊集合602中的每一影像塊的中心在第一方向X上以距離D3與第一影像塊集合602中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[1,1]的中心在第一方向X上以距離D3與影像塊608[2,1]的中心分隔開。
距離D1、距離D2與距離D3之間的關係表示為公式1。 D2 = (D12 + D32 )0.5 (1)
第二影像塊集合604在第三方向S上延伸。角度α與距離D2及距離D3之間的關係表示為公式2。 α = ArcCos(D3 / D2) (2)
第二影像塊集合604包括影像塊608[1,2]、影像塊608[2,2]、…、影像塊608[P,2]、影像塊608[1,4]、影像塊608[2,4]、…、影像塊608[P,4]、影像塊608[1,Q]、影像塊608[2,Q]、…、影像塊608[P,Q]中的一或多者。，第二組影像塊604在第二方向Y上與第一組影像塊602分隔開。
第一影像塊集合602及第二影像塊集合604在第二方向Y上彼此交替。第二影像塊集合604中的每一影像塊在第一方向X上延伸。第二影像塊集合604中的每一影像塊具有四個槽口（為了易於說明未標記）。在一些實施例中，第二影像塊集合604中的每一影像塊的四個槽口（為了易於說明未標記）對應於圖4A至圖4B的角部槽口集合490中的角部槽口490a、角部槽口490b、角部槽口490c以及角部槽口490d。舉例而言，影像塊608[P,Q]具有槽口640a、槽口640b、槽口640c以及槽口640d。在一些實施例中，槽口640a、槽口640b、槽口640c以及槽口640d為圖4A至圖4B的對應角部槽口490a、角部槽口490b、角部槽口490c以及角部槽口490d。每一槽口640a、槽口640b、槽口640c以及槽口640d位於影像塊608[P,Q]的對應角。在一些實施例中，第二影像塊集合604中的每一影像塊的每一槽口（為了易於說明未標記）位於第二影像塊集合604中的影像塊的對應角。第二影像塊集合604中的每一影像塊的中心在第二方向Y上以距離D1'自第二影像塊集合604中的相鄰影像塊的中心偏移。舉例而言，影像塊608[1,2]的中心在第二方向Y上以距離D1'與影像塊608[2,2]的中心分隔開。
第二影像塊集合604中的每一影像塊的中心在第三方向S上以距離D2'與第二影像塊集合604中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[1,2]的中心在第三方向S上以距離D2'與影像塊608[2,2]的中心分隔開。
第二影像塊集合604中的每一影像塊的中心在第一方向X上以距離D3'與第二影像塊集合604中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[1,2]的中心在第一方向X上以距離D3'與影像塊608[2,2]的中心分隔開。
距離D1'、距離D2'與距離D3'之間的關係表示為公式3。 D2' = (D1'2 + D3'2 )0.5 (3)
角度α與距離D2'及距離D3'之間的關係表示為公式4。 α = ArcCos(D3' / D2') (4)
第二影像塊集合604中的影像塊的中心在第四方向T上以距離D4與第二影像塊集合604中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[1,1]的中心在第四方向T上以距離D4與影像塊608[1,2]的中心分隔開。第四方向T相關於第一方向X及第二方向Y。舉例而言，第四方向T自第一方向X以角度β朝向第二方向Y旋轉。在一些實施例中，角度β在約0度至約180度範圍內。角度β依據公式5相關於距離D5及距離D4。
β = ArcCos(D5 / D4) (5)
在一些實施例中，第四方向T等於第一方向X或第二方向Y。在一些實施例中，第四方向T不同於第一方向X或第二方向Y。第二影像塊集合604中的影像塊的中心在第一方向X上以距離D5與第二影像塊集合604中的相鄰影像塊的中心分隔開。舉例而言，影像塊608[P,1]的中心在第一方向X上以距離D5與影像塊608[P,2]的中心分隔開。
在一些實施例中，第二影像塊集合604中的影像塊的兩個槽口（未標記）與第一影像塊集合602中的影像塊齊平，且其他兩個槽口（未標記）並不與第一影像塊集合602或第二影像塊集合604中的在相鄰影像塊之間產生對應空間（未標記）的相鄰影像塊齊平。在一些實施例中，相鄰影像塊之間的一或多個空間（未標記）可用於井觸點（未繪示）或基底觸點（未繪示）。在一些實施例中，額外井觸點（未繪示）或基底觸點（未繪示）可用於改良避免閉鎖（latch-up）。在一些實施例中，閉鎖為一或多個井與基底之間的短路。在一些實施例中，第二影像塊集合604中的影像塊的兩個槽口（未標記）與第一影像塊集合602中的兩個不同影像塊的對應槽口（未標記）齊平。舉例而言，第二影像塊集合604中的影像塊608[2,4]的槽口610a與第一影像塊集合602中的影像塊608[1,Q-1]的對應槽口612a齊平，且第二影像塊集合604中的影像塊608[2,4]的槽口610b與第一影像塊集合602中的影像塊608[2,3]的對應槽口612b齊平。
在一些實施例中，第一影像塊集合602中的影像塊的兩個槽口（為了易於說明未標記）與第二影像塊集合604中的兩個不同影像塊的對應槽口（為了易於說明未標記）齊平。舉例而言，第一影像塊集合602中的影像塊608[2,3]的槽口612b與第二影像塊集合604中的影像塊608[2,4]的對應槽口610b齊平，且第一影像塊集合602中的影像塊608[2,3]的槽口614a與第二影像塊集合604中的影像塊608[P,2]的對應槽口614b齊平。在一些實施例中，第二影像塊集合604中的影像塊的兩個槽口（為了易於說明未標記）並不與第一影像塊集合602或第二影像塊集合604中的相鄰影像塊的部分齊平，所述相鄰影像塊的部分產生可用於井觸點（未繪示）或基底觸點（未繪示）的空間（為了易於說明未標記）。舉例而言，在一些實施例中，影像塊608[2,4]的槽口650a並不與產生空間622a的相鄰影像塊608[1,4]及影像塊608[1,3]齊平。類似地，在一些實施例中，影像塊608[2,4]的槽口650b並不與產生空間622b的相鄰影像塊608[2,Q-1]及608[P,4]齊平。舉例而言，在一些實施例中，如圖6中所示，空間620a在第一影像塊集合602中的影像塊608[2,Q-1]與影像塊608[1,Q-1]之間，且空間620b在第一影像塊集合602中的影像塊608[2,Q-1]與608[P,Q-1]之間。在此等實施例中，空間622a及空間622b可用於井觸點（未繪示）或基底觸點（未繪示）。在一些實施例中，第一影像塊集合602中的影像塊的兩個槽口（為了易於說明未標記）並不與第二影像塊集合604或第一影像塊集合602中的相鄰影像塊的部分齊平。舉例而言，在一些實施例中，影像塊608[2,Q-1]的槽口652a並不與產生空間620a的相鄰影像塊608[2,4]及影像塊608[1,Q-1]齊平。類似地，在一些實施例中，影像塊608[2,Q-1]的槽口652b並不與產生空間620b的相鄰影像塊608[P,Q-1]及608[2,Q]齊平。在此等實施例中，空間620a及空間620b可用於井觸點（未繪示）或基底觸點（未繪示）。在一些實施例中，至少空間620a、空間620b、空間622a或空間622b為第一影像塊集合602或第二影像塊集合604中的影像塊的面積的12.5%。
在一些實施例中，距離D1、距離D1'、距離D2、距離D2'、距離D3、距離D3'、距離D4或距離D5中的至少一者不同於距離D1、距離D1'、距離D2、距離D2'、距離D3、距離D3'、距離D4或距離D5中的另一者。在一些實施例中，距離D1、距離D1'、距離D2、距離D2'、距離D3、距離D3'、距離D4或距離D5中的至少一者與距離D1、距離D1'、距離D2、距離D2'、距離D3、距離D3'、距離D4或距離D5中的另一者相同。第一影像塊集合602或第二影像塊集合604的其他數量或組態在本揭露的範圍內。在一些實施例中，第一影像塊集合602或第二影像塊集合604中的至少一個影像塊的槽口中的每一者為直角部槽口。在一些實施例中，第一影像塊集合602或第二影像塊集合604中的至少一個影像塊的槽口中的每一者被稱作角部槽口。在一些實施例中，第一影像塊集合602或第二影像塊集合604中的至少一個影像塊的槽口中的每一者為尖槽（quirk）。第一影像塊集合602或第二影像塊集合604中的槽口的其他形狀或組態在本揭露的範圍內。
在一些實施例中，第一影像塊集合602的形狀及第二影像塊集合604的形狀為非矩形，且因此在佈局設計600中可置放為與其他設計相比更接近彼此的標準單元。在一些實施例中，因將第一影像塊集合602及第二影像塊集合604置放得比其他胞元更接近彼此，第一影像塊集合或第二影像塊集合可用於製造與其他積體電路相比更接近彼此的對應積體電路。在一些實施例中，藉由製造與其他積體電路相比更接近彼此的積體電路，所製造的積體電路的面積亦小於其他積體電路。
圖7為根據一些實施例的佈局設計700的圖。
佈局設計700為佈局設計600（圖6）的變型。類似元件具有增加了100的相同參考編號。佈局設計700組合圖3A的佈局設計300A、圖4A的佈局設計400A以及圖6佈局設計600的特徵。
佈局設計700包含影像塊708[1,2]、影像塊708[2,2]、影像塊708[1,3]以及影像塊708[2,3]。影像塊708[1,2]、影像塊708[2,2]、影像塊708[1,3]以及影像塊708[2,3]為圖6的對應影像塊608[1,2]、影像塊608[2,2]、影像塊608[1,3]以及影像塊608[2,3]
影像塊708[1,2]及影像塊708[2,2]中的每一者對應於圖3A的佈局設計300A，且影像塊708[1,3]及影像塊708[2,3]中的每一者對應於圖4A的佈局設計400A。在一些實施例中，影像塊708[1,2]及影像塊708[2,2]中的每一者對應於圖4A的佈局設計400A，且影像塊708[1,3]及影像塊708[2,3]中的每一者對應於圖3A的佈局設計300A。為了易於說明，並未標記影像塊708[1,2]、影像塊708[2,2]、影像塊708[1,3]以及影像塊708[2,3]內的元件中的每一者。
影像塊708[1,2]、影像塊708[2,2]、影像塊708[1,3]以及影像塊708[2,3]包含主動區佈局圖案702、主動區佈局圖案704、對應主動區佈局圖案集合712以及對應主動區佈局圖案集合714。
主動區集合702或主動區集合704對應於佈局設計400A的主動區佈局圖案集合412a、主動區佈局圖案集合412b、主動區佈局圖案集合412c以及主動區佈局圖案集合412d。主動區集合712或主動區集合714對應於佈局設計300A的主動區佈局圖案集合312a、主動區佈局圖案集合312b、主動區佈局圖案集合312c以及主動區佈局圖案集合312d。
主動區集合702包含主動區佈局圖案702a、主動區佈局圖案702b、主動區佈局圖案702c、主動區佈局圖案702d、主動區佈局圖案702e、主動區佈局圖案702f、主動區佈局圖案702g以及主動區佈局圖案702h。主動區佈局圖案702a對應於主動區佈局圖案404a及主動區佈局圖案404b，主動區佈局圖案702b對應於主動區佈局圖案406a及主動區佈局圖案406b，主動區佈局圖案702c對應於主動區佈局圖案408a及主動區佈局圖案408b，主動區佈局圖案702d對應於主動區佈局圖案410a及主動區佈局圖案410b，主動區佈局圖案702e對應於主動區佈局圖案410c及主動區佈局圖案410d，主動區佈局圖案702f對應於主動區佈局圖案408c及主動區佈局圖案408d，主動區佈局圖案702g對應於主動區佈局圖案406c及主動區佈局圖案406d，主動區佈局圖案702h對應於主動區佈局圖案404c及主動區佈局圖案404d。
主動區集合702包含主動區佈局圖案704a、主動區佈局圖案704b、主動區佈局圖案704c、主動區佈局圖案704d、主動區佈局圖案704e、主動區佈局圖案704f、主動區佈局圖案704g以及主動區佈局圖案704h。主動區佈局圖案704a、主動區佈局圖案704b、主動區佈局圖案704c、主動區佈局圖案704d、主動區佈局圖案704e、主動區佈局圖案704f、主動區佈局圖案704g以及主動區佈局圖案704h類似於對應主動區佈局圖案702a、主動區佈局圖案702b、主動區佈局圖案702c、主動區佈局圖案702d、主動區佈局圖案702e、主動區佈局圖案702f、主動區佈局圖案702g以及主動區佈局圖案702h，且因此省略類似詳細描述。
主動區集合712包含主動區佈局圖案712a、主動區佈局圖案712b、主動區佈局圖案712c、主動區佈局圖案712d、主動區佈局圖案712e、主動區佈局圖案712f、主動區佈局圖案712g以及主動區佈局圖案712h。主動區佈局圖案712a對應於主動區佈局圖案304a及主動區佈局圖案304b，主動區佈局圖案712b對應於主動區佈局圖案306a及主動區佈局圖案306b，主動區佈局圖案712c對應於主動區佈局圖案308a及主動區佈局圖案308b，主動區佈局圖案712d對應於主動區佈局圖案310a及主動區佈局圖案310b，主動區佈局圖案712e對應於主動區佈局圖案310c及主動區佈局圖案310d，主動區佈局圖案712f對應於主動區佈局圖案308c及主動區佈局圖案308d，主動區佈局圖案712g對應於主動區佈局圖案306c及主動區佈局圖案306d，主動區佈局圖案712h對應於主動區佈局圖案304c及主動區佈局圖案304d。
主動區集合714包含主動區佈局圖案714a、主動區佈局圖案714b、主動區佈局圖案714c、主動區佈局圖案714d、主動區佈局圖案714e、主動區佈局圖案714f、主動區佈局圖案714g以及主動區佈局圖案714h。主動區佈局圖案714a、主動區佈局圖案714b、主動區佈局圖案714c、主動區佈局圖案714d、主動區佈局圖案714e、主動區佈局圖案714f、主動區佈局圖案714g以及主動區佈局圖案714h類似於對應主動區佈局圖案712a、主動區佈局圖案712b、主動區佈局圖案712c、主動區佈局圖案712d、主動區佈局圖案712e、主動區佈局圖案712f、主動區佈局圖案712g以及主動區佈局圖案712h，且因此省略類似詳細描述。
對應影像塊708[1,2]或708[2,2]的主動區佈局圖案集合702或主動區佈局圖案集合704中的n型佈局圖案在第二方向Y上與對應影像塊708[1,3]或708[2,3]的主動區佈局圖案集合712或主動區佈局圖案集合714中的對應n型佈局圖案對準。舉例而言，n型主動區佈局圖案702d、n型主動區佈局圖案702e、n型主動區佈局圖案702h、n型主動區佈局圖案704a、n型主動區佈局圖案704d、n型主動區佈局圖案704e以及n型主動區佈局圖案704h在第二方向Y上與對應n型主動區佈局圖案712b、n型主動區佈局圖案712c、n型主動區佈局圖案712f、n型主動區佈局圖案712g、n型主動區佈局圖案714b、n型主動區佈局圖案714c以及n型主動區佈局圖案714f對準。
對應影像塊708[1,2]或708[2,2]的主動區佈局圖案集合712或主動區佈局圖案集合714中的p型佈局圖案在第二方向Y上與對應影像塊708[1,3]或708[2,3]的主動區佈局圖案集合712或主動區佈局圖案集合714中的對應p型佈局圖案對準。舉例而言，p型主動區佈局圖案702c、p型主動區佈局圖案702f、p型主動區佈局圖案702g、p型主動區佈局圖案704b、p型主動區佈局圖案704c、p型主動區佈局圖案704f以及p型主動區佈局圖案704g在第二方向Y上與對應p型主動區佈局圖案712a、p型主動區佈局圖案712d、p型主動區佈局圖案712e、p型主動區佈局圖案712h、p型主動區佈局圖案714a、p型主動區佈局圖案714d以及p型主動區佈局圖案714e對準。影像塊708[1,2]、影像塊708[2,2]、影像塊708[1,3]以及影像塊708[2,3]的其他數量或組態在本揭露的範圍內。
在一些實施例中，佈局設計700具有產生與其他設計相比更小的標準單元的非矩形形狀。在一些實施例中，因具有更小標準單元，佈局設計700可用於製造小於其他積體電路的積體電路。
圖8為根據一些實施例的佈局設計800的圖。
佈局設計800為圖6的佈局設計600及圖7的佈局設計700的變型。類似元件具有增加了200的相同參考編號。佈局設計800組合圖3B的佈局設計300B、圖4B的佈局設計400B以及圖6佈局設計600的特徵。
與圖7的佈局設計700相比，佈局設計800更包含第一井佈局圖案802、第二井佈局圖案804、第三井佈局圖案806、第四井佈局圖案808、第五井佈局圖案812、第六井佈局圖案814、第七井佈局圖案816、第八井佈局圖案818以及井佈局圖案822a、井佈局圖案824a以及井佈局圖案828a。
第一井佈局圖案802及第五井佈局圖案812類似於圖4B的佈局設計400B的第二井佈局圖案414，且因此省略類似詳細描述。第二井佈局圖案804及第六井佈局圖案814類似於圖4B的佈局設計400B的第一井佈局圖案416，且因此省略類似詳細描述。第三井佈局圖案806及第七井佈局圖案816類似於圖3B的佈局設計300B的第一井佈局圖案314，且因此省略類似詳細描述。第四井佈局圖案808及第八井佈局圖案818類似於圖3B的佈局設計300B的第二井佈局圖案316，且因此省略類似詳細描述。
第一井佈局圖案802包含井佈局圖案802a、井佈局圖案802b以及井佈局圖案802c。井佈局圖案802a、井佈局圖案802b以及井佈局圖案802c類似於圖4B的佈局設計400B的對應井佈局圖案454a、井佈局圖案454b以及井佈局圖案454c，且因此省略類似詳細描述。
第二井佈局圖案804包含井佈局圖案804a、井佈局圖案804b、井佈局圖案804c以及井佈局圖案804d。井佈局圖案804a、井佈局圖案804b、井佈局圖案804c以及井佈局圖案804d類似於圖4B的佈局設計400B的對應井佈局圖案456a、井佈局圖案456b、井佈局圖案456c以及井佈局圖案456d，且因此省略類似詳細描述。
第三井佈局圖案806包含井佈局圖案806a、井佈局圖案806b以及井佈局圖案806c。井佈局圖案806a、井佈局圖案806b以及井佈局圖案806c類似於圖3B的佈局設計300B的對應井佈局圖案354a、井佈局圖案354b以及井佈局圖案354c，且因此省略類似詳細描述。
第四井佈局圖案808包含井佈局圖案808a及井佈局圖案808b。井佈局圖案808a及井佈局圖案808b類似於圖3B的佈局設計300B的對應井佈局圖案356a及井佈局圖案356b，且因此省略類似詳細描述。
第五井佈局圖案812包含井佈局圖案812a、井佈局圖案812b以及井佈局圖案812c。井佈局圖案812a、井佈局圖案812b以及井佈局圖案812c類似於圖4B的佈局設計400B的對應井佈局圖案454a、井佈局圖案454b以及井佈局圖案454c，且因此省略類似詳細描述。
第六井佈局圖案814包含井佈局圖案814a、井佈局圖案814b、井佈局圖案814c以及井佈局圖案814d。井佈局圖案814a、井佈局圖案814b、井佈局圖案814c以及井佈局圖案814d類似於圖4B的佈局設計400B的對應井佈局圖案456a、井佈局圖案456b、井佈局圖案456c以及井佈局圖案456d，且因此省略類似詳細描述。
第七井佈局圖案816包含井佈局圖案816a、井佈局圖案816b以及井佈局圖案816c。井佈局圖案816a、井佈局圖案816b以及井佈局圖案816c類似於圖3B的佈局設計300B的對應井佈局圖案354a、井佈局圖案354b以及井佈局圖案354c，且因此省略類似詳細描述。
第八井佈局圖案818包含井佈局圖案818a及井佈局圖案818b。井佈局圖案818a及井佈局圖案818b類似於圖3B的佈局設計300B的對應井佈局圖案356a及井佈局圖案356b，且因此省略類似詳細描述。
井佈局圖案822a類似於圖4B的佈局設計400B的井佈局圖案456a，且因此省略類似詳細描述。井佈局圖案824a類似於圖4B的佈局設計400B的井佈局圖案454a，且因此省略類似詳細描述。井佈局圖案828a類似於圖3B的佈局設計300B的井佈局圖案356a，且因此省略類似詳細描述。
在一些實施例中，井佈局圖案804a及井佈局圖案828a為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案802a、井佈局圖案802b、井佈局圖案802c、井佈局圖案806a以及井佈局圖案806b中的至少兩者為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案804c及井佈局圖案808a為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案802c及井佈局圖案806b為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案804b、井佈局圖案814a以及井佈局圖案808b中的至少兩者為同一連續井佈局圖案的部分。
在一些實施例中，井佈局圖案812a、井佈局圖案812b、井佈局圖案812c、井佈局圖案816a以及井佈局圖案816b中的至少兩者為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案814c及井佈局圖案818a為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案812c及井佈局圖案816b為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案822a、井佈局圖案814b以及井佈局圖案818b中的至少兩者為同一連續井佈局圖案的部分。在一些實施例中，井佈局圖案816c及井佈局圖案824a為同一連續井佈局圖案的部分。
第一井佈局圖案802、第二井佈局圖案804、第三井佈局圖案806、第四井佈局圖案808、第五井佈局圖案812、第六井佈局圖案814、第七井佈局圖案816、第八井佈局圖案818或井佈局圖案822a、井佈局圖案824a以及井佈局圖案828a中的一或多者的其他數量或組態在本揭露的範圍內。
在一些實施例中，佈局設計800具有產生與其他設計相比更小的標準單元的非矩形形狀。在一些實施例中，因具有更小標準單元，佈局設計800可用於製造小於其他積體電路的積體電路。
圖9為根據一些實施例的形成或製造記憶胞陣列的方法900的流程圖。應理解，額外操作可在圖9中所描繪的方法900之前、期間及/或之後執行，且一些其他製程在本文中可僅簡單描述。在一些實施例中，方法900可用於形成一或多個記憶胞，諸如記憶胞100（圖1）；一或多個記憶胞陣列，諸如記憶胞陣列200A至記憶胞陣列200B（圖2A至圖2B）；或一或多個積體電路，諸如積體電路500A至積體電路500H（圖5A至圖5H）。在一些實施例中，方法900可用於形成具有與佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B或佈局設計600至佈局設計800（圖3A至圖3B、圖4A至圖4B或圖6至圖8）中的一或多者類似的結構關係的記憶胞陣列或積體電路。
在方法900的操作902中，產生在第一方向（例如，第三方向S）上延伸的第一影像塊集合602。在一些實施例中，產生第一影像塊集合602的操作902包含操作902a。
在一些實施例中，操作902a包含產生第一記憶胞集合204的第一佈局設計（例如，佈局設計300A至佈局設計300B）。在一些實施例中，第一影像塊集合602中的至少一個影像塊對應於佈局設計300A或佈局設計300B。在一些實施例中，第一影像塊集合602中的每一影像塊對應於第一記憶胞集合204的佈局設計300A或佈局設計300B。在一些實施例中，第一影像塊集合602中的每一影像塊在不同於第一方向（例如，第三方向S）的第二方向Y上自第一影像塊集合中的相鄰影像塊偏移。
在一些實施例中，產生第一記憶胞集合204的第一佈局設計（例如，佈局設計300A至佈局設計300B）的操作902a包含產生第一佈局設計（例如，佈局設計300A至佈局設計300B）的第一部分302a，產生第一佈局設計的第二部分302b，產生第一佈局設計的第三部分302c，以及產生第一佈局設計的第四部分302d。
在一些實施例中，第一佈局設計（例如，佈局設計300A至佈局設計300B）的第一部分302a對應於製造記憶胞陣列200A至記憶胞陣列200B中的第一記憶胞集合204中的第一記憶胞202[1,2]。在一些實施例中，第一佈局設計（例如，佈局設計300A至佈局設計300B）的第二部分302b對應於製造記憶胞陣列200A至記憶胞陣列200B中的第一記憶胞集合204中的第二記憶胞202[2,2]。在一些實施例中，第一佈局設計（例如，佈局設計300A至佈局設計300B）的第三部分302c對應於製造記憶胞陣列200A至記憶胞陣列200B中的第一記憶胞集合204中的第三記憶胞202[1,3]。在一些實施例中，第一佈局設計（例如，佈局設計300A至佈局設計300B）的第四部分302d對應於製造記憶胞陣列200A至記憶胞陣列200B中的第一記憶胞集合204中的第四記憶胞202[2,3]。
在一些實施例中，第一佈局設計（例如，佈局設計300A至佈局設計300B）的第一部分302a及第一佈局設計的第二部分302b為彼此相對於第二方向Y的鏡像。在一些實施例中，第一佈局設計（例如，佈局設計300A至300B）的第三部分302c及第一佈局設計的第四部分302d為彼此相對於第二方向Y的鏡像。
在方法900的操作904中，產生在第一方向（例如，第三方向S）上延伸的第二影像塊集合604。在一些實施例中，第二影像塊集合604在至少第二方向Y上與第一影像塊集合602分隔開。在一些實施例中，產生第二影像塊集合604的操作904包含操作904a。
在一些實施例中，操作904a包含產生第二記憶胞集合206的第二佈局設計（例如，佈局設計400A至佈局設計400B）。在一些實施例中，第二影像塊集合604中的至少一個影像塊對應於佈局設計400A或佈局設計400B。在一些實施例中，第二影像塊集合604中的每一影像塊對應於第二記憶胞集合206的第二佈局設計（例如，佈局設計400A至佈局設計400B）。在一些實施例中，第二影像塊集合604中的每一影像塊在第二方向Y上自第二影像塊集合604中的相鄰影像塊偏移。
在一些實施例中，產生第二記憶胞集合206的第二佈局設計（例如，佈局設計400A至佈局設計400B）的操作904a包含產生第二佈局設計（例如，佈局設計400A至佈局設計400B）的第一部分402a，產生第一佈局設計的第二部分402b，產生第一佈局設計的第三部分402c，以及產生第一佈局設計的第四部分402d。
在一些實施例中，第二佈局設計（例如，佈局設計400A至佈局設計400B）的第一部分402a對應於製造記憶胞陣列200A至記憶胞陣列200B的第二記憶胞集合206中的第一記憶胞202[2,4]。在一些實施例中，第二佈局設計（例如，佈局設計400A至佈局設計400B）的第二部分402b對應於製造記憶胞陣列200A至記憶胞陣列200B的第二記憶胞集合206中的第二記憶胞202[3,4]。在一些實施例中，第二佈局設計（例如，佈局設計400A至佈局設計400B）的第三部分402c對應於製造記憶胞陣列200A至記憶胞陣列200B的第二記憶胞集合206中的第三記憶胞202[2,5]。在一些實施例中，第二佈局設計（例如，佈局設計400A至佈局設計400B）的第四部分402d對應於製造記憶胞陣列200A至記憶胞陣列200B的第二記憶胞集合206中的第四記憶胞202[3,5]。
在一些實施例中，第二佈局設計（例如，佈局設計400A至佈局設計400B）的第一部分402a及第二佈局設計的第三部分402c為彼此相對於第三方向（例如，第一方向X）的鏡像。在一些實施例中，第二佈局設計（例如，佈局設計400A至400B）的第二部分402b及第二佈局設計的第四部分402d為彼此相對於第三方向（例如，第一方向X）的鏡像。
在一些實施例中，第一影像塊集合602及第二影像塊集合604在至少第一方向X上彼此交替。在一些實施例中，第一影像塊集合602中的每一影像塊及第二影像塊集合604中的每一影像塊在不同於第一方向及第二方向的第三方向（例如，第一方向X）上延伸。
在一些實施例中，至少操作902或操作904由經組態以執行用於產生第一影像塊集合602或第二影像塊集合604的指令的處理裝置（例如，處理器1202（圖12））執行。在一些實施例中，第一影像塊集合602或第二影像塊集合604作為佈局設計1216儲存於記憶體（例如，非暫時性電腦可讀媒體1204（圖12））中。
在一些實施例中，至少佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B或佈局設計600至佈局設計800為圖形資料系統（graphic database system，GDSII）檔案格式。
在方法900的操作906中，基於至少第一佈局設計（佈局設計300A或佈局設計300B）、第二佈局設計（第二佈局設計400A或第二佈局設計400B）或佈局設計600至佈局設計800製造記憶胞陣列200A或記憶胞陣列200B或積體電路500A或積體電路500B。在一些實施例中，方法900的操作906包含基於至少第一影像塊集合602或第二影像塊集合604製造記憶胞陣列200A或記憶胞陣列200B或積體電路500A或積體電路500B。在一些實施例中，操作906包含基於至少第一佈局設計300A或第一佈局設計300B或第二佈局設計400A或第二佈局設計400B製造記憶胞100。在一些實施例中，操作906包含基於至少第一影像塊集合602或第二影像塊集合604製造記憶胞陣列200A或記憶胞陣列200B或積體電路500A或積體電路500B。
在一些實施例中，方法900的操作906包括基於至少佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B或佈局設計600至佈局設計800製造至少一個罩幕，及基於至少一個罩幕製造記憶胞陣列（例如，記憶胞100、記憶胞陣列200A至記憶胞陣列200B）或積體電路（例如，積體電路500A或積體電路500B）。
在一些實施例中，並不執行操作902、操作904或操作906中的一或多者。
在一些實施例中，方法900產生與其他方法相比佔據更小面積的一或多個佈局設計（例如，第一佈局設計300A至第一佈局設計300B、第二佈局設計400A至第二佈局設計400B或佈局設計600至佈局設計800）。在一些實施例中，方法900用於製造與其他記憶胞陣列相比佔據更小面積的記憶胞陣列（例如，記憶胞100、記憶胞陣列200A至記憶胞陣列200B或積體電路500A至積體電路500B）。
圖10A至圖10B為根據一些實施例的產生記憶胞陣列的佈局設計的方法1000的流程圖。應理解，額外操作可在圖10A至圖10B中所描繪的方法1000之前、期間及/或之後執行，且一些其他製程本文中可僅簡單描述。方法1000為至少操作902a或操作904a的實施例。在一些實施例中，方法1000可用於產生記憶胞100（圖1）、記憶胞陣列200A至記憶胞陣列200B（圖2A至圖2B）或積體電路500A至積體電路500B（圖5A至圖5H）的佈局設計300A至佈局設計300B（圖3A至圖3B）或佈局設計400A至佈局設計400B（圖4A至圖4B）或佈局設計600至佈局設計700（圖6至圖7）。
在方法1000的操作1002中，產生主動區佈局圖案集合312a或主動區佈局圖案集合412a。在一些實施例中，產生主動區佈局圖案集合312a、主動區佈局圖案集合412a對應於製造記憶胞陣列200A至記憶胞陣列200B的主動區集合504或主動區集合505。在一些實施例中，主動區佈局圖案集合312a、主動區佈局圖案集合412a中的佈局圖案中的每一者在第一方向X上以第一間距與主動區佈局圖案集合312a、主動區佈局圖案集合412a中的相鄰佈局圖案分隔開。在一些實施例中，主動區佈局圖案集合312a、主動區佈局圖案集合412a在不同於第一方向的第二方向Y上延伸且位於第一佈局層級（例如，主動區或井）上。
在一些實施例中，方法1000的主動區佈局圖案集合包含主動區佈局圖案集合312b、主動區佈局圖案集合312c、主動區佈局圖案集合312d、主動區佈局圖案集合412a、主動區佈局圖案集合412b或主動區佈局圖案集合412c中的一或多者。
在一些實施例中，產生主動區佈局圖案集合312a、主動區佈局圖案集合412a的操作1002包含：產生鄰接於記憶胞100的佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B的第一側面352a、第一側面452a的第一主動區佈局圖案304a、第一主動區佈局圖案404a，及產生鄰接於與記憶胞100的第一側面352a、第一側面452a相對的記憶胞100的第二側面352b1、第二側面452b1的第二主動區佈局圖案310a、第二主動區佈局圖案410a。在一些實施例中，第一主動區佈局圖案304a、第一主動區佈局圖案404a在第二方向Y上的長度不同於第二主動區佈局圖案310a、第二主動區佈局圖案410a在第二方向Y上的長度。
在操作1004中，主動區佈局圖案集合312a、主動區佈局圖案集合412a置放於第一佈局層級上。在一些實施例中，第一佈局層級對應於佈局設計300A至佈局設計300B或佈局設計400A至佈局設計400B（圖4A至圖4B）的主動區。
在操作1006中，產生閘極佈局圖案集合326a或閘極佈局圖案集合426a。在一些實施例中，閘極佈局圖案集合326a、閘極佈局圖案集合426a對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500A至積體電路500B的閘極結構集合527。在一些實施例中，閘極佈局圖案集合326a、閘極佈局圖案集合426a在第一方向X上延伸且與主動區佈局圖案集合312a、主動區佈局圖案集合412a重疊。
在一些實施例中，方法1000的閘極佈局圖案集合包含閘極佈局圖案集合326b、閘極佈局圖案集合326c、閘極佈局圖案集合326d、閘極佈局圖案集合426b、閘極佈局圖案集合426c或閘極佈局圖案集合426d中的一或多者。
在操作1008中，閘極佈局圖案集合326a、閘極佈局圖案集合426a置放於不同於第一佈局層級的第二佈局層級（例如，POLY）上。
在操作1010中，產生第一導電特徵佈局圖案集合338a或第一導電特徵佈局圖案集合438a。在一些實施例中，第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500A至積體電路500B的第一導電結構集合538。在一些實施例中，第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a在第一方向X上延伸，且在至少主動區佈局圖案集合312a、主動區佈局圖案集合412a或閘極佈局圖案集合326a、閘極佈局圖案集合426a上方。在一些實施例中，第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a中的每一導電特徵佈局圖案在至少第一方向X或第二方向Y上與第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a中的相鄰佈局圖案分隔開。
在一些實施例中，方法1000的第一導電特徵佈局圖案集合包含導電特徵佈局圖案集合338b、導電特徵佈局圖案集合338c、導電特徵佈局圖案集合338d、導電特徵佈局圖案集合340、導電特徵佈局圖案集合342、導電特徵佈局圖案集合344、導電特徵佈局圖案集合438b、導電特徵佈局圖案集合438c、導電特徵佈局圖案集合438d、導電特徵佈局圖案集合440、導電特徵佈局圖案集合442或導電特徵佈局圖案集合444中的一或多者。
在操作1012中，第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案438a集合置放於不同於第一佈局層級及第二佈局層級的第三佈局層級（例如，M1）上。
在操作1014中，產生第二導電特徵佈局圖案集合350或第二導電特徵佈局圖案集合450。在一些實施例中，第二導電特徵佈局圖案集合350、第二導電特徵佈局圖案集合450對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500A至積體電路500B的第二導電結構集合552。在一些實施例中，第二導電特徵佈局圖案集合350、第二導電特徵佈局圖案集合450在第一方向X上延伸且與至少第二主動區佈局圖案310a、第二主動區佈局圖案310b、第二主動區佈局圖案310c、第二主動區佈局圖案310d、第二主動區佈局圖案410a、第二主動區佈局圖案410b、第二主動區佈局圖案410c或第二主動區佈局圖案410d以及記憶胞100的佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B的第二側面352b1、第二側面452b1重疊。在一些實施例中，第二導電特徵佈局圖案集合350、第二導電特徵佈局圖案集合450中的每一導電特徵佈局圖案在至少第一方向X或第二方向Y上與第二導電特徵佈局圖案集合350、第二導電特徵佈局圖案集合450中的相鄰佈局圖案分隔開。
在操作1016中，第二導電特徵佈局圖案集合350、第二導電特徵佈局圖案集合450置放於不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級（例如，M2）上。
在操作1018中，產生第一通孔佈局圖案集合358a或第一通孔佈局圖案集合458a。在一些實施例中，第一通孔佈局圖案集合358a、第一通孔佈局圖案集合458a對應於製造第一通孔集合572。在一些實施例中，第一通孔集合572將第一導電結構集合538耦接至主動區集合504、主動區集合505。在一些實施例中，第一通孔佈局圖案集合358a、第一通孔佈局圖案集合458a中的每一通孔佈局圖案定位在第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a中的每一導電特徵佈局圖案與主動區佈局圖案集合312a、主動區佈局圖案集合412a中的每一主動區佈局圖案重疊之處。
在一些實施例中，方法1000的第一通孔佈局圖案集合包含通孔佈局圖案358b、通孔佈局圖案358c、通孔佈局圖案358d、通孔佈局圖案458b、通孔佈局圖案458c、通孔佈局圖案458d、通孔佈局圖案374、通孔佈局圖案376、通孔佈局圖案378、通孔佈局圖案380、通孔佈局圖案474、通孔佈局圖案476、通孔佈局圖案478或通孔佈局圖案480中的一或多者。
在操作1020中，第一通孔佈局圖案集合358a、第一通孔佈局圖案集合458a置放於第一導電特徵佈局圖案集合338a、第一導電特徵佈局圖案集合438a與主動區佈局圖案集合312a、主動區佈局圖案集合412a之間。在一些實施例中，第一通孔佈局圖案集合358a、第一通孔佈局圖案集合458a在佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B的至少V0層級上。
在操作1022中，產生第二通孔佈局圖案集合380或第二通孔佈局圖案集合480。在一些實施例中，第二通孔佈局圖案集合380、第二通孔佈局圖案集合480對應於製造第二通孔集合523。在一些實施例中，第二通孔集合523將第一導電結構集合338a、第一導電結構集合438a耦接至閘極集合527。在一些實施例中，第二通孔佈局圖案集合380、第二通孔佈局圖案集合480中的第一通孔佈局圖案380a、第一通孔佈局圖案480a定位在導電特徵佈局圖案集合340、導電特徵佈局圖案集合440中的第一導電特徵佈局圖案340a、第一導電特徵佈局圖案440a與閘極佈局圖案集合326a、閘極佈局圖案集合426a中的第一閘極佈局圖案324a、第一閘極佈局圖案324c、第一閘極佈局圖案424a、第一閘極佈局圖案424c重疊之處。
在一些實施例中，方法1000的第二通孔佈局圖案集合包含通孔佈局圖案358a、通孔佈局圖案358b、通孔佈局圖案358c、通孔佈局圖案358d、通孔佈局圖案458a、通孔佈局圖案458b、通孔佈局圖案458c、通孔佈局圖案458d、通孔佈局圖案374、通孔佈局圖案376、通孔佈局圖案378、通孔佈局圖案474、通孔佈局圖案476或通孔佈局圖案478中的一或多者。
在操作1024中，第二通孔佈局圖案集合380、第二通孔佈局圖案集合480置放於第一導電特徵佈局圖案集合340、第一導電特徵佈局圖案集合440與閘極佈局圖案集合326a、閘極佈局圖案集合426a之間。在一些實施例中，第二通孔佈局圖案集合380、第二通孔佈局圖案集合480在佈局設計300A至佈局設計300B、佈局設計400A至佈局設計400B的至少VG層級上。
方法1000包含操作1026至操作1032或操作1026'至操作1032'。
參考佈局設計300A至佈局設計300B論述操作1026至操作1032。舉例而言，第一井佈局圖案314對應於操作1026至操作1032的第一井佈局圖案，且第二井佈局圖案316對應於佈局設計300A至佈局設計300B的操作1026至操作1032的第二井佈局圖案。
參考佈局設計400A至佈局設計400B論述操作1026'至操作1032'，使得第一井佈局圖案416對應於操作1026'至操作1032'的第一井佈局圖案，且第二井佈局圖案414對應於操作1026'至操作1032'的第二井佈局圖案。
為簡單起見，在操作1026至操作1032的論述之後論述操作1026'至操作1032'。
在操作1026中，產生第一井佈局圖案314。在一些實施例中，第一井佈局圖案314對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500A的第一井501。在一些實施例中，第一井501具有第一摻雜劑類型。在一些實施例中，第一摻雜劑類型為N摻雜劑類型。在一些實施例中，第一摻雜劑類型為P摻雜劑類型。
在一些實施例中，操作1026包含操作1026a或操作1026b中的一或多者。
在一些實施例中，操作1026a包含產生第一佈局圖案（例如，佈局圖案354a或佈局圖案354c）。在一些實施例中，第一佈局圖案354a對應於製造第一井501的第一部分501a。在一些實施例中，第一佈局圖案354a在第二方向Y上延伸且鄰接於記憶胞100的佈局設計300B的第一側面352a。
在一些實施例中，操作1026b包含產生第二佈局圖案（例如，佈局圖案354b）。在一些實施例中，第二佈局圖案354b對應於製造第一井501的第二部分501b。在一些實施例中，第二佈局圖案在第二方向上延伸且鄰接於記憶胞100的第二側面。
在操作1028中，第一井佈局圖案314置放於不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級（例如，井層級）上。在一些實施例中，第四佈局層級的一部分包含第一佈局層級。在一些實施例中，第四佈局層級的一部分與第一佈局層級相同。
在一些實施例中，操作1028包含操作1028a或操作1028b中的一或多者。
在一些實施例中，操作1028a包含將第一佈局圖案354a置放在第一主動區佈局圖案304a下方。
在一些實施例中，操作1028b包含將第二佈局圖案354b置放在第二主動區佈局圖案310a下方。
在操作1030中，產生第二井佈局圖案316。在一些實施例中，第二井佈局圖案316對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500A的第二井501'。在一些實施例中，第二井501'具有不同於第一摻雜劑類型的第二摻雜劑類型。在一些實施例中，第二摻雜劑類型為P摻雜劑類型。在一些實施例中，第二摻雜劑類型為N摻雜劑類型。
在一些實施例中，操作1030包含操作1030a或操作1030b中的一或多者。
在一些實施例中，操作1030a包含產生第三佈局圖案（例如，佈局圖案356a）。在一些實施例中，第三佈局圖案356a對應於製造第二井501'的部分501c。在一些實施例中，第三佈局圖案356a在第二方向Y上延伸。在一些實施例中，第三佈局圖案356a在第一佈局圖案354a與第二佈局圖案354b之間。
在一些實施例中，操作1030b包含產生第四佈局圖案（例如，佈局圖案356b）。在一些實施例中，第四佈局圖案356b對應於製造第二井501'的類似於部分501c的部分。在一些實施例中，第四佈局圖案356b在第二方向Y上延伸。在一些實施例中，第四佈局圖案356b在第二佈局圖案354b與第三佈局圖案354c之間。
在操作1032中，第二井佈局圖案316置放於第四佈局層級上。在一些實施例中，操作1032更包含將第二井佈局圖案316置放在第一佈局圖案354a與第二佈局圖案354b之間。在一些實施例中，操作1032更包含將第二井佈局圖案316置放在主動區佈局圖案集合312a中的第三主動區佈局圖案306a及主動區佈局圖案集合312a中的第四主動區308a下方。
在一些實施例中，操作1032包含操作1032a或操作1032b中的一或多者。
在一些實施例中，操作1032a包含將第三佈局圖案356a置放在主動區佈局圖案集合312a中的第三主動區佈局圖案306a及主動區佈局圖案集合312a中的第四主動區308a中的每一者下方。
在一些實施例中，操作1032b包含將第四佈局圖案356b置放在主動區佈局圖案集合312a中的主動區佈局圖案306b及主動區佈局圖案集合312a中的主動區308b中的每一者下方。
為簡單起見，在操作1026至操作1032的論述之後論述操作1026'至操作1032'。
在操作1026'中，產生第一井佈局圖案416。在一些實施例中，第一井佈局圖案416對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500B的第一井502。在一些實施例中，第一井502具有第一摻雜劑類型。在一些實施例中，第一摻雜劑類型為P摻雜劑類型。在一些實施例中，第一摻雜劑類型為N摻雜劑類型。
在一些實施例中，操作1026'包含操作1026a''或操作1026b'中的一或多者。
在一些實施例中，操作1026a'包含產生第一佈局圖案（例如，佈局圖案456a或佈局圖案456b）。在一些實施例中，第一佈局圖案456a對應於製造第一井502的第一部分502a。在一些實施例中，第一佈局圖案456a在第二方向Y上延伸且鄰接於記憶胞100的佈局設計400B的第一側面452a。
在一些實施例中，操作1026b'包含產生第二佈局圖案（例如，佈局圖案456c或佈局圖案456d）。在一些實施例中，第二佈局圖案456c對應於製造第一井502的第二部分502b。在一些實施例中，第二佈局圖案456c在第二方向Y上延伸且鄰接於記憶胞100的佈局設計400B的第二側面452b1。
在操作1028'中，第一井佈局圖案416置放於第四佈局層級上。在一些實施例中，操作1028'包含操作1028a'或操作1028b'中的一或多者。
在一些實施例中，操作1028a'包含將第一佈局圖案456a置放在第一主動區佈局圖案404a下方。
在一些實施例中，操作1028b'包含將第二佈局圖案456c置放在第二主動區佈局圖案410a的第一部分410a1下方。
在操作1030'中，產生第二井佈局圖案414。在一些實施例中，第二井佈局圖案414對應於製造記憶胞陣列200A至記憶胞陣列200B或積體電路500B的第二井502'。在一些實施例中，第二井502'具有不同於第一摻雜劑類型的第二摻雜劑類型。在一些實施例中，第二摻雜劑類型為N摻雜劑類型。在一些實施例中，第二摻雜劑類型為P摻雜劑類型。
在一些實施例中，操作1030'包含操作1030a'或操作1030b'中的一或多者。
在一些實施例中，操作1030a'包含產生第三佈局圖案（例如，佈局圖案454a或佈局圖案454c）。在一些實施例中，第三佈局圖案454a對應於製造第二井502'的第一部分502c。在一些實施例中，第三佈局圖案454a在第二方向Y上延伸。
在一些實施例中，操作1030b'包含產生第四佈局圖案（例如，佈局圖案454b）。在一些實施例中，第四佈局圖案454b對應於製造第二井502'的第二部分502d。在一些實施例中，第四佈局圖案454b在第二方向Y上延伸且鄰接於記憶胞100的佈局設計400B的第二側面452b1。
在操作1032'中，第二井佈局圖案414置放於第四佈局層級上。
在一些實施例中，操作1032'包含操作1032a'或操作1032b'中的一或多者。
在一些實施例中，操作1032a'包含將第三佈局圖案454a置放在第一佈局圖案456a與至少第二佈局圖案456c或第四佈局圖案456d之間。在一些實施例中，操作1032a'包含將第三佈局圖案454a置放在主動區佈局圖案集合412a中的第三主動區佈局圖案406a及主動區佈局圖案集合412a中的第四主動區408a下方。
在一些實施例中，操作1032b'包含將第四佈局圖案454b置放在第二主動區佈局圖案410a的第二部分410a2下方。
在一些實施例中，並不執行操作1002至操作1024、操作1026至操作1032或操作1026'至操作1032'中的一或多者。
方法1000的操作中的一或多者由經組態以執行用於產生佈局設計（例如，第一佈局設計300A至第一佈局設計300B、第二佈局設計400A至第二佈局設計400B或佈局設計600至佈局設計800）的指令的處理裝置（例如，處理器1202（圖12））執行。在一些實施例中，第一佈局設計300A至第一佈局設計300B、第二佈局設計400A至第二佈局設計400B或佈局設計600至佈局設計800作為佈局設計1216儲存於記憶體（例如，非暫時性電腦可讀媒體1204（圖12））中。在一些實施例中，方法900至方法1000的一或多個操作使用與用於方法900至方法1000的一或多個不同操作的處理裝置相同的處理裝置執行。在一些實施例中，使用與用於執行方法900至方法1000的一或多個不同操作的處理裝置不同的處理裝置來執行方法900至方法1000的一或多個操作。
在一些實施例中，方法1000產生與其他方法相比佔據更小面積的一或多個佈局設計（例如，第一佈局設計300A至第一佈局設計300B、第二佈局設計400A至第二佈局設計400B或佈局設計600至佈局設計800）。
圖11為根據本揭露的至少一個實施例的積體電路（IC）製造系統1100及與其相關聯的IC製造流程的方塊圖。
在圖11中，IC製造系統1100包含實體，諸如設計室1120、罩幕室1130以及IC製造廠/製造器（「工廠」）1140，其在與製造IC裝置1160相關的設計、開發以及製造循環及/或服務中彼此相互作用。系統1100中的實體藉由通信網路連接。在一些實施例中，通信網路為單個網路。在一些實施例中，通信網路為多種不同網絡，諸如企業內部網路及網際網路。通信網路包含有線及/或無線通信通道。每一實體與其他實體中的一或多者相互作用且將服務提供至其他實體中的一或多者及/或自其他實體中的一或多者接收服務。在一些實施例中，單個更大公司擁有兩個或多於兩個設計室1120、罩幕室1130以及IC工廠1140。在一些實施例中，兩個或多於兩個設計室1120、罩幕室1130以及IC工廠1140共存於公共設施中且使用公共資源。
設計室（或設計組）1120產生IC設計佈局1122。IC設計佈局1122包含為IC裝置1160設計的多種幾何圖案。幾何圖案對應於構成將被製造的IC裝置1160的各種組件的金屬層、氧化物層或半導體層的圖案。多個層組合而形成多個IC特徵。舉例而言，IC設計佈局1122的部分包含待形成於半導體基底（諸如矽晶圓）以及安置於所述半導體基底上的多個材料層中的多個IC特徵，諸如主動區、閘電極、源電極以及汲電極、層間互連件的金屬線或通孔，以及接合墊的開口。設計室1120實施恰當設計程序以形成IC設計佈局1122。設計程序包含邏輯設計、實體設計或佈局及佈線中的一或多者。IC設計佈局1122呈現於具有幾何圖案的資訊的一或多個資料檔案中。舉例而言，IC設計佈局1122可以GDSII檔案格式或DFII檔案格式表現。
罩幕室1130包含資料準備1132及罩幕製造1134。罩幕室1130使用IC設計佈局1122來製造一或多個罩幕，所述一或多個罩幕待用於根據IC設計佈局1122製造IC裝置1160的多個層。罩幕室1130執行罩幕資料準備1132，其中IC設計佈局1122被轉譯成代表性資料檔案（「representative data file，RDF」）。罩幕資料準備1132將RDF提供至罩幕製造1134。罩幕製造1134包含罩幕寫入器。罩幕寫入器將RDF轉換為諸如罩幕（標線（rectile））或半導體晶圓的基底上的影像。IC設計佈局1122由罩幕資料準備1132操縱以遵從罩幕寫入器的特定特性及/或IC工廠1140的要求。在圖11中，將罩幕資料準備1132及罩幕製造1134說明為分離元件。在一些實施例中，罩幕資料準備1132及罩幕製造1134可統稱為罩幕資料準備。
在一些實施例中，罩幕資料準備1132包含光學鄰近校正（optical proximity correction，OPC），其使用微影增強技術來補償影像誤差，諸如可由繞射、干涉、其他製程效應及其類似者引起的彼等影像誤差。OPC調整IC設計佈局1122。在一些實施例中，罩幕資料準備1132包含其他解析度增強技術（resolution enhancement technique，RET），諸如離軸照明、亞解析度輔助特徵、相移罩幕、其他合適的技術，及類似者或其組合。在一些實施例中，亦使用逆向微影技術（inverse lithography technology，ILT），其將OPC視為逆向成像問題。
在一些實施例中，罩幕資料準備1132包含罩幕規則檢查器（mask rule checker，MRC），其檢查IC設計佈局，所述IC設計佈局在OPC中已藉由一組罩幕產生規則經受處理，所述罩幕產生規則含有特定幾何及/或連接限制以確保充足裕度，從而考慮半導體製造製程的可變性及類似者。在一些實施例中，MRC修改IC設計佈局1122以補償在罩幕製造1134期間的限制，其可復原部分由OPC執行的以符合罩幕產生規則的修改。
在一些實施例中，罩幕資料準備1132包含模擬將由IC工廠1140實施以製造IC裝置1160的處理的微影製程檢查（lithography process checking，LPC）。LPC基於IC設計佈局1122模擬此處理以產生模擬製造裝置，諸如IC裝置1160。LPC模擬中的處理參數可包含與IC製造週期的各種製程相關聯的參數、與製造IC所使用的工具相關聯的參數，及/或製造製程的其他態樣。LPC考慮多個因素，諸如空間影像對比度、聚焦深度（「depth of focus，DOF」）、罩幕誤差增強因子（「mask error enhancement factor，MEEF」）、其他合適因素，及類似者或其組合。在一些實施例中，在模擬製造的裝置已藉由LPC產生之後，若模擬裝置在形狀上並不足夠緊密以滿足設計規則，則OPC及/或MRC重複以進一步優化IC設計佈局1122。
應理解，罩幕資料準備1132的以上描述已出於清晰的目的而簡化。在一些實施例中，資料準備1132包含諸如邏輯操作（logic operation，LOP）的額外特徵以根據製造規則修改IC設計佈局1122。另外，應用於IC設計佈局1122的製程在資料準備1132期間可以各種不同次序執行。
在罩幕資料準備1132之後及在罩幕製造1134期間，基於經修改IC設計佈局製造罩幕或一組罩幕。在一些實施例中，電子束（e-beam）或多個e-beam的機構用於基於經修改IC設計佈局在罩幕（光罩（photomask）或標線）上形成圖案。罩幕可以多種技術形成。在一些實施例中，罩幕使用二進位技術形成。在一些實施例中，罩幕圖案包含不透明區域及透明區域。用於曝光已塗佈於晶圓上的影像敏感材料層（例如，光阻）的輻射束，諸如紫外（UV）光束，藉由不透明區域阻擋且穿透透明區域。在一個實例中，二進位罩幕包含透明基底（例如，熔融石英）及塗佈於罩幕的不透明區域中的不透明材料（例如，鉻）。在另一實例中，罩幕使用相移技術形成。在相移罩幕（phase shift mask，PSM）中，形成於罩幕上的圖案中的多個特徵經組態以具有恰當相位差，以提高解析度及成像品質。在各種實例中，相移罩幕可為衰減（attenuated）PSM或交錯（alternating）PSM。藉由罩幕製造1134產生的罩幕用於各種製程。舉例而言，此罩幕用於離子植入製程以在半導體晶圓中形成多個摻雜區，用於蝕刻製程以在半導體晶圓中形成多個蝕刻區域，及/或用於其他合適製程。
IC工廠1140為IC製造企業，其包含用於製造各種不同IC產物的一或多個製造設施。在一些實施例中，IC工廠1140為半導體工場。舉例而言，可能存在用於多種IC產物的前端製造（前段製程（front-end-of-line，FEOL）製造）的製造設施，而第二製造設施可為IC產物的互連及封裝提供後端製造（後段製程（back-end-of-line，BEOL製造），且第三製造設施可為半導體工廠企業提供其他服務。
IC工廠1140使用藉由罩幕室1130製造的一或多個罩幕來製造IC裝置1160。因此，IC工廠1140至少間接地使用IC設計佈局1122來製造IC裝置1160。在一些實施例中，半導體晶圓1142藉由IC工廠1140使用一或多個罩幕製造以形成IC裝置1160。半導體晶圓1142包含矽基底或上面形成有材料層的其他恰當基底。半導體晶圓更包含多個摻雜區、介電特徵、多層互連件及其類似者（形成於後續製造步驟處）中的一或多者。
關於積體電路（IC）製造系統（例如，圖11的系統1100）及與其相關聯的IC製造流程的細節發現於例如以下各者中：2016年2月9日授予的美國專利第9,256,709號、2015年10月1日發佈的美國核准前出版物第20150278429號、2014年2月6日發佈的美國核准前出版物第20140040838號，以及2007年8月21日授與的美國專利第7,260,442號，其中的每一者的全部內容在此以引用方式併入。
圖12為根據一些實施例的用於設計IC佈局設計的系統1200的方塊圖。在一些實施例中，系統1200產生或置放本文中所描述的一或多個IC佈局設計。系統1200包含硬體處理器1202及非暫時性電腦可讀儲存媒體1204，所述非暫時性電腦可讀儲存媒體編碼有（亦即，儲存）電腦程式碼1206，亦即可執行指令集。電腦可讀儲存媒體1204經組態用於與用於產生積體電路（例如，記憶胞陣列）的製造機器介接。處理器1202經由匯流排1208電耦接至電腦可讀儲存媒體1204。處理器1202亦藉由匯流排1208電耦接至I/O介面1210。網路介面1212亦經由匯流排1208電連接至處理器1202。網路介面1212連接至網路1214，使得處理器1202及電腦可讀儲存媒體1204能夠經由網路1214連接至外部元件。處理器1202經組態以執行在電腦可讀儲存媒體1204中編碼的電腦程式碼1206，以便使得系統1200可用於執行如方法900或方法1000中所描述的操作中的部分或全部。
在一些實施例中，處理器1202為中央處理單元（central processing unit，CPU）、多重處理器、分佈式處理系統、特殊應用積體電路（application specific integrated circuit，ASIC），及/或合適的處理單元。
在一些實施例中，電腦可讀儲存媒體1204為電子、磁性、光學、電磁、紅外及/或半導體系統（或設備或裝置）。舉例而言，電腦可讀儲存媒體1204包含半導體或固態記憶體、磁帶、抽取式電腦磁盤、隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、剛性磁碟，及/或光碟。在使用光碟的一些實施例中，電腦可讀儲存媒體1204包含唯讀式光碟（compact disk-read only memory，CD-ROM）、可抹寫光碟（compact disk-read/write，CD-R/W），及/或數位光碟（digital video disc，DVD）。
在一些實施例中，儲存媒體1204儲存經組態以使得系統1200執行方法900或方法1000的電腦程式碼1206。在一些實施例中，儲存媒體1204亦儲存執行方法900或方法1000所需的資訊以及在執行方法900或方法1000期間產生的資訊，諸如佈局設計1216及使用者介面1218，及/或用以執行方法900或方法1000的操作的可執行指令集。在一些實施例中，佈局設計1216包括佈局設計300A、佈局設計300B、佈局設計400A、佈局設計400B或佈局設計600至佈局設計800中的一或多者。
在一些實施例中，儲存媒體1204儲存用於與製造機器介接的指令（例如，電腦程式碼1206）。指令（例如，電腦程式碼1206）使得處理器1202能夠產生製造機器可讀的製造指令，以在製造製程期間有效地實施方法900或方法1000。
系統1200包含I/O介面1210。I/O介面1210耦接至外部電路。在一些實施例中，I/O介面1210包含用於將資訊及命令傳達至處理器1202的鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊，及/或游標方向按鍵。
系統1200亦包含耦接至處理器1202的網路介面1212。網路介面1212允許系統1200與網路1214通信，一或多個其他電腦系統連接至所述網路。網路介面1212包含無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如乙太網路、USB或IEEE-1394。在一些實施例中，方法900或方法1000實施於兩個或多於兩個系統1200中，且諸如佈局設計的資訊及使用者介面藉由網路1214在不同系統1200之間交換。
系統1200經組態以藉由I/O介面1210或網路介面1212接收與佈局設計相關的資訊。資訊藉由匯流排1208傳送至處理器1202以判定用於產生記憶胞100、記憶胞陣列200A或記憶胞陣列200B或記憶胞陣列500A或記憶胞陣列500B中的一或多者的佈局設計。佈局設計隨後作為佈局設計1216儲存在電腦可讀媒體1204中。系統1200經組態以藉由I/O介面1210或網路介面1212接收與使用者介面相關的資訊。資訊作為使用者介面1218儲存在電腦可讀媒體1204中。
在一些實施例中，方法900或方法1000實施為用於藉由處理器執行的獨立軟體應用程式。在一些實施例中，方法900或方法1000實施為軟體應用程式，所述軟體應用程式為額外軟體應用程式的一部分。在一些實施例中，方法900或方法1000實施為至軟體應用程式的插件。在一些實施例中，方法900或方法1000實施為軟體應用程式，所述軟體應用程式為電腦設計自動化（electronic design automation，EDA）工具的一部分。在一些實施例中，方法900或方法1000實施為由EDA工具使用的軟體應用程式。在一些實施例中，EDA工具用於產生積體電路裝置或記憶胞陣列的佈局。在一些實施例中，佈局儲存於非暫時性電腦可讀媒體上。在一些實施例中，使用諸如可購自鏗騰電子科技有限公司（CADENCE DESIGN SYSTEMS, Inc.）的VIRTUOSO®或另一合適的佈局產生工具來產生佈局。在一些實施例中，佈局基於網路連線表產生，所述網路連線表基於示意性設計創建。在一些實施例中，方法900或方法1000藉由製造裝置實施以使用基於藉由系統1200產生的一或多個佈局設計（例如，佈局設計300A、佈局設計300B、佈局設計400A、佈局設計400B或佈局設計600至佈局設計800）製造的罩幕集合製造積體電路（例如，記憶胞100或記憶胞陣列300A至記憶胞陣列300B、記憶胞陣列400A至記憶胞陣列400B、記憶胞陣列600至記憶胞陣列800或記憶胞陣列500A至記憶胞陣列500H）。
圖12的系統1200產生與其他方法相比佔據更小面積的記憶胞100、記憶胞陣列200A或記憶胞陣列200B或記憶胞陣列500A或記憶胞陣列500B的佈局設計（例如，佈局設計300A、佈局設計300B、佈局設計400A、佈局設計400B或佈局設計600至佈局設計800）。
本說明書的一個態樣涉及形成記憶胞陣列的方法。方法包含產生在第一方向上延伸的第一影像塊集合，產生在第一方向上延伸且在第二方向上與第一影像塊集合分隔開的第二影像塊集合，以上操作中的至少一者由硬體處理器執行，且以上佈局設計中的至少一者儲存於非暫時性電腦可讀媒體上。所述方法更包含基於至少第一佈局設計或第二佈局設計製造記憶胞陣列。在一些實施例中，產生第一集合影像塊包含產生第一記憶胞集合的第一佈局設計，第一影像塊集合中的每一影像塊對應於第一記憶胞集合的第一佈局設計，且第一影像塊集合中的每一影像塊在不同於第一方向的第二方向上自第一影像塊集合中的相鄰影像塊偏移。在一些實施例中，產生第二影像塊集合包含產生第二記憶胞集合的第二佈局設計，第二影像塊集合中的每一影像塊對應於第二記憶胞集合的第二佈局設計，且第二影像塊集合中的每一影像塊在第二方向上自第二影像塊集合中的相鄰影像塊偏移。在一些實施例中，第一影像塊集合及第二影像塊集合在第二方向上彼此交替，第一影像塊集合中的每一影像塊及第二影像塊集合中的每一影像塊在不同於第一方向及第二方向的第三方向上延伸。在一些實施例中，第一記憶胞集合配置於記憶胞陣列的至少第一列及第二列中。在一些實施例中，第二記憶胞集合配置於記憶胞陣列中的至少第三列及第四列中。在一些實施例中，第一記憶胞集合包含4個記憶胞；且第二記憶胞集合包含4個記憶胞。在一些實施例中，第一記憶胞集合中的每一記憶胞包括五電晶體（5T）同步隨機存取記憶體（SRAM）記憶胞；且第二記憶胞集合中的每一記憶胞包括5T SRAM記憶胞。在一些實施例中，產生第一記憶胞集合的第一佈局設計包含：產生第一佈局設計的第一部分，第一佈局設計的第一部分對應於製造記憶胞陣列中的第一記憶胞集合中的第一記憶胞；產生第一佈局設計的第二部分，第一佈局設計的第二部分對應於製造記憶胞陣列中的第一記憶胞集合中的第二記憶胞；產生第一佈局設計的第三部分，第一佈局設計的第三部分對應於製造記憶胞陣列中的第一記憶胞集合中的第三記憶胞；以及產生第一佈局設計的第四部分，第一佈局設計的第四部分對應於製造記憶胞陣列中的第一記憶胞集合中的第四記憶胞，其中第一佈局設計的第一部分及第一佈局設計的第二部分為彼此相對於第二方向的鏡像，且第一佈局設計的第三部分及第一佈局設計的第四部分為彼此相對於第二方向的鏡像。在一些實施例中，產生第二記憶胞集合的第二佈局設計包含：產生第二佈局設計的第一部分，第二佈局設計的第一部分對應於製造記憶胞陣列中的第二記憶胞集合中的第一記憶胞；產生第二佈局設計的第二部分，第二佈局設計的第二部分對應於製造記憶胞陣列中的第二記憶胞集合中的第二記憶胞；產生第二佈局設計的第三部分，第二佈局設計的第三部分對應於製造記憶胞陣列中的第二記憶胞集合中的第三記憶胞；以及產生第二佈局設計的第四部分，第二佈局設計的第四部分對應於製造記憶胞陣列中的第二記憶胞集合中的第四記憶胞，其中第二佈局設計的第一部分及第二佈局設計的第三部分為彼此相對於第三方向的鏡像，且第二佈局設計的第二部分及第二佈局設計的第四部分為彼此相對於第三方向的鏡像。在一些實施例中，產生第一記憶胞集合的第一佈局設計或產生第二記憶胞集合的第二佈局設計包含產生對應於製造記憶胞陣列的主動區集合的主動區佈局圖案集合，主動區佈局圖案集合中的佈局圖案中的每一者在第三方向上以第一間距與主動區佈局圖案集合中的相鄰佈局圖案分隔開，主動區佈局圖案集合在第二方向上延伸且位於第一佈局層級上，其中產生主動區佈局圖案集合包含產生：第一主動區佈局圖案；產生第二主動區佈局圖案；在第一主動區佈局圖案與第二主動區佈局圖案之間產生第三主動區佈局圖案；及在第三主動區佈局圖案與第二主動區佈局圖案之間產生第四主動區佈局圖案，第一主動區佈局圖案的長度不同於第二主動區佈局圖案的長度。在一些實施例中，產生第一記憶胞集合的第一佈局設計或產生第二記憶胞集合的第二佈局設計包含：產生對應於製造記憶胞陣列的閘極結構集合的閘極佈局圖案集合，閘極佈局圖案集合在第三方向上延伸，與主動區佈局圖案集合重疊，且位於不同於第一佈局層級的第二佈局層級上；以及產生對應於製造記憶胞陣列的第一導電結構集合的第一導電特徵佈局圖案集合，第一導電特徵佈局圖案集合在第三方向上延伸且在至少主動區佈局圖案集合或閘極佈局圖案集合上方，第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少第二方向或第三方向上與第一導電特徵佈局圖案集合中的相鄰佈局圖案分隔開且位於不同於第一佈局層級及第二佈局層級的第三佈局層級上。
在本發明的實施例中，所述的形成記憶胞陣列的方法，更包括：產生第二影像塊集合，其中所述產生所述第二影像塊集合包括：產生第二記憶胞集合的第二佈局設計，所述第二影像塊集合中的每一影像塊對應於所述第二記憶胞集合的所述第二佈局設計，且所述第二影像塊集合中的每一影像塊在所述第二方向上自所述第二影像塊集合中的相鄰影像塊偏移，其中所述第一影像塊集合及所述第二影像塊集合在所述第二方向上彼此交替，且所述第二影像塊集合中的每一影像塊在所述第三方向上延伸。
在本發明的實施例中，其中產生所述第二記憶胞集合的所述第二佈局設計包括：產生所述第二佈局設計的第一部分，所述第二佈局設計的所述第一部分對應於製造所述記憶胞陣列中的所述第二記憶胞集合中的第一記憶胞；產生所述第二佈局設計的第二部分，所述第二佈局設計的所述第二部分對應於製造所述記憶胞陣列中的所述第二記憶胞集合中的第二記憶胞；產生所述第二佈局設計的第三部分，所述第二佈局設計的所述第三部分對應於製造所述記憶胞陣列中的所述第二記憶胞集合中的第三記憶胞；以及產生所述第二佈局設計的第四部分，所述第二佈局設計的所述第四部分對應於製造所述記憶胞陣列中的所述第二記憶胞集合中的第四記憶胞，其中所述第二佈局設計的所述第一部分及所述第二佈局設計的所述第三部分為彼此相對於所述第三方向的鏡像，以及所述第二佈局設計的所述第二部分及所述第二佈局設計的所述第四部分為彼此相對於所述第三方向的鏡像。
在本發明的實施例中，其中產生所述第一記憶胞集合的所述第一佈局設計或產生所述第二記憶胞集合的所述第二佈局設計包括：產生對應於製造所述記憶胞陣列的主動區集合的主動區佈局圖案集合，所述主動區佈局圖案集合中的每一主動區佈局圖案在所述第三方向上以第一間距與所述主動區佈局圖案集合中的相鄰佈局圖案分隔開，所述主動區佈局圖案集合在所述第二方向上延伸且位於第一佈局層級上，其中產生所述主動區佈局圖案集合包括：產生第一主動區佈局圖案；產生第二主動區佈局圖案；在所述第一主動區佈局圖案與所述第二主動區佈局圖案之間產生第三主動區佈局圖案，以及在所述第三主動區佈局圖案與所述第二主動區佈局圖案之間產生第四主動區佈局圖案，所述第一主動區佈局圖案的長度不同於所述第二主動區佈局圖案的長度；產生對應於製造所述記憶胞陣列的閘極結構集合的閘極佈局圖案集合，所述閘極佈局圖案集合在所述第三方向上延伸，與所述主動區佈局圖案集合重疊，且位於不同於所述第一佈局層級的第二佈局層級上；以及產生對應於製造所述記憶胞陣列的第一導電結構集合的第一導電特徵佈局圖案集合，所述第一導電特徵佈局圖案集合在所述第三方向上延伸且在至少所述主動區佈局圖案集合或所述閘極佈局圖案集合上方，所述第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少所述第二方向或所述第三方向上與所述第一導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於所述第一佈局層級及所述第二佈局層級的第三佈局層級上。
在本發明的實施例中，其中所述第一記憶胞集合配置於所述記憶胞陣列的至少第一列及第二列中，所述第一記憶胞集合包含4個記憶胞，所述第一記憶胞集合中的每一記憶胞包括五電晶體同步隨機存取記憶體記憶胞；以及所述第二記憶胞集合配置於所述記憶胞陣列的至少第三列及第四列中，所述第二記憶胞集合包含4個記憶胞，所述第二記憶胞集合中的每一記憶胞包括五電晶體同步隨機存取記憶體記憶胞。
在本發明的實施例中，其中產生所述第一記憶胞集合的所述第一佈局設計包括：產生所述第一佈局設計的第一部分，所述第一佈局設計的所述第一部分對應於製造所述記憶胞陣列中的所述第一記憶胞集合中的第一記憶胞；產生所述第一佈局設計的第二部分，所述第一佈局設計的所述第二部分對應於製造所述記憶胞陣列中的所述第一記憶胞集合中的第二記憶胞；產生所述第一佈局設計的第三部分，所述第一佈局設計的所述第三部分對應於製造所述記憶胞陣列中的所述第一記憶胞集合中的第三記憶胞；以及產生所述第一佈局設計的第四部分，所述第一佈局設計的所述第四部分對應於製造所述記憶胞陣列中的所述第一記憶胞集合中的第四記憶胞，其中所述第一佈局設計的所述第一部分及所述第一佈局設計的所述第二部分為彼此相對於所述第二方向的鏡像，以及所述第一佈局設計的所述第三部分及所述第一佈局設計的所述第四部分為彼此相對於所述第二方向的鏡像。
本說明書的另一態樣涉及形成具有記憶胞的記憶胞陣列的方法。方法包含藉由處理器產生記憶胞陣列的佈局設計，其中佈局設計的產生包含：產生對應於製造記憶胞陣列的主動區集合的主動區佈局圖案集合，產生對應於製造記憶胞陣列的閘極結構集合的閘極佈局圖案集合，產生對應於製造記憶胞陣列的第一導電結構集合的第一導電特徵佈局圖案集合，其中以上佈局圖案中的至少一者儲存於非暫時性電腦可讀媒體上，且以上操作中的至少一者由硬體處理器執行。在一些實施例中，主動區佈局圖案集合中的佈局圖案中的每一者在第一方向上以第一間距與主動區佈局圖案集合中的相鄰佈局圖案分隔開，主動區佈局圖案集合在不同於第一方向的第二方向上延伸且位於第一佈局層級上，其中產生主動區佈局圖案集合包含產生鄰接於記憶胞的第一側面的第一主動區佈局圖案，且產生鄰接於與記憶胞的第一側面相對的記憶胞的第二側面的第二主動區佈局圖案，第一主動區佈局圖案的長度不同於第二主動區佈局圖案的長度。在一些實施例中，閘極佈局圖案集合在第一方向上延伸，與主動區佈局圖案集合重疊，且位於不同於第一佈局層級的第二佈局層級上。在一些實施例中，第一導電特徵佈局圖案集合在第一方向上延伸且在至少主動區佈局圖案集合或閘極佈局圖案集合上方，第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少第一方向或第二方向上與第一導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於第一佈局層級及第二佈局層級的第三佈局層級上。在一些實施例中，所述方法更包含基於佈局設計製造記憶胞陣列。在一些實施例中，產生記憶胞陣列的佈局設計更包含產生對應於製造記憶胞陣列的第二導電結構集合的第二導電特徵佈局圖案集合，第二導電特徵佈局圖案集合在第一方向上延伸且與至少第二主動區佈局圖案及記憶胞的第二側面重疊，第二導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少第一方向或第二方向上與第二導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級上。在一些實施例中，產生記憶胞陣列的佈局設計更包含在第一導電特徵佈局圖案集合與主動區佈局圖案集合之間產生第一通孔佈局圖案集合，第一通孔佈局圖案集合對應於製造第一通孔集合，第一通孔集合將第一導電結構集合耦接至主動區集合，且第一通孔佈局圖案集合中的每一通孔佈局圖案定位在第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案與主動區佈局圖案集合中的每一主動區佈局圖案重疊之處。在一些實施例中，產生記憶胞陣列的佈局設計更包含第一導電特徵佈局圖案集合與閘極佈局圖案集合之間產生第二通孔佈局圖案集合，第二通孔佈局圖案集合對應於製造第二通孔集合，第二通孔集合將第一導電結構集合耦接至閘極集合，且第二通孔佈局圖案集合中的第一通孔佈局圖案定位在第一導電特徵佈局圖案集合中的第一導電特徵佈局圖案與閘極佈局圖案集合中的第一閘極佈局圖案重疊之處。在一些實施例中，第一主動區佈局圖案對應於第一P型電晶體的第一主動區。在一些實施例中，第二主動區佈局圖案對應於耦接至第一P型電晶體的第二P型電晶體的第二主動區；及耦接至第二P型電晶體的通閘（pass-gate）電晶體，通閘電晶體、第一P型電晶體以及第二P型電晶體中的每一者為五電晶體（5T）同步隨機存取記憶體（SRAM）記憶胞的部分。在一些實施例中，產生記憶胞陣列的佈局設計更包含產生對應於製造記憶胞陣列的第一井的第一井佈局圖案，第一井具有第一摻雜劑類型，且第一井佈局圖案位於不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級上，產生第一井佈局圖案包含：產生對應於製造第一井的第一部分的第一佈局圖案，第一佈局圖案在第二方向上延伸、鄰接於記憶胞的第一側面，且在第一主動區佈局圖案下方；以及產生對應於製造第一井的第二部分的第二佈局圖案，第二佈局圖案在第二方向上延伸、鄰接於記憶胞的第二側面，且在第二主動區佈局圖案下方。在一些實施例中，產生記憶胞陣列的佈局設計更包含產生對應於製造記憶胞陣列的第二井的第二井佈局圖案，第二井具有不同於第一摻雜劑類型的第二摻雜劑類型，且第二井佈局圖案位於第四佈局層級上，在第一佈局圖案與第二佈局圖案之間，且在主動區佈局圖案集合中的第三主動區佈局圖案及主動區佈局圖案集合中的第四主動區下方。在一些實施例中，第一主動區佈局圖案對應於第一N型電晶體的第一主動區。在一些實施例中，第二主動區佈局圖案對應於耦接至第一N型電晶體的第二N型電晶體的第二主動區；及耦接至第二N型電晶體的通閘電晶體，通閘電晶體、第一N型電晶體以及第二N型電晶體中的每一者為五電晶體（5T）同步隨機存取記憶體（SRAM）記憶胞的部分。在一些實施例中，產生記憶胞陣列的佈局設計更包含產生對應於製造記憶胞陣列的第一井的第一井佈局圖案，第一井具有第一摻雜劑類型，且第一井佈局圖案位於不同於第一佈局層級、第二佈局層級以及第三佈局層級的第四佈局層級上，產生第一井佈局圖案包含：產生對應於製造第一井的第一部分的第一佈局圖案，第一佈局圖案在第二方向上延伸、鄰接於記憶胞的第一側面，且在第一主動區佈局圖案下方；以及產生對應於製造第一井的第二部分的第二佈局圖案，第二佈局圖案在第二方向上延伸、鄰接於記憶胞的第二側面，且在第二主動區佈局圖案的第一部分下方。在一些實施例中，產生記憶胞陣列的佈局設計更包含產生對應於製造記憶胞陣列的第二井的第二井佈局圖案，第二井具有不同於第一摻雜劑類型的第二摻雜劑類型，且第二井佈局圖案位於第四佈局層級上，產生第二井佈局圖案包含：產生對應於製造第二井的第一部分的第三佈局圖案，第三佈局圖案在第二方向上延伸，在第一佈局圖案與第二佈局圖案之間，且在主動區佈局圖案集合中的第三主動區佈局圖案及主動區佈局圖案集合中的第四主動區下方；以及產生對應於製造第二井的第二部分的第四佈局圖案，第四佈局圖案在第二方向上延伸、鄰接於記憶胞的第二側面，且在第二主動區佈局圖案的第二部分下方。
在本發明的實施例中，所述的形成具有記憶胞的記憶胞陣列的方法，更包括：產生對應於製造所述記憶胞陣列的閘極結構集合的閘極佈局圖案集合，所述閘極佈局圖案集合在所述第一方向上延伸，與所述主動區佈局圖案集合重疊，且位於不同於所述第一佈局層級的第二佈局層級上；以及產生對應於製造所述記憶胞陣列的第一導電結構集合的第一導電特徵佈局圖案集合，所述第一導電特徵佈局圖案集合在所述第一方向上延伸且在至少所述主動區佈局圖案集合或所述閘極佈局圖案集合上方，所述第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少所述第一方向或所述第二方向上與所述第一導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於所述第一佈局層級及所述第二佈局層級的第三佈局層級上。
在本發明的實施例中，其中產生所述記憶胞陣列的所述佈局設計更包括：產生對應於製造所述記憶胞陣列的第二導電結構集合的第二導電特徵佈局圖案集合，所述第二導電特徵佈局圖案集合在所述第一方向上延伸且與至少所述第二主動區佈局圖案及所述記憶胞的所述第二側面重疊，所述第二導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少所述第一方向或所述第二方向上與所述第二導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上。
在本發明的實施例中，其中產生所述記憶胞陣列的所述佈局設計更包括：在所述第一導電特徵佈局圖案集合與所述主動區佈局圖案集合之間產生第一通孔佈局圖案集合，所述第一通孔佈局圖案集合對應於製造第一通孔集合，所述第一通孔集合將所述第一導電結構集合耦接至所述主動區集合，且所述第一通孔佈局圖案集合中的每一通孔佈局圖案定位在所述第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案與所述主動區佈局圖案集合中的每一主動區佈局圖案重疊之處。
在本發明的實施例中，其中產生所述記憶胞陣列的所述佈局設計更包括：在所述第一導電特徵佈局圖案集合與所述閘極佈局圖案集合之間產生第二通孔佈局圖案集合，所述第二通孔佈局圖案集合對應於製造第二通孔集合，所述第二通孔集合將所述第一導電結構集合耦接至所述閘極結構集合，且所述第二通孔佈局圖案集合中的第一通孔佈局圖案定位在所述第一導電特徵佈局圖案集合中的第一導電特徵佈局圖案與所述閘極佈局圖案集合中的第一閘極佈局圖案重疊之處。
在本發明的實施例中，其中所述第一主動區佈局圖案對應於下者的第一主動區：第一P型電晶體；所述第二主動區佈局圖案對應於下者的第二主動區：耦接至所述第一P型電晶體的第二P型電晶體；以及耦接至所述第二P型電晶體的通閘電晶體，所述通閘電晶體、所述第一P型電晶體以及所述第二P型電晶體中的每一者為五電晶體同步隨機存取記憶體記憶胞的部分，以及所述第一主動區佈局圖案的長度不同於所述第二主動區佈局圖案的長度，所述第一主動區佈局圖案自所述佈局設計的側面延伸至所述佈局設計的所述角部槽口，且所述第二主動區佈局圖案自所述佈局設計的所述側面延伸至所述佈局設計的另一側面。
在本發明的實施例中，其中產生所述記憶胞陣列的所述佈局設計更包括：產生對應於製造所述記憶胞陣列的第一井的第一井佈局圖案，所述第一井具有第一摻雜劑類型，且所述第一井佈局圖案位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上，所述產生所述第一井佈局圖案包括：產生對應於製造所述第一井的第一部分的第一佈局圖案，所述第一佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第一側面及所述角部槽口，且在所述第一主動區佈局圖案下方；以及產生對應於製造所述第一井的第二部分的第二佈局圖案，所述第二佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案下方；以及產生對應於製造所述記憶胞陣列的第二井的第二井佈局圖案，所述第二井具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井佈局圖案位於所述第四佈局層級上，在所述第一佈局圖案與所述第二佈局圖案之間，且在所述主動區佈局圖案集合中的第三主動區佈局圖案及所述主動區佈局圖案集合中的第四主動區下方。
在本發明的實施例中，其中所述第一主動區佈局圖案對應於下者的第一主動區：第一N型電晶體；所述第二主動區佈局圖案對應於下者的第二主動區：耦接至所述第一N型電晶體的第二N型電晶體；以及耦接至所述第二N型電晶體的通閘電晶體，所述通閘電晶體、所述第一N型電晶體以及所述第二N型電晶體中的每一者為五電晶體同步隨機存取記憶體記憶胞的部分，以及所述第一主動區佈局圖案的長度不同於所述第二主動區佈局圖案的長度，所述第一主動區佈局圖案自所述佈局設計的側面延伸至所述佈局設計的所述角部槽口。
在本發明的實施例中，其中產生所述記憶胞陣列的所述佈局設計更包括：產生對應於製造所述記憶胞陣列的第一井的第一井佈局圖案，所述第一井具有第一摻雜劑類型，且所述第一井佈局圖案位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上，所述產生所述第一井佈局圖案包括：產生對應於製造所述第一井的第一部分的第一佈局圖案，所述第一佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第一側面及所述角部槽口，且在所述第一主動區佈局圖案下方；以及產生對應於製造所述第一井的第二部分的第二佈局圖案，所述第二佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案的第一部分下方；以及產生對應於製造所述記憶胞陣列的第二井的第二井佈局圖案，所述第二井具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井佈局圖案位於所述第四佈局層級上，所述產生所述第二井佈局圖案包括：產生對應於製造所述第二井的第一部分的第三佈局圖案，所述第三佈局圖案在所述第二方向上延伸，在所述第一佈局圖案與所述第二佈局圖案之間，且在所述主動區佈局圖案集合中的第三主動區佈局圖案及所述主動區佈局圖案集合中的第四主動區下方；以及產生對應於製造所述第二井的第二部分的第四佈局圖案，所述第四佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案的第二部分下方。
本說明書的另一態樣涉及記憶胞陣列。記憶胞陣列包含在第一方向上配置於第一列中的第一記憶胞；以及在第一方向上配置於第二列中的第二記憶胞。在一些實施例中，第一記憶胞或第二記憶胞包含主動區集合，主動區集合中的主動區中的每一者在第一方向上以第一間距與主動區集合中的相鄰主動區分隔開，主動區集合在不同於第一方向的第二方向上延伸且位於第一層級上。在一些實施例中，主動區集合包含鄰接於第一記憶胞的第一側面的第一主動區，及鄰接於與第一記憶胞的第一側面相對的第一記憶胞的第二側面的第二主動區，第一主動區的長度不同於第二主動區的長度。在一些實施例中，第一記憶胞或第二記憶胞包含在第一方向上延伸且在至少主動區集合或閘極集合上方的第一導電結構集合，第一導電結構集合中的每一導電結構在至少第一方向或第二方向上與第一導電結構特徵集合中的相鄰導電結構分隔開，且位於不同於第一層級及第二層級的第三層級上。在一些實施例中，記憶陣列更包含在第一方向上延伸且與至少第二主動區及第一記憶胞的第二側面重疊的第二導電結構集合，第二導電結構集合中的每一導電結構在至少第一方向或第二方向上與第二導電結構集合中的相鄰結構分隔開，且位於不同於第一層級、第二層級以及第三層級的第四層級上。在一些實施例中，記憶陣列更包含在第一導電結構集合與主動區集合之間的第一通孔集合，第一通孔集合將第一導電結構集合耦接至主動區集合，且第一通孔集合中的至少一個通孔定位在第一導電結構集合中的至少一個導電結構與主動區集合中的至少一個主動區重疊之處。在一些實施例中，記憶陣列更包含在第一導電結構集合與閘極集合之間的第二通孔集合，第二通孔集合將第一導電結構集合耦接至閘極集合，且第二通孔集合中的第一通孔定位在第一導電結構集合中的第一導電結構在閘極集合中的第一閘極上方之處。在一些實施例中，記憶陣列更包含具有第一摻雜劑類型且位於至少第一層級上的第一井，第一井包含：第一部分，其在第二方向上延伸、鄰接於第一記憶胞的第一側面，且主動區集合中的第一主動區嵌入於第一井的第一部分中；以及第二部分，其在第二方向上延伸、鄰接於第一記憶胞的第二側面，且主動區集合中的第二主動區嵌入於第一井的第二部分中。在一些實施例中，記憶陣列更包含具有不同於第一摻雜劑類型的第二摻雜劑類型的第二井，且第二井在第一井的第一部分與第一井的第二部分之間。在一些實施例中，主動區集合更包含嵌入於第二井中的第三主動區；以及嵌入於第二井中的第四主動區，第三主動區在第一主動區與第四主動區之間，且第四主動區在第三主動區與第二主動區之間。在一些實施例中，記憶陣列更包含具有第一摻雜劑類型且位於至少第一層級上的第一井，第一井包含：第一井的第一部分，其在第二方向上延伸、鄰接於第一記憶胞的第一側面，且第一主動區嵌入於第一井的第一部分中；以及第一井的第二部分，其在第二方向上延伸、鄰接於第一記憶胞的第二側面。在一些實施例中，記憶陣列更包含具有不同於第一摻雜劑類型的第二摻雜劑類型的第二井，且第二井包含：第二井的第一部分，其在第二方向上延伸且鄰接於第一井的第一部分；以及第二井的第二部分，其在第二方向上延伸且鄰接於第一記憶胞的第二側面、第一井的第二部分以及第二井的第一部分中的每一者。在一些實施例中，第二主動區包含：第二主動區的第一部分，其嵌入於第一井的第二部分中；以及第二主動區的第二部分，其嵌入於第二井的第二部分中，且在第二方向上與第二主動區的第一部分對準。在一些實施例中，主動區集合更包含：第三主動區，其嵌入於第二井的第一部分中的第三主動區；以及嵌入於第二井的第一部分中的第四主動區，第三主動區在第一主動區與第四主動區之間，且第四主動區在第三主動區與第二主動區之間。
在本發明的實施例中，所述的記憶胞陣列，更包括：閘極集合，在所述第一方向上延伸，與所述第一主動區及所述第二主動區重疊，且位於不同於所述第一層級的第二層級上；以及第一導電結構集合，在所述第一方向上延伸且在至少所述第一主動區及所述第二主動區或所述閘極集合上方，所述第一導電結構集合中的每一導電結構在至少所述第一方向或所述第二方向上與所述第一導電結構集合中的相鄰導電結構分隔開，且位於不同於所述第一層級及所述第二層級的第三層級上。
在本發明的實施例中，所述的記憶胞陣列，更包括：第二導電結構集合，在所述第一方向上延伸且與至少所述第二主動區及所述第一記憶胞的所述第二側面重疊，所述第二導電結構集合中的每一導電結構在至少所述第一方向或所述第二方向上與所述第二導電結構集合中的相鄰結構分隔開，且位於不同於所述第一層級、所述第二層級以及所述第三層級的第四層級上；第一通孔集合，在所述第一導電結構集合與所述第一主動區及所述第二主動區之間，所述第一通孔集合將所述第一導電結構集合耦接至所述第一主動區及所述第二主動區，且所述第一通孔集合中的至少一個通孔定位在所述第一導電結構集合中的至少一個導電結構與所述第一主動區及所述第二主動區中的至少一者重疊之處；以及第二通孔集合，在所述第一導電結構集合與所述閘極集合之間，所述第二通孔集合將所述第一導電結構集合耦接至所述閘極集合，且所述第二通孔集合中的第一通孔定位在所述第一導電結構集合中的第一導電結構在所述閘極集合中的第一閘極上方之處。
在本發明的實施例中，所述的記憶胞陣列，更包括：第一井，具有第一摻雜劑類型，且位於至少所述第一層級上，所述第一井包括：第一部分，在所述第二方向上延伸，鄰接於所述第一記憶胞的所述第一側面，且所述第一主動區嵌入於所述第一井的所述第一部分中；以及第二部分，在所述第二方向上延伸，鄰接於所述第一記憶胞的所述第二側面，且所述第二主動區嵌入於所述第一井的所述第二部分中；以及第二井，具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井在所述第一井的所述第一部分與所述第一井的所述第二部分之間；第三主動區，嵌入於所述第二井中；以及第四主動區，嵌入於所述第二井中，所述第三主動區在所述第一主動區與所述第四主動區之間，且所述第四主動區在所述第三主動區與所述第二主動區之間。
在本發明的實施例中，所述的記憶胞陣列，更包括：第一井，具有第一摻雜劑類型，且位於至少所述第一層級上，所述第一井包括：所述第一井的第一部分，在所述第二方向上延伸，鄰接於所述第一記憶胞的所述第一側面，且所述第一主動區嵌入於所述第一井的所述第一部分中；以及所述第一井的第二部分，在所述第二方向上延伸，鄰接於所述第一記憶胞的所述第二側面；以及第二井，具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井包括：所述第二井的第一部分，在所述第二方向上延伸，且鄰接於所述第一井的所述第一部分；以及所述第二井的第二部分，在所述第二方向上延伸，且鄰接於所述第一記憶胞的所述第二側面，所述第一井的所述第二部分以及所述第二井的所述第一部分中的每一者，其中所述第二主動區包括：所述第二主動區的第一部分，嵌入於所述第一井的所述第二部分中；以及所述第二主動區的第二部分，嵌入於所述第二井的所述第二部分中，且在所述第二方向上與所述第二主動區的所述第一部分對準；第三主動區，嵌入於所述第二井的所述第一部分中；以及第四主動區，嵌入於所述第二井的所述第一部分中，所述第三主動區在所述第一主動區與所述第四主動區之間，且所述第四主動區在所述第三主動區與所述第二主動區之間。
前文概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優勢的其他處理程序及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且熟習此項技術者可在不脫離本揭露的精神及範疇的情況下在本文中進行改變、替代以及更改。
100‧‧‧記憶胞 200A、200B‧‧‧記憶胞陣列 202[1,1]、202[1,2]、202[1,3]、202[1,4]、202[1,5]、202[1,6]、202[1,7]、202[1,N]、202[2,1]、202[2,2]、202[2,3]、202[2,4]、202[2,5]、202[2,6]、202[2,7]、202[2,N]、202[3,1]、202[3,2]、202[3,3]、202[3,4]、202[3,5]、202[3,6]、202[3,7]、202[3,N]、202[M,1]、202[M,2]、202[M,3]、202[M,4]、202[M,5]、202[M,6]、202[M,7]、202[M,N]、202A、202B、204a、204b、204c、204d、204e、204f、204g、204h、204i、206a、206b、206c、206d‧‧‧記憶胞 204、206‧‧‧記憶胞集合 300A、300B、400A、400B、600、700、800、1216‧‧‧佈局設計 302a、402a‧‧‧第一部分 302b、402b‧‧‧第二部分 302c、402c‧‧‧第三部分 302d、402d‧‧‧第四部分 304a、304b、304c、304d、306a、306b、306c、306d、308a、308b、308c、308d、310a、310b、310c、310d、404a、404b、404c、404d、406a、406b、406c、406d、408a、408b、408c、408d、410a、410b、410c、410d、702a、702b、702c、702d、702e、702f、702g、702h、704a、704b、704c、704d、704e、704f、704g、704h、712a、712b、712c、712d、712e、712f、712g、712h、714a、714b、714c、714d、714e、714f、714g、714h‧‧‧主動區佈局圖案 312a、312b、312c、312d、412a、412b、412c、412d、712、714‧‧‧主動區佈局圖案集合 314、416、802‧‧‧第一井佈局圖案 316、414、804‧‧‧第二井佈局圖案 320a、320b、320c、320d、322a、322b、322c、322d、324a、324b、324c、324d、420a、420b、420c、420d、422a、422b、422c、422d、424a、424b、424c、424d‧‧‧閘極佈局圖案 326a、326b、326c、326d、426a、426b、426c、426d‧‧‧閘極佈局圖案集合 330a、330b、330c、330d、332a、332b、332c、332d、334a、334b、334c、334d、336a、336b、336c、336d、340a、340b、342a、342b、344a、344b、350a、430a、430b、430c、430d、432a、432b、432c、432d、434a、434b、434c、434d、436a、436b、436c、436d、440a、440b、442a、442b、444a、444b、450a‧‧‧導電特徵佈局圖案 338a、338b、338c、338d、340、342、344、350、438a、438b、438c、438d、440、442、444、450‧‧‧導電特徵佈局圖案集合 352a、352c、452a、452c‧‧‧側面 352b1、352b2、452b1、452b2‧‧‧中心線 354a、354b、354c、356a、356b、454a、454b、454c、456a、456b、456c、456d‧‧‧佈局圖案 358a、358b、358c、358d、374、376、378、380、458a、480‧‧‧通孔佈局圖案集合 360a、360b、360c、360d、362a、362b、362c、362d、364a、364b、364c、364d、366a、366b、366c、366d、368a、368b、368c、368d、370a、370b、370c、370d、374a、374b、376a、376b、378a、378b、380a、380b、458b、458c、460a、460b、460c、460d、462a、462b、462c、462d、464a、464b、464c、464d、466a、466b、466c、466d、468a、468b、468c、468d、470a、470b、470c、470d、474、474a、474b、476、476a、476b、478a、478b、 390‧‧‧角部槽口集合 390a、390b、390c、390d、490a、490b、490c、490d‧‧‧角部槽口 452d1、452d2‧‧‧線 480a、480b、478‧‧‧通孔佈局圖案 500A、500B‧‧‧積體電路 501、502‧‧‧第一井 501'、502'‧‧‧第二井 501a、501b、501c、502a、502b、502c、502d‧‧‧部分 504、505、702、704‧‧‧主動區集合 504a1、504a2、506a1、506a2、508a1、508a2、510a、510a1‧‧‧主動區 504b、504c、504d、504e、504f、506g、508b、508c、508d、508e、508f、510b、510c、510d、10e、510f、514b、514e、514f、516c、516d、516e、516f、520e、520f、524e、524f、528f、530a、532a、534a、534b、536a、536b、540a、542a、542b、550a、550b‧‧‧導電結構 504g、506b、506c、506d、506e、506f、512b、512c、512d、512e、512f、514c、514d、518e、518f、522e、522f、526f、560a、562a、564a、566a、566b、568a、568b、570a、570b、574a、574b、578a、578b、580a‧‧‧通孔 520a、522a、524a‧‧‧閘極結構 521‧‧‧觸點集合 523、576‧‧‧通孔集合 527‧‧‧閘極集合 529‧‧‧導電結構集合 538‧‧‧第一導電結構集合 552‧‧‧第二導電結構集合 572‧‧‧第一通孔集合 590a‧‧‧第一側面 590b‧‧‧第二側面 602‧‧‧第一影像塊集合 604‧‧‧第二影像塊集合 608[1,1]、608[1,2]、608[1,3]、608[1,4]、608[1,Q-1]、608[1,Q]、608[2,1]、608[2,2]、608[2,3]、608[2,4]、608[2,Q-1]、608[2,Q]、608[P,1]、608[P,2]、608[P,3]、608[P,4]、608[P-1,Q-1]、608[P,Q]、708[1,2]、708[1,3]、708[2,2]、708[2,3]‧‧‧影像塊 610a、610b、612a、612b、614a、614b、630a、630b、630c、630d、640a、640b、640c、640d、650a、650b、652a、652b‧‧‧槽口 620a、620b、622a、622b‧‧‧空間 802a、802b、802c、804a、804b、804c、804d、806a、806b、806c、808a、808b、812a、812b、812c、814a、814b、814c、814d、816a、816b、816c、818a、818b、822a、824a、828a、‧‧‧井佈局圖案 806‧‧‧第三井佈局圖案 808‧‧‧第四井佈局圖案 812‧‧‧第五井佈局圖案 814‧‧‧第六井佈局圖案 816‧‧‧第七井佈局圖案 818‧‧‧第八井佈局圖案 900、1000‧‧‧方法 902、902a、904、904a、906、1002、1004、1006、1008、1010、1012、1014、1016、1018、1020、1022、1024、1026、1026'、1026a、1026a'、1026b、1026b'、1028、1028'、1028a、1028a'、1028b、1028b'、1030、1030'、1030a、1030a'、1030b、1030b'、1032、1032'、1032a、1032a'、1032b、1032b'‧‧‧操作 1100‧‧‧積體電路製造系統 1120‧‧‧設計室 1122‧‧‧IC設計佈局 1130‧‧‧罩幕室 1132‧‧‧罩幕資料準備 1134‧‧‧罩幕製造 1140‧‧‧IC工廠 1142‧‧‧半導體晶圓 1160‧‧‧IC裝置 1200‧‧‧系統 1202‧‧‧處理器 1204‧‧‧非暫時性電腦可讀媒體 1206‧‧‧電腦程式碼 1208‧‧‧匯流排 1210‧‧‧I/O介面 1212‧‧‧網路介面 1214‧‧‧網路 1218‧‧‧使用者介面 A-A'、B-B'、C-C'、D-D'、E-E'、F-F'‧‧‧平面 BL、BL[1]、BL[1]、BL[2]、BL[2N]、BL[3]、BL[4]、BL[5]、BL[6]、BL[7]、BL1‧‧‧位元線 D1、D1'、D2、D2'、D3、D3'、D4、D5‧‧‧距離 I1[1,1]、I1[1,2]、I1[1,3]、I1[1,4]、I1[1,5]、I1[1,6]、I1[1,7]、I1[1,N]、I1[2,2]、I1[2,3]、I1[M,N]、I2[1,1]、I2[1,2]、I2[1,3]、I2[1,4]、I2[1,5]、I2[1,6]、I2[1,7]、I2[1,N]、I2[2,2]、I2[2,3]、I2[M,N]‧‧‧反相器 N1、N1a、N1a'、N1b、N1b'、N1c、N1c'、N1d、N1d'、N2、N2a、N2a'、N2b、N2b'、N2c、N2c'、N2d、N2d'‧‧‧NMOS電晶體 ND、NDB‧‧‧儲存節點 NODE_1‧‧‧電壓供應節點 P1、P1a、P1a'、P1b、P1b'、P1c、P1c'、P1d、P1d'、P2、P2a、P2a'、P2b、P2b'、P2c、P2c'、P2d、P2d'、P3、P3[1,1]、P3[1,2]、P3[1,3]、P3[1,4]、P3[1,5]、P3[1,6]、P3[1,7]、P3[1,N]、P3[2,1]、P3[2,2]、P3[2,3]、P3[2,4]、P3[2,5]、P3[2,6]、P3[2,7]、P3[2,N]、P3[3,1]、P3[3,2]、P3[3,3]、P3[3,4]、P3[3,5]、P3[3,6]、P3[3,7]、P3[3,N]、P3[M,1]、P3[M,2]、P3[M,3]、P3[M,4]、P3[M,5]、P3[M,6]、P3[M,7]、P3[M,N]、PG1a、PG1a'、PG1b、PG1b'、PG1c、PG1c'、PG1d、PG1d'‧‧‧PMOS電晶體 S‧‧‧第三方向 T‧‧‧第四方向 VDDI‧‧‧第一電壓源 VSS‧‧‧供應參考電壓 W1、W2、W3‧‧‧寬度 WL、WL[1]、WL[2]、WL[2M]、WL[3]、WL[4]、WL[5]、WL[6]、WL[7]、WL1‧‧‧字元線 X‧‧‧第一方向 Y‧‧‧第二方向 α、β‧‧‧角度
專利或申請案文件含有彩製圖式/像片。在申請且支付必要費用後，專利局將提供具有彩色圖式/像片之本專利之複本。 當結合附圖閱讀時，自以下詳細描述最佳地理解本發明的實施例的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1為根據一些實施例的記憶胞的電路圖。 圖2A為根據一些實施例的具有圖1中的多個記憶胞的記憶胞陣列的方塊圖。 圖2B為根據一些實施例的具有圖1中的多個記憶胞的記憶胞陣列的電路圖。 圖3A為根據一些實施例的佈局設計的圖。 圖3B為根據一些實施例的佈局設計的圖。 圖4A為根據一些實施例的佈局設計的圖。 圖4B為根據一些實施例的佈局設計的圖。 圖5A、圖5B、圖5C、圖5D、圖5E、圖5F、圖5G及圖5H為根據一些實施例的至少一種積體電路的圖。 圖6為根據一些實施例的記憶胞陣列的佈局設計的圖。 圖7為根據一些實施例的記憶胞陣列的佈局設計的圖。 圖8為根據一些實施例的記憶胞陣列的佈局設計的圖。 圖9為根據一些實施例的形成或製造記憶胞陣列的方法的流程圖。 圖10A至圖10B為根據一些實施例的產生記憶胞陣列的佈局設計的方法的流程圖。 圖11為根據一些實施例的積體電路（IC）製造系統及與其相關聯的IC製造流程的方塊圖。 圖12為根據一些實施例的用於設計IC佈局設計的系統的方塊圖。
200A‧‧‧記憶胞陣列
202[1,1]、202[1,2]、202[1,3]、202[1,4]、202[1,5]、202[1,6]、202[1,7]、202[1,N]、202[2,1]、202[2,2]、202[2,3]、202[2,4]、202[2,5]、202[2,6]、202[2,7]、202[2,N]、202[3,1]、202[3,2]、202[3,3]、202[3,4]、202[3,5]、202[3,6]、202[3,7]、202[3,N]、202[M,1]、202[M,2]、202[M,3]、202[M,4]、202[M,5]、202[M,6]、202[M,7]、202[M,N]、204a、204b、204c、204d、204e、204f、204g、204h、204i、206a、206b、206c、206d‧‧‧記憶胞
204、206‧‧‧記憶胞集合
BL、BL[1]、BL[1]、BL[2]、BL[2N]、BL[3]、BL[4]、BL[5]、BL[6]、BL[7]、BL1‧‧‧位元線
WL、WL[1]、WL[2]、WL[2M]、WL[3]、WL[4]、WL[5]、WL[6]、WL[7]、WL1‧‧‧字元線
X‧‧‧第一方向
Y‧‧‧第二方向

Claims (10)

  1. 一種形成具有記憶胞的記憶胞陣列的方法，所述方法包括：藉由處理器產生所述記憶胞陣列的佈局設計，所述佈局設計具有角部槽口，其中所述佈局設計的所述產生包括：產生對應於製造所述記憶胞陣列的主動區集合的主動區佈局圖案集合，所述主動區佈局圖案集合中的每一主動區佈局圖案在第一方向上以第一間距與所述主動區佈局圖案集合中的相鄰佈局圖案分隔開，所述主動區佈局圖案集合在不同於所述第一方向的第二方向上延伸且位於第一佈局層級上，所述主動區佈局圖案集合包含鄰接於所述角部槽口及所述記憶胞的第一側面的第一主動區佈局圖案及鄰接於與所述記憶胞的所述第一側面相對的所述記憶胞的第二側面的第二主動區佈局圖案；其中上述佈局圖案中的至少一者儲存於非暫時性電腦可讀媒體中，且上述產生操作中的至少一者由硬體處理器執行，以及基於所述佈局設計製造所述記憶胞陣列。
  2. 如申請專利範圍第1項所述的形成具有記憶胞的記憶胞陣列的方法，更包括：產生對應於製造所述記憶胞陣列的閘極結構集合的閘極佈局圖案集合，所述閘極佈局圖案集合在所述第一方向上延伸，與所述主動區佈局圖案集合重疊，且位於不同於所述第一佈局層級的第二佈局層級上；以及產生對應於製造所述記憶胞陣列的第一導電結構集合的第一導電特徵佈局圖案集合，所述第一導電特徵佈局圖案集合在所述 第一方向上延伸且在至少所述主動區佈局圖案集合或所述閘極佈局圖案集合上方，所述第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少所述第一方向或所述第二方向上與所述第一導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於所述第一佈局層級及所述第二佈局層級的第三佈局層級上。
  3. 如申請專利範圍第2項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述記憶胞陣列的所述佈局設計更包括：產生對應於製造所述記憶胞陣列的第二導電結構集合的第二導電特徵佈局圖案集合，所述第二導電特徵佈局圖案集合在所述第一方向上延伸且與至少所述第二主動區佈局圖案及所述記憶胞的所述第二側面重疊，所述第二導電特徵佈局圖案集合中的每一導電特徵佈局圖案在至少所述第一方向或所述第二方向上與所述第二導電特徵佈局圖案集合中的相鄰佈局圖案分隔開，且位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上。
  4. 如申請專利範圍第2項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述記憶胞陣列的所述佈局設計更包括：在所述第一導電特徵佈局圖案集合與所述主動區佈局圖案集合之間產生第一通孔佈局圖案集合，所述第一通孔佈局圖案集合對應於製造第一通孔集合，所述第一通孔集合將所述第一導電結構集合耦接至所述主動區集合，且所述第一通孔佈局圖案集合中的每一通孔佈局圖案定位在所述第一導電特徵佈局圖案集合中的每一導電特徵佈局圖案與所述主動區佈局圖案集合中的每一主動區佈局圖案重疊之處。
  5. 如申請專利範圍第4項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述記憶胞陣列的所述佈局設計更包括：在所述第一導電特徵佈局圖案集合與所述閘極佈局圖案集合之間產生第二通孔佈局圖案集合，所述第二通孔佈局圖案集合對應於製造第二通孔集合，所述第二通孔集合將所述第一導電結構集合耦接至所述閘極結構集合，且所述第二通孔佈局圖案集合中的第一通孔佈局圖案定位在所述第一導電特徵佈局圖案集合中的第一導電特徵佈局圖案與所述閘極佈局圖案集合中的第一閘極佈局圖案重疊之處。
  6. 如申請專利範圍第2項所述的形成具有記憶胞的記憶胞陣列的方法，其中所述第一主動區佈局圖案對應於下者的第一主動區：第一P型電晶體；所述第二主動區佈局圖案對應於下者的第二主動區：耦接至所述第一P型電晶體的第二P型電晶體；以及耦接至所述第二P型電晶體的通閘電晶體，所述通閘電晶體、所述第一P型電晶體以及所述第二P型電晶體中的每一者為五電晶體同步隨機存取記憶體記憶胞的部分，以及所述第一主動區佈局圖案的長度不同於所述第二主動區佈局圖案的長度，所述第一主動區佈局圖案自所述佈局設計的側面延伸至所述佈局設計的所述角部槽口，且所述第二主動區佈局圖案自所述佈局設計的所述側面延伸至所述佈局設計的另一側面。
  7. 如申請專利範圍第6項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述記憶胞陣列的所述佈局設計更包括： 產生對應於製造所述記憶胞陣列的第一井的第一井佈局圖案，所述第一井具有第一摻雜劑類型，且所述第一井佈局圖案位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上，所述產生所述第一井佈局圖案包括：產生對應於製造所述第一井的第一部分的第一佈局圖案，所述第一佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第一側面及所述角部槽口，且在所述第一主動區佈局圖案下方；以及產生對應於製造所述第一井的第二部分的第二佈局圖案，所述第二佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案下方；以及產生對應於製造所述記憶胞陣列的第二井的第二井佈局圖案，所述第二井具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井佈局圖案位於所述第四佈局層級上，在所述第一佈局圖案與所述第二佈局圖案之間，且在所述主動區佈局圖案集合中的第三主動區佈局圖案及所述主動區佈局圖案集合中的第四主動區下方。
  8. 如申請專利範圍第2項所述的形成具有記憶胞的記憶胞陣列的方法，其中所述第一主動區佈局圖案對應於下者的第一主動區：第一N型電晶體；所述第二主動區佈局圖案對應於下者的第二主動區：耦接至所述第一N型電晶體的第二N型電晶體；以及耦接至所述第二N型電晶體的通閘電晶體，所述通閘電晶體、 所述第一N型電晶體以及所述第二N型電晶體中的每一者為五電晶體同步隨機存取記憶體記憶胞的部分，以及所述第一主動區佈局圖案的長度不同於所述第二主動區佈局圖案的長度，所述第一主動區佈局圖案自所述佈局設計的側面延伸至所述佈局設計的所述角部槽口。
  9. 如申請專利範圍第8項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述記憶胞陣列的所述佈局設計更包括：產生對應於製造所述記憶胞陣列的第一井的第一井佈局圖案，所述第一井具有第一摻雜劑類型，且所述第一井佈局圖案位於不同於所述第一佈局層級、所述第二佈局層級以及所述第三佈局層級的第四佈局層級上，所述產生所述第一井佈局圖案包括：產生對應於製造所述第一井的第一部分的第一佈局圖案，所述第一佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第一側面及所述角部槽口，且在所述第一主動區佈局圖案下方；以及產生對應於製造所述第一井的第二部分的第二佈局圖案，所述第二佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案的第一部分下方；以及產生對應於製造所述記憶胞陣列的第二井的第二井佈局圖案，所述第二井具有不同於所述第一摻雜劑類型的第二摻雜劑類型，且所述第二井佈局圖案位於所述第四佈局層級上，所述產生所述第二井佈局圖案包括：產生對應於製造所述第二井的第一部分的第三佈局圖案，所述第三佈局圖案在所述第二方向上延伸，在所述第一佈局圖案與 所述第二佈局圖案之間，且在所述主動區佈局圖案集合中的第三主動區佈局圖案及所述主動區佈局圖案集合中的第四主動區下方；以及產生對應於製造所述第二井的第二部分的第四佈局圖案，所述第四佈局圖案在所述第二方向上延伸，鄰接於所述記憶胞的所述第二側面，且在所述第二主動區佈局圖案的第二部分下方。
  10. 如申請專利範圍第1項所述的形成具有記憶胞的記憶胞陣列的方法，其中產生所述佈局設計的第一部分，所述佈局設計的所述第一部分對應於製造所述記憶胞陣列中的記憶胞集合中的第一記憶胞；產生所述佈局設計的第二部分，所述佈局設計的所述第二部分對應於製造所述記憶胞陣列中的所述記憶胞集合中的第二記憶胞；產生所述佈局設計的第三部分，所述佈局設計的所述第三部分對應於製造所述記憶胞陣列中的所述記憶胞集合中的第三記憶胞；以及產生所述佈局設計的第四部分，所述佈局設計的所述第四部分對應於製造所述記憶胞陣列中的所述記憶胞集合中的第四記憶胞，其中所述佈局設計的所述第一部分及所述佈局設計的所述第二部分為彼此相對於所述第二方向的鏡像，以及所述佈局設計的所述第三部分及所述佈局設計的所述第四部分為彼此相對於所述第二方向的鏡像。
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