CN111125986B - Puf单元阵列及其制造方法、以及用于设计puf单元阵列的系统 - Google Patents

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Abstract

物理不可复制功能(PUF)单元阵列包括在第一方向上布置在第一列中的第一PUF单元和在第一方向上布置在第二列中的第二PUF单元。第一PUF单元包括在第一和第二方向上延伸的第一组导电结构。第二PUF单元包括在第一和第二方向上延伸的第二组导电结构。第一PUF单元包括在第二方向上延伸的第一导电结构和第二导电结构。第二PUF单元包括在第二方向上延伸的第三导电结构和第四导电结构。第一与第三导电结构或者第二与第四导电结构关于在第二方向上延伸的至少第一或第二PUF单元的中心线彼此对称。本发明的实施例涉及PUF单元阵列及其制造方法、以及用于设计PUF单元阵列的系统。

Description

PUF单元阵列及其制造方法、以及用于设计PUF单元阵列的 系统
技术领域
本发明的实施例涉及PUF单元阵列及其制造方法、以及用于设计PUF单元阵列的系统。
背景技术
尽管集成电路是用相同的材料和工艺来设计和制造的，但是每个集成电路可能彼此之间具有固有变化，从而使每个集成电路都是唯一的。最近，安全研究人员提出了一种物理不可复制功能(PUF)以利用集成电路之间的固有变化作为类似于人类DNA的唯一标识。PUF是可用于在加密、安全计算或安全通信中生成唯一标识或唯一密钥的物理对象。由于PUF输出的随机性，所以PUF对象的输出很难预测并且增加了一层安全性。但是，PUF区域的系统性偏差可以影响性能，并可能影响PUF输出所需的随机性，从而影响安全性。
发明内容
本发明的实施例提供了一种物理不可复制功能(PUF)单元阵列，包括：第一PUF单元，在第一方向上布置在第一列中，所述第一PUF单元包括：第一组导电结构，在所述第一方向上和不同于所述第一方向的第二方向上延伸，所述第一组导电结构位于第一金属层上，并且包括在至少所述第二方向上延伸的第一导电结构和在至少第二方向上延伸且在所述第一方向上与所述第一导电结构分离的第二导电结构；和第二PUF单元，在所述第一方向上布置在第二列中，所述第二PUF单元包括：第二组导电结构，在所述第一方向和所述第二方向上延伸，位于所述第一金属层上，并且包括在至少所述第二方向上延伸的第三导电结构和在至少所述第二方向上延伸且在第一方向上与所述第三导电结构分离的第四导电结构；其中，关于至少所述第二PUF单元或所述第一PUF单元的在所述第二方向上的中心线，至少所述第一导电结构与所述第三导电结构或者所述第二导电结构与所述第四导电结构彼此对称。
本发明的另一实施例提供了一种形成物理不可复制功能(PUF)单元阵列的方法，该方法包括：生成第一PUF单元的第一布局设计，所述第一布局设计在第一方向上布置在第一列中，所述生成所述第一布局设计包括：生成在所述第一方向和不同于所述第一方向的第二方向上延伸的第一组导电部件布局图案，所述第一组导电部件布局图案位于第一布局层上，并且包括在至少所述第二方向上延伸的第一导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第一导电部件布局图案分离的第二导电部件布局图案；生成第二PUF单元的第二布局设计，所述第二布局设计在所述第一方向上布置在第二列中，所述生成所述第二布局设计包括：生成在所述第一方向和所述第二方向上延伸的第二组导电部件布局图案，所述第二组导电部件布局图案位于所述第一布局层上，并且包括在至少所述第二方向上延伸的第三导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第三导电部件布局图案分离的第四导电部件布局图案；以及其中，关于至少所述第一布局设计或所述第二布局设计的在所述第二方向上延伸的中心线，至少所述第一导电部件布局图案与所述第三导电部件布局图案或者所述第二导电部件布局图案与所述第四导电部件布局图案彼此对称，通过硬件处理器执行以上所述生成的操作中的至少一个，至少所述第一布局设计或所述第二布局设计存储在非暂时性计算机可读介质中；以及基于至少第一布局设计或第二布局设计制造所述PUF单元阵列。
本发明的又一实施例提供了一种用于设计物理不可复制功能(PUF)单元阵列的系统，所述系统包括：非暂时性计算机可读介质，被配置为存储可执行指令；以及处理器，耦合至所述非暂时性计算机可读介质，其中，所述处理器被配置为执行以下指令：将第一PUF单元的第一布局设计在第一方向上放置在第一列中，所述放置所述第一布局设计包括：将第一组导电部件布局图案放置在第一布局层上，所述第一组导电部件布局图案在所述第一方向和不同于所述第一方向的第二方向上延伸，并且包括在至少所述第二方向上延伸的第一导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第一导电部件布局图案分离的第二导电部件布局图案；将第二PUF单元的第二布局设计在所述第一方向上放置在第二列中，所述放置所述第二布局设计包括：将第二组导电部件布局图案放置在所述第一布局层上，所述第二组导电部件布局图案在所述第一方向和所述第二方向上延伸，并且包括在至少所述第二方向上延伸的第三导电部件布局图和在至少所述第二方向上延伸且在所述第一方向上与所述第三导电部件布局图案分离的第四导电部件布局图案；其中，关于至少所述第一布局设计或所述第二布局设计的在所述第二方向上延伸的第一中心线，至少所述第一导电部件布局图案与所述第三导电部件布局图案或者所述第二导电部件布局图案与所述第四导电部件布局图案彼此对称。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的PUF单元的电路图。
图1B是根据一些实施例的波形图。
图2A至图2K是根据一些实施例的布局设计的图。
图2L是根据一些实施例的布局设计的图。
图3A、图3B和图3C是根据一些实施例的集成电路的图。
图4A是根据一些实施例的PUF单元的抽象视图的示意图。
图4B是根据一些实施例的PUF单元的抽象视图的示意图。
图5A至图5K是根据一些实施例的布局设计的图。
图5L是根据一些实施例的布局设计的图。
图6A、图6B和图6C是根据一些实施例的集成电路的图。
图7A是根据一些实施例的PUF单元的抽象视图的示意图。
图7B是根据一些实施例的PUF单元的抽象视图的示意图。
图8A是根据一些实施例的PUF单元阵列的示意图。
图8B是根据一些实施例的PUF单元阵列的示意图。
图9A是根据一些实施例的PUF单元阵列的示意图。
图9B是根据一些实施例的PUF单元阵列的示意图。
图9C是根据一些实施例的PUF单元阵列的示意图。
图9D是根据一些实施例的PUF单元阵列的示意图。
图10是根据一些实施例的PUF单元阵列的示意图。
图11是根据一些实施例的形成或制造集成电路的方法的流程图。
图12是根据一些实施例的生成集成电路的布局设计的方法的流程图。
图13是根据一些实施例的用于设计和制造IC布局设计的系统的框图。
图14是根据一些实施例的IC制造系统以及与其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不是限制性的。可以预期其他的组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，PUF单元阵列包括在第一方向上布置在第一列中的第一PUF单元和在第一方向上布置在第二列中的第二PUF单元。第一PUF单元包括在第一方向和不同于第一方向的第二方向上延伸的第一组导电结构。第一组导电结构位于第一金属层上。第二PUF单元包括在第一方向和第二方向上延伸并且位于第一金属层上的第二组导电结构。
在一些实施例中，第一组导电结构包括在至少第二方向上延伸的第一导电结构和在至少第二方向上延伸并且在第一方向上与第一导电结构分离的第二导电结构。在一些实施例中，第二组导电结构包括在至少第二方向上延伸的第三导电结构和在至少第二方向上延伸并且在第一方向上与第三导电结构分离的第四导电结构。
在一些实施例中，如果PUF单元阵列中的相应节点处的一个或多个信号变化，则然后第一PUF单元或第二PUF单元的操作和输出也通过系统性偏差而变化。
在一些实施例中，至少第一导电结构与第三导电结构或者第二导电结构与第四导电结构关于至少第一PUF单元或第二PUF单元的在第二方向上延伸的中心线彼此对称。在一些实施例中，通过使至少第一导电结构与第三导电结构或者第二导电结构与第四导电结构关于至少第一PUF单元或第二PUF的在第二方向上的中心线彼此对称，PUF单元阵列具有平衡的架构，与其他方法相比，具有更小的系统性偏差和更好的性能。
在一些实施例中，第一PUF单元是第一组PUF单元的部分，并且第二PUF单元是第二组PUF单元的部分。在一些实施例中，第一组PUF单元具有第一数量的PUF单元，并且第二组PUF单元具有与第一数量的PUF单元相等的第二数量的PUF单元。在一些实施例中，通过在第一组单元和第二组PUF单元中具有相同数量的PUF单元，与其他方法相比，PUF单元阵列具有更小的系统性偏差和更好的性能。
在一些实施例中，第一组PUF单元和第二组PUF单元中的每个PUF单元具有相应的输出引脚，相应的输出引脚具有相应的地址。在一些实施例中，第一组PUF单元和第二组PUF单元中的每个PUF单元的每个相应的输出引脚的每个地址是随机排列的。在一些实施例中，通过在第一组PUF单元和第二组PUF单元中随机地布置每个PUF单元的地址，与其他方法相比，PUF单元阵列具有更小的系统偏差和更好的性能。
图1A是根据一些实施例的PUF单元100A的电路图。
PUF单元100A被配置为接收信号start_1a、信号start_1b和信号start_2。PUF单元100A被配置为生成输出数据信号PUF_out。在一些实施例中，PUF单元100A还被配置为生成反相的输出数据信号PUF_outB。在一些实施例中，反相的输出数据信号PUF_outB与输出数据信号PUF_out反相。在一些实施例中，输出数据信号PUF_out的值是逻辑高或逻辑低。在一些实施例中，输出数据信号PUF_out的值是基于来自制造工艺固有变化的PUF单元100A的确定性随机状态来确定的。在一些实施例中，PUF单元100A对应于被配置为基于制造工艺固有变化生成唯一标识或唯一密钥的PUF对象。
PUF单元100A包括反相器I2和I1、四个P型金属氧化物半导体(PMOS)晶体管P1、P2、P3和P4、以及四个N型金属氧化物半导体(NMOS)晶体管N1、N2、N3和N4。在一些实施例中，PUF单元100A采用除八个以外的晶体管数量。在一些实施例中，NMOS晶体管N1、N2、N3或N4、PMOS晶体管P1、P2、P3或P4、或反相器I2或I1是平面晶体管或具有一个或多个鳍或指状物的鳍式场效应晶体管(FinFET)。在一些实施例中，鳍称为指状物。其他类型的晶体管在各个实施例的范围内。
PMOS晶体管P3和P4以及NMOS晶体管N3和N4形成交叉锁存器或一对交叉耦合的反相器，交叉锁存器或一对交叉耦合的反相器类似于静态随机存取存储器(SRAM)的读出放大器。例如，PMOS晶体管P3和NMOS晶体管N3形成反相器I3，而PMOS晶体管P4和NMOS晶体管N4形成反相器I4。在一些实施例中，PUF单元100A基于内置交叉耦合的反相器I3和I4的强度而进入稳定状态。
PMOS晶体管P1和P2中的每个的极端子被配置为电压源节点ND1。每个电压源节点ND1耦合至电压源VDD。PMOS晶体管P1的栅极端子被配置为接收信号start_2。PMOS晶体管P2的栅极端子被配置为接收信号start_2。在一些实施例中，PMOS晶体管P1和P2称为“头部开关”。在一些实施例中，PMOS晶体管P1和P2被配置为响应于信号start_2来使能或禁用PUF电路100。在一些实施例中，PMOS晶体管P1和P2是单个的PMOS晶体管。
PMOS晶体管P1的漏极端子、PMOS晶体管P2的漏极端子、PMOS晶体管P3的源极端子、PMOS晶体管P4的源极端子中的每个在节点ND2处耦合在一起。在一些实施例中，节点ND2具有信号VDDV。
PMOS晶体管P3的漏极端子、NMOS晶体管N3的漏极端子、PMOS晶体管P4的栅极端子、NMOS晶体管N4的栅极端子、NMOS晶体管N1的漏极端子和反相器I1的输入端子中的每个耦合在一起，并且被配置为节点ND。在一些实施例中，节点ND具有信号Qa。在一些实施例中，节点ND被配置为存储节点。
反相器I1的输入端子被配置为从节点ND接收信号Qa。反相器I1的输出端子被配置为输出数据信号PUF_out。在一些实施例中，输出数据信号PUF_out与信号Qa或输出数据信号PUF_outB反相。反相器I1的其他配置在本公开的范围内。例如，在一些实施例中，反相器I1是输出缓冲电路。
PMOS晶体管P4的漏极端子、NMOS晶体管N4的漏极端子、PMOS晶体管P3的栅极端子、NMOS晶体管N3的栅极端子、NMOS晶体管N2的漏极端子和反相器I2的输入端子中的每个耦合在一起，并且被配置为节点NDB。在一些实施例中，节点NDB具有信号Qb。在一些实施例中，节点NDB被配置为存储节点。
反相器I2的输入端子被配置为从节点NDB接收信号Qb。反相器I2的输出端子被配置为输出数据信号PUF_outB。在一些实施例中，输出数据信号PUF_outB与信号Qb反相。反相器I2的其他配置在本公开的范围内。例如，在一些实施例中，反相器I2是输出缓冲电路。
NMOS晶体管N3和N4中的每个的源极端子被配置为具有电源参考电压VSS的电源参考电压节点(未标记)。NMOS晶体管N3和N4中的每个的源极端子也耦合至参考电压源VSS。
NMOS晶体管N1和N2中的每个的源极端子被配置为具有电源参考电压VSS的电源参考电压节点(未标记)。NMOS晶体管N1和N2中的每个的源极端子也耦合至参考电压源VSS。NMOS晶体管N1的栅极端子被配置为接收信号start_1a。NMOS晶体管N2的栅极端子被配置为接收信号start_1b。在一些实施例中，NMOS晶体管N1和N2被配置为响应于相应的信号start_1a和start_1b，将PUF电路100的相应节点ND和NDB处的相应信号Qa和Qb初始化为参考电压源VSS的电压。
PUF电路100内元件的其他配置或数量在本公开的范围内。
图1B是根据一些实施例的波形100B的图。波形100B包括PUF单元100A的复位阶段和评估阶段的信号波形。
在一些实施例中，曲线102表示图1A的信号start_1a；曲线104表示图1A的信号start_1b；曲线106表示图1A的信号start_2；曲线108表示图1A的节点ND2处的信号VDDV；曲线110表示图1A的节点NDB处的信号Qb；曲线112表示图1A的节点ND处的信号Qa。
在时间T1处，PUF单元100A处于复位阶段。在一些实施例中，复位阶段包括将PUF单元100A复位至参考电压源VSS的电压。
在时间T1处，曲线102和104处于高逻辑值且NMOS晶体管N1和N2导通使节点ND和NDB接地(例如，参考电压源VSS的电压)，并且曲线106处于高逻辑值且PMOS晶体管P1和P2截止，从而禁用双稳态元件(例如，PMOS晶体管P3和P4)。
在时间T2处，曲线102和104从高逻辑值转变为低逻辑值使NMOS晶体管N1和N2截止，从而使节点ND和NDB浮置。
在时间T3处，PUF单元100A进入评估阶段。在一些实施例中，评估阶段包括评估PUF单元100A。在一些实施例中，评估阶段包括对来自制造工艺固有的PUF单元100A的确定性随机状态进行评估。在一些实施例中，评估阶段包括通过头部电路(例如，PMOS晶体管P1和P2)使能双稳态元件(例如，反相器I3和I4)。
在一些实施例中，评估阶段包括PUF单元100A基于内置交叉耦合的反相器I3和I4的强度进入稳定状态。每个反相器I1和I2以及相应的节点ND和NDB将到达相应的稳定状态。在一些实施例中，节点ND和NDB的稳定状态取决于PMOS晶体管P3和P4的强度，PMOS晶体管P3和P4具有比NMOS晶体管N3和N4更多的静态变化。在一些实施例中，PUF单元100A中的PMOS晶体管P3和P4具有最小的允许尺寸(包括宽度和长度)，使得静态变化具有最高的差异百分比。
在时间T3处，曲线106从高逻辑值转变为低逻辑值使PMOS晶体管P1和P2导通，从而使节点ND2(例如，曲线108)向高逻辑值转变。在一些实施例中，通过使节点ND2(例如，曲线108)向高逻辑值转变，反相器I3和I4以及相应的节点ND和NDB将根据反相器I3和I4固有的静态变化而达到相应的状态。在一些实施例中，PMOS晶体管P3和P4之间的一个或多个差异确定节点ND和NDB所要转变到的状态。在一些实施例中，PMOS晶体管P3和P4的强度确定节点ND和NDB所要转变到的状态。在一些实施例中，如果PMOS晶体管P3比PMOS晶体管P4至少具有更低的Vt、更小的沟道长度或更大的沟道宽度，则PMOS晶体管P3比PMOS晶体管P4更强。在一些实施例中，如果PMOS晶体管P3比PMOS晶体管P4至少具有更大的Vt、更大的沟道长度或更小的沟道宽度，则PMOS晶体管P3比PMOS晶体管P4更弱。
例如，如果PMOS晶体管P3比PMOS晶体管P4更强，则最终地在稳定状态中节点ND的信号Qa将达到电压VDD且信号Qb的节点NDB将达到VSS，并且输出数据信号PUF_out为逻辑0。例如，如果PMOS晶体管P3比PMOS晶体管P4更弱，则最终地在稳定状态中节点NDB的信号Qb将达到电压VDD且信号Qa的节点ND将达到VSS，并且输出数据信号PUF_out为逻辑1。
如图1B所示，在时间T3之后，曲线110转变为逻辑低电平，并且曲线112转变为逻辑高电平。在一些实施例中，在示例中，PMOS晶体管P3比PMOS晶体管P4更强，输出数据信号PUF_out为逻辑0。PMOS晶体管P3和P4的强度的其他配置在本公开的范围内。
在时间T4处，PUF单元100A返回至复位阶段。
在一些实施例中，如图1A至图1B所示，在相应的节点ND、NDB和ND2处的信号Qa、Qb和VDDV影响PUF单元100A的适当操作。例如，如果在相应的节点ND、NDB和ND2处的一个或多个信号Qa、Qb和VDDV被改变，则通过所谓的系统性偏差PUF单元100A的操作和输出也被改变。换言之，在一些实施例中，在相应的节点ND、NDB和ND2处的信号Qa、Qb和VDDV影响PUF单元100A的偏差。本公开的一个或多个实施例包括对称且平衡的布局设计200A、200L、500A和500L，以克服系统性偏差而获得与其他方法相比具有更好的性能。
在一些实施例中，信号start_1a、start_1b和start_2中的一个或多个的时序和路径也影响PUF单元100A的操作和输出，从而导致系统性偏差。换言之，在一些实施例中，信号start_1a、start_1b和start_2影响PUF单元100A的偏差。在一些实施例中，信号start_1a和start_1b同时到达NMOS晶体管N1和N2处，以便减小系统性偏差。在一些实施例中，在信号start_1a和start_1b被去激活之后，信号start2被激活，以便减小系统性偏差。本公开的一个或多个实施例包括对称且平衡的架构，并且PUF单元阵列800A至PUF单元阵列800B、PUF单元阵列900A至PUF单元阵列900D克服了系统性偏差，而获得与其他方法相比具有更好的性能。
图2A至图2K是根据一些实施例的布局设计200A的图。布局设计200A对应于图1A的PUF单元100A的布局图。布局设计200A可用于制造PUF单元100A(图1A)或类似于图3A至图3C的集成电路300A的集成电路。
图2A是根据一些实施例的布局设计200A的图。
为图2A至图2L、图3A至图3C、图4A至图4B、图5A至图5L、图6A至图6C、图7A至图7B、图8A至图8B、图9A至图9D和图10中的一个或多个中相同或类似的组件提供了相同的附图标记，因此其详细的描述被省略。
为了便于说明，图2A至图2L或图5A至图5L中未标记布局设计200A、布局设计200L、布局设计500A或布局设计500L的一些元件。在一些实施例中，布局设计200A、布局设计200L、布局设计500A或布局设计500L包括在图2A至图2L或图5A至图5L中未示出的附加元件。
布局设计500A或500L(图5A至图5L)的结构关系(包括对准、长度和宽度)和配置类似于图2A和图2B的布局设计200A或200L的结构关系和配置，并且为了简洁，将不在图5A至图5L中示出。
为了便于说明，图2B至图2K是图2A的布局设计200A的相应部分200B-200K的图。
为了便于说明，部分200B是图2A的布局设计200A，但是还突出了导电部件布局图案组211和导电部件布局图案组220。
部分200C包括来自布局设计200A的扩散上通孔(VD)层、栅极上通孔(VG)层、通孔1(V1)层、通孔2(V2)层、金属1(M1)层、金属2(M2)层和金属3层(M3)层的图2A的布局设计200A的一个或多个部件。
图2D至图2E是根据一些实施例的布局设计200A的导电部件布局图案211a和导电部件布局图案220的部分200D和200E的相应放大图。
部分200F包括来自布局设计200A的有源层或氧化物扩散(OD)层的图2的布局设计200A的一个或多个部件。部分200G包括来自布局设计200A的VD层和VG层的图2的布局设计200A的一个或多个部件。部分200H包括来自布局设计200A的V1层的图2A的布局设计200A的一个或多个部件。部分200I包括来自布局设计200A的V2层的图2的布局设计200A的一个或多个部件。部分200J包括来自布局设计200A的M1层的图2的布局设计200A的一个或多个部件。部分200K包括来自布局设计200A的M2层的图2的布局设计200A的一个或多个部件。
布局设计200A可用于制造PUF单元100A(图1A)。
布局设计200A包括在第一方向X上延伸的有源区域布局图案202a、202b、202c、202d、202e、202f、202g、202h、202i和202j(统称为“有源区域布局图案组202”)中的一个或多个。有源区域布局图案组202中的每个有源区域布局图案在第二方向Y上彼此分开，第二方向Y与第一方向X不同。有源区域布局图案组202是可用于制造相应的集成电路300A的有源区域组302(图3A至图3C)。
在一些实施例中，有源区域布局图案组202的有源区域布局图案202a、202b、202c、202d、220e、202f、202g、202h、202i、202j可用于制造相应的集成电路300A的有源区域组302(图3A至图3C)的有源区域302a、302b、302c、302d、302e、302f、302g、302h、302i和302j。为了便于说明，未标记有源区域302g、302h、302i和302j。在一些实施例中，有源区域布局图案组202称为氧化物扩散(OD)区域，OD区域限定了集成电路300A的源极扩散区域或漏极扩散区域。
在一些实施例中，有源区域布局图案202a可用于制造集成电路100A(图1A)的PMOS晶体管P1的源极区域和漏极区域，有源区域布局图案202b可用于制造PMOS晶体管P3和P4的源极区域和漏极区域，有源区域布局图案202c可用于制造PMOS晶体管P2的源极区域和漏极区域，有源区域布局图案202d可用于制造NMOS晶体管N1的源极区域和漏极区域，有源区域布局图案202e可用于制造NMOS晶体管N3和N4的源极区域和漏极区域，有源区域布局图案202f可用于制造NMOS晶体管N2的源极区域和漏极区域，有源区域布局图案202g可用于制造反相器I1的PMOS晶体管的源极区域和漏极区域，有源区域布局图案202h可用于制造反相器I2的PMOS晶体管的源极区域和漏极区域，有源区域布局图案202i可用于制造反相器I1的NMOS晶体管的源极区域和漏极区域，有源区域布局图案202j可用于制造反相器I2的NMOS晶体管的源极区域和漏极区域。
在一些实施例中，有源区域布局图案组202位于第一层上。在一些实施例中，第一层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个有源层或OD层。
有源区域布局图案组202中图案的其他配置或数量在本公开的范围内。
布局设计200A还至少包括在第二方向Y上延伸的栅极布局图案204a、204b、204c、204d、204e、204f、204g、204h、...、204o或204p(统称为“栅极布局图案组204”)。
栅极布局图案组204的每个栅极布局图案在第一方向X上与栅极布局图案组204的相邻栅极布局图案通过第一节距(未标记)分离。栅极布局图案组204可用于制造集成电路300的相应的栅极组304(图3)。在一些实施例中，栅极布局图案组204的栅极布局图案204a、204b、204c、204d、204e、204f、204g、204h、...、204o或204p可用于制造集成电路300的栅极组304(图3)的相应的栅极304a、304b、304c、304d、304e、304f、304g、304h、...、304o或304p。在一些实施例中，至少栅极布局图案204i、204j、...或204p是伪栅极布局图案，并且没有被标记以便于说明。在一些实施例中，伪栅极布局图案可用于制造相应的伪栅极。在一些实施例中，至少栅极304i、304j、...或304p是伪栅极。在一些实施例中，伪栅极是非功能晶体管器件的栅极结构。
栅极布局图案组204位于第二层上。在一些实施例中，第二层与第一层不同。在一些实施例中，第二层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个多晶硅(POLY)层。
有源区域布局图案组202在栅极布局图案组204的下方。
栅极布局图案204a可用于制造图1的NMOS晶体管M的栅极端子和PMOS晶体管P1的栅极端子，栅极布局图案204b可用于制造PMOS晶体管P3的栅极端子和NMOS晶体管N3的栅极端子，栅极布局图案204c可用于制造PMOS晶体管P4的栅极端子和NMOS晶体管N4的栅极端子，并且栅极布局图案204d可用于制造PMOS晶体管P2的栅极端子和NMOS晶体管N2的栅极端子。
在一些实施例中，栅极布局图案204e和204f可用于制造图1的反相器I1的PMOS晶体管的栅极端子和NMOS晶体管的栅极端子。在一些实施例中，栅极布局图案204g和204h可用于制造图1的反相器I2的PMOS晶体管的栅极端子和NMOS晶体管的栅极端子。
栅极布局图案组204的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括接触件布局图案208a、208b、...、208m或208n(统称为“接触件布局图案组208”)、接触件布局图案209a、209b、...、209m或209n(统称为“接触件布局图案组209”)、接触件布局图案240a、240b、240c或240d(统称为“接触件布局图案组240”)或接触件布局图案242a、242b、242c或242d(统称为“接触件布局图案组242”)。至少接触件布局图案组208、209、240或242在第一方向X或第二方向Y上延伸。
至少接触件布局图案组208的布局图案208a、...、208j或接触件布局图案组209的至少布局图案209a、...、209j至少位于有源区域布局图案组202上方。至少接触件布局图案组240的布局图案240a或接触件布局图案组242的布局图案242a位于有源区域布局图案组202的有源区域布局图案202b上方。至少接触件布局图案组242的接触件布局图案240c或接触件布局图案组242的布局图案242c位于有源区域布局图案组202的有源区域布局图案202e上方。至少接触件布局图案组240的布局图案240d或接触件布局图案组242的布局图案242d位于有源区域布局图案组202的相应的有源区域布局图案202d或202f上方。
至少接触件布局图案组208的布局图案208k、208n位于栅极布局图案组204的相应的栅极布局图案204e、208h上方。至少接触件布局图案组209的布局图案209k、209n位于栅极布局图案组204的相应的栅极布局图案204f、208g上方。至少接触件布局图案组208的布局图案2081和接触件布局图案组209的布局图案2091位于栅极布局图案组204的栅极布局图案204a上方。至少接触件布局图案组208的布局图案208m和接触件布局图案组209的布局图案209m位于栅极布局图案组204的栅极布局图案204d上方。至少接触件布局图案组240的布局图案240b位于栅极布局图案组204的栅极布局图案204c上方。至少接触件布局图案组242的布局图案242b位于栅极布局图案组204的布局图案204b上方。
至少接触件布局图案组208、209、240或242位于第三层上。在一些实施例中，第三层与第一层和第二层不同。在一些实施例中，第三层与第二层和第一层不同。
在一些实施例中，第三层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个接触件层。在一些实施例中，第三层对应于布局设计200或500(图2或图5)或集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的扩散上通孔(VD)层或栅极上通孔(VG)层。其他层在本公开的范围内。
接触件布局图案组208、209、240或242可用于制造集成电路300A的相应的接触件组308、309、340或342(图3)。在一些实施例中，至少接触件布局图案组208的接触件布局图案208a、208b、...、208n、接触件布局图案组209的接触件布局图案209a、209b、...、209n、接触件布局图案组240的接触件布局图案240a、240b、240c、240d或接触布置图案组242的接触件布局图案242a、242b、242c或242d可至少用于制造相应的接触件组308的接触件308a、308b、...、308n、接触件组309的接触件309a、309b、...、309n、接触件组340的接触件340a、340b、340c、340d或接触件组342的接触件342a、342b、342c或342d。
接触件布局图案组208、209、240或242中的图案的其他配置、其他层上的布置、形状或数量在本公开的范围内。
布局设计200A还包括在至少第一方向X或第二方向Y上延伸的导电部件布局图案组210。导电部件布局图案组210可用于制造集成电路300A的相应的导电结构组310(图3)。
在一些实施例中，导电部件布局图案组210至少包括导电部件布局图案211a、导电部件布局图案216、导电部件布局图案组218、导电部件布局图案221或导电部件布局图案226。
在一些实施例中，导电部件布局图案211a、导电部件布局图案216、导电部件布局图案218组、导电部件布局图案221和导电部件布局图案226可用于制造集成电路300A的相应的导电结构311a、相应的导电结构316、相应的导电结构组318、相应的导电结构321或相应的导电结构326(图3A至图3C)。
在一些实施例中，至少导电部件布局图案211a、导电部件布局图案216或导电部件布局图案230a(下面讨论)是导电部件布局图案组211的部分。在一些实施例中，至少导电部件布局图案221、导电部件布局图案226或导电部件布局图案230b(下面讨论)是导电部件布局图案组220的部分。在一些实施例中，区域299a中的导电部件布局图案220的部分(例如，导电部件布局图案214、215、216和230a)以及区域299b中的导电部件布局图案组211和导电部件布局图案组221的相应的部分(例如，相应的导电部件布局图案224、225、226和230b)是相对于在第二方向Y上延伸的布局设计200A的中心线彼此对称的。
在一些实施例中，导电部件布局图案组211或220可用于制造集成电路300A的相应的导电结构组311或320(图3A至图3C)。
导电部件布局图案211a至少包括导电部件布局图案组212、导电部件布局图案214或导电部件布局图案215。在一些实施例中，导电部件布局图案组212以及导电部件布局图案214和215是相同连续布局图案(例如，导电部件布局图案211a)的部分。
在一些实施例中，导电部件布局图案组212、导电部件布局图案214或导电部件布局图案215可用于制造集成电路300A的相应的导电结构组312、相应的导电结构314和相应的导电结构315(图3A至图3C)。
导电部件布局图案211a与接触件布局图案240a、240b、240c和240d重叠。导电部件布局图案211a与有源区域布局图案202b、202d和202e重叠。导电部件布局图案211a与栅极布局图案204b和204c重叠。
导电部件布局图案组212至少包括导电部件布局图案212a、导电部件布局图案212b或导电部件布局图案212c。在一些实施例中，导电部件布局图案212a、212b和212c是相同连续布局图案(例如，导电部件布局图案组)的部分。在一些实施例中，导电部件布局图案组212具有C形。在一些实施例中，导电部件布局图案组212的其他形状或配置在本公开的范围内。导电部件布局图案212与栅极布局图案204b和204c重叠。
在一些实施例中，导电部件布局图案212a、导电部件布局图案212b或导电部件布局图案212c可用于制造集成电路300A的相应的导电结构312a、相应的导电结构312b或相应的导电结构312c(图3A至图3C)。
导电部件布局图案214至少包括导电部件布局图案214a、导电部件布局图案214b或导电部件布局图案214c。在一些实施例中，导电部件布局图案214a、214b和214c是相同连续布局图案(例如，导电部件布局图案214)的部分。在一些实施例中，导电部件布局图案214具有F形。在一些实施例中，导电部件布局图案214的其他形状或配置在本公开的范围内。导电部件布局图案214a与接触件布局图案240a重叠。导电部件布局图案214a与有源区域布局图案202b重叠。
在一些实施例中，导电部件布局图案214a、导电部件布局图案214b或导电部件布局图案214c可用于制造集成电路300A的相应的导电结构314a、相应的导电结构314b或相应的导电结构314c(图3A至图3C)。
导电部件布局图案215至少包括导电部件布局图案215a或导电部件布局图案215b。在一些实施例中，导电部件布局图案215a和215b是相同连续布局图案(例如，导电部件布局图案215)的部分。在一些实施例中，导电部件布局图案215具有阶梯形。在一些实施例中，导电部件布局图案215的其他形状或配置在本公开的范围内。导电部件布局图案215与接触件布局图案240c和240d重叠。导电部件布局图案215与有源区域布局图案202d和202e重叠。
在一些实施例中，导电部件布局图案215a或导电部件布局图案215b可用于制造集成电路300A的相应的导电结构315a或相应的导电结构315b(图3A至图3C)。
导电部件布局图案216与接触件布局图案208k和209k重叠。导电部件布局图案216在栅极布局图案204e和204f上方。在一些实施例中，导电部件布局图案216具有T形。在一些实施例中，导电部件布局图案216的其他形状或配置在本公开的范围内。
导电部件布局图案组218至少包括导电部件布局图案218a、218b、218c、218d、218e、218f或218g。在一些实施例中，导电部件布局图案组218的导电部件布局图案218a、218b、218c、218d、218e、218f、218g可用于制造集成电路300A的导电结构组318(图3A至图3C)中的相应的导电结构318a、318b、318c、318d、318e、318f、318g。
导电部件布局图案组218与接触件布局图案组208、209、242或242中的至少一个图案、有源区域布局图案组202中的至少一个图案或栅极布局图案组204中的一个图案重叠。
导电部件布局图案218a与接触件布局图案209e重叠。导电部件布局图案218a在有源区域布局图案202b上方。在一些实施例中，导电部件布局图案218a具有T形。在一些实施例中，导电部件布局图案218a的其他形状或配置在本公开的范围内。
导电部件布局图案218b与接触件布局图案208b和209b重叠。导电部件布局图案218a在有源区域布局图案202g和202i上方。导电部件布局图案218c与接触件布局图案208i和209i重叠。导电部件布局图案218a在有源区域布局图案202h和202j上方。导电部件布局图案218d与接触件布局图案2081重叠。导电部件布局图案218d在栅极布局图案204a上方。导电部件布局图案218e与接触件布局图案208m重叠。导电部件布局图案218e在栅极布局图案204d上方。导电部件布局图案218f与接触件布局图案2091重叠。导电部件布局图案218f在栅极布局图案204a上方。导电部件布局图案218g与接触件布局图案209m重叠。导电部件布局图案218g在栅极布局图案204d上方。
导电部件布局图案221至少包括导电部件布局图案组222、导电部件布局图案224或导电部件布局图案225。在一些实施例中，导电部件布局图案组222以及导电部件布局图案224和225是相同连续布局图案(例如，导电部件布局图案221)的部分。
在一些实施例中，导电部件布局图案组222、导电部件布局图案224或导电部件布局图案225可用于制造集成电路300A的相应的导电结构组322、相应的导电结构324和相应的导电结构325(图3A至图3C)。
导电部件布局图案221与接触件布局图案242a、242b、242c和242d重叠。导电部件布局图案221与有源区域布局图案202b、202e和202f重叠。导电部件布局图案221与栅极布局图案204b和204c重叠。
导电部件布局图案组222至少包括导电部件布局图案222a、导电部件布局图案222b或导电部件布局图案222c。在一些实施例中，导电部件布局图案222a、222b和222c是相同连续布局图案(例如，导电部件布局图案222组)的部分。在一些实施例中，导电部件布局图案组222具有C形。在一些实施例中，导电部件布局图案组222的其他形状或配置在本公开的范围内。导电部件布局图案222与栅极布局图案204b和204c重叠。
在一些实施例中，导电部件布局图案222a、导电部件布局图案222b或导电部件布局图案222c可用于制造集成电路300A的相应的导电结构322a、相应的导电结构322b或相应的导电结构322c(图3A至图3C)。
在一些实施例中，导电部件布局图案组222和导电部件布局图案组212关于在第一方向X上延伸的布局设计200A的至少一条线290a或290a′彼此对称。在一些实施例中，关于至少在第一方向X上延伸的布局设计200A的线290a或290a′，至少导电部件布局图案222a、导电部件布局图案222b或导电部件布局图案222c至少对称于相应的导电部件布局图案212a、导电部件布局图案212b或导电部件布局图案212c。
在一些实施例中，导电部件布局图案214a和导电部件布局图案224a在第一方向X上彼此分离。在一些实施例中，导电部件布局图案212a至少与导电部件布局图案214a或224a在第二方向上通过距离D1分离。在一些实施例中，导电部件布局图案222a至少与导电部件布局图案214a或224a在第二方向上通过距离D2分离。在一些实施例中，距离D2与距离D1不同。
在一些实施例中，距离D1从导电部件布局图案214与接触件布局图案240a或有源区域布局图案202a重叠的位置以及导电部件布局图案212与接触件布局图案240b或栅极布局图案204c重叠的位置延伸。在一些实施例中，距离D2从导电部件布局图案224与接触件布局图案242a或有源区域布局图案202a重叠的位置以及导电部件布局图案222与接触件布局图案242b或栅极布局图案204b重叠的位置延伸。
导电部件布局图案224至少包括导电部件布局图案224a、导电部件布局图案224b或导电部件布局图案224c。在一些实施例中，导电部件布局图案224a，224b和224c是相同连续布局图案(例如，导电部件布局图案224)的部分。在一些实施例中，导电部件布局图案224具有F形。在一些实施例中，导电部件布局图案224的其他形状或配置在本公开的范围内。导电部件布局图案224a与接触件布局图案242a重叠。导电部件布局图案224a与有源区域布局图案202b重叠。
在一些实施例中，导电部件布局图案224a、导电部件布局图案224b或导电部件布局图案224c可用于制造集成电路300A的相应的导电结构324a、相应的导电结构324b或相应的导电结构324c(图3A至图3C)。
导电部件布局图案225至少包括导电部件布局图案225a或导电部件布局图案225b。在一些实施例中，导电部件布局图案225a和225b是相同连续布局图案(例如，导电部件布局图案225)的部分。在一些实施例中，导电部件布局图案225具有阶梯形。在一些实施例中，导电部件布局图案224的其他形状或配置在本公开的范围内。导电部件布局图案215与接触件布局图案242c和242d重叠。导电部件布局图案215与有源区域布局图案202f和202e重叠。
在一些实施例中，导电部件布局图案225a或导电部件布局图案225b可用于制造集成电路300A的相应的导电结构325a或相应的导电结构325b(图3A至图3C)。
导电部件布局图案226与接触件布局图案208n和209n重叠。导电部件布局图案226在栅极布局图案204g和204h上方。在一些实施例中，导电部件布局图案226具有T形。在一些实施例中，导电部件布局图案226的其他形状或配置在本公开的范围内。
导电部件布局图案组210位于第四层上。在一些实施例中，第四层至少与第一层、第二层或第三层不同。在一些实施例中，第四层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的金属1(M1)层。其他层在本公开的范围内。
所述导电部件布局图案组210的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还包括在第一方向X上延伸并且位于第四层上的一个或多个电源轨布局图案228a或228b(统称为“电源轨布局图案组228”)。电源轨布局图案组228可用于制造集成电路300A(图3A至图3C)的或集成电路600A(图6A至图6C)的电源轨组228。在一些实施例中，电源轨布局图案组228的电源轨布局图案228a、228b可用于制造集成电路300A或600A(图6A至图6C)的电源轨组328(图3A至图3C)的相应的电源轨328a、328b。
在一些实施例中，电源轨228a被配置为向诸如集成电路300A或600A的集成电路提供电压源VDD的第一电源电压，并且电源轨228b被配置为向诸如集成电路300A或600A的集成电路提供参考电压源VSS的第二电源电压。在一些实施例中，电源轨228b被配置为向诸如集成电路300A或600A的集成电路提供电压源VDD的第一电源电压，并且电源轨228a被配置为向诸如集成电路300A或600A的集成电路提供参考电压源VSS的第二电源电压。
在一些实施例中，电源轨布局图案组228的每个电源轨布局图案228a、228b沿着布局设计200A单元的相应边缘290b、290c定位。在一些实施例中，布局设计200A对应于标准单元。
电源轨布局图案组228与接触件布局图案组208、209、240或242中的一个或多个布局图案重叠。在一些实施例中，电源轨布局图案228a至少与接触件布局图案208a、208c、208d、208g、208h或208j重叠。在一些实施例中，电源轨布局图案228b至少与接触件布局图案209a、209c、209d、209f、209g、209h或209j重叠。
电源轨布局图案组228的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括至少在第一方向X或第二方向上延伸的导电部件布局图案230a、230b、230c、230d或230e(统称为“导电部件布局图案组230”)。导电部件布局图案组230可用于制造集成电路300A或600A(图6A至图6C)的相应的导电结构组330(图3A至图3C)。在一些实施例中，导电部件布局图案组230的导电部件布局图案230a、230b、230c、230d、230e可用于制造集成电路300A或600A(图6A至图6C)的导电结构组330的相应的导电结构330a、330b、330c、330d、330e。
导电部件布局图案组230与至少接触件布局图案组208、209、210、240或242、至少栅极布局图案组204或导电部件布局图案组210或至少有源区域布局图案组202重叠。
导电部件布局图案230a与导电部件布局图案216、218f和211a、通孔布局图案236d(下面讨论)、接触件布局图案209d和240d以及有源区域202d重叠。
导电部件布局图案230b与导电部件布局图案226、218g和221、通孔布局图案236g(下面讨论)，接触件布局图案209g和242d以及有源区域202f重叠。
导电部件布局图案230c与导电部件布局图案216和218f以及通孔布局图案236b和236c(下面讨论)重叠。导电部件布局图案230d与导电部件布局图案226和218g以及通孔布局图案236h和236f(下面讨论)重叠。导电部件布局图案230e与导电部件布局图案218d和218e以及通孔布局图案236a和236e(下面讨论)重叠。
在一些实施例中，区域299a中导电部件布局图案组230的部分与区域299b中导电部件布局图案组230的部分相对于布局设计200A的在第二方向Y上延伸的中心线彼此对称。
导电部件布局图案组230位于第五层上。在一些实施例中，第五层至少与第一层、第二层、第三层或第四层不同。在一些实施例中，第五层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的金属2(M2)层。其他层也在本公开的范围内。
导电部件布局图案组230的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括通孔布局图案236a、236b、236c、236d、236e、236f、236g或236h(统称为“通孔布局图案组236”)。通孔布局图案组236可用于制造相应的通孔组336(图3A至图3C)。在一些实施例中，通孔布局图案组236的通孔布局图案236a、236b、236c、236d、236e、236f、236g、236h可用于制造集成电路300A或600A(图6A至图6C)的通孔组336的相应的通孔336a、336b、336c、336d、336e、336f、336g、336h(未标记)。
在一些实施例中，通孔布局图案组236位于至少导电部件布局图案组230或电源轨布局图案组228与至少导电部件布局图案组210之间。
通孔布局图案236a和236e位于导电部件布局图案230e与相应的导电部件布局图案218d和218e之间。通孔布局图案236b和236d位于导电部件布局图案230a与相应的导电部件布局图案216和211a之间。通孔布局图案236f和236g位于导电部件布局图案230b与相应的导电部件布局图案226和221之间。通孔布局图案236c和236h位于相应的导电部件布局图案230c和230d与相应的导电部件布局图案218f和218g之间。
通孔布局图案组236定位在布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的通孔1(V1)层处。其他层在本公开的范围内。
在一些实施例中，V1层位于M1层和M2层之间。在一些实施例中，V1层位于第五层和第四层之间。其他层在本公开的范围内。
通孔布局图案组236的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括在第二方向Y上延伸的导电部件布局图案250a、250b或250c(统称为“导电部件布局图案组250”)。导电部件布局图案组250可用于制造集成电路300A或600A(图6A至图6C)的相应的导电结构组350(图3A至图3C)。在一些实施例中，导电部件布局图案组250的导电部件布局图案250a、250b、250c可用于制造集成电路300A或600A(图6A至图6C)的导电结构组350(图3A至图3C)的相应的导电结构350a、350b、350c。
导电部件布局图案组250与至少导电部件布局图案组230、电源轨布局图案组228、接触件布局图案组208、209、210、240或242、至少栅极布局图案组204或导电部件布局图案组210或至少有源区域布局图案组202重叠。
导电部件布局图案250a至少与导电部件布局图案230a、230c、230e、216、218d、218f和211a、通孔布局图案236a、236c和252a(下面讨论)、栅极布局图案204a、接触件布局图案2081和2091以及有源区域202a和202d重叠。
导电部件布局图案250b至少与导电部件布局图案230e、218a、211a和221、通孔布局图案252b(下面讨论)、栅极布局图案204b和204c、接触件布局图案240b和242b以及有源区域202b和202e重叠。
导电部件布局图案250c至少与导电部件布局图案230b、230d、230e、226、218e、218g和221、通孔布局图案236e、236h和252c(下面讨论)、栅极布局图案204d、接触件布局图案208m和209m以及有源区域202c和202f重叠。
导电部件布局图案组250位于第六层上。在一些实施例中，第六层至少与第一层、第二层、第三层、第四层或第五层不同。在一些实施例中，第六层对应于布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的金属3(M3)层。其他层也在本公开的范围内。
导电部件布局图案组250的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括通孔布局图案252a、252b或252c(统称为“通孔布局图案组252”)。通孔布局图案组252可用于制造相应的通孔组352(图3A至图3C)。在一些实施例中，通孔布局图案组252的通孔布局图案252a、252b、252c可用于制造集成电路300A或600A(图6A至图6C)的通孔组352(图3A至图3C)的相应的通孔352a、352b、352c。
在一些实施例中，通孔布局图案组252至少位于导电部件布局图案组230与导电部件布局图案组250之间。
通过布局图案252a、252b和252c位于相应的导电部件布局图案230c、230d和230e与相应的导电部件布局图案250a、250b和250c之间。
通孔布局图案组252定位在布局设计200A、200L、500A、500L(图5A至图5L)、集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多介的通孔2(V2)层处。其他层在本公开的范围内。在一些实施例中，V2层位于M2层和M3层之间。在一些实施例中，V2层位于第六层和第五层之间。其他层在本公开的范围内。
通孔布局图案组252的图案的其他配置、其他层上的布置或数量在本公开的范围内。
布局设计200A还至少包括输出引脚布局图案260a或260b(统称为“输出引脚布局图案组260”)。输出引脚布局图案组260可用于制造相应的输出引脚组360(图3A至图3C)。在一些实施例中，输出引脚布局图案组260的输出引脚布局图案260a或260b可用于制造集成电路300A或600A(图6A至图6C)的输出引脚组360(图3A至图3C)的相应的输出引脚360a或360b。
图2L是根据一些实施例的布局设计200L的图。
布局设计200L是布局设计200A的变型。与图2A至图2K的布局设计200A相比，布局设计200L关于第一方向X上的边缘290c与布局设计200A对称。布局设计200L可用于制造PUF单元100A(图1A)。
在一些实施例中，布局设计200L可用于制造在第一方向X(例如，x轴)上关于集成电路300A的边缘390c与集成电路300A对称的集成电路(为了简洁，未示出)。在一些实施例中，与集成电路300A对称的集成电路(为了简洁，未示出)类似于布局设计200L，但是为了简洁未示出。
图3A、图3B和图3C是根据一些实施例的集成电路300A的图。
图3A是根据一些实施例的与布局设计200A相应的集成电路300A的俯视图。图3B是根据一些实施例的与布局设计200A的部分200B相应的集成电路300A的部分300B的俯视图。图3C是根据一些实施例的与布局设计200A的部分200C相应的集成电路300A的部分300C的俯视图。
图3B至图3C是图3A的集成电路300A的相应部分300B至300C的图，为了便于说明进行了简化。
部分300B是图3A的集成电路300A，但是为了便于说明还突出了导电结构组311和320。
部分300C包括图3A的集成电路300A的一个或多个部件，一个或多个部件来自集成电路300A的VD层、VG层、V1层、V2层、M1层、M2层和M3层。
集成电路300A通过布局设计200A或200L制造。集成电路300A是图1A的PUF单元100A的实施例。在一些实施例中，修改集成电路300A以形成关于在第一方向X(例如，x轴)上的集成电路300A的边缘390c与集成电路300A对称的集成电路(为了简洁，未示出)。在一些实施例中，与集成电路300A对称的集成电路(为了简洁，未示出)类似于布局设计200L，但是为了简洁未示出。
集成电路300A的结构关系(包括对准、长度和宽度)以及配置与图2A至图2L的布局设计200A或200L的结构关系和配置类似，为了简洁，类似的详细描述将不在图3A至图3C中描述。
为了便于说明，集成电路300A或600A的一些元件未在图3A至图3C或图6A至图6C中标记。在一些实施例中，集成电路300A或600A包括未在图3A至图3C或图6A至图6C中示出的附加元件。
集成电路300A包括在第一方向X上延伸的有源区域302a、302b、302c、302d、302e、302f、302g、302h、302i或302j(统称为“有源区域组302”)中的一个或多个。
在一些实施例中，有源区域302a是集成电路100A(图1A)的PMOS晶体管Pl的源极区域和漏极区域，有源区域302b是PMOS晶体管P3和P4的源极区域和漏极区域，有源区域302c是PMOS晶体管P2的源极区域和漏极区域，有源区域302d是NMOS晶体管N1的源极区域和漏极区，有源区域302e是NMOS晶体管N3和N4的源极区域和漏极区，有源区域302f是NMOS晶体管N2的源极区域和漏极区，有源区域302g是反相器I1的PMOS晶体管的源极区域和漏极区域，有源区域302h是反相器I2的PMOS晶体管的源极区域和漏极区域，有源区域302i是反相器I1的NMOS晶体管的源极区域和漏极区域，有源区域302j是反相器I2的NMOS晶体管的源极区域和漏极区域。
在一些实施例中，有源区域组302位于第一层上。有源区域组302的图案的其他配置或数量在本公开的范围内。
集成电路300A还至少包括在第二方向Y上延伸并且定位在第二层上的栅极304a、304b、304c、304d、304e、304f、304g、304h、...、304o或304p(统称为“栅极组304”)。
在一些实施例中，栅极304a至少包括栅极304a1或栅极304a2。在一些实施例中，栅极304d至少包括栅极304d1或栅极304d2。
在一些实施例中，至少栅极304i、304j、...或304p是伪栅极，并且为了便于说明未标记。在一些实施例中，伪栅极是非功能晶体管器件的栅极结构。
在一些实施例中，栅极304a1是图1A的PMOS晶体管P1的栅极端子，栅极304a2是NMOS晶体管N1的栅极端子，栅极304b是PMOS晶体管P3的栅极端子和NMOS晶体管N3的栅极端子，栅极304c是PMOS晶体管P4的栅极端子和NMOS晶体管N4的栅极端子，栅极304d1是PMOS晶体管P2的栅极端子，并且栅极304d2是NMOS晶体管N2的栅极端子。
在一些实施例中，栅极304e和304f是图1A的反相器I1的PMOS晶体管的栅极端子和NMOS晶体管的栅极端子。在一些实施例中，栅极304g和304h是图1A的反相器I2的PMOS晶体管的栅极端子和NMOS晶体管的栅极端子。
栅极组304的图案的其他配置、其他层上的布置或数量在本公开的范围内。
集成电路300A还至少包括接触件308a、308b、...、308m或308n(统称为“接触件组308”)，接触件309a、309b、...、309m或309n(统称为“接触件组309”)，接触件340a、340b、340c或340d(统称为“接触件组340”)，或接触件342a、342b、342c或342d(统称为“接触件组342”)。
至少接触件组308的接触件308a、...、308j或至少接触件组309的接触件309a、...、309j耦合到至少有源区域布局图案组302。
接触件308k、308n至少电耦合至相应的栅极304e、308h。接触件309k、309n至少电耦合至相应的栅极304f、308g。接触件3081和接触件3091至少电耦合至相应的栅极304a1和304a2。接触件308m和接触件309m至少电耦合至相应的栅极304d1和304d2。接触件340b至少电耦合至栅极304c。接触件342b至少电耦合至栅极304b。
接触件309e、接触件340a或接触件342a至少电耦合至有源区域302b。接触件309f、接触件340c或接触件342c至少电耦合至有源区域302e。接触件340d或接触件342d至少电耦合至相应的有源区域302d或302f。
接触件308a、308b或308c至少电耦合至有源区域302g。接触件309a、309b或309c至少电耦合至有源区域302i。接触件308h、308i或308j至少电耦合至有源区域302h。接触件309h、309i或309j至少电耦合至有源区域302j。
在一些实施例中，接触件309e或340a电耦合至PMOS晶体管P3的相应的漏极区域或源极区域。在一些实施例中，接触件309e或342a电耦合至PMOS晶体管P4的相应的漏极区域或源极区域。在一些实施例中，接触件308e或308d电耦合至PMOS晶体管P1的相应的漏极区域或源极区域。在一些实施例中，接触件308f或308g电耦合至PMOS晶体管P2的相应的漏极区域或源极区域。
在一些实施例中，接触件309f或340c电耦合至NMOS晶体管N3的相应的漏极区域或源极区域。在一些实施例中，接触件309f或342c电耦合至NMOS晶体管N4的相应的漏极区域或源极区域。在一些实施例中，接触件340d或309d电耦合至NMOS晶体管N1的相应的漏极区域或源极区域。在一些实施例中，接触件342d或309g电耦合至NMOS晶体管N2的相应的漏极区域或源极区域。
至少接触件组308、309、340或342位于第三层上。接触件组308、309、340或342的图案的其他配置、其他层上的布置、形状或数量在本公开的范围内。
集成电路300A还包括至少在第一方向X或第二方向Y上延伸的导电结构组310。
在一些实施例中，导电结构组310至少包括导电结构311a、导电结构316、导电结构组318、导电结构321或导电结构326。
在一些实施例中，至少导电结构311a、导电结构316或导电结构330a(下面讨论)是导电结构组311的部分。在一些实施例中，至少导电结构321、导电结构326或导电结构230b(下面讨论)是导电结构组320的部分。在一些实施例中，关于集成电路300的在第二方向Y上延伸的中心线，区域399a中的导电结构组311的部分(例如，导电结构314、315、316和330a)与区域399b中的导电结构组321的相应的部分(例如，相应的导电结构324、325、326和330b)彼此对称。
导电结构311a通过接触件340a电耦合至有源区域302b、通过接触件340b电耦合至栅极304c、通过接触件340c电耦合至有源区域302e、以及通过接触件340d电耦合至有源区域302d。在一些实施例中，导电结构311a被配置为在PMOS晶体管P3的漏极、PMOS晶体管P4的栅极和NMOS晶体管N4的栅极、NMOS晶体管N3的漏极以及晶体管N1的漏极之间提供电连接。
导电结构311a至少包括导电结构组312、导电结构314或导电结构315。在一些实施例中，导电结构组312以及导电结构314和315是相同连续结构(例如，导电结构311a)的部分。
导电结构组312至少包括导电结构312a、导电结构312b或导电结构312c。在一些实施例中，导电结构312a、212b和212c是相同连续结构(例如，导电结构组)的部分。在一些实施例中，导电结构组312具有C形。在一些实施例中，导电结构组312的其他形状或配置在本公开的范围内。
导电结构314至少包括导电结构314a、导电结构314b或导电结构314c。在一些实施例中，导电结构314a、314b和314c是相同连续结构(例如，导电结构314)的部分。在一些实施例中，导电结构314具有F形。在一些实施例中，导电结构314的其他形状或配置在本公开的范围内。
导电结构315至少包括导电结构315a或导电结构315b。在一些实施例中，导电结构315a和315b是相同连续结构(例如，导电结构315)的部分。在一些实施例中，导电结构315具有阶梯形。在一些实施例中，导电结构315的其他形状或配置在本公开的范围内。
导电结构316通过相应的接触件308k和309k电耦合至栅极304e和304f。在一些实施例中，导电结构316具有T形。在一些实施例中，导电结构316的其他形状或配置在本公开的范围内。
导电结构组318至少包括导电结构318a、318b、318c、318d、318e、318f或318g。
导电结构组318至少与接触件组308、309、342或342中的至少一个接触件、有源区域组302的至少一个区域或有源区域组304的至少一个栅极重叠。
导电结构318a通过接触件309e电耦合至有源区域302b。在一些实施例中，导电结构318a通过接触309e电耦合至有源区域302b的或PMOS晶体管P4的漏极区域。在一些实施例中，导电结构318a被配置为在通过接触件309e的PMOS晶体管P4的漏极区域、通过接触件308e的PMOS晶体管P1的漏极区域和通过接触件308f的PMOS晶体管P2的漏极区域之间提供电连接。在一些实施例中，导电结构318a具有T形。在一些实施例中，导电结构318a的其他形状或配置在本公开的范围内。
导电结构318b电耦合至接触件308b和309b。导电结构318a被配置为通过相应的接触件308b和309b与有源区域302g和302i电耦合。
导电结构318c电耦合至接触件308i和309i。导电结构318a被配置为通过相应的接触件308i和309i与有源区域302h和302j电耦合。
导电结构318d电耦合至接触件3081。导电结构318d被配置为通过接触3081与栅极304a电耦合。导电结构318e电耦合至接触件308m。导电结构318e被配置为通过接触308m与栅极304d电耦合。导电结构318f电耦合至接触件3091。导电结构318f被配置为通过接触3091与栅极304a电耦合。导电结构318g电耦合至接触件309m。导电结构318g被配置为通过接触309m与栅极304d电耦合。
导电结构321至少包括导电结构组322、导电结构324或导电结构325。在一些实施例中，导电结构组322以及导电结构324和325是相同连续结构(例如，导电结构321)的部分。
导电结构321通过接触件342a电耦合至有源区域302b、通过接触件342b电耦合至栅极304b、通过接触件342c电耦合至有源区域302e以及通过接触件342d电耦合至有源区域302f。在一些实施例中，导电结构321被配置为在PMOS晶体管P4的漏极、PMOS晶体管P3的栅极和NMOS晶体管N3的栅极、NMOS晶体管N4的漏极以及晶体管N2的漏极之间提供电连接。
导电结构组322至少包括导电结构322a、导电结构322b或导电结构322c。在一些实施例中，导电结构322a、322b和322c是相同连续结构(例如，导电结构组322)的部分。在一些实施例中，导电结构组322具有C形。在一些实施例中，导电结构组322的其他形状或配置在本公开的范围内。
在一些实施例中，导电结构组322和导电结构组312至少关于在第一方向X上延伸的集成电路300A的线390a或390a′彼此对称。在一些实施例中，至少关于在第一方向X上延伸的集成电路300A的线390a或390a′，至少导电结构322a、导电结构322b或导电结构322c与至少相应的导电结构312a、导电结构312b或导电结构312c对称。
在一些实施例中，导电结构314a和导电结构324a在第一方向X上彼此分离。在一些实施例中，导电结构312a与导电结构314a或324a至少在第二方向上通过距离D1分离。在一些实施例中，导电结构322a与导电结构314a或324a至少在第二方向上通过距离D2分离。在一些实施例中，距离D2与距离D1不同。
在一些实施例中，距离D1从导电结构314与接触件340a或有源区域302a重叠的位置以及导电结构312与接触件340b或栅极304c重叠的位置延伸。在一些实施例中，距离D2从导电结构324与接触件342a或有源区域302a重叠的位置以及导电结构322与接触件342b或栅极304b重叠的位置延伸。
导电结构324至少包括导电结构324a、导电结构324b或导电结构324c。在一些实施例中，导电结构324a、324b和324c是相同结构(例如，导电结构324)的部分。在一些实施例中，导电结构324具有F形。在一些实施例中，导电结构324的其他形状或配置在本公开的范围内。
导电结构325至少包括导电结构325a或导电结构325b。在一些实施例中，导电结构325a和325b是相同连续结构(例如，导电结构325)的部分。在一些实施例中，导电结构325具有阶梯形。在一些实施例中，导电结构324的其他形状或配置在本公开的范围内。
导电结构326通过相应的接触件309n和308n电耦合至栅极304g和304h。在一些实施例中，导电结构326具有T形。在一些实施例中，导电结构326的其他形状或配置在本公开的范围内。
导电结构组310位于第四层上。导电结构组310的图案的其他配置、其他层上的布置或数量在本公开的范围内。
集成电路300A还包括在第一方向X上延伸并且位于第四层上的一个或多个电源轨328a或328b(统称为“电源轨组328”)。在一些实施例中，电源轨328a被配置为向集成电路300A或600A提供电压源VDD的第一电源电压，并且电源轨328b被配置为向集成电路300A或600A提供参考电压源VSS的第二电源电压。在一些实施例中，电源轨328b被配置为向集成电路300A或600A提供电压电源VDD的第一电源电压，并且电源轨328a被配置为向集成电路300A或600A提供参考电压源VSS的第二电源电压。
在一些实施例中，电源轨组328的每个电源轨328a、328b沿着集成电路300A或600A单元的相应的边缘390b、390c定位。
电源轨组328的图案的其他配置、其他层上的布置或数量在本公开的范围内。
集成电路300A还至少包括至少在第一方向X或第二方向Y上延伸的导电结构330a、330b、330c、330d或330e(统称为“导电结构组330”)。
在一些实施例中，导电结构330a被配置为至少提供导电结构316和导电结构311a之间的电耦合。导电结构330a通过通孔336b电耦合至导电结构316。导电结构330a通过通孔336d电耦合至导电结构311a。
在一些实施例中，导电结构330b被配置为至少提供导电结构326和导电结构321之间的电耦合。导电结构330b通过通孔336f电耦合至导电结构326。导电结构330b通过通孔336g电耦合至导电结构321。
在一些实施例中，导电结构330c被配置为至少在导电结构350a和导电结构318f之间提供电耦合。导电结构330c通过通孔352a电耦合至导电结构350a。导电结构330c通过通孔336c电耦合至导电结构318f。
在一些实施例中，导电结构330d被配置为至少提供导电结构350c和导电结构318g之间的电耦合。导电结构330d通过通孔352c电耦合至导电结构350c。导电结构330d通过通孔336h电耦合至导电结构318g。
在一些实施例中，导电结构330e被配置为至少提供导电结构350b与导电结构318d和318e之间的电耦合。导电结构330e通过通孔352b电耦合至导电结构350b。导电结构330e通过相应的通孔336a和336e电耦合至导电结构318d和318e。
在一些实施例中，关于在第二方向Y上延伸的集成电路300的中心线，区域399a中的导电结构组330的部分与区域399b中的导电结构组330的部分彼此对称。
导电结构组330位于第五层上。导电结构组330的图案的其他配置、其他层上的布置或数量上在本公开的范围内。
集成电路300A还至少包括通孔336a、336b、336c、336d、336e、336f、336g、336h(统称为“通孔组336”)。
通孔336a和336e被配置为提供导电结构330e与相应的导电结构318d和318e之间的电连接。通孔336b和336d被配置为提供导电结构330a与相应的导电结构316和311a之间的电连接。通孔336f和336g被配置为提供导电结构330b与相应的导电结构326和321之间的电连接。通孔336c和336h被配置为提供相应的导电结构330c和330d与相应的导电结构318f和318g之间的电连接。
通孔组336定位在集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的V1层处。其他层也在本公开的范围内。
通孔组336的图案的其他配置、其他层上的布置或数量在本公开的范围内。
集成电路300A还至少包括在第二方向Y上延伸的导电结构350a、350b或350c(统称为“导电结构组350”)。
在一些实施例中，导电结构350a和350c被配置为从边缘390c处接收在第二方向Y上的相应的信号start_1a和start1_b。在一些实施例中，导电结构350a和350c被配置为从边缘390a处接收在负第二方向(例如，-Y)上的相应的信号start_1a和start1_b。
在一些实施例中，导电结构350b被配置为从边缘390c处接收在第二方向Y上的信号start_2。在一些实施例中，导电结构350b被配置为从边缘390a处接收在负第二方向(例如，-Y)上的相应的信号start_2。
导电结构组350位于第六层上。导电结构组350的图案的其他配置、其他导上的布置或数量在本公开的范围内。
集成电路300A还至少包括通孔352a、352b或352c(统称为“通孔组352”)。通孔组352定位在集成电路300A或600A(图3A至图3C或图6A至图6C)中的一个或多个的V2层处。通孔组352的图案的其他配置、其他层上的配置或数量在本公开的范围内。
集成电路300A还至少包括输出引脚360a或360b(统称为“输出引脚组360”)。输出引脚组360被配置为至少输出输出信号out_a或out_b。在一些实施例中，输出引脚360a被配置为输出输出信号out_a。在一些实施例中，输出引脚360b被配置为输出输出信号out_b。
图4A是根据一些实施例的PUF单元400A或400A′的抽象视图的示意图。
PUF单元400A对应于图2A至图2K的布局设计200A的抽象视图。在一些实施例中，PUF单元400A称为“单元类型1”PUF单元(图9A至图9D)或“单元类型1A”PUF单元(图8A至图8B)。PUF单元400A至少包括导电部件布局图案组422、导电部件布局图案组412、导电部件布局图案450a、450b或450c(统称为导电部件布局图案组450)或输出引脚布局图案460a。
在一些实施例中，导电部件布局图案组422、导电部件布局图案组412、导电部件布局图案组450的导电部件布局图案450a、450b或450c或输出引脚布局图案460a是相应的布局设计200A(图2A至图2K)的相应的导电部件布局图案组222、导电部件布局图案组212、导电部件布局图案组250的导电部件布局图案250a、250b或250c或输出引脚布局图案260a，因此省略了类似的详细描述。
PUF单元400A′对应于图3A至图3C的集成电路300A的抽象视图。在一些实施例中，PUF单元400A′称为“单元类型1”PUF单元(图9A至图9D)或“单元类型1A”PUF单元(图8A至图8B)。PUF单元400A′至少包括导电结构组422′、导电结构组412′、导电结构450a′、450b′或450c′(统称为导电结构组450′)或输出引脚460a′。
在一些实施例中，导电结构组422′、导电结构组412′、导电结构组450′的导电结构450a′，450b′，450c′和输出引脚460a′是集成电路300A(图3A至图3C)的相应的导电结构组322、相应的导电结构组312、相应的导电结构组350的相应的导电结构350a、350b、350c和相应的输出引脚360a，因此省略了类似的详细描述。
图4B是根据一些实施例的PUF单元400B或400B′的抽象视图的示意图。
PUF单元400B对应于图2L的布局设计200L的抽象视图。在一些实施例中，PUF单元400B称为“单元类型1”PUF单元(图9A至图9D)或“单元类型1B”PUF单元(图8A至图8B)。PUF单元400B至少包括导电部件布局图案组422、导电部件布局图案组412、导电部件布局图案450a、450b或450c或者输出引脚布局图案460a。
PUF单元400B是PUF单元400A的变型。与PUF单元400A相比，PUF单元400B与PUF单元400A关于在第一方向X上的边缘490b或490c(例如，x轴)对称。
PUF单元400B′对应于与图3A至图3C的集成电路300A对称的集成电路(为了简洁未示出)的抽象视图。在一些实施例中，PUF单元400B′称为“单元类型1”PUF单元(图9A至图9D)或“单元类型1B”PUF单元(图8A至图8B)。PUF单元400B′至少包括导电结构组422′、导电结构组412′、导电结构450a′、450b′或450c′或者输出引脚460a′。
PUF单元400B′是PUF单元400A′的变型。与PUF单元400A′相比，PUF单元400B′与PUF单元400A′关于在第一方向X上的边缘490b或490c(例如，x轴)对称。
图5A是根据一些实施例的布局设计500A的图。布局设计500A对应于图1的PUF单元100A的布局图。
布局设计500A是布局设计200A(图2A至图2K)的变型。
例如，在布局设计500A示出的示例中，导电部件布局图案512和522与相应的导电部件布局图案212和222关于在第一方向X上延伸的布局设计200A或500A的线290a′对称。换言之，导电部件布局图案组512和522与相应的导电部件布局图案组212和222关于线290a′一起旋转，从而相比于相应的导电部件布局图案组212和222的相应位置改变相应的导电部件布局图案512和522的位置。
布局设计500A可用于制造PUF单元100A(图1A)或与图6A至图6C的集成电路600A类似的集成电路。
图5B至图5K是图5A的布局设计500A的相应部分500B-500K的图，为了便于说明进行了简化。
部分500B是图5A的布局设计500A，但是为了便于说明还突出了导电部件布局图案组511和520。
部分500C包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的VD层、VG层、V1层、V2层、M1层、M2层和M3层。
图5D至图5E是根据一些实施例的布局设计500A的导电部件布局图案511a和520的部分500D和500E的相应的放大图。
部分500F包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的有源层或OD层。部分500G包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的VD层和VG层。部分500H包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的V1层。部分500I包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的V2层次。部分500J包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的M1层。部分500K包括图5A的布局设计500A的一个或多个部件，一个或多个部件来自布局设计500A的M2层。
布局设计500A包括有源区域布局图案组202、栅极布局图案组204、接触件布局图案组208、接触件布局图案组209、接触件布局图案组540、组接触件布局图案542、导电部件布局图案组510、电源轨布局图案组228、导电部件布局图案组230、通孔布局图案组236、导电部件布局图案组250和通孔布局图案组252。
与图2A至图2K的布局设计200A相比，布局设计500A或500L的导电部件布局图案组510代替了导电部件布局图案组210。导电部件布局图案组510与导电部件布局图案组210类似，并且因此省略了类似的详细描述。在一些实施例中，导电部件布局图案组510可用于制造集成电路600A的相应的导电结构组610(图6A至图6C)。
在一些实施例中，导电部件布局图案组510至少包括导电部件布局图案511a、导电部件布局图案216、导电部件布局图案组218、导电部件布局图案521或导电部件布局图案226。
与图2A至图2K的布局设计200A相比，导电部件布局图案511a和521代替了相应的导电部件布局图案211a和221。导电部件布局图案511a和521与相应的导电部件布局图案211a和221类似，因此省略了类似的详细描述。在一些实施例中，导电部件布局图案511a和导电部件布局图案521可用于制造集成电路600A的相应的导电结构611a和621(图6A至图6C)。
在一些实施例中，导电部件布局图案511a至少包括导电部件布局图案组512、导电部件布局图案214或导电部件布局图案215。在一些实施例中，导电部件布局图案组512可用于制造集成电路600A的相应的导电结构组612(图6A至图6C)。
与图2A至图2K的布局设计200A相比，导电部件布局图案组512代替了相应的导电部件布局图案组212。导电部件布局图案组512与相应的导电部件布局图案组212类似，因此省略了类似的详细描述。在一些实施例中，导电部件布局图案组512可用于制造集成电路600A的相应的导电结构组612(图6A至图6C)。
与导电部件布局图案组212相比，导电部件布局图案组512与导电部件布局图案组212关于在第一方向上延伸的布局设计200A或500A的线290a′对称。换言之，在一些实施例中，导电部件布局图案组512与导电部件布局图案组212关于线290a′一起旋转，从而相比于导电部件布局图案组212的位置改变导电部件布局图案组512的位置。
导电部件布局图案组512至少包括导电部件布局图案512a、导电部件布局图案512b或导电部件布局图案512c。在一些实施例中，导电部件布局图案512a、512b和512c是相同连续布局图案(例如，导电部件布局图案组)的部分。在一些实施例中，导电部件布局图案组512具有C形。在一些实施例中，导电部件布局图案组512的其他形状或配置在本公开的范围内。导电部件布局图案512与栅极布局图案204b和204c重叠。
在一些实施例中，导电部件布局图案512a与导电部件布局图案214a或224a至少在第二方向上通过距离D3分离。
在一些实施例中，导电部件布局图案521至少包括导电部件布局图案组522、导电部件布局图案224或导电部件布局图案225。在一些实施例中，导电部件布局图案组521可用于制造集成电路600A的相应的导电结构组621(图6A至图6C)。
与图2A至图2K的布局设计200A相比，导电部件布局图案组522代替了相应的导电部件布局图案组222。导电部件布局图案522组与相应的导电部件布局图案组222类似，因此省略了类似的详细描述。在一些实施例中，导电部件布局图案组522可用于制造集成电路600A的相应的导电结构组622(图6A至图6C)。
与导电部件布局图案组222相比，导电部件布局图案组522与导电部件布局图案组222关于在第一方向X上延伸的布局设计200A或500A的线290a′对称。换言之，在一些实施例中，导电部件布局图案组522与导电部件布局图案组222关于线290a′一起旋转，从而相比于导电部件布局图案组222的位置改变导电部件布局图案组522的位置。
导电部件布局图案组522至少包括导电部件布局图案522a、导电部件布局图案522b或导电部件布局图案522c。在一些实施例中，导电部件布局图案522a、522b和522c是相同连续布局图案(例如，导电部件布局图案组522)的部分。在一些实施例中，导电部件布局图案组522具有C形。在一些实施例中，导电部件布局图案组522的其他形状或配置在本公开的范围内。导电部件布局图案522与栅极布局图案204b和204c重叠。
在一些实施例中，导电部件布局图案组522与导电部件布局图案组512至少关于在第一方向X上延伸的布局设计500A的线290a或290a′彼此对称。在一些实施例中，至少导电部件布局图案522a、导电部件布局图案522b或导电部件布局图案522c与至少相应的导电部件布局图案512a、导电部件布局图案512b或导电部件布局图案512c至少关于在第一方向X上延伸的布局设计500A的线290a或290a′对称。
在一些实施例中，导电部件布局图案522a与导电部件布局图案214a或224a至少在第二方向上通过距离D4分离。在一些实施例中，距离D3与距离D4不同。在一些实施例中，距离D3与距离D2相同。在一些实施例中，距离D4与距离D1相同。
在一些实施例中，距离D3从导电部件布局图案214与接触件布局图案240a或有源区域布局图案202a重叠的位置以及导电部件布局图案512与接触件布局图案540b或栅极布局图案204c重叠的位置延伸。在一些实施例中，距离D4从导电部件布局图案224与接触件布局图案242a或有源区域布局图案202a重叠的位置以及导电部件布局图案522与接触件布局图案542b或栅极布局图案204b重叠的位置延伸。
与图2A至图2K的布局设计200A相比，布局设计500A或500L的接触件布局图案组540和542代替了相应的接触件布局图案组240和242。接触件布局图案组540和542与相应的接触件布局图案组240和242类似，因此省略了类似的详细描述。
在一些实施例中，接触件布局图案组240至少包括接触件布局图案240a、540b、240c或240d。与图2A至图2K的布局设计200A相比，接触件布局图案540b代替了接触件布局图案240b。接触件布局图案540b与接触件布局图案240b类似，因此省略了类似的详细描述。与接触件布局图案240b相比，现在接触件布局图案540b与接触件布局图案240a或242a或者导电部件布局图案214或224至少在第二方向Y上通过距离D4分离。
在一些实施例中，接触件布局图案组242至少包括接触件布局图案242a、542b、242c或242d。与图2A至图2K的布局设计200A相比，接触件布局图案542b代替了接触件布局图案242b。接触件布局图案542b与接触件布局图案242b类似，因此省略了类似的详细描述。与接触件布局图案242b相比，现在接触件布局图案542b与接触件布局图案240a或242a或者导电部件布局图案214或224至少在第二方向Y上通过距离D3分离。
在一些实施例中，导电部件布局图案组512和522与相应的导电部件布局图案组212和222至少关于在第一方向X上延伸的布局设计200A或500A的线290a或290a′对称，从而在第二方向Y上将距离D1和D2(相应的导电部件布局图案222a或212a与相应的导电部件布局图案214a或224a之间)改变为相应的距离D3或D4(相应的导电部件布局图案522a或512a与相应的导电部件布局图案214a或224a之间)。在一些实施例中，通过将布局设计500A或500L的距离改变为D3和D4，包括布局设计500A或500L和布局设计200A或200L中的每个的阵列(例如，图8A至图8B和图9A至图9D)具有平衡的布置，与其他方法相比，平衡的布局具有更小的系统性偏差和更好的性能。
图5L是根据一些实施例的布局设计500L的图。
布局设计500L是布局设计500A的变型。与图5A至图5K的布局设计500A相比，布局设计500L与布局设计500A关于在第一方向X(例如，x轴)上的布局设计200A的边缘290c对称。布局设计500L可用于制造PUF单元100A(图1A)。在一些实施例中，布局设计500L可用于制造在第一方向X(例如，x轴)上关于集成电路600A的边缘390c与集成电路600A对称集成电路(为了简洁，未示出)。在一些实施例中，与集成电路600A对称的集成电路(为了简洁，未示出)类似于布局设计500L，但是为了简洁未示出。
图6A、图6B和图6C是根据一些实施例的集成电路600A的图。
图6A是根据一些实施例的与布局设计500A相应的集成电路600A的俯视图。图6B是根据一些实施例的与布局设计500A的部分500B相应的集成电路600A的部分600B的俯视图。图6C是根据一些实施例的与布局设计500A的相应的部分500C相应的集成电路600A的部分600C的俯视图。
图6B至图6C是图6A的集成电路600A的相应部分600B至600C的图，为了便于说明进行了简化。
部分600B是图6A的集成电路600A，但是为了便于说明还突出了导电结构组611和620。
部分600C包括图6A的集成电路600A的一个或多个部件，一个或多个部件来自集成电路600A的VD层、VG层、V1层、V2层、M1层、M2层和M3层。
集成电路600A通过布局设计500A或500L制造。集成电路600A是图1A的PUF单元100A的实施例。在一些实施例中，修改集成电路600A以形成关于在第一方向X(例如，x轴)上的集成电路600A的边缘390c与集成电路600A对称的集成电路(为了简洁，未示出)。在一些实施例中，与集成电路600A对称的集成电路(为了简洁，未示出)类似于布局设计500L，但是为了简洁未示出。
集成电路600A的结构关系(包括对准、长度和宽度)以及配置与图5A至图5L的布局设计500A或500L的结构关系和配置类似，为了简洁，类似的详细描述将不在图6A至图6C中描述。
集成电路600A包括有源区域组302、栅极组304、接触件组308、接触件组309、接触件组640、接触件组642、导电结构组610、电源轨组328、导电结构组330、通孔组336、导电结构组350和通孔组352。
与图3A至图3C的集成电路300A相比，集成电路600A的导电结构组610代替了导电结构组310。导电结构组610与导电结构组310类似，因此省略了类似的详细描述。
在一些实施例中，导电结构组610至少包括导电结构611a、导电部件结构316、导电结构组318、导电结构621或导电结构326。
与图3A至图3C的集成电路300A相比，导电结构611a和621代替了相应的导电结构311a和321。导电结构611a和621与相应的导电结构311a和321类似，因此省略了类似的详细描述。
在一些实施例中，导电结构611a至少包括导电结构组612、导电结构314或导电结构315。
与图3A至图3C的集成电路300A相比，导电结构组612代替了相应的导电结构组312。导电结构组612与相应的导电结构组312类似，因此省略了类似的详细描述。
与导电结构组312相比，导电结构组612与导电结构组312关于在第一方向X上延伸的集成电路300A或600A的线390a′对称。在一些实施例中，导电结构组612与导电结构组312关于线390a′一起旋转，从而相比于导电结构组312的位置改变导电结构组612的位置。
导电结构组612至少包括导电结构612a、导电结构612b或导电结构612c。在一些实施例中，导电结构612a、612b和612c是相同连续结构(例如，导电结构组)的部分。
在一些实施例中，导电结构612a与导电结构314a或324a至少在第二方向上通过距离D3分离。
在一些实施例中，导电结构621至少包括导电结构组622、导电结构324或导电结构325。
与图3A至图3C的集成电路300A相比，导电结构组622代替了相应的导电结构组322。导电结构组622与相应的导电结构组322类似，因此省略了类似的详细描述。
与导电结构组322相比，导电结构组622与导电结构组322关于在第一方向X上延伸的集成电路300A或600A的线390a′对称。在一些实施例中，导电结构组622与导电结构组322关于线390a′一起旋转，从而相比于导电结构组322的位置改变导电结构组622的位置。
导电结构组622至少包括导电结构622a、导电结构622b或导电结构622c。在一些实施例中，导电结构622a、622b和622c是相同连续结构(例如，导电结构组622)的部分。
在一些实施例中，导电结构组622与导电结构组612至少关于在第一方向X上延伸的集成电路600A的线390a或390a′彼此对称。在一些实施例中，至少关于在第一方向X上延伸的集成电路600A的线390a或390a′，至少导电结构622a、导电结构622b或导电结构622c与至少相应的导电结构612a、导电结构612b或导电结构612c对称。
在一些实施例中，导电结构622a与导电结构314a或324a至少在第二方向上通过距离D4分离。
在一些实施例中，距离D3从导电结构314与接触件340a或有源区域302a重叠的位置以及导电结构612与接触件640b或栅极304c重叠的位置延伸。在一些实施例中，距离D4从导电结构324与接触件342a或有源区域302a重叠的位置以及导电结构622与接触件642b或栅极304b重叠的位置延伸。
与图3A至图3C的集成电路300A相比，集成电路600A的接触件组640和642替代了相应的接触件组340和342。接触件组640和642与相应的接触件组340和342类似，因此省略了类似的详细描述。
在一些实施例中，接触件组340至少包括接触件340a、640b、340c或340d。与图3A至图3C的集成电路300A相比，接触件640b代替了接触件340b。接触件640b与接触件340b类似，因此省略了类似的详细描述。与接触件340b相比，现在接触件640b与接触件340a或342a或导电结构314或324至少在第二方向Y上通过距离D4分离。
在一些实施例中，接触件组342至少包括接触件342a、642b、342c或342d。与图3A至图3C的集成电路300A相比，接触件642b代替了接触件342b。接触件642b与接触件342b类似，因此省略了类似的详细描述。与接触件342b相比，现在接触件642b与接触件340a或342a或导电结构314或324至少在第二方向Y上通过距离D3分离。
在一些实施例中，导电结构组612和622与相应的导电结构组312和322至少关于在第一方向X上延伸的集成电路300A或600A的线390a或390a′对称。在第二方向Y上将距离D1和D2(相应的导电结构322a或312a与相应的导电结构314a或324a之间)改变为相应的距离D3或D4(相应的导电结构622a或612a与相应的导电结构314a或324a之间)。在一些实施例中，通过将集成电路600A的距离改变为D3和D4，包括集成电路600A和集成电路300A中的每个的阵列(例如，图8A至图8B和图9A至图9D)具有平衡的布置，与其他方法相比，平衡的布局具有更小的系统性偏差和更好的性能。
图7A是根据一些实施例的PUF单元700A或700A′的抽象视图的示意图。
PUF单元700A对应于图5A至图5K的布局设计500A的抽象视图。在一些实施例中，PUF单元700A称为“单元类型2”PUF单元(图9A至图9D)或“单元类型2A”PUF单元(图8A至图8B)。PUF单元700A至少包括导电部件布局图案组722、导电部件布局图案组712、导电部件布局图案450a、450b或450c或输出引脚布局图案460a。
在一些实施例中，导电部件布局图案组722、导电部件布局图案组712、导电部件布局图案组450的导电部件布局图案450a、450b或450c或输出引脚布局图案460a是相应的布局设计500A(图5A至图5K)的相应的导电部件布局图案组522、导电部件布局图案组512、导电部件布局图案组250的导电部件布局图案250a、250b或250c或输出引脚布局图案260a，因此省略了类似的详细描述。
PUF单元700A′对应于图6A至图6C的集成电路600A的抽象视图。在一些实施例中，PUF单元700A′称为“单元类型2”PUF单元(图9A至图9D)或“单元类型2A”PUF单元(图8A至图8B)。PUF单元700A′至少包括导电结构组722′、导电结构组712′、导电结构450a′、450b′或450c′(统称为导电结构组450′)或输出引脚460a′。
在一些实施例中，导电结构组722′、导电结构组712′、导电结构组450′中的导电结构450a′、450b′、450c′和输出引脚460a′是集成电路600A(图6A至图6C)的相应的导电结构组622、相应的导电结构组612、相应的导电结构组350的相应导电结构350a，350b，350c和相应的输出引脚360a，因此省略了类似的详细描述。
图7B是根据一些实施例的PUF单元700B或700B′的抽象视图的示意图。
PUF单元700B对应于图5L的布局设计500L的抽象视图。在一些实施例中，PUF单元700B称为“单元类型2”PUF单元(图9A至图9D)或“单元类型2B”PUF单元(图8A至图8B)。PUF单元700B至少包括导电部件布局图案组722、导电部件布局图案组712、导电部件布局图案450a、450b或450c或者输出引脚布局图案460a。
PUF单元700B是PUF单元700A的变型。与PUF单元700A相比，PUF单元700B与PUF单元700A关于在第一方向X上的边缘490b或490c(例如，x轴)对称。
PUF单元700B′对应于与图6A至图6C的集成电路600A对称的集成电路(为了简洁未示出)的抽象视图。在一些实施例中，PUF单元700B′称为“单元类型2”PUF单元(图9A至图9D)或“单元类型2B”PUF单元(图8A至图8B)。PUF单元700B′至少包括导电结构组722′、导电结构组712′、导电结构450a′、450b′或450c′或输出引脚460a′。
PUF单元700B′是PUF单元700A′的变型。与PUF单元700A′相比，PUF单元700B′与PUF单元700A′关于在第一方向X上的边缘490b或490c(例如，x轴)对称。
图8A是根据一些实施例的PUF单元阵列800A的示意图。
PUF单元阵列800A包括具有8行2列的PUF单元802[1，1]、802[1，2]、...、802[8，2]的阵列(统称为“PUF单元802的阵列”)。在一些实施例中，PUF单元阵列800A的至少其他数量的列或其他数量的行在本公开的预期范围内。PUF单元阵列800A中的PUF单元的行在第一方向X上布置。PUF单元阵列800A中的PUF单元的列在第二方向Y上布置。至少PUF单元400A、400B、800A或800B可用作PUF单元阵列800A中的一个或多个PUF单元。PUF单元阵列800A还包括在第二方向Y上交替的电源轨组803。在一些实施例中，电源轨组对应于电源轨布局图案组228或电源轨组328。
在一些实施例中，PUF单元阵列800A的列1包括在第二方向Y上彼此交替的单元类型1A和单元类型1B。在一些实施例中，PUF单元阵列800A的列1包括在第二方向Y上彼此交替的PUF单元400A和PUF单元400B。
在一些实施例中，PUF单元阵列800A的列2包括在第二方向Y上彼此交替的单元类型2A和单元类型2B。在一些实施例中，PUF单元阵列800A的列2包括在第二方向Y上彼此交替的PUF单元700A和PUF单元700B。
在一些实施例中，PUF单元阵列800A是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A可用作PUF单元阵列800A中的PUF单元802[8，1]、802[6，1]、802[4，1]和802[2，1]。在这些实施例中，PUF单元400B可用作PUF单元阵列800A中的PUF单元802[7，1]、802[5，1]、802[3，1]和802[1，1]。在这些实施例中，PUF单元700A可用作PUF单元阵列800A中的PUF单元802[8，2]、802[6，2]、802[4，2]和802[2，2]。在这些实施例中，PUF单元700B可用作PUF单元阵列800A中的PUF单元802[7，2]、802[5，2]、802[3，2]和802[1，2]。
在一些实施例中，PUF单元阵列800A是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′可用作PUF单元阵列800A中的PUF单元802[8，1]、802[6，1]、802[4，1]和802[2，1]。在这些实施例中，PUF单元400B′可用作PUF单元阵列800A中的PUF单元802[7，1]、802[5，1]、802[3，1]和802[1，1]。在这些实施例中，PUF单元700A′可用作PUF单元阵列800A中的PUF单元802[8，2]、802[6，2]、802[4，2]和802[2，2]。在这些实施例中，PUF单元700B′可用作PUF单元阵列800A中的PUF单元802[7，2]、802[5，2]、802[3，2]和802[1，2]。
在一些实施例中，从边缘803′处接收在第二方向Y上的信号st1a、st2和st1b。在一些实施例中，通过具有从边缘803′处接收的在相同方向上的信号st1a和st1b中的每个，与相应的信号st1a和st1b相应的路径相关联的延迟类似，减小了PUF单元阵列800A中可能的系统性偏差。
在一些实施例中，对于PUF单元阵列800A、至少PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量等于PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量中的至少另一个。
在一些实施例中，对于PUF单元阵列800A，至少PUF单元400A′的数量、PUF单元400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量等于PUF单元400A′的数量、PUF单元′400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量中的至少另一个。
在一些实施例中，通过在PUF单元阵列800A中具有相同数量的PUF单元400A、400B、700A和700B，与相应的信号st1a和st1b相应的路径相关联的延迟类似，导致更小的系统性偏差并导致PUF单元阵列800A具有比其他方法更好的性能。
PUF单元阵列800A的PUF单元的其他配置、布置或不同类型在本公开的预期范围内。
图8B是根据一些实施例的PUF单元阵列800B的示意图。
PUF单元阵列800B是PUF单元阵列800A的变型。与PUF单元阵列800A相比，PUF单元804[1，1]、804[1，2]、...、804[8，2]的阵列(统称为“PUF单元804的阵列”)代替了PUF单元802的阵列。
PUF单元阵列800B包括具有8行2列的PUF单元804[1，1]、804[1，2]、..、804[8，2]的阵列(统称为“PUF单元804的阵列”)。在一些实施例中，PUF单元阵列800B的至少其他数量的列或其他数量的行在本公开的预期范围内。
至少PUF单元400A、400B、800B或800B可用作PUF单元阵列800B中的一个或多个PUF单元。
在一些实施例中，PUF单元阵列800B的列1包括在第二方向Y上彼此交替的单元类型1A和单元类型2B。在一些实施例中，PUF单元阵列800B的列1包括在第二方向Y上彼此交替的PUF单元400A和PUF单元700B。
在一些实施例中，PUF单元阵列800B的列2包括在第二方向Y上彼此交替的单元类型2A和单元类型1B。在一些实施例中，PUF单元阵列800B的列2包括在第二方向Y上彼此交替的PUF单元700A和PUF单元400B。
在一些实施例中，PUF单元阵列800B是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A可用作PUF单元阵列800B中的PUF单元804[8，1]、804[6，1]、804[4，1]和804[2，1]。在这些实施例中，PUF单元400B可用作PUF单元阵列800B中的PUF单元804[7，2]、804[5，2]、804[3，2]和804[1，2]。在这些实施例中，PUF单元700A可用作PUF单元阵列800B中的PUF单元804[8，2]、804[6，2]、804[4，2]和804[2，2]。在这些实施例中，PUF单元700B可用作PUF单元阵列800B中的PUF单元804[7，1]、804[5，1]、804[3，1]和804[1，1]。
在一些实施例中，PUF单元阵列800B是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′可用作PUF单元阵列800B中的PUF单元804[8，1]、804[6，1]、804[4，1]和804[2，1]。在这些实施例中，PUF单元400B′可用作PUF单元阵列800B中的PUF单元804[7，2]、804[5，2]、804[3，2]和804[1，2]。在这些实施例中，PUF单元700A′可用作PUF单元阵列800B中的PUF单元804[8，2]、804[6，2]、804[4，2]和804[2，2]。在这些实施例中，PUF单元700B′可用作PUF单元阵列800B中的PUF单元804[7，1]、804[5，1]、804[3，1]和804[1，1]。
在一些实施例中，从边缘803′处在第二方向Y上的接收信号st1a、st2和st1b。在一些实施例中，通过具有从边缘803′处接收的在相同方向上的信号st1a和st1b中的每个，与相应的信号st1a和st1b相应的路径相关联的延迟类似，减小了PUF单元阵列800B中可能的系统性偏差。
在一些实施例中，对于PUF单元阵列800B，至少PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量等于PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量中的至少另一个。
在一些实施例中，对于PUF单元阵列800B，至少PUF单元400A′的数量、PUF单元400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量等于PUF单元400A′的数量、PUF单元′400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量中的至少另一个。
在一些实施例中，通过在PUF单元阵列800B中具有相同数量的PUF单元400A、400B、700A和700B，与相应的信号st1a和st1b相应的路径相关联的延迟类似，导致更小的系统性偏差并导致PUF单元阵列800B具有比其他方法更好的性能。
PUF单元阵列800B中的PUF单元的其他配置、布置或不同类型在本公开的预期范围内。
图9A是根据一些实施例的PUF单元阵列900A的示意图。
PUF单元阵列900A是PUF单元阵列800A的变型。与PUF单元阵列800A相比，PUF单元902[1，1]、902[1，2]、...、902[8，2]的阵列(统称为“PUF单元902的阵列”)代替了PUF单元802的阵列。
PUF单元阵列900A包括具有8行2列的PUF单元902[1，1]、902[1，2]、...、902[8，2]的阵列(统称为“PUF单元902的阵列”)。在一些实施例中，PUF单元阵列900A的至少其他数量的列或其他数量的行在本公开的预期范围内。
至少PUF单元400A、400B、900A或900A可用作PUF单元阵列900A中的一个或多个PUF单元。
在一些实施例中，PUF单元阵列900A的列1包括在第二方向Y布置的单元类型1A或单元类型1B。在一些实施例中，PUF单元阵列900A的列1包括在第二方向Y上布置的PUF单元400A或PUF单元400B。
在一些实施例中，PUF单元阵列900A的列2包括在第二方向Y上布置的单元类型2A或单元类型2B。在一些实施例中，PUF单元阵列900A的列2包括在第二方向Y上布置的PUF单元700A或PUF单元400B。
在一些实施例中，PUF单元阵列900A是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A或400B可用作PUF单元阵列900A中的PUF单元902[8，1]、902[7，1]、902[6，1]、902[5，1]、902[4，1]、902[3，1]、902[2，1]和902[1，1]。在这些实施例中，PUF单元700A或700B可用作PUF单元阵列900A中的PUF单元902[8，2]、902[7，2]、902[6，2]、902[5，2]、902[4，2]、902[3，2]、902[2，2]和902[1，2]。
在一些实施例中，PUF单元阵列900A是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′或400B′可用作PUF单元阵列900A中的PUF单元902[8，1]、902[7，1]、902[6，1]、902[5，1]、902[4，1]、902[3，1]、902[2，1]和902[1，1]。在这些实施例中，PUF单元700A′或700B′可用作PUF单元阵列900A中的PUF单元902[8，2]、902[7，2]、902[6，2]、902[5，2]、902[4，2]、902[3，2]、902[2，2]和902[1，2]。
图9B是根据一些实施例的PUF单元阵列900B的示意图。
PUF单元阵列900B是PUF单元阵列800A的变型。与PUF单元阵列800A相比，PUF单元912[1，1]、912[1，2]、...、912[8，2]的阵列(统称为“PUF单元902的阵列”)代替了PUF单元802的阵列。
PUF单元阵列900B包括具有8行2列的PUF单元912[1，1]、912[1，2]、...、912[8，2]的阵列(统称为“PUF单元902的阵列”)。在一些实施例中，PUF单元阵列900B的至少其他数量的列或其他数量的行在本公开的预期范围内。
至少PUF单元400A、400B、900B或900B可用作PUF单元阵列900B中的一个或多个PUF单元。
在一些实施例中，PUF单元阵列900B包括单元类型1A或单元类型1B，单元类型1A或单元类型1B与单元类型2A或单元类型2B逐行交错。
在一些实施例中，PUF单元阵列900B的行2、行4、行6和行8包括在第一方向X上布置的单元类型1A或单元类型1B。在一些实施例中，PUF单元阵列900B的行2、行4、行6和行8包括在第一方向X上布置的PUF单元400A或PUF单元400B。
在一些实施例中，PUF单元阵列900B的行1、行3、行5和行7包括在第一方向X上布置的单元类型2A或单元类型2B。在一些实施例中，PUF单元阵列900B的行1、行3、行5和行7包括在第一方向X上布置的PUF单元700A或PUF单元400B。
在一些实施例中，PUF单元阵列900B是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A或400B可用作PUF单元阵列900B中的PUF单元912[8，1]、912[8，2]、912[6，1]、912[6，2]、912[4，1]、912[4，2]、912[2，1]和912[2，2]。在这些实施例中，PUF单元700A或700B可用作PUF单元阵列900B中的PUF单元912[7，1]、912[7，2]、912[5，1]、912[5，2]、912[3，1]、912[3，2]、912[1，1]和912[1，2]。
在一些实施例中，PUF单元阵列900B是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′或400B′可用作单元阵列900B中的PUF单元912[8，1]、912[8，2]、912[6，1]、912[6，2]、912[4，1]，912[4，2]、912[2，1]和912[2，2]。在这些实施例中，PUF单元700A′或700B′可用作PUF单元阵列900B中的PUF单元912[7，1]、912[7，2]、912[5，1]、912[5，2]、912[3，1]、912[3，2]、912[1，1]和912[1，2]。
图9C是根据一些实施例的PUF单元阵列900C的示意图。
PUF单元阵列900C是PUF单元阵列800B的变型。与PUF单元阵列800A相比，PUF单元922[1，1]、922[1，2]、...、922[8，2]的阵列(统称为“PUF单元922的阵列”)代替了PUF单元804的阵列。
PUF单元阵列900C包括具有8行2列的PUF单元922[1，1]、922[1，2]、...、922[8，2]的阵列(统称为“PUF单元922的阵列”)。在一些实施例中，PUF单元阵列900C的至少其他数量的列或其他数量的行在本公开的预期范围内。
至少PUF单元400A、400B、900C或900C可用作PUF单元阵列900C中的一个或多个PUF单元。
在一些实施例中，PUF单元阵列900C包括单元类型2A或单元类型2B，单元类型2A或单元类型2B与单元类型1A或单元类型1B逐行和逐列交错。
在一些实施例中，PUF单元阵列900C的列1包括在第二方向Y上彼此交替的单元类型1和单元类型2。在一些实施例中，PUF单元阵列900C的列1包括在第二方向Y上彼此交替的PUF单元400A和PUF单元700A。在一些实施例中，PUF单元阵列900C的列1包括在第二方向Y上彼此交替的PUF单元400B和PUF单元700B。
在一些实施例中，PUF单元阵列900C的列2包括在第二方向Y上彼此交替的单元类型2和单元类型1。在一些实施例中，PUF单元阵列900C的列2包括在第二方向Y上彼此交替的PUF单元700A和PUF单元400A。在一些实施例中，PUF单元阵列900C的列2包括在第二方向Y上彼此交替的PUF单元700B和PUF单元400B。
在一些实施例中，PUF单元阵列900C是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A或400B可用作PUF单元阵列900C中的PUF单元922[8，1]、922[7，2]、922[6，1]、922[5，2]、922[4，1]、922[3，2]、922[2，1]和922[1，2]。在这些实施例中，PUF单元700A或700B可用作PUF单元阵列900C中的PUF单元922[7，1]、922[7，2]、922[5，1]、922[5，2]、922[3，1]、922[3，2]、922[1，1]和922[1，2]。
在一些实施例中，PUF单元阵列900C是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′或400B′可用作PUF单元阵列900C中的PUF单元922[8，1]、922[7，2]、922[6，1]、922[5，2]、922[4，1]、922[3，2]、922[2，1]和922[1，2]。在这些实施例中，PUF单元700A′或700B′可用作PUF单元阵列900C中的PUF单元922[7，1]、922[7，2]、922[5，1]、922[5，2]、922[3，1]、922[3，2]、922[1，1]和922[1，2]。
图9D是根据一些实施例的PUF单元阵列900D的示意图。
PUF单元阵列900D是PUF单元阵列900B的变型。与PUF单元阵列800A相比，PUF单元924[1，1]、924[1，2]、...、924[8，2]的阵列(统称为“PUF单元924的阵列”)代替了PUF单元912的阵列。
PUF单元阵列900D包括具有8行2列的PUF单元阵列924[1，1]、924[1，2]、...、924[8，2](统称为“PUF单元924的阵列”)。在一些实施例中，PUF单元阵列900D的至少其他数量的列或其他数量的行在本公开的预期范围内。
至少PUF单元400A、400B、900D或900D可用作PUF单元阵列900D中的一个或多个PUF单元。
在一些实施例中，PUF单元阵列900D的列2与PUF单元阵列900D的列1关于在第二方向Y上的线995对称。
在一些实施例中，PUF单元阵列900D的列1包括在第二方向Y上彼此交替的单元类型1和单元类型2。在一些实施例中，PUF单元阵列900D的列1包括在第二方向Y上彼此交替的PUF单元400A和PUF单元700A。在一些实施例中，PUF单元阵列900D的列1包括在第二方向Y上彼此交替的PUF单元400B和PUF单元700B。
在一些实施例中，PUF单元阵列900D的列2包括在第二方向Y上彼此交替的单元类型2′和单元类型1′。在一些实施例中，单元类型2′与单元类型2关于在第二方向Y上的线995对称。在一些实施例中，单元类型1′与单元类型1关于第二方向Y上的线995对称。
在一些实施例中，PUF单元阵列900D的第2列包括关于线995与PUF单元400A对称的第一PUF单元(例如，单元类型1′或单元类型2′)以及关于线995与PUF单元700A对称的第二PUF单元(例如，单元类型2′或单元类型1′)，第一PUF单元与第二PUF单元在列方向(例如，第二方向Y)上彼此交替。在一些实施例中，PUF单元阵列900D的列2包括关于线995与PUF单元400A′对称的第一PUF单元(例如，单元类型1′或单元类型2′)以及关于线995与PUF单元700A′堆成的第二PUF单元(例如，单元类型2′或单元类型1′)，第一PUF单元与第二PUF单元在列方向(例如，第二方向Y)上彼此交替。
在一些实施例中，PUF单元阵列900D是布局设计(诸如布局设计200A、200L、500A或500L中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A或400B可用作PUF单元阵列900D中的PUF单元924[7，1]、924[5，1]、924[3，1]和924[1，1]。在这些实施例中，至少关于在第二方向Y上的线495a或495b与PUF单元400A或400B对称的PUF单元可用作PUF单元阵列900D中的PUF单元924[7，2]、924[5，2]、924[3，2]和924[1，2]。在这些实施例中，PUF单元700A或700B可用作PUF单元阵列900D中的PUF单元924[8，1]、924[6，1]、924[4，1]和924[2，1]。在这些实施例中，至少关于在第二方向Y上的线495a或495b与PUF单元700A或700B对称的PUF单元可用作PUF单元阵列900D中的PUF单元924[8，2]、924[6，2]、924[4，2]和924[2，2]。
在一些实施例中，PUF单元阵列900D是集成电路(诸如集成电路300A或600A中的一个或多个)的阵列。例如，在这些实施例中，PUF单元400A′或400B′可用作PUF单元阵列900D中的PUF单元924[7，1]、924[5，1]、924[3，1]和924[1，1]。在这些实施例中，至少关于在第二方向Y上的线495a或495b与PUF单元400A′或400B′对称的PUF单元可用作PUF单元阵列900D中的PUF单元924[7，2]、924[5，2]、924[3，2]和924[1，2]。在这些实施例中，PUF单元700A′或700B′可用作PUF单元阵列900D中的PUF单元924[8，1]、924[6，1]、924[4，1]和924[2，1]。在这些实施例中，至少关于在第二方向Y上的线495a或495b与PUF单元700A′或700B′对称的PUF单元可用作PUF单元阵列900D中的PUF单元924[8，2]、924[6，2]、924[4，2]和924[2，2]。
在一些实施例中，从边缘803′处接收在第二方向Y上的信号st1a、st2和st1b。在一些实施例中，通过具有从边缘803′处接收的在相同方向上的信号st1a和st1b中的每个，与相应的信号st1a和st1b相应的路径相关联的延迟类似，减小了PUF单元阵列900A、900B、900C或900D中的每个中可能的系统性偏差。
在一些实施例中，至少对于PUF单元阵列900A、900B、900C或900D，至少PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量等于PUF单元400A的数量、PUF单元400B的数量、PUF单元700A的数量或PUF单元700B的数量中的至少另一个。
在一些实施例中，至少对于PUF单元阵列900A、900B、900C或900D，至少PUF单元400A′的数量、PUF单元400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量等于PUF单元400A′的数量、PUF单元400B′的数量、PUF单元700A′的数量或PUF单元700B′的数量中的至少另一个。
在一些实施例中，通过在至少PUF单元阵列900A，900B、900C或900D的PUF单元阵列中，具有相同数量的PUF单元400A、400B、700A和700B，与相应的信号st1a和st1b相应的路径相关联的延迟类似，导致更小的系统性偏差并导致至少PUF单元阵列900A、900B、900C或900D具有比其他方法更好的性能。
至少PUF单元阵列900A、900B、900C或900D的PUF单元的其他配置、布置或不同类型在本公开的预期范围内。
图10是根据一些实施例的PUF单元阵列1000的示意图。
PUF单元阵列1000包括一组具有4行4列的PUF单元1002[1，1]、1002[1，2]、...、1002[4，4]的阵列(统称为“PUF单元1002的组的阵列”)。在一些实施例中，PUF单元阵列1000的至少其他数量的列或其他数量的行在本公开的预期范围内。PUF单元阵列1000中的PUF单元的行在第一方向X上布置。PUF单元阵列1000中的PUF单元的列在第二方向Y上布置。
至少PUF单元阵列800A、800B、900A、900B、900C或900D可用作PUF单元阵列1000中的一组或多组PUF单元1002。在一些实施例中，PUF单元1002的组中的每个PUF单元包括相应的输出引脚(例如，输出引脚460a)和相应的地址out_a[0]、...、out[255]。在一些实施例中，在PUF单元1002的组中相应的输出引脚的地址是随机布置的。每组PUF单元1002包括16个PUF单元。在一些实施例中，至少一组PUF单元1002包括其他数量的PUF单元、地址或输出引脚在本公开的预期范围内。
在一些实施例中，列1和列2的输出引脚沿着PUF单元阵列1000的边缘1020定位，并且列3和列4的输出引脚沿着PUF单元阵列1000的边缘1022定位。输出引脚的其他位置在本公开的范围内。
在一些实施例中，PUF单元1002的组的每行包括来自2列的输出引脚和相应的地址out_a[0]、...、out[255]。例如，行1以及列1和列2包括来自PUF单元1002[1，1]和1002[1，2]的组中的32个PUF单元、以及32个输出引脚和32个地址(例如，out_a[0]、out_a[1]、...、out_a[112]、out_a[113]、out_a[120]、out_a[121]和out_a[128]。在一些实施例中，每个相应的输出引脚的地址out_a[0]、out_a[1]、...、out_a[112]、out_a[113]、out_a[120]、out_a[121]和out_a[128]是随机布置的。类似地，例如，行1以及列3和列4包括来自PUF单元1002[1，3]和1002[1，4]的组中的总共32个PUF单元、以及32个输出引脚和32个地址(例如，out_a[4]、out_a[5]、...、out_a[116]、out_a[117]、out_a[124]、out_a[125]和out_a[132])。在一些实施例中，每个相应的输出引脚的地址out_a[4]、out_a[5]、...、out_a[116]、out_a[117]、out_a[124]、out_a[125]和out_a[132]是随机布置的。
在一些实施例中，通过随机排列PUF单元1002的组或PUF单元阵列1000中的每个PUF单元的地址，从而导致PUF单元阵列1000具有比其他方法更小的系统性偏差和更好的性能。
PUF单元阵列1000中的PUF单元的其他配置、布置或不同类型在本公开的预期范围内。
图11是根据一些实施例的形成或制造集成电路的方法1100的流程图。应当理解，可以在图11所示的方法1100之前、期间和/或之后执行附加操作，将仅对一些其他操作进行简要描述。在一些实施例中，方法1100可用于形成集成电路，诸如至少集成电路300A或600A(图3A至图3C和图6A至图6C)、PUF单元1A(图1A)、与PUF单元400A′或400B′(图4A′至图4B′)或PUF单元700A′或700B′(图7A′至图7B′)类似的PUF单元、PUF单元阵列800A至800B(图8A至图8B)、PUF单元阵列900A至900D(图9A至图9B)或PUF单元阵列1000(图10)。在一些实施例中，方法1100可用于形成与至少布局设计200A、200L、500A、500L(图2A至图2L和图5A至图5L)、PUF单元400A或400B(图4A至图4B)或者PUF单元700A或700B(图7A至图7B)、PUF单元阵列800A至800B(图8A至图8B)、PUF单元阵列900A至900D(图9A至图9B)或PUF单元阵列1000(图10)中的一个或多个具有类似的结构关系的集成电路。
在方法1100的操作1102中，生成或放置第一组PUF单元的第一组布局设计组。通过处理器件(例如，处理器1302(图13))件执行操作1102，处理器件被配置为执行用于生成布局设计的指令。在一些实施例中，操作1102的放置第一组布局设计包括将第一组布局设计至少放置在第二方向Y上的列1或列2中。
在一些实施例中，方法1100的第一组布局设计包括至少布局设计200A、200L、500A或500L、PUF单元400A、400B、700A或700B或者PUF单元阵列800A、800B、900A、900B、900C、900D或1000中的一个或多个。
在一些实施例中，操作1102的生成或放置第一组布局设计包括操作1102a。在一些实施例中，操作1102a包括生成或放置第一PUF单元的第一布局设计。在一些实施例中，操作1102a的放置第一布局设计包括将第一布局设计至少放置在第二方向Y上的列1或列2中。
在一些实施例中，方法1100的第一布局设计包括至少布局设计200A、200L、500A或500L、PUF单元400A、400B、700A或700B或者PUF单元阵列800A、800B、900A、900B、900C、900D或1000中的一个或多个。
在方法1100的操作1104中，生成或放置第二组PUF单元的第二组布局设计。通过处理器件(例如，处理器1302(图13))执行操作1104，处理器件被配置为执行用于生成布局设计的指令。在一些实施例中，操作1104中放置第二组布局设计包括将第二组布局设计至少放置在第二方向Y上的列1或列2中。
在一些实施例中，方法1100的第二组布局设计包括至少布局设计200A、200L、500A或500L、PUF单元400A、400B、700A或700B或者PUF单元阵列800A、800B、900A、900B、900C、900D或1000中的一个或多个。
在一些实施例中，操作1104的生成或放置第二组布局设计包括操作1104a。在一些实施例中，操作1104a包括生成或放置第二PUF单元的第二布局设计。在一些实施例中，操作1104a的放置第二布局设计包括将第二布局设计至少放置在第二方向Y上的列1或列2中。
在一些实施例中，方法1100的第二布局设计包括至少布局设计200A、200L、500A或500L、PUF单元400A、400B、700A或700B或者PUF单元阵列800A、800B、900A、900B、900C、900D或1000中的一个或多个。
在一些实施例中，方法1100的至少第一组PUF单元或第二组PUF单元或者第一或第二PUF单元包括至少PUF单元100A、PUF单元400A、400B、700A或700B、PUF单元阵列800A、800B、900A、900B、900C或900D或者PUF单元阵列1000中的一个或多个。
在一些实施例中，至少布局设计200A、200L、500A或500L、PUF单元400A、400B、700A或700B，PUF单元阵列800A至800B或900A至900D或者PUF单元阵列1000是图形数据库系统(GDSII)文件格式。
在方法1100的操作1106中，基于布局设计制造集成电路。在一些实施例中，方法1100的集成电路包括集成电路300A或600A(图3A至图3C和图6A至图6C)、PUF单元1A(图1A)、与PUF单元400A′或400B′(图4A′至图4B′)或PUF单元700A′或700B′(图7A′至图7B′)类似的PUF单元、PUF单元阵列800A至800B(图8A至图8B)、PUF单元阵列900A至900D(图9A至图9B)或PUF单元阵列1000(图10)中的一个或多个。在一些实施例中，方法1100的操作1106包括：至少基于第一组布局设计的第一布局设计或第二组布局设计的第二布局设计来制造至少一个掩模，以及基于至少一个掩模制造集成电路。
在一些实施例中，不执行操作1102、1102a、1104、1104a或1106中的一个或多个。
图12是根据一些实施例的生成集成电路的布局设计的方法1200的流程图。应当理解，可以在图12所示的方法1200之前、期间和/或之后执行附加操作，仅对一些其他操作进行简要描述。在一些实施例中，方法1200是方法1100的至少操作1102a或1104a的实施例。在一些实施例中，方法1200可用于生成至少集成电路的布局设计200A、200L、500A、500L(图2A至图2L和图5A至图5L)、PUF单元400A或400B(图4A至图4B)或者PUF单元700A或700B(图7A至图7B)、PUF单元阵列800A至800B(图8A至图8B)、PUF单元阵列900A至900D(图9A至图9B)或PUF单元阵列1000(图10)中的一个或多个布局图案。在一些实施例中，方法1200的布局图案可用于制造集成电路，例如至少集成电路300A或600A(图3A至图3C和图6A至图6C)、PUF单元1A(图1A)、与PUF单元400A′或400B′(图4A′至图4B′)或PUF单元700A′或700B′(图7A′至图7B′)类似的PUF单元、PUF单元阵列800A至800B(图8A至图8B)、PUF单元阵列900A至900D(图9A至图9B)或PUF单元阵列1000(图10)。
在方法1200的操作1202中，在布局设计200A、200L、500A或500L上生成或放置有源区域布局图案组。在一些实施例中，方法1200的有源区域布局图案组包括至少有源区域布局图案组202的一个或多个布局图案的部分。
在一些实施例中，操作1202包括：对应于制造集成电路的有源区域组，生成或放置有源区域布局图案组。在一些实施例中，方法1200的有源区域布局图案组包括至少有源区域布局图案组202的一个或多个布局图案的部分。在一些实施例中，方法1200的至少有源区域组至少包括至少有源区域组302的一个或多个有源区域的部分。
在方法1200的操作1204中，在布局设计200A、200L、500A或500L上生成或放置栅极布局图案组。在一些实施例中，方法1200的栅极布局图案组包括至少栅极布局图案组204的一个或多个布局图案的部分。在一些实施例中，方法1200的栅极布局图案组对应于制造栅极组304。
在方法1200的操作1206中，在布局设计200A、200L、500A或500L上生成或放置接触件布局图案组。在一些实施例中，方法1200的接触件布局图案组包括至少接触件布局图案组208、209、240、242、540或542的一个或多个布局图案的部分。在一些实施例中，方法1200的接触件布局图案组对应于制造接触件组308、309、340、342、640或642。在一些实施例中，方法1200的接触件布局图案组包括位于布局设计200A、200L、500A或500L的VD或VG上的通孔布局图案。
在方法1200的操作1208中，在布局设计200A、200L、500A或500L上生成或放置第一组导电部件布局图案。在一些实施例中，方法1200的第一组导电部件布局图案包括至少导电部件布局图案组210或510中的一个或多个布局图案的部分。方法1200的第一组导电部件布局图案对应于制造第一组导电结构310或610。在一些实施例中，方法1200的第一组导电部件布局图案包括至少导电部件布局图案211a、221、511a或521的一个或多个布局图案的部分。在一些实施例中，方法1200的第一组导电结构包括至少导电结构311a、321、611a或621中的一个或多个的部分。
在方法1200的操作1210中，在布局设计200A、200L、500A或500L上生成或放置电源轨布局图案组。在一些实施例中，方法1200的电源轨布局图案组包括至少电源轨布局图案组228的一个或多个布局图案的部分。在一些实施例中，方法1200的电源轨布局图案组对应于制造电源轨组328。
在方法1200的操作1212中，在布局设计200A、200L、500A或500L上生成或放置第一组通孔布局图案。在一些实施例中，方法1200的第一组通孔布局图案包括至少通孔布局图案组236的一个或多个布局图案的部分。在一些实施例中，方法1200的第一组通孔布局图案对应于制造第一组通孔336。
在方法1200的操作1214中，在布局设计200A、200L、500A或500L上生成或放置第二组导电部件布局图案。在一些实施例中，方法1200的第二组导电部件布局图案包括至少导电部件布局图案组230的一个或多个布局图案的部分。在一些实施例中，方法1200的第二组导电部件布局图案对应于制造第二组导电结构330。
在方法1200的操作1216中，在布局设计200A、200L、500A或500L上生成或放置第二组通孔布局图案。在一些实施例中，方法1200的第二组通孔布局图案包括至少通孔布局图案组252的一个或多个布局图案的部分。在一些实施例中，方法1200的第二组通孔布局图案对应于制造第二组通孔352。
在方法1200的操作1218中，在布局设计200A、200L、500A或500L上生成或放置第三组导电部件布局图案。在一些实施例中，方法1200的第三组导电部件布局图案包括至少导电部件布局图案组250的一个或多个布局图案的部分。在一些实施例中，方法1200的第三组导电部件布局图案对应于制造第三组导电结构350。
在一些实施例中，不执行操作1202、1204、1206、1208、1210、1212、1214、1216或1218中的一个或多个。在一些实施例中，多次执行操作1202、1204、1206、1208、1210、1212、1214、1216或1218中的一个或多个。通过处理器件执行方法1100至1200的一个或多个操作，处理器件被配置为执行用于制造集成电路的指令，诸如至少集成电路300A、600A、PUF单元1A、与PUF单元400A′或400B′(图4A′至图4B′)或PUF单元700A′或700B′(图7A′至图7B′)类似的PUF单元、PUF单元阵列800A至800B、PUF单元阵列900A至900D或PUF单元阵列1000。
在一些实施例中，使用处理器件来执行方法1100至1200的一个或多个操作，处理器件与方法1100至1200中不同的一个或多个操作中使用的相同。在一些实施例中，使用处理器件来执行方法1100至1200的一个或多个操作，处理器件与方法1100至1200中不同的一个或多个操作中使用的不同。
图13是根据一些实施例的用于设计和制造IC布局设计的系统1300的框图。在一些实施例中，系统1300产生或放置本文描述的一个或多个IC布局设计。在一些实施例中，系统1300基于本文描述的一个或多个IC布局设计来制造一个或多个IC。系统1300包括硬件处理器1302和用计算机程序代码1306(即，一组可执行指令)编码(即，存储)的非暂时性计算机可读存储介质1304。计算机可读存储介质1304被配置用于与用于生产集成电路的制造机器接口。处理器1302通过总线1308电耦合至计算机可读存储介质1304。处理器1302还通过总线1308电耦合至I/O接口1310。网络接口1312也通过总线1308电耦合至处理器1302。网络接口1312连接到网络1314，以便处理器1302和计算机可读存储介质1304能够通过网络1314连接到外部元件。处理器1302配置为执行编码在计算机可读存储介质1304中的计算机程序代码1306，以使系统1300可用于执行方法1100或1200中所述的部分或全部操作。
在一些实施例中，处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一些实施例中，计算机可读存储介质1304是电的、磁的、光的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1304包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘和/或光盘。在使用光盘的一些实施例中，计算机可读存储介质1304包括光盘只读存储器(CD-ROM)、光盘读/写光盘(CD-R/W)和/或数字视频光盘(DVD)。
在一些实施例中，存储介质1304存储被配置为使系统1300执行方法1100或1200的计算机程序代码1306。在一些实施例中，存储介质1304还存储执行方法1100或1200所需的信息以及在执行方法1100或1200的过程中生成的信息，诸如布局设计1316和用户界面1318和制造单元1320和/或一组可执行的指令以执行方法1100或1200的操作。在一些实施例中，布局设计1316包括至少布局设计200A、200L、500A或500L、PUF单元400A或400B(图4A至图4B)或PUF单元700A或700B(图7A至图7B)、PUF单元阵列800A至800B、PUF单元阵列900A至900D或PUF单元阵列1000的一个或多个布局图案。
在一些实施例中，存储介质1304存储用于与制造机器接口的指令(例如，计算机程序代码1306)。指令(例如，计算机程序代码1306)使处理器1302能够生成制造机器可读的制造指令，以在制造过程中有效地实施方法1100或1200。
系统1300包括I/O接口1310。I/O接口1310耦合至外部电路。在一些实施例中，I/O接口1310包括用于将信息和命令传达给处理器1302的键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键。
系统1300还包括耦合至处理器1302的网络接口1312。网络接口1312允许系统1300与网络1314通信，一个或多个其他计算机系统连接到网络1314。网络接口1312包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-13134。在一些实施例中，方法1100或1200在两个或更多个系统1300中实现，并且诸如布局设计、用户界面和制造单元之类的信息通过网络1314在不同系统1300之间交换。
系统1300被配置为通过I/O接口1310或网络接口1312接收与布局设计有关的信息。该信息通过总线1308传输到处理器1302，以确定用于生产IC(例如集成电路300A或600A、PUF单元1A、与PUF单元400A′、400B′、700A′或700B′类似的PUF单元、PUF单元阵列800A至800B、PUF单元阵列900A至900D或PUF单元阵列1000)的布局设计。然后将布局设计作为布局设计1316存储在计算机可读介质1304中。系统1300配置为通过I/O接口1310或网络接口1312接收与用户界面有关的信息。该信息存储在计算机可读介质1304中作为用户接口1318。系统1300被配置为通过I/O接口1310或网络接口1312接收与制造单元有关的信息。该信息存储在计算机可读介质1304中作为制造单元1320。在一些实施例中，制造单元1320包括系统1300利用的制造信息。
在一些实施例中，方法1100或1200被实现为用于由处理器执行的独立软件应用。在一些实施例中，方法1100或1200被实现为作为附加软件应用程序的部分的软件应用程序。在一些实施例中，方法1100或1200被实现为软件应用程序的插件。在一些实施例中，方法1100或1200被实现为作为EDA工具的部分的软件应用。在一些实施例中，方法1100或1200被实现为由EDA工具使用的软件应用。在一些实施例中，EDA工具用于生成集成电路器件的布局设计。在一些实施例中，布局设计被存储在非暂时性计算机可读介质上。在一些实施例中，使用诸如可从CADENCE DESIGN SYSTEMS，Inc.获得的
Figure BSA0000193603260000601
的工具或另一种合适的布局生成工具来生成布局设计。在一些实施例中，基于网表来生成布局设计，网表是基于原理图设计创建的。在一些实施例中，方法1100或1200由制造设备实施为使用一组掩模来制造集成电路，一组掩模是基于由系统1300产生的一个或多个布局设计制造的。在一些实施例中，系统1300是使用一组掩模来制造集成电路的制造器件，一组掩模是基于本公开的一个或多个布局设计制造的。在一些实施例中，图13的系统1300生成比其他方法小的IC的布局设计。在一些实施例中，图13的系统1300生成的IC(例如，集成电路300A或600A、PUF单元1A、与PUF单元400A、400B、700A或700B类似的PUF单元、PUF单元阵列800A至800B、PUF单元阵列900A至900D或PUF单元阵列1000)的布局设计比其他方法占据更少的面积。
图14是根据一些实施例的IC制造系统1400以及与其相关联的IC制造流程的框图。
在图14中，IC制造系统1400包括诸如设计室1420、掩模室1430和IC制造商/厂商(“fab”)1440的实体，实体在设计、开发和制造周期与制造IC器件1460有关的服务中彼此交互。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如企业内部网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计工作室1420、掩模工作室1430和IC厂商1440中的一个或多个由单个较大的公司拥有。在一些实施例中，设计室1420、掩模室1430和IC厂商1440中的一个或多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1420生成IC设计布局1422。IC设计布局1422包括为IC器件1460设计的各种几何图案。几何图案对应于组成将要制造的IC器件1460的各个组件的金属、氧化物或半导体层的图案。各个层组合以形成各个IC部件。例如，IC设计布局1422的部分包括形成在半导体衬底(例如硅晶圆)中的各种IC部件(诸如有源区域、栅电极、源电极和漏电极、层间互连金属线或通过以及用于焊接焊盘的开口)和设置在半导体衬底上的各个材料层。设计室1420实施适当的设计程序以形成IC设计布局1422。设计程序包括逻辑设计、物理设计或布局和布线中的一个或多个。IC设计布局1422呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局1422可以以GDSII文件格式或DFII文件格式表达。
掩模室1430包括数据准备1432和掩模制造1434。掩模室1430使用IC设计布局1422来制造一个或多个掩模，一个或多个掩模用于根据IC设计布局1422来制造IC器件1460的各个层。掩模室1430执行掩模数据准备1432，其中IC设计布局1422被转换为代表性数据文件(“RDF”)。掩模数据准备1432向掩模制造1434提供RDF。掩模制造1434包括掩模写入器。掩模写入器将RDF转换为衬底(例如掩模(掩模版)或半导体晶圆)上的图像。通过掩模数据准备1432来操纵设计布局，以符合掩模写入器的特定特性和/或IC厂商1440的要求。在图14中，掩模数据准备1432和掩模制造1434被示为单独的元素。在一些实施例中，掩模数据准备1432和掩模制造1434可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1432包括光学接近度校正(OPC)，OPC使用光刻增强技术来补偿图像误差，例如可能由于衍射、干涉、其他处理效果等引起的图像误差。OPC调整IC设计布局1422。在一些实施例中，掩模数据准备1432还包括分辨率增强技术(RET)，例如离轴照明、子分辨率辅助功能、相移掩模、其他合适的技术或其组合。在一些实施例中，还使用反光刻技术(ILT)，ILT将OPC视为反成像问题。
在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局，该掩模创建规则包括某些几何和/或连接限制以确保足够余量，以解决半导体制造工艺中的变化性等。在一些实施例中，MRC修改IC设计布局以补偿掩模制造1434期间的限制，其可以撤消由OPC执行的部分修改以满足掩模创建规则。
在一些实施例中，掩模数据准备1432包括光刻工艺检查(LPC)，LPC模拟将由IC厂商1440实施的以制造IC器件1460的工艺。LPC基于IC设计布局1422来模拟该工艺以创建模拟的制造器件(诸如IC器件1460)。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造过程的其他方面。LPC考虑了各种因素，诸如空气(aerial)图像对比度、焦深(“DOF”)、掩模误差增强因素(“MEEF”)、其他合适的因素等或其组合。在一些实施例中，在通过LPC创建了模拟的制造器件之后，如果模拟的器件不够接近满足设计规则的形状，则重复OPC和/或MRC以还完善IC设计布局1422。
应当理解，为了清楚，掩模数据准备1432的上述描述已被简化。在一些实施例中，数据准备1432包括诸如逻辑操作(LOP)之类的附加功能，以根据制造规则来修改IC设计布局。另外，可以以各种不同的顺序执行在数据准备1432期间应用于IC设计布局1422的处理。
在掩模数据准备1432之后以及在掩模制造1434期间，基于修改的IC设计布局制造掩模或掩模组。在一些实施例中，基于修改的IC设计布局，使用电子束(e-束)或多个电子束的机制在掩模(光掩模或掩模版)上形成图案。掩模可以以各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外线(UV)束)，被不透明区域阻挡并且透射穿过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术形成掩模。在相移掩模(PSM)中，在掩模上形成的图案中的各种部件被配置为具有适当的相位差，以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减的PSM或交替的PSM。由掩模制造1434产生的掩模被用于多种工艺中。例如，在离子注入工艺中使用这样的掩模以在半导体晶圆中形成各种掺杂区域、在蚀刻工艺中使用这样的掩模以在半导体晶圆中形成各种蚀刻区域、和/或在其他合适的工艺中使用。
IC厂商1440是包括一个或多个制造设施的IC制造实体，制造设施用于制造各种不同的IC产品。在一些实施例中，IC厂商1440是半导体铸造厂。例如，可能有一个制造工厂用于多个IC产品的前端制造(前段(FEOL)制造)，而第二个制造工厂可以为IC产品的互连和封装提供后端制造(后段(BEOL)的制造)，第三制造工厂可以为铸造实体提供其他服务。
IC厂商1440使用由掩模室1430制造的一个(或多个)掩模来制造IC器件1460。因此，IC厂商1440至少间接地使用IC设计布局1422来制造IC器件1460。在一些实施例中，半导体晶圆1442由IC厂商1440使用一个(或多个)掩模制造的以形成IC器件1460。半导体晶圆1442包括在其上形成有材料层的硅衬底或其他合适的衬底。半导体晶圆还包括各种掺杂区域、介电部件、多层互连件等中的一个或多个(在随后的制造步骤中形成)。
系统1400示出为具有作为单独的组件或实体的设计室1420、掩模室1430或IC厂商1440。然而，应当理解，设计室1420、掩模室1430或IC厂商1440中的一个或多个是相同组件或实体的部分。
关于集成电路(IC)制造系统(例如，图14的系统1400)以及与之相关联的IC制造流程的细节例如在：2016年2月9日授权的第9,256,709号、2015年10月1日发布的授权前公告第20150278429号美国专利、2014年2月6日发布的美国授权前公告第20100040838号、2007年8月21日授权第7,260,442号的美国专利中找到，其全部内容通过引用结合于此。
本说明书的一个方面涉及一种PUF单元阵列，包括在第一方向上布置在第一列中的第一PUF单元和在第一方向上布置在第二列中的第二PUF单元。第一PUF单元包括在第一方向和不同于第一方向的第二方向上延伸的第一组导电结构。第一组导电结构位于第一金属层上。第二PUF单元包括在第一方向和第二方向上延伸并且位于第一金属层上的第二组导电结构。第一组导电结构包括在至少第二方向上延伸的第一导电结构和在至少第二方向上延伸并且在第一方向上与第一导电结构分离的第二导电结构。第二组导电结构包括在至少第二方向上延伸的第三导电结构和在至少第二方向上延伸并且在第一方向上与第三导电结构分离的第四导电结构。在一些实施例中，至少第一导电结构与第三导电结构或者第二导电结构与第四导电结构关于至少第一PUF单元或第二PUF单元的在第二方向上延伸的中心线彼此对称。在一些实施例中，PUF单元阵列还包括具有第一数量的PUF单元的第一组PUF单元，第一组PUF单元包括第一PUF单元；第一组PUF单元包括第一PUF单元。第二组PUF单元具有与第一数量的PUF单元相等的第二数量的PUF单元，第二组PUF单元包括第二PUF单元。在一些实施例中，第一组PUF单元和第二组PUF单元中的每个PUF单元具有相应的输出引脚，相应的输出引脚具有相应的地址，以及第一组PUF单元和第二组PUF单元中的每个PUF单元的每个相应的输出引脚的每个地址是随机排列的。在一些实施例中，PUF单元阵列还包括在第二方向上布置在第一行中的第三PUF单元以及布置在第一行中的第四PUF单元。在一些实施例中，第三PUF单元和第一PUF单元关于在第一方向上的第一线彼此对称。在一些实施例中，第三PUF单元包括在至少第二方向上延伸并且位于第一金属层上的第三组导电结构。在一些实施例中，第三组导电结构包括在至少第二方向上延伸的第五导电结构和在至少第二方向上延伸并且在第一方向上与第五导电结构分离的第六导电结构。在一些实施例中，第四PUF单元和第二PUF单元关于在第一方向上的第二线彼此对称。在一些实施例中，第四PUF单元包括至少在第二方向上延伸并且位于第一金属层上的第四组导电结构。在一些实施例中，第四组导电结构包括在至少第二方向上延伸的第七导电结构和在至少第二方向上延伸并且在第一方向上与第七导电结构分离的第八导电结构。在一些实施例中，至少第五导电结构与第七导电结构或者第六导电结构与第八导电结构关于至少第三PUF单元或第四PUF单元的在第二方向上延伸的中心线彼此对称。在一些实施例中，第一PUF单元和第二PUF单元在第二方向上布置在第二行中。在一些实施例中，第三PUF单元布置在第一列中，第四PUF单元布置在第二列中，第一行与第二行相邻，并且第一列与第二列相邻。在一些实施例中，第四PUF单元布置在第一列中，第三PUF单元布置在第二列中，第一行与第二行相邻，并且第一列与第二列相邻。在一些实施例中，第一PUF单元还包括第一反相器和交叉耦合至第一反相器的第二反相器。在一些实施例中，第二PUF单元还包括第三反相器和交叉耦合至第三反相器的第四反相器。在一些实施例中，第一导电结构和第四导电结构在第二方向上彼此分离。在一些实施例中，第二导电结构和第三导电结构在第二方向上彼此分离。在一些实施例中，第一导电结构和第二导电结构将第一反相器交叉耦合至第二反相器。在一些实施例中，第四导电结构和第三导电结构将第三反相器交叉耦合至第四反相器。在一些实施例中，第一反相器包括第一n型晶体管和第一p型晶体管。在一些实施例中，第二反相器包括第二n型晶体管和第二p型晶体管。在一些实施例中，第三反相器包括第三n型晶体管和第三p型晶体管。在一些实施例中，第四反相器包括第四n型晶体管和第四p型晶体管。在一些实施例中，第一PUF单元还包括第五n型晶体管和第六n型晶体管。在一些实施例中，第二PUF单元还包括第七n型晶体管和第八n型晶体管。在一些实施例中，第一n型晶体管的栅极和第一p型晶体管的栅极通过至少第一导电结构交叉耦合至至少第二n型晶体管的漏极、第二p型晶体管的漏极和第五n型晶体管的漏极。在一些实施例中，第二n型晶体管的栅极和第二p型晶体管的栅极通过至少第二导电结构交叉耦合至至少第一n型晶体管的漏极、第一p型晶体管的漏极和第六n型晶体管的漏极。在一些实施例中，第三n型晶体管的栅极和第三p型晶体管的栅极通过至少第三导电结构交叉耦合至至少第四n型晶体管的漏极、第四p型晶体管的漏极和第七n型晶体管的漏极。在一些实施例中，第四n型晶体管的栅极和第四p型晶体管的栅极通过至少第二导电结构交叉耦合至至少第三n型晶体管的漏极、第三p型晶体管的漏极和第八n型晶体管的漏极。在一些实施例中，第一PUF单元还包括在第一方向上延伸的第一导电部分、在第一方向上延伸并且与第一组导电结构重叠的第二导电部分以及在第一方向上延伸的第三导电部分。在一些实施例中，第一导电部分、第二导电部分和第三导电部分中的每个在第二方向上彼此分离，并且位于与第一金属层不同的第二金属层上。在一些实施例中，第二PUF单元还包括在第一方向上延伸的第四导电部分、在第一方向上延伸并且与第二组导电结构重叠的第五导电部分以及在第一方向上延伸的第六导电部分。在一些实施例中，第四导电部分、第五导电部分和第六导电部分中的每个在第二方向上彼此分离，并且位于第二金属层上。
本说明书的另一方面涉及一种形成PUF单元阵列的方法。在一些实施例中，该方法包括：生成第一PUF单元的第一布局设计；生成第二PUF单元的第二布局设计；以及至少基于第一布局设计或第二布局设计来制造PUF单元阵列。在一些实施例中，第一布局设计在第一方向上布置在第一列中。在一些实施例中，生成第一布局设计包括生成在第一方向和不同于第一方向的第二方向上延伸的第一组导电部件布局图案，第一组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第一导电部件布局图案和在至少第二方向上延伸并且在第一方向上与第一导电部件布局图案分离的第二导电部件布局图案。在一些实施例中，第二布局设计在第一方向上布置在第二列中。在一些实施例中，生成第一布局设计包括生成在第一方向和第二方向上延伸的第二组导电部件布局图案，第二组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第三导电部件布局图案和在至少第二方向上延伸并且在第一方向上与第三导电部件布局图案分离的第四导电部件布局图案。在一些实施例中，至少第一导电部件布局图案与第三导电部件布局图案或者第二导电部件布局图案与第四导电部件布局图案关于至少第一布局设计或第二布局设计的在第二方向上延伸的中心线彼此对称。在一些实施例中，上述生成操作中的至少一个由硬件处理器执行，并且至少第一布局设计或第二布局设计存储在非暂时性计算机可读介质中。在一些实施例中，该方法还包括生成第三PUF单元的第三布局设计，第三布局设计在第二方向上布置在第一行中，第三布局设计与第一布局设计关于在第一方向上的第一线彼此对称。在一些实施例中，生成第三布局设计包括生成在第一方向和第二方向上延伸的第三组导电部件布局图案，第三组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第五导电部件布局图案和在至少第二方向上延伸且在第一方向上与第五导电部件布局图案分离的第六导电部件布局图案。在一些实施例中，该方法还包括生成第四PUF单元的第四布局设计，该第四布局设计布置在第一行中，第四布局设计和第二布局设计关于在第一方向上的第二线彼此对称。在一些实施例中，生成第四布局设计包括生成在第一方向和第二方向上延伸的第四组导电部件布局图案，第四组导电部件布局图案位于第一布局层上并且包括在至少第二方向上延伸的第七导电部件布局图案和在至少第二方向上延伸且在第一方向上与第七导电部件布局图案分离的第八导电部件布局图案。在一些实施例中，关于至少第三布局设计或第四布局设计的在第二方向上延伸的中心线，至少第五导电部件布局图案与第七导电部件布局图案或者第六导电部件布局图案与第八导电部件布局图案彼此对称。在一些实施例中，第一布局设计和第二布局设计在第二方向上布置在第二行中。在一些实施例中，第三布局设计布置在第一列中，第四布局设计布置在第二列中，第一行与第二行相邻，并且第一列与第二列相邻。在一些实施例中，第四布局设计布置在第一列中，第三布局设计布置在第二列中，第一行与第二行相邻，并且第一列与第二列相邻。在一些实施例中，该方法还包括生成第一组PUF单元的第一组布局设计，第一组布局设计包括第一布局设计，第一组PUF单元包括第一PUF单元，第一组布局设计具有第一数量的第一布局设计。在一些实施例中，该方法还包括生成第二组PUF单元的第二组布局设计，第二组布局设计包括第二布局设计，第二组PUF单元包括第二PUF单元，第二组布局设计具有与第一数量的第一布局设计相等的第二数量的第二布局设计。在一些实施例中，生成第一布局设计还包括生成第三组导电部件布局图案，第三组导电部件布局图案在第一方向上延伸、与至少第一组导电部件布局图案重叠、位于与第一布局层不同的第二布局层上，并且第三组导电部件布局图案中的每个导电部件布局图案在至少第二方向上与相邻的第三组导电部件布局图案的布局图案分离。在一些实施例中，生成第二布局设计还包括生成第四组导电部件布局图案，第四组导电部件布局图案在第一方向上延伸、与至少第二组导电部件布局图案重叠、位于第二布局层上，并且第四组导电部件布局图案中的每个导电部件布局图案在至少第二方向上与相邻的第四组导电部件布局图案的布局图案分离。
本说明书的另一方面涉及一种用于设计PUF单元阵列的系统。在一些实施例中，该系统包括被配置为存储可执行指令的非暂时性计算机可读介质，以及耦合至该非暂时性计算机可读介质的处理器。在一些实施例中，处理器被配置为执行指令以将第一PUF单元的第一布局设计在第一方向上放置在第一列中。在一些实施例中，放置第一布局设计包括将第一组导电部件布局图案放置在第一布局层上，第一组导电部件布局图案在第一方向和不同于第一方向的第二方向上延伸，并且包括在至少第二方向上延伸的第一导电部件布局图案和在至少第二方向上延伸且在第一方向上与第一导电部件布局图案分离的第二导电部件布局图案。在一些实施例中，处理器被配置为执行用于将第二PUF单元的第二布局设计在第一方向上放置在第二列中的指令。在一些实施例中，放置第二布局设计包括将第二组导电部件布局图案放置在第一布局层上，第二组导电部件布局图案在第一方向和第二方向上延伸，并且包括在至少第二方向上延伸的第三导电部件布局图和在至少第二方向上延伸且在第一方向上与第三导电部件布局图案分离的第四导电部件布局图案。在一些实施例中，关于至少第一布局设计或第二布局设计的在第二方向上延伸的第一中心线，至少第一导电部件布局图案与第三导电部件布局图案或者第二导电部件布局图案与第四导电部件布局图案彼此对称。在一些实施例中，处理器被配置为执行用于放置第一组导电部件布局图案的指令，还包括放置第五导电部件布局图案和第六导电部件布局图案，第五导电部件布局图案和第六导电部件布局图案位于第一布局层上、在至少第二方向上延伸并且在第二方向上彼此分离，第五导电部件布局图案与第二导电部件布局图案在第一方向上通过第一距离分离，第六导电部件布局图案与第一导电部件布局图案在第一方向上通过不同于第一距离的第二距离分离；在与第一布局层不同的第二布局层上放置第一组栅极布局图案，第一组栅极布局图案在第一方向上延伸，并且与第一导电部件布局图案和第二导电部件布局图案重叠。在一些实施例中，处理器被配置为执行用于放置第二组导电部件布局图案的指令，还包括放置第七导电部件布局图案和第八导电部件布局图案，第七导电部件布局图案和第八导电部件布局图案位于第一布局层上、在至少第二方向上延伸并且在第二方向上彼此分离，第七导电部件布局图案与第四导电部件布局图案在第一方向上通过第二距离分离，第八导电部件布局图案与第三导电部件布局图案在第一方向上通过第一距离分离；在第二布局层上放置第二组栅极布局图案，第二组栅极布局图案在第一方向上延伸，并且与第四导电部件布局图案和第三导电部件布局图案重叠。在一些实施例中，关于至少第一布局设计或第二布局设计的在第一方向上延伸的第二中心线，至少第五导电部件布局图案与第六导电部件布局图案或者第七导电部件布局图案与第八导电部件布局图案彼此对称。
根据本发明的一个实施例，提供了一种物理不可复制功能(PUF)单元阵列，包括：第一PUF单元，在第一方向上布置在第一列中，第一PUF单元包括：第一组导电结构，在第一方向上和不同于第一方向的第二方向上延伸，第一组导电结构位于第一金属层上，并且包括在至少第二方向上延伸的第一导电结构和在至少第二方向上延伸且在第一方向上与第一导电结构分离的第二导电结构；和第二PUF单元，在第一方向上布置在第二列中，第二PUF单元包括：第二组导电结构，在第一方向和第二方向上延伸，位于第一金属层上，并且包括在至少第二方向上延伸的第三导电结构和在至少第二方向上延伸且在第一方向上与第三导电结构分离的第四导电结构；其中，关于至少第二PUF单元或第一PUF单元的在第二方向上的中心线，至少第一导电结构与第三导电结构或者第二导电结构与第四导电结构彼此对称。
在上述PUF单元阵列中，还包括：第一组PUF单元，具有第一数量的PUF单元，第一组PUF单元包括第一PUF单元；以及第二组PUF单元，具有与第一数量的PUF单元相等的第二数量的PUF单元，第二组PUF单元包括第二PUF单元。
在上述PUF单元阵列中，第一组PUF单元和第二组PUF单元中的每个PUF单元具有相应的输出引脚，相应的输出引脚具有相应的地址，以及第一组PUF单元和第二组PUF单元中的每个PUF单元的每个相应的输出引脚的每个地址是随机排列的。
在上述PUF单元阵列中，还包括：第三PUF单元，在第二方向上布置在第一行中，第三PUF单元与第一PUF单元关于在第一方向上的第一线彼此对称，第三PUF单元包括：第三组导电结构，在至少第二方向上延伸，位于第一金属层上，并且包括在至少第二方向上延伸的第五导电结构和在至少第二方向上延伸且在第一方向上与第五导电结构分离的第六导电结构；和第四PUF单元，布置在第一行中，第四PUF单元与第二PUF单元关于在第一方向上的第二线彼此对称，第四PUF单元包括：第四组导电结构，在至少第二方向上延伸，位于第一金属层上，并且包括在至少第二方向上延伸的第七导电结构和在至少第二方向上延伸且在第一方向上与第七导电结构分离的第八导电结构；其中，关于至少第三PUF单元或第四PUF单元的在第二方向上的中心线，至少第五导电结构与第七导电结构或者第六导电结构与第八导电结构彼此对称；和第一PUF单元和第二PUF单元在第二方向上布置在第二行中。
在上述PUF单元阵列中，第三PUF单元布置在第一列中；第四PUF单元布置在第二列中；第一行与第二行相邻；以及第一列与第二列相邻。
在上述PUF单元阵列中，第四PUF单元布置在第一列中；第三PUF单元布置在第二列中；第一行与第二行相邻；以及第一列与第二列相邻。
在上述PUF单元阵列中，第一PUF单元还包括：第一反相器；和第二反相器，与第一反相器交叉耦合；第二PUF单元还包括：第三反相器；和第四反相器，与第三反相器交叉耦合。
在上述PUF单元阵列中，第一导电结构和第四导电结构在第二方向上彼此分离；第二导电结构和第三导电结构在第二方向上彼此分离；第一导电结构和第二导电结构将第一反相器交叉耦合至第二反相器；以及第四导电结构和第三导电结构将第三反相器交叉耦合至第四反相器。
在上述PUF单元阵列中，第一反相器包括：第一n型晶体管；和第一p型晶体管；第二反相器包括：第二n型晶体管；和第二p型晶体管；第三反相器包括：第三n型晶体管；和第三p型晶体管；第四反相器包括：第四n型晶体管；和第四p型晶体管；第一PUF单元还包括：第五n型晶体管；和第六n型晶体管；以及第二PUF单元还包括：第七n型晶体管；和第八n型晶体管。
在上述PUF单元阵列中，第一n型晶体管的栅极和第一p型晶体管的栅极通过至少第一导电结构交叉耦合至至少第二n型晶体管的漏极、第二p型晶体管的漏极和第五n型晶体管的漏极；第二n型晶体管的栅极和第二p型晶体管的栅极通过至少第二导电结构交叉耦合至至少第一n型晶体管的漏极、第一p型晶体管的漏极和第六n型晶体管的漏极；第三n型晶体管的栅极和第三p型晶体管的栅极通过至少第三导电结构交叉耦合至至少第四n型晶体管的漏极、第四p型晶体管的漏极和第七n型晶体管的漏极；以及第四n型晶体管的栅极和第四p型晶体管的栅极通过至少第二导电结构交叉耦合至至少第三n型晶体管的漏极、第三p型晶体管的漏极和第八n型晶体管的漏极。
在上述PUF单元阵列中，第一PUF单元还包括：第一导电部分，在第一方向上延伸；第二导电部分，在第一方向上延伸并且与第一组导电结构重叠；和第三导电部分，在第一方向上延伸；第一导电部分、第二导电部分和第三导电部分中的每个在第二方向上彼此分离，并且位于与第一金属层不同的第二金属层上；第二PUF单元还包括：第四导电部分，在第一方向上延伸；第五导电部分，在第一方向上延伸并且与第二组导电结构重叠；和第六导电部分，在第一方向延伸；第四导电部分、第五导电部分和第六导电部分中的每个在第二方向上彼此分离，并且位于第二金属层上。
根据本发明的一个实施例，提供了一种形成物理不可复制功能(PUF)单元阵列的方法，方法包括：生成第一PUF单元的第一布局设计，第一布局设计在第一方向上布置在第一列中，生成第一布局设计包括：生成在第一方向和不同于第一方向的第二方向上延伸的第一组导电部件布局图案，第一组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第一导电部件布局图案和在至少第二方向上延伸且在第一方向上与第一导电部件布局图案分离的第二导电部件布局图案；生成第二PUF单元的第二布局设计，第二布局设计在第一方向上布置在第二列中，生成第二布局设计包括：生成在第一方向和第二方向上延伸的第二组导电部件布局图案，第二组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第三导电部件布局图案和在至少第二方向上延伸且在第一方向上与第三导电部件布局图案分离的第四导电部件布局图案；以及其中，关于至少第一布局设计或第二布局设计的在第二方向上延伸的中心线，至少第一导电部件布局图案与第三导电部件布局图案或者第二导电部件布局图案与第四导电部件布局图案彼此对称，通过硬件处理器执行以上生成的操作中的至少一个，至少第一布局设计或第二布局设计存储在非暂时性计算机可读介质中；以及基于至少第一布局设计或第二布局设计制造PUF单元阵列。
在上述方法中，还包括：生成第三PUF单元的第三布局设计，第三布局设计在第二方向上布置在第一行中，第三布局设计与第一布局设计关于在第一方向上的第一线彼此对称，生成第三布局设计包括：生成在第一方向和第二方向上延伸的第三组导电部件布局图案，第三组导电部件布局图案位于第一布局层上，并且包括在至少第二方向上延伸的第五导电部件布局图案和在至少第二方向上延伸且在第一方向上与第五导电部件布局图案分离的第六导电部件布局图案；生成第四PUF单元的第四布局设计，第四布局设计布置在第一行中，第四布局设计和第二布局设计关于在第一方向上的第二线彼此对称，生成第四布局设计包括：生成在第一方向和第二方向上延伸的第四组导电部件布局图案，第四组导电部件布局图案位于第一布局层上并且包括在至少第二方向上延伸的第七导电部件布局图案和在至少第二方向上延伸且在第一方向上与第七导电部件布局图案分离的第八导电部件布局图案；其中，关于至少第三布局设计或第四布局设计的在第二方向上延伸的中心线，至少第五导电部件布局图案与第七导电部件布局图案或者第六导电部件布局图案与第八导电部件布局图案彼此对称；以及第一布局设计和第二布局设计在第二方向上布置在第二行中。
在上述方法中，第三布局设计布置在第一列中；第四布局设计布置在第二列中；第一行与第二行相邻；以及第一列与第二列相邻。
在上述方法中，第四布局设计布置在第一列中；第三布局设计布置在第二列中；第一行与第二行相邻；以及第一列与第二列相邻。
在上述方法中，还包括：生成第一组PUF单元的第一组布局设计，第一组布局设计包括第一布局设计，第一组PUF单元包括第一PUF单元，第一组布局设计具有第一数量的第一布局设计；以及生成第二组PUF单元的第二组布局设计，第二组布局设计包括第二布局设计，第二组PUF单元包括第二PUF单元，第二组布局设计具有与第一数量的第一布局设计相等的第二数量的第二布局设计。
在上述方法中，生成第一布局设计还包括：生成第三组导电部件布局图案，第三组导电部件布局图案在第一方向上延伸、与至少第一组导电部件布局图案重叠、位于与第一布局层不同的第二布局层上，并且第三组导电部件布局图案中的每个导电部件布局图案在至少第二方向上与相邻的第三组导电部件布局图案的布局图案分离；以及生成第二布局设计还包括：生成第四组导电部件布局图案，第四组导电部件布局图案在第一方向上延伸、与至少第二组导电部件布局图案重叠、位于第二布局层上，并且第四组导电部件布局图案中的每个导电部件布局图案在至少第二方向上与相邻的第四组导电部件布局图案的布局图案分离。
根据本发明的一个实施例，提供了一种用于设计物理不可复制功能(PUF)单元阵列的系统，该系统包括：非暂时性计算机可读介质，被配置为存储可执行指令；以及处理器，耦合至非暂时性计算机可读介质，其中，处理器被配置为执行以下指令：将第一PUF单元的第一布局设计在第一方向上放置在第一列中，放置第一布局设计包括：将第一组导电部件布局图案放置在第一布局层上，第一组导电部件布局图案在第一方向和不同于第一方向的第二方向上延伸，并且包括在至少第二方向上延伸的第一导电部件布局图案和在至少第二方向上延伸且在第一方向上与第一导电部件布局图案分离的第二导电部件布局图案；将第二PUF单元的第二布局设计在第一方向上放置在第二列中，放置第二布局设计包括：将第二组导电部件布局图案放置在第一布局层上，第二组导电部件布局图案在第一方向和第二方向上延伸，并且包括在至少第二方向上延伸的第三导电部件布局图和在至少第二方向上延伸且在第一方向上与第三导电部件布局图案分离的第四导电部件布局图案；其中，关于至少第一布局设计或第二布局设计的在第二方向上延伸的第一中心线，至少第一导电部件布局图案与第三导电部件布局图案或者第二导电部件布局图案与第四导电部件布局图案彼此对称。
在上述系统中，处理器被配置为执行用于放置第一组导电部件布局图案的指令，还包括：放置第五导电部件布局图案和第六导电部件布局图案，第五导电部件布局图案和第六导电部件布局图案位于第一布局层上、在至少第二方向上延伸并且在第二方向上彼此分离，第五导电部件布局图案与第二导电部件布局图案在第一方向上通过第一距离分离，第六导电部件布局图案与第一导电部件布局图案在第一方向上通过不同于第一距离的第二距离分离；以及在与第一布局层不同的第二布局层上放置第一组栅极布局图案，第一组栅极布局图案在第一方向上延伸，并且与第一导电部件布局图案和第二导电部件布局图案重叠。
在上述系统中，处理器被配置为执行用于放置第二组导电部件布局图案的指令，还包括：放置第七导电部件布局图案和第八导电部件布局图案，第七导电部件布局图案和第八导电部件布局图案位于第一布局层上、在至少第二方向上延伸并且在第二方向上彼此分离，第七导电部件布局图案与第四导电部件布局图案在第一方向上通过第二距离分离，第八导电部件布局图案与第三导电部件布局图案在第一方向上通过第一距离分离；以及在第二布局层上放置第二组栅极布局图案，第二组栅极布局图案在第一方向上延伸，并且与第四导电部件布局图案和第三导电部件布局图案重叠；其中，关于至少第一布局设计或第二布局设计的在第一方向上延伸的第二中心线，至少第五导电部件布局图案与第六导电部件布局图案或者第七导电部件布局图案与第八导电部件布局图案彼此对称。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种物理不可复制功能(PUF)单元阵列，包括：
第一PUF单元，在第一方向上布置在第一列中，所述第一PUF单元包括：
第一组导电结构，在所述第一方向上和不同于所述第一方向的第二方向上延伸，所述第一组导电结构位于第一金属层上，并且包括在至少所述第二方向上延伸的第一导电结构和在至少第二方向上延伸且在所述第一方向上与所述第一导电结构分离的第二导电结构；和
第二PUF单元，在所述第一方向上布置在第二列中，所述第二PUF单元包括：
第二组导电结构，在所述第一方向和所述第二方向上延伸，位于所述第一金属层上，并且包括在至少所述第二方向上延伸的第三导电结构和在至少所述第二方向上延伸且在第一方向上与所述第三导电结构分离的第四导电结构；
其中，关于至少所述第二PUF单元或所述第一PUF单元的在所述第二方向上的中心线，至少所述第一导电结构与所述第三导电结构或者所述第二导电结构与所述第四导电结构彼此对称。
2.根据权利要求1所述的PUF单元阵列，还包括：
第一组PUF单元，具有第一数量的PUF单元，所述第一组PUF单元包括第一PUF单元；以及
第二组PUF单元，具有与所述第一数量的PUF单元相等的第二数量的PUF单元，所述第二组PUF单元包括第二PUF单元。
3.根据权利要求2所述的PUF单元阵列，其中
所述第一组PUF单元和所述第二组PUF单元中的每个PUF单元具有相应的输出引脚，所述相应的输出引脚具有相应的地址，以及
所述第一组PUF单元和所述第二组PUF单元中的每个PUF单元的每个相应的输出引脚的每个地址是随机排列的。
4.根据权利要求1所述的PUF单元阵列，还包括：
第三PUF单元，在所述第二方向上布置在所述第一行中，所述第三PUF单元与所述第一PUF单元关于在第一方向上的第一线彼此对称，所述第三PUF单元包括：
第三组导电结构，在至少所述第二方向上延伸，位于所述第一金属层上，并且包括在至少所述第二方向上延伸的第五导电结构和在至少所述第二方向上延伸且在所述第一方向上与所述第五导电结构分离的第六导电结构；和
第四PUF单元，布置在所述第一行中，所述第四PUF单元与所述第二PUF单元关于在第一方向上的第二线彼此对称，所述第四PUF单元包括：
第四组导电结构，在至少所述第二方向上延伸，位于第一金属层上，并且包括在至少所述第二方向上延伸的第七导电结构和在至少所述第二方向上延伸且在所述第一方向上与所述第七导电结构分离的第八导电结构；
其中，关于至少所述第三PUF单元或所述第四PUF单元的在所述第二方向上的中心线，至少所述第五导电结构与所述第七导电结构或者所述第六导电结构与所述第八导电结构彼此对称；和
所述第一PUF单元和所述第二PUF单元在所述第二方向上布置在第二行中。
5.根据权利要求4所述的PUF单元阵列，其中
所述第三PUF单元布置在所述第一列中；
所述第四PUF单元布置在所述第二列中；
所述第一行与所述第二行相邻；以及
所述第一列与所述第二列相邻。
6.根据权利要求4所述的PUF单元阵列，其中
所述第四PUF单元布置在所述第一列中；
所述第三PUF单元布置在所述第二列中；
所述第一行与所述第二行相邻；以及
所述第一列与第二列相邻。
7.根据权利要求1所述的PUF单元阵列，其中
所述第一PUF单元还包括：
第一反相器；和
第二反相器，与所述第一反相器交叉耦合；
所述第二PUF单元还包括：
第三反相器；和
第四反相器，与所述第三反相器交叉耦合。
8.根据权利要求7所述的PUF单元阵列，其中
所述第一导电结构和所述第四导电结构在所述第二方向上彼此分离；
所述第二导电结构和所述第三导电结构在所述第二方向上彼此分离；
所述第一导电结构和所述第二导电结构将所述第一反相器交叉耦合至所述第二反相器；以及
所述第四导电结构和所述第三导电结构将所述第三反相器交叉耦合至所述第四反相器。
9.根据权利要求8所述的PUF单元阵列，其中
所述第一反相器包括：
第一n型晶体管；和
第一p型晶体管；
所述第二反相器包括：
第二n型晶体管；和
第二p型晶体管；
所述第三反相器包括：
第三n型晶体管；和
第三p型晶体管；
所述第四反相器包括：
第四n型晶体管；和
第四p型晶体管；
所述第一PUF单元还包括：
第五n型晶体管；和
第六n型晶体管；以及
所述第二PUF单元还包括：
第七n型晶体管；和
第八n型晶体管。
10.根据权利要求9所述的PUF单元阵列，其中
所述第一n型晶体管的栅极和所述第一p型晶体管的栅极通过至少所述第一导电结构交叉耦合至至少所述第二n型晶体管的漏极、所述第二p型晶体管的漏极和所述第五n型晶体管的漏极；
所述第二n型晶体管的栅极和所述第二p型晶体管的栅极通过至少所述第二导电结构交叉耦合至至少所述第一n型晶体管的漏极、所述第一p型晶体管的漏极和所述第六n型晶体管的漏极；
所述第三n型晶体管的栅极和所述第三p型晶体管的栅极通过至少所述第三导电结构交叉耦合至至少所述第四n型晶体管的漏极、所述第四p型晶体管的漏极和所述第七n型晶体管的漏极；以及
所述第四n型晶体管的栅极和所述第四p型晶体管的栅极通过至少所述第二导电结构交叉耦合至至少所述第三n型晶体管的漏极、所述第三p型晶体管的漏极和所述第八n型晶体管的漏极。
11.根据权利要求1所述的PUF单元阵列，其中
所述第一PUF单元还包括：
第一导电部分，在所述第一方向上延伸；
第二导电部分，在所述第一方向上延伸并且与第一组导电结构重叠；和
第三导电部分，在所述第一方向上延伸；
所述第一导电部分、所述第二导电部分和所述第三导电部分中的每个在第所述二方向上彼此分离，并且位于与所述第一金属层不同的第二金属层上；
所述第二PUF单元还包括：
第四导电部分，在所述第一方向上延伸；
第五导电部分，在所述第一方向上延伸并且与所述第二组导电结构重叠；和
第六导电部分，在所述第一方向延伸；
所述第四导电部分、所述第五导电部分和所述第六导电部分中的每个在所述第二方向上彼此分离，并且位于所述第二金属层上。
12.一种形成物理不可复制功能(PUF)单元阵列的方法，所述方法包括：
生成第一PUF单元的第一布局设计，所述第一布局设计在第一方向上布置在第一列中，所述生成所述第一布局设计包括：
生成在所述第一方向和不同于所述第一方向的第二方向上延伸的第一组导电部件布局图案，所述第一组导电部件布局图案位于第一布局层上，并且包括在至少所述第二方向上延伸的第一导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第一导电部件布局图案分离的第二导电部件布局图案；
生成第二PUF单元的第二布局设计，所述第二布局设计在所述第一方向上布置在第二列中，所述生成所述第二布局设计包括：
生成在所述第一方向和所述第二方向上延伸的第二组导电部件布局图案，所述第二组导电部件布局图案位于所述第一布局层上，并且包括在至少所述第二方向上延伸的第三导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第三导电部件布局图案分离的第四导电部件布局图案；以及
其中，关于至少所述第一布局设计或所述第二布局设计的在所述第二方向上延伸的中心线，至少所述第一导电部件布局图案与所述第三导电部件布局图案或者所述第二导电部件布局图案与所述第四导电部件布局图案彼此对称，通过硬件处理器执行以上所述生成的操作中的至少一个，至少所述第一布局设计或所述第二布局设计存储在非暂时性计算机可读介质中；以及
基于至少第一布局设计或第二布局设计制造所述PUF单元阵列。
13.根据权利要求12所述的方法，还包括：
生成第三PUF单元的第三布局设计，所述第三布局设计在所述第二方向上布置在第一行中，所述第三布局设计与所述第一布局设计关于在所述第一方向上的第一线彼此对称，所述生成所述第三布局设计包括：
生成在所述第一方向和所述第二方向上延伸的第三组导电部件布局图案，所述第三组导电部件布局图案位于所述第一布局层上，并且包括在至少所述第二方向上延伸的第五导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第五导电部件布局图案分离的第六导电部件布局图案；
生成第四PUF单元的第四布局设计，所述第四布局设计布置在所述第一行中，所述第四布局设计和所述第二布局设计关于在所述第一方向上的第二线彼此对称，所述生成所述第四布局设计包括：
生成在所述第一方向和所述第二方向上延伸的第四组导电部件布局图案，所述第四组导电部件布局图案位于所述第一布局层上并且包括在至少所述第二方向上延伸的第七导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第七导电部件布局图案分离的第八导电部件布局图案；
其中，关于至少所述第三布局设计或所述第四布局设计的在所述第二方向上延伸的中心线，至少所述第五导电部件布局图案与所述第七导电部件布局图案或者所述第六导电部件布局图案与所述第八导电部件布局图案彼此对称；以及
所述第一布局设计和所述第二布局设计在所述第二方向上布置在第二行中。
14.根据权利要求13所述的方法，其中
所述第三布局设计布置在所述第一列中；
所述第四布局设计布置在所述第二列中；
所述第一行与所述第二行相邻；以及
所述第一列与所述第二列相邻。
15.根据权利要求13所述的方法，其中
所述第四布局设计布置在所述第一列中；
所述第三布局设计布置在所述第二列中；
所述第一行与所述第二行相邻；以及
所述第一列与所述第二列相邻。
16.根据权利要求12所述的方法，还包括：
生成第一组PUF单元的第一组布局设计，所述第一组布局设计包括所述第一布局设计，所述第一组PUF单元包括所述第一PUF单元，所述第一组布局设计具有第一数量的第一布局设计；以及
生成第二组PUF单元的第二组布局设计，所述第二组布局设计包括所述第二布局设计，所述第二组PUF单元包括所述第二PUF单元，所述第二组布局设计具有与所述第一数量的第一布局设计相等的第二数量的第二布局设计。
17.根据权利要求12所述的方法，其中，
所述生成所述第一布局设计还包括：
生成第三组导电部件布局图案，所述第三组导电部件布局图案在所述第一方向上延伸、与至少所述第一组导电部件布局图案重叠、位于与所述第一布局层不同的第二布局层上，并且第三组导电部件布局图案中的每个导电部件布局图案在至少所述第二方向上与相邻的所述第三组导电部件布局图案的布局图案分离；以及
所述生成所述第二布局设计还包括：
生成第四组导电部件布局图案，所述第四组导电部件布局图案在所述第一方向上延伸、与至少所述第二组导电部件布局图案重叠、位于所述第二布局层上，并且所述第四组导电部件布局图案中的每个导电部件布局图案在至少所述第二方向上与相邻的所述第四组导电部件布局图案的布局图案分离。
18.一种用于设计物理不可复制功能(PUF)单元阵列的系统，所述系统包括：
非暂时性计算机可读介质，被配置为存储可执行指令；以及
处理器，耦合至所述非暂时性计算机可读介质，其中，所述处理器被配置为执行以下指令：
将第一PUF单元的第一布局设计在第一方向上放置在第一列中，所述放置所述第一布局设计包括：
将第一组导电部件布局图案放置在第一布局层上，所述第一组导电部件布局图案在所述第一方向和不同于所述第一方向的第二方向上延伸，并且包括在至少所述第二方向上延伸的第一导电部件布局图案和在至少所述第二方向上延伸且在所述第一方向上与所述第一导电部件布局图案分离的第二导电部件布局图案；
将第二PUF单元的第二布局设计在所述第一方向上放置在第二列中，所述放置所述第二布局设计包括：
将第二组导电部件布局图案放置在所述第一布局层上，所述第二组导电部件布局图案在所述第一方向和所述第二方向上延伸，并且包括在至少所述第二方向上延伸的第三导电部件布局图和在至少所述第二方向上延伸且在所述第一方向上与所述第三导电部件布局图案分离的第四导电部件布局图案；
其中，关于至少所述第一布局设计或所述第二布局设计的在所述第二方向上延伸的第一中心线，至少所述第一导电部件布局图案与所述第三导电部件布局图案或者所述第二导电部件布局图案与所述第四导电部件布局图案彼此对称。
19.根据权利要求18所述的系统，其中，所述处理器被配置为执行用于放置所述第一组导电部件布局图案的指令，还包括：
放置第五导电部件布局图案和第六导电部件布局图案，所述第五导电部件布局图案和所述第六导电部件布局图案位于所述第一布局层上、在至少所述第二方向上延伸并且在所述第二方向上彼此分离，所述第五导电部件布局图案与所述第二导电部件布局图案在所述第一方向上通过第一距离分离，所述第六导电部件布局图案与所述第一导电部件布局图案在所述第一方向上通过不同于所述第一距离的第二距离分离；以及
在与所述第一布局层不同的第二布局层上放置第一组栅极布局图案，所述第一组栅极布局图案在所述第一方向上延伸，并且与第一导电部件布局图案和第二导电部件布局图案重叠。
20.根据权利要求19所述的系统，其中，所述处理器被配置为执行用于放置所述第二组导电部件布局图案的指令，还包括：
放置第七导电部件布局图案和第八导电部件布局图案，所述第七导电部件布局图案和所述第八导电部件布局图案位于所述第一布局层上、在至少所述第二方向上延伸并且在所述第二方向上彼此分离，所述第七导电部件布局图案与所述第四导电部件布局图案在所述第一方向上通过所述第二距离分离，所述第八导电部件布局图案与所述第三导电部件布局图案在所述第一方向上通过所述第一距离分离；以及
在所述第二布局层上放置第二组栅极布局图案，所述第二组栅极布局图案在所述第一方向上延伸，并且与所述第四导电部件布局图案和所述第三导电部件布局图案重叠；
其中，关于至少所述第一布局设计或所述第二布局设计的在所述第一方向上延伸的第二中心线，至少所述第五导电部件布局图案与所述第六导电部件布局图案或者所述第七导电部件布局图案与所述第八导电部件布局图案彼此对称。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11461525B2 (en) * 2018-10-31 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. PUF cell array, system and method of manufacturing same
US20230139712A1 (en) * 2021-11-04 2023-05-04 National Yang Ming Chiao Tung University Circuit apparatus and methods for puf source and generating random digital sequence

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104718625A (zh) * 2012-08-31 2015-06-17 美光科技公司 三维存储器阵列架构
CN107223321A (zh) * 2015-03-24 2017-09-29 英特尔公司 稳定的抗探测物理不可克隆函数(puf)电路
CN107689872A (zh) * 2017-11-24 2018-02-13 北京中电华大电子设计有限责任公司 一种实现物理不可克隆功能的电路结构
CN107689243A (zh) * 2016-08-04 2018-02-13 旺宏电子股份有限公司 电子装置、产品及制造集成电路方法及产生数据集的方法
CN107833881A (zh) * 2016-09-15 2018-03-23 台湾积体电路制造股份有限公司 集成电路和形成集成电路的方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
US20100040838A1 (en) 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US8848477B2 (en) * 2010-10-04 2014-09-30 Intrinsic Id B.V. Physical unclonable function with improved start-up behavior
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
KR20150024676A (ko) * 2013-08-27 2015-03-09 (주) 아이씨티케이 반도체 프로세스의 포토 마스크를 변형하여 ｐｕｆ를 생성하는 방법 및 장치
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
JP2017063096A (ja) 2015-09-24 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置および認証システム
US10771246B2 (en) 2015-10-13 2020-09-08 Maxim Integrated Products, Inc. Systems and methods for stable physically unclonable functions
US10680809B2 (en) * 2016-08-04 2020-06-09 Macronix International Co., Ltd. Physical unclonable function for security key
US10027472B2 (en) 2016-09-27 2018-07-17 Intel Corporation Non-linear physically unclonable function (PUF) circuit with machine-learning attack resistance
US10740531B2 (en) * 2016-11-29 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system for and method of forming an integrated circuit
KR102596601B1 (ko) 2016-12-26 2023-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102017102037A1 (de) * 2017-02-02 2018-08-02 Infineon Technologies Ag Physisch unklonbare funktionsschaltung
US9966954B1 (en) * 2017-02-03 2018-05-08 The Regents Of The University Of Michigan Physically unclonable function design
US11461525B2 (en) * 2018-10-31 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. PUF cell array, system and method of manufacturing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104718625A (zh) * 2012-08-31 2015-06-17 美光科技公司 三维存储器阵列架构
CN107223321A (zh) * 2015-03-24 2017-09-29 英特尔公司 稳定的抗探测物理不可克隆函数(puf)电路
CN107689243A (zh) * 2016-08-04 2018-02-13 旺宏电子股份有限公司 电子装置、产品及制造集成电路方法及产生数据集的方法
CN107833881A (zh) * 2016-09-15 2018-03-23 台湾积体电路制造股份有限公司 集成电路和形成集成电路的方法
CN107689872A (zh) * 2017-11-24 2018-02-13 北京中电华大电子设计有限责任公司 一种实现物理不可克隆功能的电路结构

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