KR20150024676A - 반도체 프로세스의 포토 마스크를 변형하여 ｐｕｆ를 생성하는 방법 및 장치 - Google Patents

반도체 프로세스의 포토 마스크를 변형하여 ｐｕｆ를 생성하는 방법 및 장치 Download PDF

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Abstract

반도체 공정에 예측 불가능한 부분적 공정 실패를 야기하여 PUF를 생성하는 방법이 제시된다. 설계 단계에서 반도체 디자인 룰을 위반하지 않는 경우라도, 설계된 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우의 크기 및/또는 모양을 왜곡한 제2 마스크 패턴을 프린팅할 수 있다. 그리고 상기 프린트된 제2 마스크 패턴을 포함하는 포토 마스크를 포토 리소그래피를 수행에 이용하여 PUF가 생성될 수 있다.

Description

반도체 프로세스의 포토 마스크를 변형하여 ＰＵＦ를 생성하는 방법 및 장치{APPARATUS AND METHOD FOR GENERTING PHYSICAL UNCLONABLE FUNCTION BY MODIFIYING PHOTO MASK OF SEMICONDUCTOR PROCESS}
반도체 공정 분야에 연관되며, 보다 구체적으로는 반도체 프로세스의 포토 리소그래피(Photo lithography)에 사용되는 포토 마스크를 변경하여 PUF를 생성하는 방법에 연관된다.
PUF (Physically Unclonable Function)는 예측 불가능한 (Unpredictable) 디지털 값을 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 디자인에 대응하는 제1 마스크 패턴을 입력 받는 경우, 상기 제1 마스크 패턴의 적어도 일부를 변형한 제2 마스크 패턴을 프린팅하는 단계; 및 상기 프린트된 제2 마스크 패턴을 포함하는 포토 마스크를 이용하여 포토 리소그래피를 수행하는 단계를 포함하고, 상기 제2 마스크 패턴은 상기 반도체 디자인에 포함되는 복수 개의 인터-레이어 컨택 또는 비아의 형성이 확률적으로 이루어져서 상기 복수 개의 인터-레이어 컨택 또는 비아 중 적어도 일부는 형성되지 않도록, 상기 제1 마스크 패턴을 변형하여 생성되는 패턴인, 반도체 제조 방법이 제공된다.
일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우의 크기 및 형태 중 적어도 하나를 변형하거나 또는 왜곡하여 생성되는 패턴이다.
일실시예에 따르면, 상기 복수 개의 인터-레이어 컨택 또는 비아는, 상기 제1 마스크 패턴을 이용한 포토 리소그래피의 수행에 의해서는 제1 임계 수율 이상으로 형성되고, 상기 제2 마스크 패턴을 이용한 포토 리소그래피의 수행에 의해서는 제2 임계 수율 이상 제3 임계 수율 이하로 형성되며, 상기 제3 임계 수율은 상기 제1 임계 수율보다 작고, 상기 제2 임계 수율은 상기 제3 임계 수율보다 작을 수 있다.
한편, 일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴일 수 있다.
다른 일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴일 수도 있다.
또 다른 일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴일 수도 있다.
다른 일측에 따르면, 반도체 전도성 레이어 사이에서 복수 개의 인터-레이어 컨택 또는 비아가 형성되도록 디자인 된 제1 마스크 패턴을 입력 받는 단계; 및 상기 복수 개의 인터-레이어 컨택 또는 비아 중 적어도 일부가 확률적으로 임플란트 되지 않도록 상기 제1 마스크 패턴을 왜곡하여 제2 마스크 패턴을 생성하는 단계를 포함하고, 상기 제2 마스크 패턴을 이용하여 포토 리소그래피를 수행하는 경우, 상기 복수 개의 인터-레이어 컨택 또는 비아 중, 형성되지 않는 것과 형성되어 상기 반도체 전도성 레이어 사이를 단락하는 것의 비율 차이는 제1 임계치 이하가 되는, 반도체 제조 방법이 제공된다.
일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴일 수 있다.
또한 다른 일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴일 수 있다.
나아가 또 다른 일실시예에 따르면, 상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴일 수도 있다.
또 다른 일측에 따르면, 반도체 전도성 레이어들 사이를 단락하도록 디자인된 N 개의 인터-레이어 컨택의 임플란트 공정에 연관된 제1 마스크 패턴을 입력 받는 단계 - 단, N은 자연수이고, 상기 제1 마스크 패턴에는 상기 N 개의 인터-레이어 컨택의 각각에 대응하는 N 개의 마스크 윈도우가 포함됨 -; 및 상기 제1 마스크 패턴 내의 상기 N 개의 마스크 윈도우의 형태 및 크기 중 적어도 하나를 변형하거나 또는 왜곡하여 제2 마스크 패턴을 생성하는 단계를 포함하고, 상기 제2 마스크 패턴을 이용하여 상기 전도성 레이어들 사이에 상기 N 개의 인터-레이어 컨택의 임플란트 공정을 수행하는 경우, 상기 디자인된 N 개의 인터-레이어 컨택의 각각이 상기 전도성 레이어들 사이를 단락하는 지의 여부는 확률적으로 결정되는, 반도체 제조 방법이 제공된다.
여기서, 상기 변형 또는 왜곡은, 상기 디자인된 N 개의 인터-레이어 컨택 중 상기 전도성 레이어들 사이를 단락하는 것의 비율과 단락하지 못하는 것의 비율의 차이가 제1 임계치 미만이 되도록, 상기 N 개의 마스크 윈도우의 형태 및 크기 중 적어도 하나를 변경하는 것일 수 있다.
또 다른 일측에 따르면, 반도체 전도성 레이어 사이에서 복수 개의 인터-레이어 컨택이 임플란트되도록 디자인 된 제1 마스크 패턴을 입력 받는 경우, 상기 복수 개의 인터-레이어 컨택 중 적어도 일부가 확률적으로 임플란트 되지 않도록 상기 제1 마스크 패턴을 변형 또는 왜곡하여 제2 마스크 패턴을 생성하는 처리부; 및 상기 제2 마스크 패턴을 프린트하는 프린트부를 포함하고, 상기 제2 마스크 패턴은, 포토 리소그래피를 수행하는 경우, 상기 복수 개의 인터-레이어 컨택 중, 임플란트 되지 않는 인터-레이어 컨택과 임플란트 되어 상기 반도체 전도성 레이어 사이를 단락하는 인터-레이어 컨택의 비율 차이가 제1 임계치 이하가 되도록 상기 제1 마스크 패턴에 포함된 적어도 일부의 마스크 윈도우의 크기 및 형태 중 적어도 하나를 변형 또는 왜곡한 패턴인, 반도체 마스크 생성 장치가 제공된다.
일실시예에 따르면, 상기 처리부는, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴을 상기 제2 마스크 패턴으로 생성한다.
다른 일실시예에 따르면, 상기 처리부는, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴을 상기 제2 마스크 패턴으로서 생성할 수 있다.
또 다른 일실시예에 따르면, 상기 처리부는, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴을 상기 제2 마스크 패턴으로서 생성할 수 있다.
도 1은 일실시예에 따른 반도체 제조 방법을 도시하는 흐름도이다.
도 2는 일실시예에 따른 반도체 제조 방법에서 마스크 윈도우 크기를 왜곡에 의해 PUF가 생성될 수 있는 과정을 설명하기 위한 개념도이다.
도 3은 일실시예에 따라 마스크 윈도우 크기를 왜곡함으로써 인터-레이어 컨택의 임플란트 성공을 확률적으로 결정하도록 하는 과정을 설명하기 위한 개념도이다.
도 4는 일실시예에 따라 인터-레이어 컨택의 임플란트 성공 확률을 조정하기 위해 마스크 윈도우 크기를 왜곡하는 정도를 설명하기 위한 그래프이다.
도 5는 일실시예에 따라 디자인 된 복수 개의 인터-레이어 컨택에 대응하는 마스크 패턴 디자인을 도시한다.
도 6은 일실시예에 따른 도 5의 마스크 패턴 디자인에 대응하는 제1 마스크 패턴을 도시한다.
도 7은 일실시예에 따라 도 6의 제1 마스크 패턴에 포함된 마스크 윈도우의 크기를 왜곡한 제2 마스크 패턴을 도시한다.
도 8은 다양한 실시예들에 따라 왜곡된 마스크 윈도우들을 도시한다.
도 9는 일실시예에 따른 반도체 마스크 생성 장치를 도시한다.
이하에서, 일부 실시예들를, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 반도체 제조 방법을 도시하는 흐름도이다.
단계(110)에서 반도체 디자인에 따른 제1 마스크 패턴이 수신된다. 상기 제1 마스크 패턴은, 반도체의 전도성 레이어들 사이를 단락(short)시키도록 디자인된 복수 개의 인터-레이어 컨택을 형성(또는 '임플란트'라고도 함)하기 위한 포토 마스크 패턴일 수 있다.
여기서, 그리고 본 명세서 전반에 걸쳐서, 상기 인터-레이어 컨택은 전도성 물질로 구성되는 노드들(nodes made with conductive material) 사이를 단락시키는 임의의 형태의 전도성 요소(conductive element)를 의미한다. 이를테면, 전도성 레이어들 사이에 임플란트 되는 비아(Via)도 본 명세서에서 설명되는 상기 인터-레이어 컨택에 포함되는 것으로 이해되어야 하는 예시적 형태이다.
따라서, "인터-레이어 컨택"은 반도체 회로 내의 전도성 레이어들 사이를 단락할 수 있는 임의의 형태를 포함하는 것으로 이해되어야 하며, 명세서에서 예시적으로 설명되는 일부 구성으로 한정되어서는 안 된다.
일실시예에 따르면, 상기 제1 마스크 패턴은 반도체 전도성 레이어들 사이에 임플란트 되는 N 개 - N은 자연수 - 의 인터-레이어 컨택에 연관된 N 개의 마스크 윈도우를 포함할 수 있다. 이러한 N 개의 마스크 윈도우는 상기 제1 마스크 패턴의 일부일 수 있다. 이러한 일부는 상기 공정에 연관되는 인터-레이어 컨택 중 PUF 생성을 위한 영역에 대응하는 부분일 수 있다.
제1 마스크 패턴에 포함되는 상기 N 개의 마스크의 홀(hole) 또는 윈도우는, 반도체 프로세스 이를 테면 포토 리소그래피 과정을 위한 것일 수 있다.
여기서 제1 마스크 패턴은 반도체 디자인에 따른 통상의 공정에 의해, 상기 N 개의 인터-레이어 컨택이 상기 반도체 전도성 레이어들 사이에 성공적으로 임플란트되도록 보장할 수 있다.
따라서, 상기 제1 마스크 패턴을 이용하여 생성되는 포토 마스크를 이용하여 상기 N 개의 인터-레이어 컨택을 임플란트 하면, N 개의 인터-레이어 컨택은 각각 상기 반도체 전도성 레이어들 사이를 단락시킬 수 있다.
일실시예에 따르면, 단계(120)에서 상기 제1 마스크 패턴에 포함된 N 개의 마스크 윈도우의 크기(size) 및/또는 형태(shape)을 변형(modifying) 또는 왜곡(distort)하여 제2 마스크 패턴을 생성한다.
예시적으로, 그러나 한정되지 않게, 상기 변형 또는 왜곡은 상기 제1 마스크 패턴에 포함된 N 개의 마스크 윈도우 각각의 크기를 작게 변경시키는 것일 수 있다. 따라서, 제2 마스크 패턴에 포함되는 N 개의 마스크 윈도우 각각의 크기는 제1 마스크 패턴에 포함되는 N 개의 마스크 윈도우 각각의 크기보다 작을 수 있다.
그리고 단계(130)에서 상기 제2 마스크 패턴을 프린트하여, 일실시예에 따른 공정에서 포토 리소그래피에 사용할 포토 마스크를 생성한다. 상기 프린트는, 마스크를 생성하기 위한 글라스에 상기 제2 마스크 패턴에 대응하는 크롬 패턴을 물리적으로 형성하는 것으로 이해될 수 있다.
그러면 단계(140)에서 포토 리소그래피를 수행하는 경우, PUF 생성에 연관되는 상기 N 개의 인터-레이어 컨택 중, 무작위적인 적어도 일부는 상기 반도체 전도성 레이어들 사이를 단락시키지 못할 수 있다.
통상의 반도체 프로세스에서는 이러한 결과가 공정 실패로 받아들여질 수 있다. 그리고, 디자인된 인터-레이어 컨택 중 일부가 정상적으로 임플란트 되지 못하게 됨으로써, 반도체는 불량으로 취급될 수 있다.
그러나, 일실시예에 따르면, 상기와 같이 무작위적이고 미리 예상할 수 없는 (random and unpredictable)인 일부의 인터-레이어 컨택이 반도체 전도성 레이어들 사이를 단락시키지 못하는 결과(통상의 반도체 제조 공정에서 실패로 인식되는 현상)를 이용하여, PUF를 생성한다.
이러한 무작위적인(random) 공정 실패는, 이를테면 N 개의 마스크 윈도우 중 일부는 이후의 포토 리소그래피 공정에서 인터-레이어 상에 안착되어 있는 포토레지스트(Photoresist: 'PR'이라고도 함)가 인터-레이어 층까지 충분히 현상(develop)되지 못하여 인터-레이어의 식각(etching)이 발생하지 않는 것에 기인할 수 있다.
또한, PR 현상이 되더라도, 식각 과정에서 인터-레이어가 식각 용액에 노출되는 면적이 작아 인터-레이어 전체를 식각하지 못하는 것에 기인할 수도 있다.
상기한 바와 같이, 마스크 윈도우의 크기 및/또는 형태를 공정 단계에서 변형 또는 왜곡함으로써, 상기 N 개의 인터-레이어 컨택 중 일부는 상기 반도체 전도성 레이어들 사이를 단락시키지 못하게 되는데, N 개의 인터-레이어 컨택 중 어느 것이 이에 해당될 지는 미리 예측할 수 없다. 이는 PUF가 생성하는 N 비트의 디지털 값의 무작위성(randomness)를 보장한다.
한편, 한 번 공정이 수행된 이후에는 상기 N 개의 인터-레이어 컨택 중 상기 반도체 전도성 레이어들 사이를 단락시키지 못한 특정의 일부는 별도의 프로세스를 거치지 않는 한 그대로 유지된다. 따라서, PUF가 생성하는 N 비트의 디지털 값의 시불변성(time-invariance)이 높은 수준으로 보장될 수 있다.
나아가, 동일한 제2 마스크 패턴을 이용하여 복수 회 공정을 수행함으로써, 복수 개의 PUF를 생성하더라도, N 개의 인터-레이어 컨택 중 정상적인 임플란트에 실패하는 것이 어느 것인지는 반도체 마다 다를 수 있다.
따라서, 제2 마스크 패턴을 동일하게 하더라도, 서로 다른 디지털 값이 생성되기 때문에 PUF의 특성, 즉 물리적 복제 불가능성이 만족될 수 있다.
따라서, 실시예들에 따르면, 마스크 제작 단계에서 글라스 상에 형성되는 N 개의 마스크 윈도우를, 제1 마스크 패턴에 대응하는 원래의 디자인으로부터 변형된 제2 디자인 패턴으로 생성함으로써, 이후의 포토 리소그래피 공정이 진행된 후 무작위적인 일부에 인터-레이어 컨택이 임플란트 되지 않게 된다. 그리고, N 개의 인터-레이어 컨택의 임플란트 성공 여부의 무작위성에 의해 PUF가 생성된다.
다양한 실시예들에 따른 마스크 패턴 왜곡을 이하에서 보다 상세히 설명한다.
도 2는 일실시예에 따른 반도체 제조 방법에서 마스크 윈도우 크기를 왜곡에 의해 PUF가 생성될 수 있는 과정을 설명하기 위한 개념도이다.
반도체 제조 공정에서 전도성 레이어(201)와 전도성 레이어(202)에 인터-레이어 컨택, 이를테면 비아(Via)를 임플란트하기 위한 네 개의 마스크 윈도우 그룹들(210, 220, 230 및 240)이 도시되었다.
그룹(210)에 포함된 마스크 윈도우들은 통상의 포토 리소그래피 공정을 위한 제1 마스크 패턴에 포함되는 마스크 윈도우들일 수 있다.
그룹(210)에 포함된 마스크 윈도우들을 포토 마스크에 형성하여 포토 리소그래피 공정을 수행하는 경우, 세 개의 인터-레이어 컨택은 모두 성공적으로 임플란트 되었다. 따라서, 전도성 레이어(201)와 전도성 레이어(202)는 각각의 노드에서 모두 단락된다. 이 경우, 세 개의 노드가 생성하는 디지털 값은 "000"일 수 있다.
한편, 그룹(240)에 포함된 마스크 윈도우들은 그룹(210)에 포함된 마스크 윈도우들의 크기를 극단적으로 줄인 것이다.
이러한 그룹(240)에 포함된 마스크 윈도우들을 포토 마스크에 프린트하여 포토 리소그래피 공정을 수행하는 경우, 세 개의 인터-레이어 컨택은 모두 성공적으로 임플란트 되지 못했다. 그룹(240)의 경우, 일부는 현상 과정에서 PR이 인터-레이어 층까지 완전히 현상되지 못하여 인터-레이어 층이 식각 용액에 노출되지 않을 수도 있고, 일부는 PR이 인터-레이어 층까지 현상은 되었지만 식각 용액에 노출되는 인터-레이어의 면적이 너무 작아 인터-레이어 전체를 식각하지 못할 수 있다.
따라서, 그룹(240)의 경우, 전도성 레이어(201)와 전도성 레이어(202)는 각각의 노드에서 모두 단락되지 못했다. 이 경우, 세 개의 노드가 생성하는 디지털 값은 "111"일 수 있다.
그러면, 모두 성공적으로 임플란트 되는 결과를 만드는 그룹(210)의 마스크 윈도우 사이즈 A와, 모두 성공적인 임플란트에 실패하는 결과를 만드는 그룹(240)의 마스크 윈도우 사이즈 D 사이의 어떤 값인 사이즈 B 또는 사이즈 C를 선택하면, 확률적으로 결정되어 미리 예측할 수 없는 일부의 인터-레이어 컨택은 성공적으로 임플란트되고 다른 나머지 인터-레이어 컨택은 정상적으로 임플란트 되지 않을 것을 예상할 수 있다.
그룹(220)의 마스크 윈도우 사이즈 B는 이렇게 선택되는 것일 수 있다.
그룹(220)에 포함된 마스크 윈도우들을 포토 마스크에 형성하여 포토 리소그래피 공정을 수행하는 경우, 세 개의 인터-레이어 컨택 중 두 개는 성공적으로 임플란트 되었으나, 나머지 하나는 정상적으로 임플란트 되지 못했다. 따라서, 전도성 레이어(201)와 전도성 레이어(202)는 일부 노드에서는 단락되고 나머지 노드에서는 단락되지 못했다. 도시된 바와 같이, 이 경우에 세 개의 노드가 생성하는 디지털 값은 "001"일 수 있다.
여기서, 그룹(220)의 마스크 윈도우에 포함된 마스크 윈도우들은, 일실시예에 따른 제2 마스크 패턴에 포함되는 마스크 윈도우들일 수 있다.
또한, 그룹(230)의 마스크 윈도우 사이즈 C는 사이즈 B 보다 더 작은 값일 수 있다. 이 경우, 한 노드에서는 PR이 인터-레이어 층까지 현상은 되었지만 식각 용액에 노출되는 인터-레이어의 면적이 너무 작아 인터-레이어 전체를 식각하지 못하였고, 다른 노드에서는 현상 과정에서 PR이 인터-레이어 층까지 완전히 현상되지 못하여 인터-레이어 층이 식각 용액에 노출되지 않았으며, 또 다른 한 노드에서는 식각이 이루어져 전도성 레이어(201)과 전도성 레이어(202) 사이가 단락되었다. 도시된 바와 같이, 이 경우에 세 개의 노드가 생성하는 디지털 값은 "110"일 수 있다.
이렇게 마스크 윈도우 크기 및/또는 모양을 변형함으로써 미리 예측할 수 없는 무작위의 일부 인터-레이어 컨택은 전도성 레이어들(201 및 202) 사이에서 성공적으로 임플란트되고, 다른 나머지 인터-레이어 컨택은 성공적으로 임플란트 되지 못하게 할 수 있고, 따라서 PUF가 생성될 수 있다.
포토 리소그래피 공정에서 이러한 마스크 윈도우 크기 왜곡에 의한 영향은 도 3을 참조하여 보다 상세히 설명한다.
도 3은 일실시예에 따라 마스크 윈도우 크기를 왜곡함으로써 인터-레이어 컨택의 임플란트 성공을 확률적으로 결정하도록 하는 과정을 설명하기 위한 개념도이다.
예시적인 하나의 인터-레이어 컨택을 생성하기 위한 디자인(301)에 따라, 통상의 정상적인 공정에서는, 마스크 윈도우(310)를 포토 마스크 상에 생성한다.
예시적으로, 통상적 공정에서는 OPC (Optical Proximity Correction)를 수행할 수 있으며, 마스크 윈도우(310)은 OPC를 수행하여 디자인(301)과 동일하게 포토 레지스트(Photo-resist: PR)를 현상(develop)하게 하는 크기와 모양을 갖는다. OPC에 대해서는 반도체 공정 엔지니어에게 잘 알려져 있으므로 보다 상세한 설명은 생략한다.
마스크 윈도우(310)는, 상기한 제1 마스크 패턴에 포함되는 것일 수 있으며, 충분한 크기로 PR을 현상하여 인터레이어 위에 있는 PR을 모양(311)과 같이 현상한다. 그러면, 포토 리소그래피 과정에 포함되는 PR 디벨롭핑 및 에칭(Developing and etching of PR) 결과는 그림(312)의 형태가 되고, 이 경우에는 인터-레이어 컨택은 모두 성공적으로 임플란트 될 수 있다.
한편, 마스크 윈도우(330)는, 제1 마스크 패턴에 포함되는 마스크 윈도우(310)의 크기를 극단적으로 줄인 것으로, PR을 모양(331)과 같이 현상한다. 그러면, PR 디벨롭핑 및 에칭 결과는 그림(332)의 형태가 되고, 이 경우에는 인터-레이어 컨택은 대부분 실패할 수 있다.
일실시예에 따르면, 마스크 윈도우(320)을 선택하여, 제2 마스크 패턴을 생성한다. 마스크 윈도우(320)를 이용하면, PR은 정상보다 작은 크기를 갖는 왜곡된 모양(321)으로 현상된다. 그러면, PR 디벨롭핑 및 에칭 결과는 그림(322)의 형태가 된다. 일실시예에 따르면, 이 경우에 인터-레이어 컨택의 성공적 임플란트 확률이 50% 정도가 되도록 마스크 윈도우(320)를 만들 수 있다.
예를 들자면, 예시적인 0.18 미크론(um)의 CMOS(Complementary metal-oxide-semiconductor) 공정에서의 정상적 마스크 윈도우(310) 크기가 0.25 미크론(um)이라고 하면, 일실시예에 따라 제2 마스크 패턴에 포함되는 마스크 윈도우(320) 크기는 0.19 미크론일 수 있다.
물론, 위의 예시적 수치는 반도체 공정 회사 마다 상이하고, 다른 여러 가지 공정 팩터(process factors)에 따라 얼마든지 바뀔 수 있는 예시적인 것에 불과하다. 따라서, 상기한 실시예에 따라 인터-레이어의 성공적 임플란트에 의한 전도성 레이어들 사이의 단락 확률이 50% 정도가 되도록 하는 것은 다양한 크기의 마스크 윈도우를 만들어 테스트해 봄으로써 결정할 수 있으며, 이렇게 결정된 마스크 윈도우의 크기를, 실시예들에 따른 마스크 윈도우 변형에 사용할 수 있다.
한편, 도 2의 그룹(230) 또는 그룹(240)을 참조하여 설명한 바와 같이, 경우에 따라서는 마스크 윈도우 사이즈가 너무 작아서 PR 디벨롭핑 과정이 불완전하게 수행되어 PR이 인터-레이어 층까지 완전히 현상되지 않는 경우도 있다(미도시). 이러한 경우에는 그림(322)와 달리 인터-레이어 층이 전혀 식각되지 않는 경우도 있을 수 있다.
도 4는 일실시예에 따라 인터-레이어 컨택의 임플란트 성공 확률을 조정하기 위해 마스크 윈도우 크기를 왜곡하는 정도를 설명하기 위한 그래프이다.
그래프에서 마스크 윈도우의 사이즈가 커질수록, 인터-레이어 컨택의 성공적 임플란트 확률이 1에 가까운 것을 알 수 있다. 통상적인 반도체 공정에서는 제1 임계 수율 이상으로 임플란트되도록 하기 위해, 마스크 윈도우 사이즈를 Sd로 설정할 수 있다.
그리고, Sm은 이론적으로 인터-레이어 컨택이 성공적으로 임플란트 될 확률이 0.5가 되는 마스크 윈도우 크기인데, 상기한 바와 같이, 공정에 따라 값이 상이하며 실험에 의해 최대한 비슷한 값을 찾을 수는 있지만, 정확한 Sm을 찾는 것은 어렵다.
따라서, 일실시예에 따르면, 구체적인 실험에 따라 인터-레이어의 성공적인 임플란트 확률이 0.5에 충분히 가깝도록 마스크 윈도우 사이즈 Sx를 선택한다.
이 경우, Sx는 성공적인 임플란트 확률, 즉 수율이 0.5 근처인 일정 범위 내가 되도록 결정될 수 있다. 예시적으로, 임플란트 성공 확률이 제2 임계 수율인 0.45가 되는 윈도우 사이즈의 값과, 임플란트 성공 확률이 제3 임계 수율인 0.55가 되는 윈도우 사이즈 값 사이의 어떤 값으로, 실제 Sx 값이 결정될 수 있다.
한편, 실험에 의해 임플란트 성공 확률이 0.5에 가까운 마스크 윈도우 사이즈 Sx 값을 결정하더라도, 공정을 마친 후에 실제 임플란트 성공 비율은 50%가 아닐 수 있다. 이는 다양한 공정 팩터의 영향일 수 있다.
일실시예에 따르면, N 개의 인터-레이어 컨택을 상시 실시예에 의해 생성한 이후에, 생성된 N 개의 인터-레이어 컨택들을 그룹핑하여 k 개의 그룹 - k는 자연수 -으로 나눌 수 있다.
그러면, 개별 그룹들에는 N/k 개의 인터-레이어 컨택이 포함될 수 있다. 그리고, 두 개의 그룹 각각이 생성하는 N/k 비트의 디지털 값을 비교하여, 상기 두 개의 그룹을 대표하는 1 비트의 디지털 값을 "0" 또는 "1"로 결정할 수 있다.
이는, 실제 사용될 PUF에서 디지털 값 "0"과 "1" 사이의 밸런싱(balancing)을 수행하는 과정으로 이해될 수 있다. 이러한 밸런싱은 다양한 방법에 의해 수행될 수 있으며, 상기 예시적인 서술에 한정되지 않는다.
이하에서는 도 5 내지 도 8을 참조하여 PUF를 구현하기 위한 인터-레이어 컨택 디자인, 통상의 공정에 의한 제1 마스크 패턴 및 실시예들에 따른 제2 마스크 패턴의 예시를 구체적으로 설명한다.
도 5는 일실시예에 따라 디자인 된 복수 개의 인터-레이어 컨택에 대응하는 마스크 패턴 디자인을 도시한다.
반도체 디자인(510)에는 PUF를 구성하는 부분(520)이 포함될 수 있다. PUF를 구성하는 부분(520)은 통상의 집적 회로(Integrated Circuit) 내에 숨겨질 수 있으며(hided), 이러한 실시예에 의해 X-Ray 등으로 반도체 집적 회로를 분석하더라도 PUF를 구성하는 부분(520)이 어디인지를 찾기 힘들게 하는 것이 가능하다.
PUF를 구성하는 부분(520)에는 예시적으로, 16 개의 인터-레이어 컨택(521)이 디자인 되어 있다. 이러한 디자인에 따라, 16 개의 인터-레이어를 포토 리소그래피 공정에 의해 임플란트 하기 통상의 제1 마스크 패턴은 도 6에서 도시된다.
도 6은 일실시예에 따른 도 5의 마스크 패턴 디자인에 대응하는 제1 마스크 패턴(610)을 도시한다.
도 5에서 도시된 16개의 인터-레이어 디자인 각각에 대응하는 16 개의 마스크 윈도우들(620)이 도시되어 있다. 예시적으로 각각의 마스크 윈도우들(620)에는 OPC가 적용되어 있다.
일실시예에 따르면, 이러한 제1 마스크 패턴(610)을 변경한 제2 마스크 패턴을 생성한다. 제2 마스크 패턴의 예가 도 7에 도시된다.
도 7은 일실시예에 따라 도 6의 제1 마스크 패턴에 포함된 마스크 윈도우의 크기를 왜곡한 제2 마스크 패턴(710)을 도시한다.
제2 마스크 패턴(710)에 포함되는 16 개의 마스크 윈도우들(720)은 제1 마스크 패턴(610)에 포함되는 16 개의 마스크 윈도우들(620) 각각의 크기 및/또는 모양을 왜곡한 것이다. 일실시예에 따르면, 이러한 왜곡은 각각의 마스크 윈도우들(620)의 크기를 다운 스케일링(down-scaling)하는 것일 수 있다. 이러한 실시예에서도, PUF를 구성하기 위한 도 5의 부분(520)에 대응하는 마스크 윈도우들만이 이러한 다운 스케일링 처리 될 수 있으며, PUF 구성과는 관계 없는 다른 부분(미도시)은 통상의 공정대로 진행할 수 있다.
또한, 이러한 다운 스케일링은 상기 왜곡의 일실시예에 불과하며, 상기 왜곡은 다른 다양한 실시예들을 포함할 수 있다.
도 8은 다양한 실시예들에 따라 왜곡된 마스크 윈도우들(830)을 도시한다.
하나의 인터-레이어의 디자인(810)에 대응하는 종래의 공정에 따른 마스크 윈도우(820)를 다양한 방법으로 왜곡하는 실시예들이 마스크 윈도우들(830)에 예시적으로 도시되었다. 이러한 마스크 윈도우들(830)에 포함되는 예시적 형태들 외에도 다른 다양한 실시예가 있을 수 있음은 이 기술분야에 속하는 통상의 기술자(skilled in this art)에게 자명하다.
일실시예에 따르면, 도 7의 예시와 같이 마스크 윈도우(820)를 다운 스케일링 한 마스크 윈도우(831)를 생성할 수 있다.
다른 일실시예에 따르면, 마스크 윈도우(820)의 적어도 하나의 방향으로의 크기만을 줄인 마스크 윈도우(832)를 생성할 수 있다.
또 다른 일실시예에 따르면, 마스크 윈도우(820)의 크기 및 모양을 모두 변경한 마스크 윈도우(833) 또는 마스크 윈도우(834) 등을 생성할 수도 있다.
또 다른 일실시예에 따르면, 마스크 윈도우(820)에 적용될 OPC를 생략하여 마스크 윈도우(835)를 생성할 수도 있다.
또 다른 일실시예에 따르면, 마스크 윈도우(820)에 적용될 OPC 패턴을 역으로 적용하여 마스크 윈도우(836)를 생성할 수도 있다.
또 다른 일실시예에 따르면, 마스크 윈도우(820)의 내부에 격자 문양을 삽입하여 윈도우 면적을 줄임으로써 마스크 윈도우(837)를 생성할 수도 있다.
또 다른 일실시예에 따르면, 마스크 윈도우(820)의 적어도 일부분을 없앰으로써 마스크 윈도우(837)를 생성할 수도 있다.
상기한 바와 같이, 마스크 윈도우들(830)은 인터-레이어가 반도체 전도성 레이어 사이에 성공적으로 임플란트 되는 확률이 50%에 가까워지도록, 무작위적이고 확률적인 공정 실패를 야기하는 다른 어떤 변형 예도 포함하는 것으로 이해되어야 한다.
이러한 실시예들 중 선택되는 변형된 마스크 윈도우들을 동일하게 N 개 패터닝하여 포토 마스크를 생성하면, 설계 단계에서 반도체 디자인 룰을 위반하지 않고 공정에서 변화(modification)를 만듦으로써 PUF를 생성할 수 있다.
따라서, 별도의 추가 제작 비용이 발생하지 않고, 종래의 반도체 공정을 그대로 이용할 수 있으며, 물리적으로 복제가 불가능하여 외부의 공격에 강한 PUF가 제작될 수 있다.
도 9는 일실시예에 따른 반도체 마스크 생성 장치(900)를 도시한다.
일실시예에 따르면, 장치(900)의 처리부(910)에 도 5의 디자인(510) 또는 도 6의 제1 마스크 패턴이 입력된다.
그러면, 처리부는 상기 제1 마스크 패턴에 포함된 N 개의 마스크 윈도우의 크기 및/또는 모양을 왜곡하여 제2 마스크 패턴을 생성한다.
이러한 왜곡의 다양한 실시예들은 도 5 내지 도 8을 참조하여 상술한 바와 같다.
처리부(910)에 의해 제2 마스크 패턴이 생성되면, 프린트부(920)는 상기 제2 마스크 패턴을 프린트하여 포토 리소그래피 공정에서 사용될 포토 마스크를 생성한다.
상기 포토 마스크를 이용하여 통상의 포토 리소그래피 공정을 수행하는 경우, 상기한 바와 같이 원래 디자인에 따른 상기 N 개의 인터-레이어 컨택 중, 적어도 일부는 상기 반도체 전도성 레이어들 사이를 단락시키지 못하게 된다.
N 개의 인터-레이어 컨택 중 어떤 것이 성공적으로 임플란트 되었는지는 리드 트랜지스터(read transistor, 도시되지 않음)를 이용하여 식별할 수 있으며, 이러한 값을 통해 N 비트의 디지털 값을 생성하는 PUF가 생성될 수 있다.
나아가, 상기한 바와 같이 생성된 디지털 값의 "0"과 "1" 사이의 밸런싱을 위한 다양한 후처리가 부가될 수도 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 반도체 디자인에 대응하는 제1 마스크 패턴을 입력 받는 경우, 상기 제1 마스크 패턴의 적어도 일부를 변형한 제2 마스크 패턴을 프린팅하는 단계; 및
    상기 프린트된 제2 마스크 패턴을 포함하는 포토 마스크를 이용하여 포토 리소그래피를 수행하는 단계
    를 포함하고, 상기 제2 마스크 패턴은 상기 반도체 디자인에 포함되는 복수 개의 인터-레이어 컨택 또는 비아의 형성이 확률적으로 이루어져서 상기 복수 개의 인터-레이어 컨택 또는 비아 중 적어도 일부는 형성되지 않도록, 상기 제1 마스크 패턴을 변형하여 생성되는 패턴인, 반도체 제조 방법.
  2. 제1항에 있어서,
    상기 제2 마스크 패턴은,
    상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우의 크기 및 형태 중 적어도 하나를 변형하거나 또는 왜곡하여 생성되는 패턴인, 반도체 제조 방법.
  3. 제1항에 있어서,
    상기 복수 개의 인터-레이어 컨택 또는 비아는,
    상기 제1 마스크 패턴을 이용한 포토 리소그래피의 수행에 의해서는 제1 임계 수율 이상으로 형성되고,
    상기 제2 마스크 패턴을 이용한 포토 리소그래피의 수행에 의해서는 제2 임계 수율 이상 제3 임계 수율 이하로 형성되며,
    상기 제3 임계 수율은 상기 제1 임계 수율보다 작고, 상기 제2 임계 수율은 상기 제3 임계 수율보다 작은, 반도체 제조 방법.
  4. 제1항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴인, 반도체 제조 방법.
  5. 제1항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴인, 반도체 제조 방법.
  6. 제1항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴인, 반도체 제조 방법.
  7. 반도체 전도성 레이어 사이에서 복수 개의 인터-레이어 컨택 또는 비아가 형성되도록 디자인 된 제1 마스크 패턴을 입력 받는 단계; 및
    상기 복수 개의 인터-레이어 컨택 또는 비아 중 적어도 일부가 확률적으로 임플란트 되지 않도록 상기 제1 마스크 패턴을 왜곡하여 제2 마스크 패턴을 생성하는 단계
    를 포함하고,
    상기 제2 마스크 패턴을 이용하여 포토 리소그래피를 수행하는 경우, 상기 복수 개의 인터-레이어 컨택 또는 비아 중, 형성되지 않는 것과 형성되어 상기 반도체 전도성 레이어 사이를 단락하는 것의 비율 차이는 제1 임계치 이하가 되는, 반도체 제조 방법.
  8. 제7항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴인, 반도체 제조 방법.
  9. 제7항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴인, 반도체 제조 방법.
  10. 제7항에 있어서,
    상기 제2 마스크 패턴은, 상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴인, 반도체 제조 방법.
  11. 반도체 전도성 레이어들 사이를 단락하도록 디자인된 N 개의 인터-레이어 컨택의 임플란트 공정에 연관된 제1 마스크 패턴을 입력 받는 단계 - 단, N은 자연수이고, 상기 제1 마스크 패턴에는 상기 N 개의 인터-레이어 컨택의 각각에 대응하는 N 개의 마스크 윈도우가 포함됨 -; 및
    상기 제1 마스크 패턴 내의 상기 N 개의 마스크 윈도우의 형태 및 크기 중 적어도 하나를 변형하거나 또는 왜곡하여 제2 마스크 패턴을 생성하는 단계
    를 포함하고, 상기 제2 마스크 패턴을 이용하여 상기 전도성 레이어들 사이에 상기 N 개의 인터-레이어 컨택의 임플란트 공정을 수행하는 경우, 상기 디자인된 N 개의 인터-레이어 컨택의 각각이 상기 전도성 레이어들 사이를 단락하는 지의 여부는 확률적으로 결정되는, 반도체 제조 방법.
  12. 제11항에 있어서,
    상기 변형 또는 왜곡은, 상기 디자인된 N 개의 인터-레이어 컨택 중 상기 전도성 레이어들 사이를 단락하는 것의 비율과 단락하지 못하는 것의 비율의 차이가 제1 임계치 미만이 되도록,
    상기 N 개의 마스크 윈도우의 형태 및 크기 중 적어도 하나를 변경하는 것인, 반도체 제조 방법.
  13. 반도체 전도성 레이어 사이에서 복수 개의 인터-레이어 컨택이 임플란트되도록 디자인 된 제1 마스크 패턴을 입력 받는 경우, 상기 복수 개의 인터-레이어 컨택 중 적어도 일부가 확률적으로 임플란트 되지 않도록 상기 제1 마스크 패턴을 변형 또는 왜곡하여 제2 마스크 패턴을 생성하는 처리부; 및
    상기 제2 마스크 패턴을 프린트하는 프린트부
    를 포함하고,
    상기 제2 마스크 패턴은, 포토 리소그래피를 수행하는 경우, 상기 복수 개의 인터-레이어 컨택 중, 임플란트 되지 않는 인터-레이어 컨택과 임플란트 되어 상기 반도체 전도성 레이어 사이를 단락하는 인터-레이어 컨택의 비율 차이가 제1 임계치 이하가 되도록 상기 제1 마스크 패턴에 포함된 적어도 일부의 마스크 윈도우의 크기 및 형태 중 적어도 하나를 변형 또는 왜곡한 패턴인, 반도체 마스크 생성 장치.
  14. 제13항에 있어서,
    상기 처리부는,
    상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우에 1보다 작은 스케일 팩터를 적용하여 상기 적어도 하나의 마스크 윈도우 크기를 스케일-다운 한 패턴을 상기 제2 마스크 패턴으로 생성하는, 반도체 마스크 생성 장치.
  15. 제13항에 있어서,
    상기 처리부는,
    상기 제1 마스크 패턴에 포함된 적어도 하나의 마스크 윈도우 형태를 적어도 하나의 방향에 대하여 변형하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴을 상기 제2 마스크 패턴으로서 생성하는, 반도체 마스크 생성 장치.
  16. 제13항에 있어서,
    상기 처리부는,
    상기 제1 마스크 패턴에 포함되는 적어도 하나의 마스크 윈도우에 대해, OPC (Optical Proximity Correction)를 생략하거나 또는 변형된 형태의 OPC를 적용하여 상기 적어도 하나의 마스크 윈도우의 형태를 왜곡한 패턴을 상기 제2 마스크 패턴으로서 생성하는, 반도체 마스크 생성 장치.
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