KR102324594B1 - Puf 셀 어레이, 시스템, 및 그 제조 방법 - Google Patents

Puf 셀 어레이, 시스템, 및 그 제조 방법 Download PDF

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KR102324594B1
KR102324594B1 KR1020190136541A KR20190136541A KR102324594B1 KR 102324594 B1 KR102324594 B1 KR 102324594B1 KR 1020190136541 A KR1020190136541 A KR 1020190136541A KR 20190136541 A KR20190136541 A KR 20190136541A KR 102324594 B1 KR102324594 B1 KR 102324594B1
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청은 리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

물리적 복제 방지 기능(Physically Unclonable Function; PUF) 셀 어레이는 제1 방향으로 제1 열에 배열된 제1 PUF 셀 및 제1 방향으로 제2 열에 배열된 제2 PUF 셀을 포함한다. 제1 PUF 셀은 제1 방향과 제2 방향으로 연장된 제1 세트의 도전성 구조물들을 포함한다. 제2 PUF 셀은 제1 방향과 제2 방향으로 연장된 제2 세트의 도전성 구조물들을 포함한다. 제1 PUF 셀은 제1 방향으로 연장된 제1 도전성 구조물과 제2 도전성 구조물을 포함한다. 제2 PUF 셀은 제2 방향으로 연장된 제3 도전성 구조물과 제4 도전성 구조물을 포함한다. 제1 도전성 구조물과 제3 도전성 구조물 또는 제2 도전성 구조물과 제4 도전성 구조물은 제2 방향으로 연장된 적어도 제1 PUF 셀 또는 제2 PUF 셀의 중심선에 대하여 서로 대칭이다.

Description

PUF 셀 어레이, 시스템, 및 그 제조 방법{PUF CELL ARRAY, SYSTEM AND METHOD OF MANUFACTURING SAME}
본 출원은 2018년 10월 31일에 출원된 미국 가특허 출원 제62/753,281호의 우선권을 주장하며, 이 가특허 출원 내용 전체는 참조로서 본 명세서 내에서 원용된다.
집적 회로들은 동일한 물질들과 공정들로 설계되고 제조되지만, 각각의 집적 회로는 각각의 집적 회로를 고유하게 하는 내재적인 변동(inherent variation)들을 서로 가질 수 있다. 최근에, 보안 개발자들은 인간의 DNA와 유사한 고유한 식별정보로서 이 내재적인 변동들을 집적 회로들 간에 이용하기 위해 물리적 복제 방지 기능(Physically Unclonable Function; PUF)를 제안했다. PUF는 암호화, 보안 컴퓨팅, 또는 보안 통신에서 고유 식별정보 또는 고유 키를 생성하는데 사용될 수 있는 물리적 객체이다. PUF 출력의 무작위적 특성으로 인해, PUF 객체의 출력은 예측하기가 매우 어렵고, 보안 계층을 부가시킨다. 그러나, PUF의 영역들의 체계적 바이어스(systematic bias)는 성능에 영향을 줄 수 있고, PUF 출력의 원하는 랜덤성에 영향을 미쳐서 보안성에 영향을 미칠 수 있다.
본 설명의 일 양태는, 제1 방향으로 제1 열에 배열된 제1 PUF 셀 및 제1 방향으로 제2 열에 배열된 제2 PUF 셀을 포함하는 PUF 셀 어레이에 관한 것이다. 제1 PUF 셀은 제1 방향 및 제1 방향과는 상이한 제2 방향으로 연장된 제1 세트의 도전성 구조물들을 포함한다. 제1 세트의 도전성 구조물들은 제1 금속층 상에 있다. 제2 PUF 셀은 제1 방향과 제2 방향으로 연장되고 제1 금속층 상에 있는 제2 세트의 도전성 구조물들을 포함한다. 제1 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제1 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제1 도전성 구조물로부터 분리된 제2 도전성 구조물을 포함한다. 제2 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제3 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제3 도전성 구조물로부터 분리된 제4 도전성 구조물을 포함한다. 일부 실시예들에서, 적어도 제1 도전성 구조물과 제3 도전성 구조물, 또는 제2 도전성 구조물과 제4 도전성 구조물은 제2 방향으로 연장된 적어도 제1 PUF 셀 또는 제2 PUF 셀의 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, PUF 셀 어레이는 제1 개수의 PUF 셀들을 갖는 제1 세트의 PUF 셀들 - 제1 세트의 PUF 셀들은 제1 PUF 셀을 포함함 -; 및 상기 PUF 셀들의 제1 개수와 동등한 제2 개수의 PUF 셀들을 갖는 제2 세트의 PUF 셀들 - 제2 세트의 PUF 셀들은 제2 PUF 셀을 포함함 -을 더 포함한다. 일부 실시예들에서, 제1 세트의 PUF 셀들 및 제2 세트의 PUF 셀들의 각각의 PUF 셀은 대응하는 어드레스를 갖는 대응하는 출력 핀을 갖고, 제1 세트의 PUF 셀들과 제2 세트의 PUF 셀들 내의 각각의 PUF 셀의 각각의 대응하는 출력 핀의 각각의 어드레스는 랜덤하게 배열된다. 일부 실시예들에서, PUF 셀 어레이는 제2 방향으로 제1 행에 배열된 제3 PUF 셀, 및 제1 행에 배열된 제4 PUF 셀을 더 포함한다. 일부 실시예들에서, 제3 PUF 셀과 제1 PUF 셀은 제1 방향으로 제1 라인에 대해 서로 대칭이다. 일부 실시예들에서, 제3 PUF 셀은 적어도 제2 방향으로 연장되고 제1 금속층 상에 있는 제3 세트의 도전성 구조물들을 포함한다. 일부 실시예들에서, 제3 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제5 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제5 도전성 구조물로부터 분리된 제6 도전성 구조물을 포함한다. 일부 실시예들에서, 제4 PUF 셀과 제2 PUF 셀은 제1 방향으로 제2 라인에 대해 서로 대칭이다. 일부 실시예들에서, 제4 PUF 셀은 적어도 제2 방향으로 연장되고 제1 금속층 상에 있는 제4 세트의 도전성 구조물들을 포함한다. 일부 실시예들에서, 제4 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제7 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제7 도전성 구조물로부터 분리된 제8 도전성 구조물을 포함한다. 일부 실시예들에서, 적어도 제5 도전성 구조물과 제7 도전성 구조물, 또는 제6 도전성 구조물과 제8 도전성 구조물은 제2 방향으로 연장된 적어도 제3 PUF 셀 또는 제4 PUF 셀의 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, 제1 PUF 셀과 제2 PUF 셀은 제2 방향으로 제2 행에 배열된다. 일부 실시예들에서, 제3 PUF 셀은 제1 열에 배열되고, 제4 PUF 셀은 제2 열에 배열되고, 제1 행은 제2 행에 인접해 있고, 제1 열은 제2 열에 인접해 있다. 일부 실시예들에서, 제4 PUF 셀은 제1 열에 배열되고, 제3 PUF 셀은 제2 열에 배열되고, 제1 행은 제2 행에 인접해 있고, 제1 열은 제2 열에 인접해 있다. 일부 실시예들에서, 제1 PUF 셀은 제1 인버터, 및 제1 인버터에 교차 결합된 제2 인버터를 더 포함한다. 일부 실시예들에서, 제2 PUF 셀은 제3 인버터, 및 제3 인버터에 교차 결합된 제4 인버터를 더 포함한다. 일부 실시예들에서, 제1 도전성 구조물과 제4 도전성 구조물은 제2 방향으로 서로 분리된다. 일부 실시예들에서, 제2 도전성 구조물과 제3 도전성 구조물은 제2 방향으로 서로 분리된다. 일부 실시예들에서, 제1 도전성 구조물과 제2 도전성 구조물은 제1 인버터를 제2 인버터에 교차 결합시킨다. 일부 실시예들에서, 제4 도전성 구조물과 제3 도전성 구조물은 제3 인버터를 제4 인버터에 교차 결합시킨다. 일부 실시예들에서, 제1 인버터는 제1 n형 트랜지스터와, 제1 p형 트랜지스터를 포함한다. 일부 실시예들에서, 제2 인버터는 제2 n형 트랜지스터와, 제2 p형 트랜지스터를 포함한다. 일부 실시예들에서, 제3 인버터는 제3 n형 트랜지스터와, 제3 p형 트랜지스터를 포함한다. 일부 실시예들에서, 제4 인버터는 제4 n형 트랜지스터와, 제4 p형 트랜지스터를 포함한다. 일부 실시예들에서, 제1 PUF 셀은 제5 n형 트랜지스터와, 제6 n형 트랜지스터를 더 포함한다. 일부 실시예들에서, 제2 PUF 셀은 제7 n형 트랜지스터와, 제8 n형 트랜지스터를 더 포함한다. 일부 실시예들에서, 제1 n형 트랜지스터의 게이트와 제1 p형 트랜지스터의 게이트는 적어도 제1 도전성 구조물에 의해, 적어도 제2 n형 트랜지스터의 드레인, 제2 p형 트랜지스터의 드레인, 및 제5 n형 트랜지스터의 드레인에 교차 결합된다. 일부 실시예들에서, 제2 n형 트랜지스터의 게이트와 제2 p형 트랜지스터의 게이트는 적어도 제2 도전성 구조물에 의해, 적어도 제1 n형 트랜지스터의 드레인, 제1 p형 트랜지스터의 드레인, 및 제6 n형 트랜지스터의 드레인에 교차 결합된다. 일부 실시예들에서, 제3 n형 트랜지스터의 게이트와 제3 p형 트랜지스터의 게이트는 적어도 제3 도전성 구조물에 의해, 적어도 제4 n형 트랜지스터의 드레인, 제4 p형 트랜지스터의 드레인, 및 제7 n형 트랜지스터의 드레인에 교차 결합된다. 일부 실시예들에서, 제4 n형 트랜지스터의 게이트와 제4 p형 트랜지스터의 게이트는 적어도 제2 도전성 구조물에 의해, 적어도 제3 n형 트랜지스터의 드레인, 제3 p형 트랜지스터의 드레인, 및 제8 n형 트랜지스터의 드레인에 교차 결합된다. 일부 실시예들에서, 제1 PUF 셀은 제1 방향으로 연장된 제1 도전성 부분, 제1 방향으로 연장되고 제1 세트의 도전성 구조물들과 오버랩되는 제2 도전성 부분, 및 제1 방향으로 연장된 제3 도전성 부분을 더 포함한다. 일부 실시예들에서, 제1 도전성 부분, 제2 도전성 부분, 및 제3 도전성 부분 각각은 제2 방향으로 서로 분리되고, 제1 금속층과는 상이한 제2 금속층 상에 있다. 일부 실시예들에서, 제2 PUF 셀은 제1 방향으로 연장된 제4 도전성 부분, 제1 방향으로 연장되고 제2 세트의 도전성 구조물들과 오버랩되는 제5 도전성 부분, 및 제1 방향으로 연장된 제6 도전성 부분을 더 포함한다. 일부 실시예들에서, 제4 도전성 부분, 제5 도전성 부분, 및 제6 도전성 부분 각각은 제2 방향으로 서로 분리되고, 제2 금속층 상에 있다.
본 설명의 다른 양태는 PUF 셀 어레이를 형성하는 방법에 관한 것이다. 일부 실시예들에서, 방법은 제1 PUF 셀의 제1 레이아웃 설계를 생성하는 동작, 제2 PUF 셀의 제2 레이아웃 설계를 생성하는 동작, 및 적어도 제1 레이아웃 설계 또는 제2 레이아웃 설계에 기초하여 PUF 셀 어레이를 제조하는 동작을 포함한다. 일부 실시예들에서, 제1 레이아웃 설계는 제1 방향으로 제1 열에 배열된다. 일부 실시예들에서, 제1 레이아웃 설계를 생성하는 동작은 제1 방향 및 제1 방향과는 상이한 제2 방향으로 연장된 제1 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 포함하고, 제1 세트의 도전성 피처 레이아웃 패턴들은 제1 레이아웃 레벨 상에 있고, 적어도 제2 방향으로 연장된 제1 도전성 피처 레이아웃 패턴, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제1 도전성 피처 레이아웃 패턴으로부터 분리된 제2 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 제2 레이아웃 설계는 제1 방향으로 제2 열에 배열된다. 일부 실시예들에서, 제1 레이아웃 설계를 생성하는 동작은 제1 방향 및 제2 방향으로 연장된 제2 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 포함하고, 제2 세트의 도전성 피처 레이아웃 패턴들은 제1 레이아웃 레벨 상에 있고, 적어도 제2 방향으로 연장된 제3 도전성 피처 레이아웃 패턴, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제3 도전성 피처 레이아웃 패턴으로부터 분리된 제4 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 적어도 제1 도전성 피처 레이아웃 패턴과 제3 도전성 피처 레이아웃 패턴, 또는 제2 도전성 피처 레이아웃 패턴과 제4 도전성 피처 레이아웃 패턴은 제2 방향으로 연장된 적어도 제1 레이아웃 설계 또는 제2 레이아웃 설계의 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, 상기 생성 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행되고, 적어도 제1 레이아웃 설계 또는 제2 레이아웃 설계는 비일시적 컴퓨터 판독가능 매체에 저장된다. 일부 실시예들에서, 방법은 제3 PUF 셀의 제3 레이아웃 설계를 생성하는 동작을 더 포함하고, 제3 레이아웃 설계는 제2 방향으로 제1 행에 배열되고, 제3 레이아웃 설계와 제1 레이아웃 설계는 제1 방향으로 제1 라인에 대해 서로 대칭이다. 일부 실시예들에서, 제3 레이아웃 설계를 생성하는 동작은 제1 방향 및 제2 방향으로 연장된 제3 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 포함하고, 제3 세트의 도전성 피처 레이아웃 패턴들은 제1 레이아웃 레벨 상에 있고, 적어도 제2 방향으로 연장된 제5 도전성 피처 레이아웃 패턴, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제5 도전성 피처 레이아웃 패턴으로부터 분리된 제6 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 방법은 제4 PUF 셀의 제4 레이아웃 설계를 생성하는 동작을 더 포함하고, 제4 레이아웃 설계는 제1 행에 배열되고, 제4 레이아웃 설계와 제2 레이아웃 설계는 제1 방향으로 제2 라인에 대해 서로 대칭이다. 일부 실시예들에서, 제4 레이아웃 설계를 생성하는 동작은 제1 방향 및 제2 방향으로 연장된 제4 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 포함하고, 제4 세트의 도전성 피처 레이아웃 패턴들은 제1 레이아웃 레벨 상에 있고, 적어도 제2 방향으로 연장된 제7 도전성 피처 레이아웃 패턴, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제7 도전성 피처 레이아웃 패턴으로부터 분리된 제8 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 적어도 제5 도전성 피처 레이아웃 패턴과 제7 도전성 피처 레이아웃 패턴, 또는 제6 도전성 피처 레이아웃 패턴과 제8 도전성 피처 레이아웃 패턴은 제2 방향으로 연장된 적어도 제3 레이아웃 설계 또는 제4 레이아웃 설계의 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, 제1 레이아웃 설계와 제2 레이아웃 설계는 제2 방향으로 제2 행에 배열된다. 일부 실시예들에서, 제3 레이아웃 설계는 제1 열에 배열되고, 제4 레이아웃 설계는 제2 열에 배열되고, 제1 행은 제2 행에 인접해 있고, 제1 열은 제2 열에 인접해 있다. 일부 실시예들에서, 제4 레이아웃 설계는 제1 열에 배열되고, 제3 레이아웃 설계는 제2 열에 배열되고, 제1 행은 제2 행에 인접해 있고, 제1 열은 제2 열에 인접해 있다. 일부 실시예들에서, 방법은 제1 세트의 PUF 셀들의 제1 세트의 레이아웃 설계들을 생성하는 동작을 더 포함하고, 제1 세트의 레이아웃 설계들은 제1 레이아웃 설계를 포함하고, 제1 세트의 PUF 셀들은 제1 PUF 셀을 포함하고, 제1 세트의 레이아웃 설계들은 제1 개수의 제1 레이아웃 설계들을 갖는다. 일부 실시예들에서, 방법은 제2 세트의 PUF 셀들의 제2 세트의 레이아웃 설계들을 생성하는 동작을 더 포함하고, 제2 세트의 레이아웃 설계들은 제2 레이아웃 설계를 포함하고, 제2 세트의 PUF 셀들은 제2 PUF 셀을 포함하고, 제2 세트의 레이아웃 설계들은 상기 제1 레이아웃 설계들의 제1 개수와 동등한 제2 개수의 제2 레이아웃 설계들을 갖는다. 일부 실시예들에서, 제1 레이아웃 설계을 생성하는 동작은, 제1 방향으로 연장되고 적어도 제1 세트의 도전성 피처 레이아웃 패턴들과 오버랩되고 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 위치된 제3 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 더 포함하며, 제3 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 제2 방향으로 제3 세트의 도전성 피처 레이아웃 패턴들의 인접한 레이아웃 패턴으로부터 분리된다. 일부 실시예들에서, 제2 레이아웃 설계을 생성하는 동작은, 제1 방향으로 연장되고 적어도 제2 세트의 도전성 피처 레이아웃 패턴들과 오버랩되고 제2 레이아웃 레벨 상에 위치된 제4 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작을 더 포함하며, 제4 세트의 도전성 피처 레이아웃 패턴들의 각각의 도전성 피처 레이아웃 패턴은 적어도 제2 방향으로 제4 세트의 도전성 피처 레이아웃 패턴들의 인접한 레이아웃 패턴으로부터 분리된다.
본 설명의 또다른 양태는 PUF 셀 어레이를 설계하기 위한 시스템에 관한 것이다. 일부 실시예들에서, 시스템은 실행가능 명령어들을 저장하도록 구성된 비일시적 컴퓨터 판독가능 매체, 및 비일시적 컴퓨터 판독가능 매체에 결합된 프로세서를 포함한다. 일부 실시예들에서, 프로세서는 제1 방향으로 제1 열에 제1 PUF 셀의 제1 레이아웃 설계를 배치하기 위한 명령어들을 실행하도록 구성된다. 일부 실시예들에서, 제1 레이아웃 설계를 배치하는 것은 제1 세트의 도전성 피처 레이아웃 패턴들을 제1 레이아웃 레벨 상에 배치하는 것을 포함하고, 제1 세트의 도전성 피처 레이아웃 패턴들은, 제1 방향 및 제1 방향과는 상이한 제2 방향으로 연장되고, 적어도 제2 방향으로 연장된 제1 도전성 피처 레이아웃 패턴 및 적어도 제2 방향으로 연장되고 제1 방향으로 제1 도전성 피처 레이아웃 패턴으로부터 분리된 제2 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 프로세서는 제1 방향으로 제2 열에 제2 PUF 셀의 제2 레이아웃 설계를 배치하기 위한 명령어들을 실행하도록 구성된다. 일부 실시예들에서, 제2 레이아웃 설계를 배치하는 것은 제2 세트의 도전성 피처 레이아웃 패턴들을 제1 레이아웃 레벨 상에 배치하는 것을 포함하고, 제2 세트의 도전성 피처 레이아웃 패턴들은, 제1 방향 및 제2 방향으로 연장되고, 적어도 제2 방향으로 연장된 제3 도전성 피처 레이아웃 패턴 및 적어도 제2 방향으로 연장되고 제1 방향으로 제3 도전성 피처 레이아웃 패턴으로부터 분리된 제4 도전성 피처 레이아웃 패턴을 포함한다. 일부 실시예들에서, 적어도 제1 도전성 피처 레이아웃 패턴과 제3 도전성 피처 레이아웃 패턴, 또는 제2 도전성 피처 레이아웃 패턴과 제4 도전성 피처 레이아웃 패턴은 제2 방향으로 연장된 적어도 제1 레이아웃 설계 또는 제2 레이아웃 설계의 제1 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, 프로세서가 제1 세트의 도전성 피처 레이아웃 패턴들을 배치하기 위한 명령어들을 실행하도록 구성된 것은, 적어도 제2 방향으로 연장되고 제2 방향으로 서로 분리된 제5 도전성 피처 레이아웃 패턴과 제6 도전성 피처 레이아웃 패턴을 제1 레이아웃 레벨 상에 배치하는 것 - 제5 도전성 피처 레이아웃 패턴은 제1 방향으로 제1 거리만큼 제2 도전성 피처 레이아웃 패턴으로부터 분리되고, 제6 도전성 피처 레이아웃 패턴은 제1 방향으로 제1 거리와는 상이한 제2 거리만큼 제1 도전성 피처 레이아웃 패턴으로부터 분리됨 -; 및 제1 세트의 게이트 레이아웃 패턴들을 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 배치하는 것 - 제1 세트의 게이트 레이아웃 패턴들은 제1 방향으로 연장되고, 제1 도전성 피처 레이아웃 패턴과 제2 도전성 피처 레이아웃 패턴에 의해 오버랩됨 -을 더 포함한다. 일부 실시예들에서, 프로세서가 제2 세트의 도전성 피처 레이아웃 패턴들을 배치하기 위한 명령어들을 실행하도록 구성된 것은, 적어도 제2 방향으로 연장되고 제2 방향으로 서로 분리된 제7 도전성 피처 레이아웃 패턴과 제8 도전성 피처 레이아웃 패턴을 제1 레이아웃 레벨 상에 배치하는 것 - 제7 도전성 피처 레이아웃 패턴은 제1 방향으로 제2 거리만큼 제4 도전성 피처 레이아웃 패턴으로부터 분리되고, 제8 도전성 피처 레이아웃 패턴은 제1 방향으로 제1 거리만큼 제3 도전성 피처 레이아웃 패턴으로부터 분리됨 -; 및 제2 세트의 게이트 레이아웃 패턴들을 제2 레이아웃 레벨 상에 배치하는 것 - 제2 세트의 게이트 레이아웃 패턴들은 제1 방향으로 연장되고, 제4 도전성 피처 레이아웃 패턴과 제3 도전성 피처 레이아웃 패턴에 의해 오버랩됨 -을 더 포함한다. 일부 실시예들에서, 적어도 제5 도전성 피처 레이아웃 패턴과 제6 도전성 피처 레이아웃 패턴, 또는 제7 도전성 피처 레이아웃 패턴과 제8 도전성 피처 레이아웃 패턴은 제1 방향으로 연장된 적어도 제1 레이아웃 설계 또는 제2 레이아웃 설계의 제2 중심 라인에 대하여 서로 대칭이다.
특허 또는 출원 파일에는 칼라로 작성된 도면들/사진들이 포함되어 있다. 칼라 도면(들)/사진(들)이 있는 본 특허의 사본은 요청시에 필요한 수수료를 납부하면 청에 의해 제공받을 것이다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 일부 실시예들에 따른, PUF 셀의 회로도이다.
도 1b는 일부 실시예들에 따른, 파형들의 그래프이다.
도 2a 내지 도 2k는 일부 실시예들에 따른, 레이아웃 설계의 다이어그램이다.
도 2l은 일부 실시예들에 따른, 레이아웃 설계의 다이어그램이다.
도 3a, 도 3b, 및 도 3c는 일부 실시예들에 따른, 집적 회로의 다이어그램들이다.
도 4a는 일부 실시예들에 따른, PUF 셀의 추상도의 개략도이다.
도 4b는 일부 실시예들에 따른, PUF 셀의 추상도의 개략도이다.
도 5a 내지 도 5k은 일부 실시예들에 따른, 레이아웃 설계의 다이어그램이다.
도 5l은 일부 실시예들에 따른, 레이아웃 설계의 다이어그램이다.
도 6a, 도 6b, 및 도 6c는 일부 실시예들에 따른, 집적 회로의 다이어그램들이다.
도 7a는 일부 실시예들에 따른, PUF 셀의 추상도의 개략도이다.
도 7b는 일부 실시예들에 따른, PUF 셀의 추상도의 개략도이다.
도 8a는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 8b는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 9a는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 9b는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 9c는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 9d는 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 10은 일부 실시예들에 따른, PUF 셀 어레이의 개략도이다.
도 11은 일부 실시예들에 따른 집적 회로를 형성하거나 또는 제조하는 방법의 흐름도이다.
도 12는 일부 실시예들에 따른, 집적 회로의 레이아웃 설계를 생성하는 방법의 흐름도이다.
도 13은 일부 실시예들에 따른, IC 레이아웃 설계를 설계하고 제조하기 위한 시스템의 블록도이다.
도 14는 일부 실시예들에 따른, IC 제조 시스템, 및 이와 관련된 IC 제조 흐름의 블록도이다.
아래의 발명개시는 제공되는 본 발명내용의 특징들을 구현하기 위한 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화시키기 위해 컴포넌트들, 물질들, 값들, 단계들, 배열들 등의 특정한 예시들을 아래에서 설명한다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 한 것은 아니다. 다른 컴포넌트들, 물질들, 값들, 단계들, 배열들 등이 구상가능하다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일부 실시예들에 따르면, PUF 셀 어레이는 제1 방향으로 제1 열에 배열된 제1 PUF 셀 및 제1 방향으로 제2 열에 배열된 제2 PUF 셀을 포함한다. 제1 PUF 셀은 제1 방향 및 제1 방향과는 상이한 제2 방향으로 연장된 제1 세트의 도전성 구조물들을 포함한다. 제1 세트의 도전성 구조물들은 제1 금속층 상에 있다. 제2 PUF 셀은 제1 방향과 제2 방향으로 연장되고 제1 금속층 상에 있는 제2 세트의 도전성 구조물들을 포함한다.
일부 실시예들에서, 제1 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제1 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제1 도전성 구조물로부터 분리된 제2 도전성 구조물을 포함한다. 일부 실시예들에서, 제2 세트의 도전성 구조물들은 적어도 제2 방향으로 연장된 제3 도전성 구조물, 및 적어도 제2 방향으로 연장되고 제1 방향으로 제3 도전성 구조물로부터 분리된 제4 도전성 구조물을 포함한다.
일부 실시예들에서, PUF 셀 어레이 내의 대응하는 노드들에서의 하나 이상의 신호가 변경되면, 제1 또는 제2 PUF 셀의 동작 및 출력이 또한 체계적 바이어스에 의해 변경된다.
일부 실시예들에서, 적어도 제1 도전성 구조물과 제3 도전성 구조물, 또는 제2 도전성 구조물과 제4 도전성 구조물은 제2 방향으로 연장된 적어도 제1 PUF 셀 또는 제2 PUF 셀의 중심 라인에 대하여 서로 대칭이다. 일부 실시예들에서, 적어도 제1 도전성 구조물과 제3 도전성 구조물, 또는 제2 도전성 구조물과 제4 도전성 구조물을 제2 방향으로 적어도 제1 PUF 셀 또는 제2 PUF 셀의 중심 라인에 대하여 서로 대칭이 되도록 함으로써, PUF 셀 어레이는 다른 접근법들보다 체계적 바이어스를 덜 갖고 성능이 더 우수한 밸런싱된 아키텍처를 갖는다.
일부 실시예들에서, 제1 PUF 셀은 제1 세트의 PUF 셀들의 일부이고, 제2 PUF 셀은 제2 세트의 PUF 셀들의 일부이다. 일부 실시예들에서, 제1 세트의 PUF 셀들은 제1 개수의 PUF 셀들을 갖고, 제2 세트의 PUF 셀들은 상기 PUF 셀들의 제1 개수와 동등한 제2 개수의 PUF 셀들을 갖는다. 일부 실시예들에서, 제1 및 제2 세트의 PUF 셀들 내에 동일한 개수의 PUF 셀들을 가짐으로써, PUF 셀 어레이는 다른 접근법들보다 체계적 바이어스를 덜 갖고 성능이 더 우수하다.
일부 실시예들에서, 제1 세트의 PUF 셀들 및 제2 세트의 PUF 셀들의 각각의 PUF 셀은 대응하는 어드레스를 갖는 대응하는 출력 핀을 갖는다. 일부 실시예들에서, 제1 세트의 PUF 셀들 및 제2 세트의 PUF 셀들 내의 각각의 PUF 셀의 각각의 대응하는 출력 핀의 각각의 어드레스는 랜덤하게 배열된다. 일부 실시예들에서, 제1 세트의 PUF 셀들 및 제2 세트의 PUF 셀들 내의 각각의 PUF 셀의 어드레스를 랜덤하게 배열함으로써, PUF 셀 어레이는 다른 접근법들보다 체계적 바이어스를 덜 갖고 성능이 더 우수하다.
도 1a는 일부 실시예들에 따른, PUF 셀(100A)의 회로도이다.
PUF 셀(100A)은 신호(start_1a), 신호(start_1b), 및 신호(start_2)를 수신하도록 구성된다. PUF 셀(100A)은 출력 데이터 신호(PUF_out)를 생성하도록 구성된다. 일부 실시예들에서, PUF 셀(100A)은 또한 반전된 출력 데이터 신호(PUF_outB)를 생성하도록 구성된다. 일부 실시예들에서, 반전된 출력 데이터 신호(PUF_outB)는 출력 데이터 신호(PUF_out)로부터 반전된 것이다. 일부 실시예들에서, 출력 데이터 신호(PUF_out)의 값은 논리적 하이(logical high) 또는 논리적 로우(logical low)이다. 일부 실시예들에서, 출력 데이터 신호(PUF_out)의 값은 제조 공정의 내재적 변동들로부터 PUF 셀(100A)의 결정적 랜덤 상태에 기초하여 결정된다. 일부 실시예들에서, PUF 셀(100A)은 제조 공정의 내재적 변동들에 기초하여 고유 식별정보 또는 고유키를 생성하도록 구성된 PUF 객체에 대응한다.
PUF 셀(100A)은 인버터들(I2, I1), 4개의 P형 금속 산화물 반도체(P-type metal oxide semiconductor; PMOS) 트랜지스터들(P1, P2, P3, P4), 및 4개의 N형 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터들(N1, N2, N3, N4)을 포함한다. 일부 실시예들에서, PUF 셀(100A)은 8개 이외의 다른 개수의 트랜지스터들을 이용한다. 일부 실시예들에서, NMOS 트랜지스터(N1, N2, N3, 또는 N4), PMOS 트랜지스터(P1, P2, P3, 또는 P4), 또는 인버터(I2 또는 I1) 내의 하나 이상의 트랜지스터는 평면형 트랜지스터이거나 또는 하나 이상의 핀 또는 핑거(finger)를 갖는 핀 전계 효과 트랜지스터(FinFET)이다. 일부 실시예들에서, 핀은 핑거라고 지칭된다. 다른 유형의 트랜지스터가 다양한 실시예들의 범위 내에 있다.
PMOS 트랜지스터들(P3, P4)과 NMOS 트랜지스터들(N3, N4)은 정적 랜덤 액세스 메모리(SRAM)의 감지 증폭기와 유사한 교차 래치 또는 교차 결합형 인버터들의 쌍을 형성한다. 예를 들어, PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)는 인버터(I3)를 형성하는 반면에, PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)는 인버터(I4)를 형성한다. 일부 실시예들에서, PUF 셀(100A)은 내부 교차 결합형 인버터들(I3, I4)의 세기에 기초하여 안정 상태에 진입한다.
PMOS 트랜지스터들(P1, P2) 각각의 소스 단자는 전압 공급 노드(ND1)로서 구성된다. 각각의 전압 공급 노드(ND1)는 공급 전압(VDD)에 결합된다. PMOS 트랜지스터(P1)의 게이트 단자는 신호(start_2)를 수신하도록 구성된다. PMOS 트랜지스터(P2)의 게이트 단자는 신호(start_2)를 수신하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터들(P1, P2)을 "헤더(header) 스위치"라고 칭한다. 일부 실시예들에서, PMOS 트랜지스터들(P1, P2)은 신호(start_2)에 응답하여 PUF 회로(100)를 인에이블하거나 또는 디스에이블하도록 구성된다. 일부 실시예들에서, PMOS 트랜지스터들(P1, P2)은 단일 PMOS 트랜지스터이다.
PMOS 트랜지스터(P1)의 드레인 단자, PMOS 트랜지스터(P2)의 드레인 단자, PMOS 트랜지스터(P3)의 소스 단자, 및 PMOS 트랜지스터(P4)의 소스 단자 각각은 노드(ND2)에서 함께 결합된다. 일부 실시예들에서, 노드(ND2)는 신호(VDDV)를 갖는다.
PMOS 트랜지스터(P3)의 드레인 단자, NMOS 트랜지스터(N3)의 드레인 단자, PMOS 트랜지스터(P4)의 게이트 단자, NMOS 트랜지스터(N4)의 게이트 단자, NMOS 트랜지스터(N1)의 드레인 단자, 및 인버터(I1)의 입력 단자 각각은 함께 결합되고, 노드(ND)로서 구성된다. 일부 실시예들에서, 노드(ND)는 신호(Qa)를 갖는다. 일부 실시예들에서, 노드(ND)는 저장 노드로서 구성된다.
인버터(I1)의 입력 단자는 노드(ND)로부터 신호(Qa)를 수신하도록 구성된다. 인버터(I1)의 출력 단자는 출력 데이터 신호(PUF_out)를 출력하도록 구성된다. 일부 실시예들에서, 출력 데이터 신호(PUF_out)는 신호(Qa) 또는 출력 데이터 신호(PUF_outB)로부터 반전된 것이다. 인버터(I1)의 다양한 구성들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 인버터(I1)는 출력 버퍼 회로이다.
PMOS 트랜지스터(P4)의 드레인 단자, NMOS 트랜지스터(N4)의 드레인 단자, PMOS 트랜지스터(P3)의 게이트 단자, NMOS 트랜지스터(N3)의 게이트 단자, NMOS 트랜지스터(N2)의 드레인 단자, 및 인버터(I2)의 입력 단자 각각은 함께 결합되고, 노드(NDB)로서 구성된다. 일부 실시예들에서, 노드(NDB)는 신호(Qb)를 갖는다. 일부 실시예들에서, 노드(NDB)는 저장 노드로서 구성된다.
인버터(I2)의 입력 단자는 노드(NDB)로부터 신호(Qb)를 수신하도록 구성된다. 인버터(I2)의 출력 단자는 출력 데이터 신호(PUF_outB)를 출력하도록 구성된다. 일부 실시예들에서, 출력 데이터 신호(PUF_outB)는 신호(Qb)로부터 반전된 것이다. 인버터(I2)의 다양한 구성들이 본 발명개시의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 인버터(I2)는 출력 버퍼 회로이다.
NMOS 트랜지스터들(N3, N4) 각각의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨표시되지 않음)로서 구성된다. NMOS 트랜지스터들(N3, N4) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 결합된다.
NMOS 트랜지스터들(N1, N2) 각각의 소스 단자는 공급 기준 전압(VSS)을 갖는 공급 기준 전압 노드(라벨표시되지 않음)로서 구성된다. NMOS 트랜지스터들(N1, N2) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 결합된다. NMOS 트랜지스터(N1)의 게이트 단자는 신호(start_1a)를 수신하도록 구성된다. NMOS 트랜지스터(N2)의 게이트 단자는 신호(start_1b)를 수신하도록 구성된다. 일부 실시예들에서, NMOS 트랜지스터들(N1, N2)은 대응하는 신호들(start_1a, start_1b)에 응답하여 PUF 회로(100)의 대응하는 노드들(ND, NDB)에서의 대응하는 신호들(Qa, Qb)을 공급 기준 전압(VSS)의 전압으로 초기화하도록 구성된다.
PUF 회로(100) 내의 엘리먼트들의 다양한 구성들 또는 개수가 본 발명개시의 범위 내에 있다.
도 1b는 일부 실시예들에 따른, 파형들(100B)의 그래프이다. 파형들(100B)은 PUF 셀(100A)의 리셋 단계 및 평가 단계에서의 신호들의 파형들을 포함한다.
일부 실시예들에서, 곡선(102)은 도 1a의 신호(start_1a)를 나타내고; 곡선(104)은 도 1a의 신호(start_1b)를 나타내고; 곡선(106)은 도 1a의 신호(start_2)를 나타내고; 곡선(108)은 도 1a의 노드(ND2)에서의 신호(VDDV)를 나타내고; 곡선(110)은 도 1a의 노드(NDB)에서의 신호(Qb)를 나타내며; 곡선(112)은 도 1a의 노드(ND)에서의 신호(Qa)를 나타낸다.
시간(T1)에서, PUF 셀(100A)은 리셋 단계에 있다. 일부 실시예들에서, 리셋 단계는 PUF 셀(100A)을 공급 기준 전압(VSS)의 전압으로 리셋하는 단계를 포함한다.
시간(T1)에서, 곡선(102, 104)은 하이 논리 값에 있고, NMOS 트랜지스터들(N1, N2)은 턴 온되어 노드들(ND, NDB)이 접지화되게 하고(예를 들어, 공급 기준 전압(VSS)의 전압), 곡선(106)은 하이 논리 값에 있고, PMOS 트랜지스터들(P1, P2)은 턴 오프되어 쌍안정 엘리먼트(예를 들어, PMOS 트랜지스터들(P3, P4)를 디스에이블시킨다.
시간(T2)에서, 곡선(102, 104)은 하이 논리 값에서 로우 논리 값으로 천이하여 NMOS 트랜지스터들(N1, N2)을 턴 오프시켜서 노드들(ND, NDB)이 플로우팅(floating)되게 한다.
시간(T3)에서, PUF 셀(100A)은 평가 단계에 진입한다. 일부 실시예들에서, 평가 단계는 PUF 셀(100A)을 평가하는 단계를 포함한다. 일부 실시예들에서, 평가 단계는 제조 공정로부터 상속된 PUF 셀(100A)의 결정적 랜덤 상태(deterministic random state)를 평가하는 단계를 포함한다. 일부 실시예들에서, 평가 단계는 헤더 회로(예를 들어, PMOS 트랜지스터들(P1, P2))를 통해 쌍안정 엘리먼트(예를 들어, 인버터들(I3, I4))를 인에이블시키는 단계를 포함한다.
일부 실시예들에서, 평가 단계는 PUF 셀(100A)이 내부 교차 결합형 인버터들(I3, I4)의 세기에 기초하여 안정 상태에 진입하는 단계를 포함한다. 각각의 인버터들(I1, I2) 및 대응하는 노드들(ND, NDB)은 대응하는 안정 상태에 도달할 것이다. 일부 실시예들에서, 노드들(ND, NDB)의 안정 상태는 NMOS 트랜지스터들(N3, N4)보다 더 많은 정적 변동들을 갖는 PMOS 트랜지스터들(P3, P4)의 세기에 의존한다. 일부 실시예들에서, PUF 셀(100A) 내의 PMOS 트랜지스터들(P3, P4)은, 정적 변동이 최고 백분율 차이를 갖도록, 폭과 길이를 포함하여, 최소 허용 크기를 갖는다.
시간(T3)에서, 곡선(106)은 하이 논리 값에서 로우 논리 값으로 천이하여 PMOS 트랜지스터들(P1, P2)이 턴 온되게 하고, 이로써 노드(ND2)(예를 들어, 곡선(108))를 하이 논리 값쪽으로 천이시킨다. 일부 실시예들에서, 노드 ND2(예를 들어, 곡선(108))를 하이 논리 값쪽으로 천이시킴으로써, 인버터들(I3, I4) 및 대응하는 노드들(ND, NDB)은 인버터들(I3, I4)에 내재하는 정적 변동들에 따라 대응하는 상태에 도달할 것이다. 일부 실시예들에서, PMOS 트랜지스터들(P3, P4) 간의 하나 이상의 차이는 노드들(ND, NDB)이 천이할 상태들을 결정할 것이다. 일부 실시예들에서, PMOS 트랜지스터들(P3, P4)의 세기는 노드들(ND, NDB)이 천이할 상태들을 결정할 것이다. 일부 실시예들에서, PMOS 트랜지스터(P3)가 PMOS 트랜지스터(P4)보다 적어도 더 낮은 Vt, 더 작은 채널 길이, 또는 더 큰 채널 폭을 가지면, PMOS 트랜지스터(P3)는 PMOS 트랜지스터(P4)보다 강하다. 일부 실시예들에서, PMOS 트랜지스터(P3)가 PMOS 트랜지스터(P4)보다 적어도 더 큰 Vt, 더 큰 채널 길이, 또는 더 작은 채널 폭을 가지면, PMOS 트랜지스터(P3)는 PMOS 트랜지스터(P4)보다 약하다.
예를 들어, PMOS 트랜지스터(P3)가 PMOS 트랜지스터(P4)보다 강한 경우, 결국 노드(ND)의 신호(Qa)는 전압(VDD)에 도달할 것이고, 신호(Qb)의 노드(NDB)는 안정 상태에서 VSS에 도달할 것이며, 출력 데이터 신호(PUF_out)는 논리 0이다. 예를 들어, PMOS 트랜지스터(P3)가 PMOS 트랜지스터(P4)보다 약한 경우, 결국 노드(NDB)의 신호(Qb)는 전압(VDD)에 도달할 것이고, 신호(Qa)의 노드(ND)는 안정 상태에서 VSS에 도달할 것이며, 출력 데이터 신호(PUF_out)는 논리 1이다.
도 1b에서 도시된 바와 같이, 시간(T3) 이후, 곡선(110)은 로우 논리 레벨로 천이하고, 곡선(112)은 하이 논리 레벨로 천이한다. 일부 실시예들에서, 이 예시에서, PMOS 트랜지스터(P3)는 PMOS 트랜지스터(P4)보다 강하고, 출력 데이터 신호(PUF_out)는 논리 0이다. PMOS 트랜지스터들(P3, P4)의 세기의 다른 구성들이 본 발명개시의 범위 내에 있다.
시간(T4)에서, PUF 셀(100A)은 리셋 단계로 복귀한다.
일부 실시예들에서, 도 1a와 도 1b에서 도시된 바와 같이, 대응하는 노드들(ND, NDB, ND2)에서의 신호들(Qa, Qb, VDDV)은 PUF 셀(100A)의 적절한 동작에 영향을 미친다. 예를 들어, 대응하는 노드들(ND, NDB, ND2)에서 하나 이상의 신호(Qa, Qb, VDDV)가 변하면, PUF 셀(100A)의 동작 및 출력이 또한 체계적 바이어스로서 알려진 것에 의해 변한다. 다시 말해서, 일부 실시예들에서, 대응하는 노드들(ND, NDB, ND2)에서의 신호들(Qa, Qb, VDDV)은 PUF 셀(100A)의 바이어스에 영향을 미친다. 본 발명개시의 하나 이상의 실시예는 다른 접근법들과 비교하여 체계적 바이어스를 극복하여 더 나은 성능을 초래시키기 위해 대칭적이고 밸런싱된 레이아웃 설계들(200A, 200L, 500A, 500L)을 포함한다.
일부 실시예들에서, 신호들(start_1a, start_1b, start_2) 중 하나 이상의 신호의 타이밍 및 경로가 또한 PUF 셀(100A)의 동작과 출력에 영향을 미쳐서 체계적 바이어스를 초래시킨다. 다시 말해서, 일부 실시예들에서, 신호들(start_1a, start_1b, start_2)은 PUF 셀(100A)의 바이어스에 영향을 미친다. 일부 실시예들에서, 신호들(start_1a, start_1b)은 체계적 바이어스를 감소시키기 위해 동시에 NMOS 트랜지스터들(N1, N2)에 도달한다. 일부 실시예들에서, 신호(start2)는, 체계적 바이어스를 감소시키기 위해, 신호들(start_1a, start_1b)이 비활성화된 후에 활성화된다. 본 발명개시의 하나 이상의 실시예는 다른 접근법들과 비교하여 체계적 바이어스를 극복하여 더 나은 성능을 초래시키기 위해 대칭적이고 밸런싱된 아키텍처들, 및 PUF 셀 어레이(800A, 800B, 900A, 900B)를 포함한다.
도 2a 내지 도 2k는 일부 실시예들에 따른, 레이아웃 설계(200A)의 다이어그램들이다. 레이아웃 설계(200A)는 도 1a의 PUF 셀(100A)의 레이아웃도에 대응한다. 레이아웃 설계(200A)는 PUF 셀(100A)(도 1a) 또는 도 3a 내지 도 3c의 집적 회로(300A)와 유사한 집적 회로를 제조하는데 사용될 수 있다.
도 2a는 일부 실시예들에 따른, 레이아웃 설계(200A)의 다이어그램이다.
도 2a 내지 도 2l, 도 3a 내지 도 3c, 도 4a 내지 도 4b, 도 5a 내지 도 5l, 도 6a 내지 도 6c, 도 7a 내지 도 7b, 도 8a 내지 도 8b, 도 9a 내지 도 9d, 및 도 10(아래에서 도시됨) 중 하나 이상의 도에서의 컴포넌트들과 동일하거나 또는 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지며, 따라서 이에 대한 상세한 설명은 생략한다.
예시의 편의를 위해, 레이아웃 설계(200A, 200L, 500A, 또는 500L)의 엘리먼트들의 일부는 도 2a 내지 도 2l, 또는 도 5a 내지 도 5l에서 라벨표시되지 않는다. 일부 실시예들에서, 레이아웃 설계(200A, 200L, 500A, 또는 500L)는 도 2a 내지 도 2l, 또는 도 5a 내지 도 5l에서 도시되지 않은 추가적인 엘리먼트들을 포함한다.
레이아웃 설계(500A 또는 500L)(도 5a 내지 도 5l)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 그 구성들은 도 2a 내지 도 2l의 레이아웃 설계(200A 또는 200L)의 구조적 관계 및 구성과 유사하며, 간결화를 위해 도 5a 내지 도 5l에서는 설명되지 않을 것이다.
도 2b 내지 도 2k는 도 2a의 레이아웃 설계(200A)의 대응 부분(200B~200K)의 다이어그램들이며, 설명의 편의를 위해 간략화되었다.
부분(200B)은 도 2a의 레이아웃 설계(200A)이며, 또한, 설명의 용이화를 위해, 도전성 피처 레이아웃 패턴들의 세트(211, 220)를 강조표시한 것이다.
부분(200C)은 레이아웃 설계(200A)의 비아 오버 확산(via over diffusion; VD) 레벨, 비아 오버 게이트(via over gate; VG) 레벨, 비아 1(V1) 레벨, 비아 2(V2) 레벨, 금속 1(M1) 레벨, 금속 2(M2) 레벨, 및 금속 3(M3) 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처들을 포함한다.
도 2d 내지 도 2e는, 일부 실시예들에 따른, 레이아웃 설계(200A)의 도전성 피처 레이아웃 패턴(211a, 220)의 대응하는 줌인된 부분(200D, 200E)의 다이어그램들이다.
부분(200F)은 레이아웃 설계(200A)의 활성 레벨 또는 산화물 확산(oxide diffusion; OD) 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다. 부분(200G)은 레이아웃 설계(200A)의 VD 레벨 및 VG 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다. 부분(200H)은 레이아웃 설계(200A)의 V1 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다. 부분(200I)은 레이아웃 설계(200A)의 V2 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다. 부분(200J)은 레이아웃 설계(200A)의 M1 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다. 부분(200K)은 레이아웃 설계(200A)의 M2 레벨로부터의 도 2a의 레이아웃 설계(200A)의 하나 이상의 피처를 포함한다.
레이아웃 설계(200A)는 PUF 셀(100A)(도 1a)을 제조하는데 사용될 수 있다.
레이아웃 설계(200)는 제1 방향(X)으로 연장된 하나 이상의 활성 영역 레이아웃 패턴들(202a, 202b, 202c, 202d, 202e, 202f, 202g, 202h, 202i, 202j)("활성 영역 레이아웃 패턴들의 세트(202)"라고 통칭함)을 포함한다. 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴들 각각은 제1 방향(X)과는 상이한 제2 방향(Y)으로 서로 분리되어 있다. 활성 영역 레이아웃 패턴들의 세트(202)는 집적 회로(300A)의 대응하는 활성 영역들의 세트(302)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴들(202a, 202b, 202c, 202d, 220e, 202f, 202g, 202h, 202i, 202j)은 집적 회로(300A)의 활성 영역들의 세트(302)(도 3a와 도 3b)의 대응하는 활성 영역들(302a, 302b, 302c, 302d, 302e, 302f, 302g, 302h, 302i, 302j)을 제조하는데 사용될 수 있다. 예시의 편의를 위해, 활성 영역들(302g, 302h, 302i, 302j)은 라벨표시되지 않는다. 일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 집적 회로(300A)의 소스 또는 드레인 확산 영역들을 규정하는 산화물 확산(oxide diffusion; OD) 영역이라고 지칭된다.
일부 실시예들에서, 활성 영역 레이아웃 패턴(202a)은 PUF 셀(100A)의 PMOS 트랜지스터(P1)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202b)은 PUF 셀(100A)의 PMOS 트랜지스터들(P3, P4)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202c)은 PUF 셀(100A)의 PMOS 트랜지스터(P2)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202d)은 PUF 셀(100A)의 NMOS 트랜지스터(N1)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202e)은 PUF 셀(100A)의 NMOS 트랜지스터들(N3, N4)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202f)은 PUF 셀(100A)의 NMOS 트랜지스터(N2)의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202g)은 PUF 셀(100A)의 인버터(I1)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202h)은 PUF 셀(100A)의 인버터(I2)의 PMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202i)은 PUF 셀(100A)의 인버터(I1)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용가능하고, 활성 영역 레이아웃 패턴(202j)은 PUF 셀(100A)의 인버터(I2)의 NMOS 트랜지스터들의 소스 및 드레인 영역들을 제조하는데 사용가능하다.
일부 실시예들에서, 활성 영역 레이아웃 패턴들의 세트(202)는 제1 레벨 상에 위치된다. 일부 실시예들에서, 제1 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 활성 레벨 또는 OD 레벨에 대응한다.
활성 영역 레이아웃 패턴들의 세트(202) 내의 패턴들의 다른 구성들 또는 수량들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 제2 방향(Y)으로 연장된 적어도 게이트 레이아웃 패턴(204a, 204b, 204c, 204d, 204e, 204f, 204g, 204h,…, 204o, 또는 204p)("게이트 레이아웃 패턴들의 세트(204)"라고 통칭함)을 더 포함한다.
게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴들 각각은 제1 피치(라벨표시되지 않음)만큼 제1 방향(X)으로 게이트 레이아웃 패턴들의 세트(204)의 인접한 레이아웃 패턴으로부터 분리된다. 게이트 레이아웃 패턴들의 세트(204)는 집적 회로(300)의 대응하는 게이트들의 세트(304)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204a, 204b, 204c, 204d, 204e, 204f, 204g, 204h,…, 204o, 또는 204p)은 집적 회로(300)의 게이트들의 세트(304)(도 3)의 대응하는 게이트(304a, 304b, 304c, 304d, 304e, 304f, 304g, 304h,…, 304o, 또는 304p)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 게이트 레이아웃 패턴(204i, 204j,… 또는 204p)은 더미 게이트 레이아웃 패턴이며, 설명의 편의를 위해 라벨표시되지 않았다. 일부 실시예들에서, 더미 게이트 레이아웃 패턴은 대응하는 더미 게이트를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 게이트(304i, 304j,… 또는 304p)는 더미 게이트이다. 일부 실시예들에서, 더미 게이트는 비기능성 트랜지스터 디바이스의 게이트 구조물이다.
게이트 레이아웃 패턴들의 세트(204)는 제2 레벨 상에 위치된다. 일부 실시예들에서, 제2 레벨은 제1 레벨과는 상이하다. 일부 실시예들에서, 제2 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 POLY층에 대응한다.
활성 영역 레이아웃 패턴들의 세트(202)는 게이트 레이아웃 패턴들의 세트(204) 아래에 있다.
게이트 레이아웃 패턴(204a)은 도 1의 NMOS 트랜지스터(N1)와 PMOS 트랜지스터(P1)의 게이트 단자를 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(204b)은 도 1의 PMOS 트랜지스터(P3)의 게이트 단자 및 NMOS 트랜지스터(N3)의 게이트 단자를 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(204c)은 도 1의 PMOS 트랜지스터(P4)의 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자를 제조하는데 사용될 수 있고, 게이트 레이아웃 패턴(204d)은 도 1의 PMOS 트랜지스터(P2)의 게이트 단자 및 NMOS 트랜지스터(N2)의 게이트 단자를 제조하는데 사용될 수 있다.
일부 실시예들에서, 게이트 레이아웃 패턴(204e, 204f)은 도 1의 인버터(I1)의 PMOS 트랜지스터들의 게이트 단자들 및 NMOS 트랜지스터들의 게이트 단자들을 제조하는데 사용될 수 있다. 일부 실시예들에서, 게이트 레이아웃 패턴(204g, 204h)은 도 1의 인버터(I2)의 PMOS 트랜지스터들의 게이트 단자들 및 NMOS 트랜지스터들의 게이트 단자들을 제조하는데 사용될 수 있다.
게이트 레이아웃 패턴들의 세트(204) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 콘택트 레이아웃 패턴(208a, 208b,…, 208m, 또는 208n)("콘택트 레이아웃 패턴들의 세트(208)"라고 통칭함), 콘택트 레이아웃 패턴(209a, 209b,…, 209m, 또는 209n)("콘택트 레이아웃 패턴들의 세트(209)"라고 통칭함), 콘택트 레이아웃 패턴(240a, 240b, 240c, 또는 240d)("콘택트 레이아웃 패턴들의 세트(240)"라고 통칭함), 또는 콘택트 레이아웃 패턴(242a, 242b, 242c, 또는 242d)("콘택트 레이아웃 패턴들의 세트(242)"라고 통칭함)을 더 포함한다. 적어도 콘택트 레이아웃 패턴들의 세트(208, 209, 240, 242)는 제1 방향(X) 또는 제2 방향(Y)으로 연장된다.
적어도 콘택트 레이아웃 패턴들의 세트(208)의 레이아웃 패턴(208a,…, 208j) 또는 적어도 콘택트 레이아웃 패턴들의 세트(209)의 레이아웃 패턴(209a,…, 209j)은 적어도 활성 영역 레이아웃 패턴들의 세트(202) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(240)의 레이아웃 패턴(240a) 또는 콘택트 레이아웃 패턴들의 세트(242)의 레이아웃 패턴(242a)은 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202b) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(240)의 레이아웃 패턴(240c) 또는 콘택트 레이아웃 패턴들의 세트(242)의 레이아웃 패턴(242c)은 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202e) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(240)의 레이아웃 패턴(240d) 또는 콘택트 레이아웃 패턴들의 세트(242)의 레이아웃 패턴(242d)은 활성 영역 레이아웃 패턴들의 세트(202)의 활성 영역 레이아웃 패턴(202d 또는 202f) 위에 있다.
적어도 콘택트 레이아웃 패턴들의 세트(208)의 레이아웃 패턴(208k, 208n)은 게이트 레이아웃 패턴들의 세트(204)의 대응하는 게이트 레이아웃 패턴(204e, 204h) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(209)의 레이아웃 패턴(209k, 209n)은 게이트 레이아웃 패턴들의 세트(204)의 대응하는 게이트 레이아웃 패턴(204f, 204g) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(208)의 레이아웃 패턴(208l)과 콘택트 레이아웃 패턴들의 세트(209)의 레이아웃 패턴(209l)은 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204a) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(208)의 레이아웃 패턴(208m)과 콘택트 레이아웃 패턴들의 세트(209)의 레이아웃 패턴(209m)은 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204d) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(240)의 레이아웃 패턴(240b)은 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204c) 위에 있다. 적어도 콘택트 레이아웃 패턴들의 세트(242)의 레이아웃 패턴(242b)은 게이트 레이아웃 패턴들의 세트(204)의 게이트 레이아웃 패턴(204b) 위에 있다.
적어도 콘택트 레이아웃 패턴들의 세트(208, 209, 240, 또는 242)는 제3 레벨 상에 위치한다. 일부 실시예들에서, 제3 레벨은 제1 레벨 및 제2 레벨과는 상이하다. 일부 실시예들에서, 제3 레벨은 제2 레벨 및 제1 레벨과는 상이하다.
일부 실시예들에서, 제3 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 콘택트 레벨에 대응한다. 일부 실시예들에서, 제3 레벨은 레이아웃 설계들(200, 500)(도 2 또는 도 5) 또는 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 비아 오버 확산(VD) 레벨 또는 비아 오버 게이트(VG) 레벨에 대응한다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
콘택트 레이아웃 패턴들의 세트(208, 209, 240, 또는 242)는 집적 회로(300A)의 대응하는 콘택트들의 세트(308, 309, 340, 또는 342)(도 3)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 적어도 콘택트 레이아웃 패턴들의 세트(208)의 콘택트 레이아웃 패턴(208a, 208b,…, 208n), 콘택트 레이아웃 패턴들의 세트(209)의 콘택트 레이아웃 패턴(209a, 209b,…, 209n), 콘택트 레이아웃 패턴들의 세트(240)의 콘택트 레이아웃 패턴(240a, 240b, 240c, 240d), 또는 콘택트 레이아웃 패턴들의 세트(242)의 콘택트 레이아웃 패턴(242a, 242b, 242c, 또는 242d)은 적어도 콘택트들의 세트(308)의 대응 콘택트(308a, 308b,…, 308n), 콘택트들의 세트(309)의 콘택트(309a, 309b,…, 309n), 콘택트들의 세트(340)의 콘택트(340a, 340b, 340c, 340d), 또는 콘택트들의 세트(342)의 콘택트(342a, 342b, 342c, 또는 342d)를 제조하는데 사용가능하다.
콘택트 레이아웃 패턴들의 세트(208, 209, 240, 또는 242) 내의 패턴들의 다른 레벨들, 형상들, 또는 수량에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된 도전성 피처 레이아웃 패턴들의 세트(210)를 더 포함한다. 도전성 피처 레이아웃 패턴들의 세트(210)는 집적 회로(300A)의 대응하는 도전성 구조물들의 세트(310)(도 3)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(210)는 적어도 도전성 피처 레이아웃 패턴(211a), 도전성 피처 레이아웃 패턴(216), 도전성 피처 레이아웃 패턴들의 세트(218), 도전성 피처 레이아웃 패턴(221), 또는 도전성 피처 레이아웃 패턴(226)을 포함한다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(211a), 도전성 피처 레이아웃 패턴(216), 도전성 피처 레이아웃 패턴들의 세트(218), 도전성 피처 레이아웃 패턴(221), 및 도전성 피처 레이아웃 패턴(226)은 집적 회로(300A)의 대응하는 도전성 구조물(311a), 대응하는 도전성 구조물(316), 대응하는 도전성 구조물들의 세트(318), 대응하는 도전성 구조물(321), 또는 대응하는 도전성 구조물(326)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
일부 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(211a), 도전성 피처 레이아웃 패턴(216), 또는 도전성 피처 레이아웃 패턴(230a)(아래에서 논의됨)은 도전성 피처 레이아웃 패턴들의 세트(211)의 일부이다. 일부 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(221), 도전성 피처 레이아웃 패턴(226), 또는 도전성 피처 레이아웃 패턴(230b)(아래에서 논의됨)은 도전성 피처 레이아웃 패턴들의 세트(220)의 일부이다. 일부 실시예들에서, 영역(299a) 내의 도전성 피처 레이아웃 패턴들의 세트(211)의 일부분(예를 들어, 도전성 피처 레이아웃 패턴들(214, 215, 216, 230a)) 및 영역(299b) 내의 도전성 피처 레이아웃 패턴들의 세트(221)의 대응하는 일부분(예를 들어, 도전성 피처 레이아웃 패턴들(224, 225, 226, 230b))은 레이아웃 설계(200A)의 제2 방향(Y)으로 연장된 중심 라인에 대해 서로 대칭이다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(211 또는 220)는 집적 회로(300A)의 대응하는 도전성 구조물들의 세트(311 또는 320)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴(211a)은 적어도 도전성 피처 레이아웃 패턴들의 세트(212), 도전성 피처 레이아웃 패턴(214), 또는 도전성 피처 레이아웃 패턴(215)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(212) 및 도전성 피처 레이아웃 패턴들(214, 215)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(211a))의 일부분들이다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(212), 도전성 피처 레이아웃 패턴(214) 또는 도전성 피처 레이아웃 패턴(215)은 집적 회로(300A)의 대응하는 도전성 구조물들의 세트(312), 대응하는 도전성 구조물(314), 및 대응하는 도전성 구조물(315)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(211a)은 콘택트 레이아웃 패턴들(240a, 240b, 240c, 240d)과 오버랩된다. 도전성 피처 레이아웃 패턴(211a)은 활성 영역 레이아웃 패턴들(202b, 202d, 202e)과 오버랩된다. 도전성 피처 레이아웃 패턴(211a)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
도전성 피처 레이아웃 패턴들의 세트(212)는 적어도 도전성 피처 레이아웃 패턴(212a), 도전성 피처 레이아웃 패턴(212b), 또는 도전성 피처 레이아웃 패턴(212c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(212a, 212b, 212c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴들의 세트)의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(212)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(212)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(212)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(212a), 도전성 피처 레이아웃 패턴(212b) 또는 도전성 피처 레이아웃 패턴(212c)은 집적 회로(300A)의 대응하는 도전성 구조물(312a), 대응하는 도전성 구조물(312b), 또는 대응하는 도전성 구조물(312c)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(214)은 적어도 도전성 피처 레이아웃 패턴(214a), 도전성 피처 레이아웃 패턴(214b), 또는 도전성 피처 레이아웃 패턴(214c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(214a, 214b, 214c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(214))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(214)은 F자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(214)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(214a)은 콘택트 레이아웃 패턴(240a)과 오버랩된다. 도전성 피처 레이아웃 패턴(214a)은 활성 영역 레이아웃 패턴(202b)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(214a), 도전성 피처 레이아웃 패턴(214b), 또는 도전성 피처 레이아웃 패턴(214c)은 집적 회로(300A)의 대응하는 도전성 구조물(314a), 대응하는 도전성 구조물(314b), 또는 대응하는 도전성 구조물(314c)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(215)은 적어도 도전성 피처 레이아웃 패턴(215a), 또는 도전성 피처 레이아웃 패턴(215b)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(215a, 215b)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(215))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(215)은 계단 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(215)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(215)은 콘택트 레이아웃 패턴들(240c, 240d)과 오버랩된다. 도전성 피처 레이아웃 패턴(215)은 활성 영역 레이아웃 패턴들(202d, 202e)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(215a) 또는 도전성 피처 레이아웃 패턴(215b)은 집적 회로(300A)의 대응하는 도전성 구조물(315a) 또는 대응하는 도전성 구조물(315b)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(216)은 콘택트 레이아웃 패턴들(208k, 209k)과 오버랩된다. 도전성 피처 레이아웃 패턴(216)은 게이트 레이아웃 패턴들(204e, 204f) 위에 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(216)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(216)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(218)는 적어도 도전성 피처 레이아웃 패턴(218a, 218b, 218c, 218d, 218e, 218f, 또는 218g)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(218)의 도전성 피처 레이아웃 패턴들(218a, 218b, 218c, 218d, 218e, 218f, 또는 218g)은 집적 회로(300A)의 도전성 구조물들의 세트(318)(도 3a 내지 도 3c)의 대응하는 도전성 구조물들(318a, 318b, 318c, 318d, 318e, 318f, 318g)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(218)는 적어도 콘택트 레이아웃 패턴들의 세트(208, 209, 240, 또는 242) 중 적어도 하나의 패턴, 활성 영역 레이아웃 패턴들의 세트(202) 중 적어도 하나의 패턴, 또는 게이트 레이아웃 패턴들의 세트(204) 중 적어도 하나의 패턴과 오버랩된다.
도전성 피처 레이아웃 패턴(218a)은 콘택트 레이아웃 패턴(209e)과 오버랩된다. 도전성 피처 레이아웃 패턴(218a)은 활성 영역 레이아웃 패턴(202b) 위에 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(218a)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(218a)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴(218b)은 콘택트 레이아웃 패턴들(208b, 209b)과 오버랩된다. 도전성 피처 레이아웃 패턴(218a)은 활성 영역 레이아웃 패턴들(202g, 202i) 위에 있다. 도전성 피처 레이아웃 패턴(218c)은 콘택트 레이아웃 패턴들(208i, 209i)과 오버랩된다. 도전성 피처 레이아웃 패턴(218a)은 활성 영역 레이아웃 패턴들(202h, 202j) 위에 있다. 도전성 피처 레이아웃 패턴(218d)은 콘택트 레이아웃 패턴(208l)과 오버랩된다. 도전성 피처 레이아웃 패턴(218d)은 게이트 레이아웃 패턴(204a) 위에 있다. 도전성 피처 레이아웃 패턴(218e)은 콘택트 레이아웃 패턴(208m)과 오버랩된다. 도전성 피처 레이아웃 패턴(218e)은 게이트 레이아웃 패턴(204d) 위에 있다. 도전성 피처 레이아웃 패턴(218f)은 콘택트 레이아웃 패턴(209l)과 오버랩된다. 도전성 피처 레이아웃 패턴(218f)은 게이트 레이아웃 패턴(204a) 위에 있다. 도전성 피처 레이아웃 패턴(218g)은 콘택트 레이아웃 패턴(209m)과 오버랩된다. 도전성 피처 레이아웃 패턴(218g)은 게이트 레이아웃 패턴(204d) 위에 있다.
도전성 피처 레이아웃 패턴(221)은 적어도 도전성 피처 레이아웃 패턴들의 세트(222), 도전성 피처 레이아웃 패턴(224), 또는 도전성 피처 레이아웃 패턴(225)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(222) 및 도전성 피처 레이아웃 패턴들(224, 225)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(221))의 일부분들이다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(222), 도전성 피처 레이아웃 패턴(224), 또는 도전성 피처 레이아웃 패턴(225)은 집적 회로(300A)의 대응하는 도전성 구조물들의 세트(322), 대응하는 도전성 구조물(324), 및 대응하는 도전성 구조물(325)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(221)은 콘택트 레이아웃 패턴들(242a, 242b, 242c, 242d)과 오버랩된다. 도전성 피처 레이아웃 패턴(221)은 활성 영역 레이아웃 패턴들(202b, 202e, 202f)과 오버랩된다. 도전성 피처 레이아웃 패턴(221)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
도전성 피처 레이아웃 패턴들의 세트(222)는 적어도 도전성 피처 레이아웃 패턴(222a), 도전성 피처 레이아웃 패턴(222b), 또는 도전성 피처 레이아웃 패턴(222c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(222a, 222b, 222c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴들의 세트(222))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(222)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(222)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(222)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(222a), 도전성 피처 레이아웃 패턴(222b), 또는 도전성 피처 레이아웃 패턴(222c)은 집적 회로(300A)의 대응하는 도전성 구조물(322a), 대응하는 도전성 구조물(322b), 또는 대응하는 도전성 구조물(322c)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(222) 및 도전성 피처 레이아웃 패턴들의 세트(212)는 제1 방향(X)으로 연장된 레이아웃 설계(200A)의 적어도 라인(290a 또는 290a')에 대해 서로 대칭이다. 일부 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(222a), 도전성 피처 레이아웃 패턴(222b), 또는 도전성 피처 레이아웃 패턴(222c)은 제1 방향(X)으로 연장된 레이아웃 설계(200A)의 적어도 라인(290a 또는 290a')에 대해 적어도 대응하는 도전성 피처 레이아웃 패턴(212a), 도전성 피처 레이아웃 패턴(212b), 또는 도전성 피처 레이아웃 패턴(212c)과 대칭이다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(214a) 및 도전성 피처 레이아웃 패턴(224a)은 제1 방향(X)으로 서로 분리된다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(212a)은 적어도 도전성 피처 레이아웃 패턴(214a 또는 224a)으로부터 제2 방향으로 거리(D1)만큼 분리된다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(222a)은 적어도 도전성 피처 레이아웃 패턴(214a 또는 224a)으로부터 제2 방향으로 거리(D2)만큼 분리된다. 일부 실시예들에서, 거리(D2)는 거리(D1)와 상이하다.
일부 실시예들에서, 거리(D1)는 도전성 피처 레이아웃 패턴(214)이 콘택트 레이아웃 패턴(240a) 또는 활성 영역 레이아웃 패턴(202a)과 오버랩되는 곳으로부터 그리고 도전성 피처 레이아웃 패턴(212)이 콘택트 레이아웃 패턴(240b) 또는 게이트 레이아웃 패턴(204c)과 오버랩되는 곳으로부터 연장된다. 일부 실시예들에서, 거리(D2)는 도전성 피처 레이아웃 패턴(224)이 콘택트 레이아웃 패턴(242a) 또는 활성 영역 레이아웃 패턴(202a)과 오버랩되는 곳으로부터 그리고 도전성 피처 레이아웃 패턴(222)이 콘택트 레이아웃 패턴(242b) 또는 게이트 레이아웃 패턴(204b)과 오버랩되는 곳으로부터 연장된다.
도전성 피처 레이아웃 패턴(224)은 적어도 도전성 피처 레이아웃 패턴(224a), 도전성 피처 레이아웃 패턴(224b), 또는 도전성 피처 레이아웃 패턴(224c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(224a, 224b, 224c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(224))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(224)은 F자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(224)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(224a)은 콘택트 레이아웃 패턴(242a)과 오버랩된다. 도전성 피처 레이아웃 패턴(224a)은 활성 영역 레이아웃 패턴(202b)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(224a), 도전성 피처 레이아웃 패턴(224b), 또는 도전성 피처 레이아웃 패턴(224c)은 집적 회로(300A)의 대응하는 도전성 구조물(324a), 대응하는 도전성 구조물(324b), 또는 대응하는 도전성 구조물(324c)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(225)은 적어도 도전성 피처 레이아웃 패턴(225a), 또는 도전성 피처 레이아웃 패턴(225b)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(225a, 225b)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴(225))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(225)은 계단 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(224)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(215)은 콘택트 레이아웃 패턴들(242c, 242d)과 오버랩된다. 도전성 피처 레이아웃 패턴(215)은 활성 영역 레이아웃 패턴들(202f, 202e)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(225a) 또는 도전성 피처 레이아웃 패턴(225b)은 집적 회로(300A)의 대응하는 도전성 구조물(325a) 또는 대응하는 도전성 구조물(325b)(도 3a 내지 도 3c)을 제조하는데 사용가능하다.
도전성 피처 레이아웃 패턴(226)은 콘택트 레이아웃 패턴들(208n, 209n)과 오버랩된다. 도전성 피처 레이아웃 패턴(226)은 게이트 레이아웃 패턴들(204g, 204h) 위에 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(226)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴(226)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(210)는 제4 레벨 상에 위치된다. 일부 실시예들에서, 제4 레벨은 적어도 제1 레벨, 제2 레벨, 또는 제3 레벨과는 상이하다. 일부 실시예들에서, 제4 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 금속 1(M1)층에 대응한다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(210) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200)는 제1 방향(X)으로 연장되고 제4 레벨 상에 위치하는 하나 이상의 전력 레일 레이아웃 패턴들(228a 또는 228b)("전력 레일 레이아웃 패턴들의 세트(228)"라고 통칭함)을 더 포함한다. 전력 레일 레이아웃 패턴들의 세트(228)는 집적 회로(300A)(도 3a 내지 도 3c) 또는 집적 회로(600A)도 6a 내지 도 6c)의 전력 레일들의 세트(328)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(228)의 전력 레일 레이아웃 패턴들(228a, 228b)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 전력 레일들의 세트(328)(도 3a 내지 도 3c)의 대응하는 전력 레일들(328a, 328b)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 전력 레일(228a)은 집적 회로(300A 또는 600A)와 같은 집적 회로에 공급 전압(VDD)의 제1 공급 전압을 제공하도록 구성되고, 전력 레일(228b)은 집적 회로(300A 또는 600A)와 같은 집적 회로에 공급 기준 전압(VSS)의 제2 공급 전압을 제공하도록 구성된다. 일부 실시예들에서, 전력 레일(228b)은 집적 회로(300A 또는 600A)와 같은 집적 회로에 공급 전압(VDD)의 제1 공급 전압을 제공하도록 구성되고, 전력 레일(228a)은 집적 회로(300A 또는 600A)와 같은 집적 회로에 공급 기준 전압(VSS)의 제2 공급 전압을 제공하도록 구성된다.
일부 실시예들에서, 전력 레일 레이아웃 패턴들의 세트(228)의 각각의 전력 레일 레이아웃 패턴(228a, 228b)은 레이아웃 설계(200A)의 셀의 대응하는 가장자리(290b, 290c)를 따라 위치된다. 일부 실시예들에서, 레이아웃 설계(200A)는 표준 셀에 대응한다.
전력 레일 레이아웃 패턴들의 세트(228)는 콘택트 레이아웃 패턴들의 세트(208, 209, 240, 또는 242)의 하나 이상의 레이아웃 패턴과 오버랩한다. 일부 실시예들에서, 전력 레일 레이아웃 패턴(228a)은 적어도 콘택트 레이아웃 패턴(208a, 208c, 208d, 208g, 208h, 또는 208j)과 오버랩된다. 일부 실시예들에서, 전력 레일 레이아웃 패턴(228b)은 적어도 콘택트 레이아웃 패턴(209a, 209c, 209d, 209f, 209g, 209h, 또는 209j)과 오버랩된다.
전력 레일 레이아웃 패턴들의 세트(228) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된 적어도 도전성 피처 레이아웃 패턴(230a, 230b, 230c, 230d, 또는 230e)("도전성 피처 레이아웃 패턴들의 세트(230)"라고 통칭함)을 더 포함한다. 도전성 피처 레이아웃 패턴들의 세트(230)는 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 대응하는 도전성 구조물들의 세트(330)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(230)의 도전성 피처 레이아웃 패턴들(230a, 230b, 230c, 230d, 230e)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 도전성 구조물들의 세트(330)(도 3a 내지 도 3c)의 대응하는 도전성 구조물들(330a, 330b, 330c, 330d, 330e)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(230)는 적어도 콘택트 레이아웃 패턴들의 세트(208, 209, 210, 240, 또는 242), 적어도 게이트 레이아웃 패턴들의 세트(204) 또는 도전성 피처 레이아웃 패턴들의 세트(210) 또는 적어도 활성 영역 레이아웃 패턴들의 세트(202)와 오버랩된다.
도전성 피처 레이아웃 패턴(230a)은 도전성 피처 레이아웃 패턴들(216, 218f, 211a), 비아 레이아웃 패턴들(236d)(아래에서 논의됨), 콘택트 레이아웃 패턴들(209d, 240d), 및 활성 영역(202d)과 오버랩된다.
도전성 피처 레이아웃 패턴(230b)은 도전성 피처 레이아웃 패턴들(226, 218g, 221), 비아 레이아웃 패턴들(236g)(아래에서 논의됨), 콘택트 레이아웃 패턴들(209g, 242d), 및 활성 영역(202f)과 오버랩된다.
도전성 피처 레이아웃 패턴(230c)은 도전성 피처 레이아웃 패턴들(216, 218f), 및 비아 레이아웃 패턴들(236b, 236c)(아래에서 논의됨)과 오버랩된다. 도전성 피처 레이아웃 패턴(230d)은 도전성 피처 레이아웃 패턴들(226, 218g), 및 비아 레이아웃 패턴들(236h, 236f)(아래에서 논의됨)과 오버랩된다. 도전성 피처 레이아웃 패턴(230e)은 도전성 피처 레이아웃 패턴들(218d, 218e), 및 비아 레이아웃 패턴들(236a, 236e)(아래에서 논의됨)과 오버랩된다.
일부 실시예들에서, 영역(299a) 내의 도전성 피처 레이아웃 패턴들의 세트(230)의 일부분과 영역(299b) 내의 도전성 피처 레이아웃 패턴들의 세트(230)의 일부분은 레이아웃 설계(200A)의 제2 방향(Y)으로 연장된 중심 라인에 대해 서로 대칭이다.
도전성 피처 레이아웃 패턴들의 세트(230)는 제5 레벨 상에 위치된다. 일부 실시예들에서, 제5 레벨은 적어도 제1 레벨, 제2 레벨, 제3 레벨, 또는 제4 레벨과는 상이하다. 일부 실시예들에서, 제5 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 금속 2(M2)층에 대응한다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(230) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 비아 레이아웃 패턴(236a, 236b, 236c, 236d, 236e, 236f, 236g, 또는 236h)("비아 레이아웃 패턴들의 세트(236)"라고 통칭함)을 더 포함한다. 비아 레이아웃 패턴들의 세트(236)는 대응하는 비아들의 세트(336)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(236)의 비아 레이아웃 패턴들(236a, 236b, 236c, 236d, 236e, 236f, 236g, 236h)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 비아들의 세트(336)(도 3a 내지 도 3c)의 대응하는 비아들(336a, 336b, 336c, 336d, 336e, 336f, 336g, 336h)(라벨표시되지 않음)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 비아 레이아웃 패턴들의 세트(236)는 적어도 도전성 피처 레이아웃 패턴들의 세트(230) 또는 전력 레일 레이아웃 패턴들의 세트(228)와 적어도 도전성 피처 레이아웃 패턴들의 세트(210) 사이에 있다.
비아 레이아웃 패턴들(236a, 236e)은 도전성 피처 레이아웃 패턴(230e)과 대응하는 도전성 피처 레이아웃 패턴들(218d, 218e) 사이에 있다. 비아 레이아웃 패턴들(236b, 236d)은 도전성 피처 레이아웃 패턴(230a)과 대응하는 도전성 피처 레이아웃 패턴들(216, 211a) 사이에 있다. 비아 레이아웃 패턴들(236f, 236g)은 도전성 피처 레이아웃 패턴(230b)과 대응하는 도전성 피처 레이아웃 패턴들(226, 221) 사이에 있다. 비아 레이아웃 패턴들(236c, 236h)은 대응하는 도전성 피처 레이아웃 패턴(230c, 230d)과 대응하는 도전성 피처 레이아웃 패턴들(218f, 218g) 사이에 있다.
비아 레이아웃 패턴들의 세트(236)는 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 비아 1(V1) 레벨에 위치한다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, V1 레벨은 M1 레벨과 M2 레벨 사이에 있다. 일부 실시예들에서, V1 레벨은 제5 레벨과 제4 레벨 사이에 있다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(236) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 제2 방향(Y)으로 연장된 적어도 도전성 피처 레이아웃 패턴(250a, 250b, 또는 250c)("도전성 피처 레이아웃 패턴들의 세트(250)"라고 통칭함)을 더 포함한다. 도전성 피처 레이아웃 패턴들의 세트(250)는 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 대응하는 도전성 구조물들의 세트(350)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(250)의 도전성 피처 레이아웃 패턴들(250a, 250b, 250c)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 도전성 구조물들의 세트(350)(도 3a 내지 도 3c)의 대응하는 도전성 구조물들(350a, 350b, 350c)을 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(250)는 적어도 도전성 피처 레이아웃 패턴들의 세트(230), 전력 레일 레이아웃 패턴들의 세트(228), 콘택트 레이아웃 패턴들의 세트(208, 209, 210, 240, 또는 242), 적어도 게이트 레이아웃 패턴들의 세트(204) 또는 도전성 피처 레이아웃 패턴들의 세트(210) 또는 적어도 활성 영역 레이아웃 패턴들의 세트(202)와 오버랩된다.
도전성 피처 레이아웃 패턴(250a)은 적어도 도전성 피처 레이아웃 패턴들(230a, 230c, 230e, 216, 218d, 218f, 211a), 비아 레이아웃 패턴들(236a, 236c, 252a)(아래에서 논의됨), 게이트 레이아웃 패턴(204a), 콘택트 레이아웃 패턴들(208l, 209l), 및 활성 영역들(202a, 202d)과 오버랩된다.
도전성 피처 레이아웃 패턴(250b)은 적어도 도전성 피처 레이아웃 패턴들(230e, 218a, 211a, 221), 비아 레이아웃 패턴들(252b)(아래에서 논의됨), 게이트 레이아웃 패턴들(204b, 204c), 콘택트 레이아웃 패턴들(240b, 242b), 및 활성 영역들(202b, 202e)과 오버랩된다.
도전성 피처 레이아웃 패턴(250c)은 적어도 도전성 피처 레이아웃 패턴들(230b, 230d, 230e, 226, 218e, 218g, 221), 비아 레이아웃 패턴들(236e, 236h, 252c)(아래에서 논의됨), 게이트 레이아웃 패턴(204d), 콘택트 레이아웃 패턴들(208m, 209m), 및 활성 영역들(202c, 202f)과 오버랩된다.
도전성 피처 레이아웃 패턴들의 세트(250)는 제6 레벨 상에 위치된다. 일부 실시예들에서, 제6 레벨은 적어도 제1 레벨, 제2 레벨, 제3 레벨, 제4 레벨, 또는 제5 레벨과는 상이하다. 일부 실시예들에서, 제6 레벨은 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 금속 3(M3)층에 대응한다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
도전성 피처 레이아웃 패턴들의 세트(250) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 비아 레이아웃 패턴(252a, 252b, 또는 252c)("비아 레이아웃 패턴들의 세트(252)"라고 통칭함)을 더 포함한다. 비아 레이아웃 패턴들의 세트(252)는 대응하는 비아들의 세트(352)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 비아 레이아웃 패턴들의 세트(252)의 비아 레이아웃 패턴들(252a, 252b, 252c)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 비아들의 세트(352)(도 3a 내지 도 3c)의 대응하는 비아들(352a, 352b, 352c)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 비아 레이아웃 패턴들의 세트(252)는 적어도 도전성 피처 레이아웃 패턴들의 세트(230) 및 도전성 피처 레이아웃 패턴들의 세트(250) 사이에 있다.
비아 레이아웃 패턴들(252a, 252b, 252c)은 대응하는 도전성 피처 레이아웃 패턴(230c, 230d, 230e)과 대응하는 도전성 피처 레이아웃 패턴들(250a, 250b, 250c) 사이에 있다.
비아 레이아웃 패턴들의 세트(252)는 레이아웃 설계들(200A, 200L, 500A, 500L)(도 5a 내지 도 5l), 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c) 중 하나 이상의 것의 비아 2(V2) 레벨에 위치한다. 다른 레벨들이 본 발명개시의 범위 내에 있다. 일부 실시예들에서, V2 레벨은 M2 레벨과 M3 레벨 사이에 있다. 일부 실시예들에서, V2 레벨은 제6 레벨과 제5 레벨 사이에 있다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
비아 레이아웃 패턴들의 세트(252) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
레이아웃 설계(200A)는 적어도 출력 핀 레이아웃 패턴(260a 또는 260b)("출력 핀 레이아웃 패턴들의 세트(260)"라고 통칭함)을 더 포함한다. 출력 핀 레이아웃 패턴들의 세트(260)는 대응하는 출력 핀들의 세트(360)(도 3a 내지 도 3c)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 출력 핀 레이아웃 패턴들의 세트(260)의 출력 핀 레이아웃 패턴들(260a 또는 260b)은 집적 회로(300A 또는 600A)(도 6a 내지 도 6c)의 출력 핀들의 세트(360)(도 3a 내지 도 3c)의 대응하는 출력 핀들(360a 또는 360b)을 제조하는데 사용될 수 있다.
도 2l은 일부 실시예들에 따른, 레이아웃 설계(200L)의 다이어그램이다.
레이아웃 설계(200L)는 레이아웃 설계(200A)의 변형이다. 도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 레이아웃 설계(200L)는 제1 방향(X)으로 가장자리(290c)에 대해 레이아웃 설계(200A)와 대칭이다. 레이아웃 설계(200L)는 PUF 셀(100A)(도 1a)을 제조하는데 사용될 수 있다.
일부 실시예들에서, 레이아웃 설계(200L)는 제1 방향(X)(예를 들어, x축)으로 집적 회로(300A)의 가장자리(390c)에 대해 집적 회로(300A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 집적 회로(300A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)는 레이아웃 설계(200L)와 유사하지만, 간략화를 위해 도시되지 않았다.
도 3a, 도 3b, 및 도 3c는 일부 실시예들에 따른, 집적 회로(300A)의 다이어그램들이다.
도 3a는 일부 실시예들에 따른, 레이아웃 설계(200A)에 대응하는 집적 회로(300A)의 평면도이다. 도 3b는 일부 실시예들에 따른, 레이아웃 설계(200A)의 일부분(200B)에 대응하는 집적 회로(300A)의 일부분(300B)의 평면도이다. 도 3c는 일부 실시예들에 따른, 레이아웃 설계(200A)의 일부분(200C)에 대응하는 집적 회로(300A)의 일부분(300C)의 평면도이다.
도 3b 내지 도 3c는 도 3a의 집적 회로(300A)의 대응 부분(300B~300C)의 다이어그램들이며, 설명의 편의를 위해 간략화되었다.
부분(300B)은 도 3a의 집적 회로(300A)이며, 또한, 설명의 용이화를 위해, 도전성 구조물들의 세트(311, 320)를 강조표시한 것이다.
부분(300C)은 집적 회로(300A)의 VD 레벨, VG 레벨, V1 레벨, V2 레벨, M1 레벨, M2 레벨, 및 M3 레벨로부터의 도 3a의 집적 회로(300A)의 하나 이상의 피처를 포함한다.
집적 회로(300A)는 레이아웃 설계(200A 또는 200L)에 의해 제조된다. 집적 회로(300A)는 도 1a의 PUF 셀(100A)의 실시예이다. 일부 실시예들에서, 집적 회로(300A)는 제1 방향(X)(예를 들어, x축)으로 집적 회로(300A)의 가장자리(390c)에 대해 집적 회로(300A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)를 형성하도록 수정된 것이다. 일부 실시예들에서, 집적 회로(300A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)는 레이아웃 설계(200L)와 유사하지만, 간략화를 위해 도시되지 않았다.
집적 회로(300A)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 그 구성들은 도 2a 내지 도 2l의 레이아웃 설계(200A 또는 200L)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 3a 내지 도 3c에서 설명되지 않을 것이다.
예시의 편의를 위해, 집적 회로(300A 또는 600A)의 엘리먼트들의 일부는 도 3a 내지 도 3c, 또는 도 6a 내지 도 6c에서 라벨표시되지 않는다. 일부 실시예들에서, 집적 회로(300A 또는 600A)는 도 3a 내지 도 3c, 또는 도 6a 내지 도 6c에서 도시되지 않은 추가적인 엘리먼트들을 포함한다.
집적 회로(300A)는 제1 방향(X)으로 연장된 하나 이상의 활성 영역들(302a, 302b, 302c, 302d, 302e, 302f, 302g, 302h, 302i, 또는 302j)("활성 영역들의 세트(302)"라고 통칭함)을 포함한다.
일부 실시예들에서, 활성 영역(302a)은 PUF 셀(100A)의 PMOS 트랜지스터(P1)의 소스 및 드레인 영역들이고, 활성 영역(302b)은 PUF 셀(100A)의 PMOS 트랜지스터들(P3, P4)의 소스 및 드레인 영역들이고, 활성 영역(302c)은 PUF 셀(100A)의 PMOS 트랜지스터(P2)의 소스 및 드레인 영역들이고, 활성 영역(302d)은 PUF 셀(100A)의 NMOS 트랜지스터(N1)의 소스 및 드레인 영역들이고, 활성 영역(302e)은 PUF 셀(100A)의 NMOS 트랜지스터들(N3, N4)의 소스 및 드레인 영역들이고, 활성 영역(302f)은 PUF 셀(100A)의 NMOS 트랜지스터(N2)의 소스 및 드레인 영역들이고, 활성 영역(302g)은 PUF 셀(100A)의 인버터(I1)의 PMOS 트랜지스터들의 소스 및 드레인 영역들이고, 활성 영역(302h)은 PUF 셀(100A)의 인버터(I2)의 PMOS 트랜지스터들의 소스 및 드레인 영역들이고, 활성 영역(302i)은 PUF 셀(100A)의 인버터(I1)의 NMOS 트랜지스터들의 소스 및 드레인 영역들이고, 활성 영역(302j)은 PUF 셀(100A)의 인버터(I2)의 NMOS 트랜지스터들의 소스 및 드레인 영역들이다.
일부 실시예들에서, 활성 영역들의 세트(302)는 제1 레벨 상에 위치된다. 활성 영역들의 세트(302) 내의 패턴들의 다른 구성들 또는 수량들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 제2 방향(Y)으로 연장되고, 제2 레벨 상에 위치된 적어도 게이트(304a, 304b, 304c, 304d, 304e, 304f, 304g, 304h,…, 304o, 또는 304p)("게이트들의 세트(304)"라고 통칭함))를 더 포함한다.
일부 실시예들에서, 게이트(304a)는 적어도 게이트(304a1) 또는 게이트(304a2)를 포함한다. 일부 실시예들에서, 게이트(304d)는 적어도 게이트(304d1) 또는 게이트(304d2)를 포함한다.
일부 실시예들에서, 적어도 게이트들(304i, 304j,… 또는 304p)은 더미 게이트이며, 설명의 편의를 위해 라벨표시되지 않는다. 일부 실시예들에서, 더미 게이트는 비기능성 트랜지스터 디바이스의 게이트 구조물이다.
일부 실시예들에서, 게이트(304a1)는 도 1a의 PMOS 트랜지스터(P1)의 게이트 단자이고, 게이트(304a2)는 도 1a의 NMOS 트랜지스터(N1)의 게이트 단자이고, 게이트(304b)는 도 1a의 PMOS 트랜지스터(P3)의 게이트 단자 및 NMOS 트랜지스터(N3)의 게이트 단자이며, 게이트(304c)는 도 1a의 PMOS 트랜지스터(P4)의 게이트 단자 및 NMOS 트랜지스터(N4)의 게이트 단자이며, 게이트(304d1)는 도 1a의 PMOS 트랜지스터(P2)의 게이트 단자이며, 게이트(304d2)는 도 1a의 NMOS 트랜지스터(N2)의 게이트 단자이다.
일부 실시예들에서, 게이트(304e, 304f)는 도 1a의 인버터(I1)의 PMOS 트랜지스터들의 게이트 단자들 및 NMOS 트랜지스터들의 게이트 단자들이다. 일부 실시예들에서, 게이트(304g, 304h)는 도 1a의 인버터(I2)의 PMOS 트랜지스터들의 게이트 단자들 및 NMOS 트랜지스터들의 게이트 단자들이다.
게이트들의 세트(304) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 콘택트(308a, 308b,…, 308m, 또는 308n)("콘택트들의 세트(308)"라고 통칭함), 콘택트(309a, 309b,…, 309m, 또는 309n)("콘택트들의 세트(309)"라고 통칭함), 콘택트(340a, 340b, 340c, 또는 340d)("콘택트들의 세트(340)"라고 통칭함), 또는 콘택트(342a, 342b, 342c, 또는 342d)("콘택트들의 세트(342)"라고 통칭함)를 더 포함한다.
적어도 콘택트들의 세트(308)의 콘택트(308a,…, 308j) 또는 적어도 콘택트들의 세트(309)의 콘택트(309a,…, 309j)는 적어도 활성 영역들의 세트(302)에 결합된다.
적어도 콘택트(308k, 308n)는 대응하는 게이트(304e, 308h)에 전기적으로 결합된다. 적어도 콘택트(309k, 309n)는 대응하는 게이트(304f, 308g)에 전기적으로 결합된다. 적어도 콘택트(308l) 및 콘택트(309l)는 대응하는 게이트들(304a1, 304a2)에 전기적으로 결합된다. 적어도 콘택트(308m) 및 콘택트(309m)는 대응하는 게이트들(304d1, 304d2)에 전기적으로 결합된다. 적어도 콘택트(340b)는 게이트(304c)에 전기적으로 결합된다. 적어도 콘택트(342b)는 게이트(304b)에 전기적으로 결합된다.
적어도 콘택트(309e), 콘택트(340a), 또는 콘택트(342a)는 활성 영역(302b)에 전기적으로 결합된다. 적어도 콘택트(309f), 콘택트(340c), 또는 콘택트(342c)는 활성 영역(302e)에 전기적으로 결합된다. 적어도 콘택트(340d) 또는 콘택트(342d)는 대응하는 활성 영역(302d 또는 302f)에 전기적으로 결합된다.
적어도 콘택트(308a, 308b, 또는 308c)는 활성 영역(302g)에 전기적으로 결합된다. 적어도 콘택트(309a, 309b, 또는 309c)는 활성 영역(302i)에 전기적으로 결합된다. 적어도 콘택트(308h, 308i, 또는 308j)는 활성 영역(302h)에 전기적으로 결합된다. 적어도 콘택트(309h, 309i, 또는 309j)는 활성 영역(302j)에 전기적으로 결합된다.
일부 실시예들에서, 콘택트(309e 또는 340a)는 PMOS 트랜지스터(P3)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(309e 또는 342a)는 PMOS 트랜지스터(P4)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(308e 또는 308d)는 PMOS 트랜지스터(P1)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(308f 또는 308g)는 PMOS 트랜지스터(P2)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다.
일부 실시예들에서, 콘택트(309f 또는 340c)는 NMOS 트랜지스터(N3)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(309f 또는 342c)는 NMOS 트랜지스터(N4)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(340d 또는 309d)는 NMOS 트랜지스터(N1)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다. 일부 실시예들에서, 콘택트(342d 또는 309g)는 NMOS 트랜지스터(N2)의 대응하는 드레인 또는 소스 영역들에 전기적으로 결합된다.
적어도 콘택트들의 세트(308, 309, 340, 또는 342)은 제3 레벨 상에 위치한다. 콘택트들의 세트(308, 309, 340, 또는 342) 내의 패턴들의 다른 레벨들, 형상들, 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된 도전성 구조물들의 세트(310)를 더 포함한다.
일부 실시예들에서, 도전성 구조물들의 세트(310)는 적어도 도전성 구조물(311a), 도전성 구조물(316), 도전성 구조물들의 세트(318), 도전성 구조물(321), 또는 도전성 구조물(326)을 포함한다.
일부 실시예들에서, 적어도 도전성 구조물(311a), 도전성 구조물(316), 또는 도전성 구조물(330a)(아래에서 논의됨)은 도전성 구조물들의 세트(311)의 일부분이다. 일부 실시예들에서, 적어도 도전성 구조물(321), 도전성 구조물(326), 또는 도전성 구조물(230b)(아래에서 논의됨)은 도전성 구조물들의 세트(320)의 일부분이다. 일부 실시예들에서, 영역(399a) 내의 도전성 구조물들의 세트(311)의 일부분(예를 들어, 도전성 구조물들(314, 315, 316, 330a)) 및 영역(399b) 내의 도전성 구조물들의 세트(321)의 대응하는 일부분(예를 들어, 대응하는 도전성 구조물들(324, 325, 326, 330b))은 집적 회로(300)의 제2 방향(Y)으로 연장된 중심 라인에 대해 서로 대칭이다.
도전성 구조물(311a)은 콘택트(340a)에 의해 활성 영역(302b)에 전기적으로 결합되고, 콘택트(340b)에 의해 게이트(304c)에 전기적으로 결합되고, 콘택트(340c)에 의해 활성 영역(302e)에 전기적으로 결합되며, 콘택트(340d)에 의해 활성 영역(302d)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(311a)은 PMOS 트랜지스터(P3)의 드레인, PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)의 게이트, NMOS 트랜지스터(N3)의 드레인, 및 트랜지스터(N1)의 드레인 간의 전기적 연결을 제공하도록 구성된다.
도전성 구조물(311a)은 적어도 도전성 구조물들의 세트(312), 도전성 구조물(314), 또는 도전성 구조물(315)을 포함한다. 일부 실시예들에서, 도전성 구조물들의 세트(312) 및 도전성 구조물들(314, 315)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물(311a))의 일부분들이다.
도전성 구조물들의 세트(312)는 적어도 도전성 구조물(312a), 도전성 구조물(312b), 또는 도전성 구조물(312c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(312a, 212b, 212c)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물들의 세트)의 일부분들이다. 일부 실시예들에서, 도전성 구조물들의 세트(312)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물들의 세트(312)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(314)은 적어도 도전성 구조물(314a), 도전성 구조물(314b), 또는 도전성 구조물(314c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(314a, 314b, 314c)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물(314))의 일부분들이다. 일부 실시예들에서, 도전성 구조물(314)은 F자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(314)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(315)은 적어도 도전성 구조물(315a), 또는 도전성 구조물(315b)을 포함한다. 일부 실시예들에서, 도전성 구조물들(315a, 315b)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물(315))의 일부분들이다. 일부 실시예들에서, 도전성 구조물(315)은 계단 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(315)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(316)은 대응하는 콘택트들(308k, 309k)에 의해 게이트들(304e, 304f)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(316)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(316)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물들의 세트(318)는 적어도 도전성 구조물(318a, 318b, 318c, 318d, 318e, 318f, 또는 318g)을 포함한다.
도전성 구조물들의 세트(318)는 적어도, 콘택트들의 세트(308, 309, 340 또는 342) 중 적어도 하나의 콘택트, 활성 영역들의 세트(302) 중 적어도 하나의 영역, 또는 게이트들의 세트(304) 중 적어도 하나의 게이트와 오버랩된다.
도전성 구조물(318a)은 콘택트(309e)에 의해 활성 영역(302b)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(318a)은 콘택트(309e)에 의해 활성 영역(302b) 또는 PMOS 트랜지스터(P4)의 드레인 영역에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(318a)은 콘택트(309e)에 의한 PMOS 트랜지스터(P4)의 드레인 영역 간의 전기적 연결, 콘택트(308e)에 의한 PMOS 트랜지스터(P1)의 드레인 영역 간의 전기적 연결, 및 콘택트(308f)에 의한 PMOS 트랜지스터(P2)의 드레인 영역 간의 전기적 연결을 제공하도록 구성된다. 일부 실시예들에서, 도전성 구조물(318a)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(318a)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(318b)은 콘택트들(309b, 308b)에 전기적으로 결합된다. 도전성 구조물(318a)은 대응하는 콘택트들(308b, 309b)에 의해 활성 영역들(302g, 302i)에 전기적으로 결합되도록 구성된다.
도전성 구조물(318c)은 콘택트들(309i, 308i)에 전기적으로 결합된다. 도전성 구조물(318a)은 대응하는 콘택트들(308i, 309i)에 의해 활성 영역들(302h, 302j)에 전기적으로 결합되도록 구성된다.
도전성 구조물(318d)은 콘택트(308l)에 전기적으로 결합된다. 도전성 구조물(318d)은 콘택트(308l)에 의해 게이트(304a)에 전기적으로 결합되도록 구성된다. 도전성 구조물(318e)은 콘택트(308m)에 전기적으로 결합된다. 도전성 구조물(318e)은 콘택트(308m)에 의해 게이트(304d)에 전기적으로 결합되도록 구성된다. 도전성 구조물(318f)은 콘택트(309l)에 전기적으로 결합된다. 도전성 구조물(318f)은 콘택트(309l)에 의해 게이트(304a)에 전기적으로 결합되도록 구성된다. 도전성 구조물(318g)은 콘택트(309m)에 전기적으로 결합된다. 도전성 구조물(318g)은 콘택트(309m)에 의해 게이트(304d)에 전기적으로 결합되도록 구성된다.
도전성 구조물(321)은 적어도 도전성 구조물들의 세트(322), 도전성 구조물(324), 또는 도전성 구조물(325)을 포함한다. 일부 실시예들에서, 도전성 구조물들의 세트(322) 및 도전성 구조물들(324, 325)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물(321))의 일부분들이다.
도전성 구조물(321)은 콘택트(342a)에 의해 활성 영역(302b)에 전기적으로 결합되고, 콘택트(342b)에 의해 게이트(304b)에 전기적으로 결합되고, 콘택트(342c)에 의해 활성 영역(302e)에 전기적으로 결합되며, 콘택트(342d)에 의해 활성 영역(302f)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(321)은 PMOS 트랜지스터(P4)의 드레인, PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)의 게이트, NMOS 트랜지스터(N4)의 드레인, 및 트랜지스터(N2)의 드레인 간의 전기적 연결을 제공하도록 구성된다.
도전성 구조물들의 세트(322)는 적어도 도전성 구조물(322a), 도전성 구조물(322b), 또는 도전성 구조물(322c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(322a, 322b, 322c)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물들의 세트(322))의 일부분들이다. 일부 실시예들에서, 도전성 구조물들의 세트(322)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물들의 세트(322)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, 도전성 구조물들의 세트(322)와 도전성 구조물들의 세트(312)는 제1 방향(X)으로 연장된 집적 회로(300A)의 적어도 라인(390a 또는 390a')에 대해 서로 대칭이다. 일부 실시예들에서, 적어도 도전성 구조물(322a), 도전성 구조물(322b), 또는 도전성 구조물(322c)은 제1 방향(X)으로 연장된 집적 회로(300A)의 적어도 라인(390a 또는 390a')에 대해 적어도 대응하는 도전성 구조물(312a), 도전성 구조물(312b), 또는 도전성 구조물(312c)과 대칭이다.
일부 실시예들에서, 도전성 구조물(314a)과 도전성 구조물(324a)은 제1 방향(X)으로 서로 분리된다. 일부 실시예들에서, 도전성 구조물(312a)은 적어도 도전성 구조물(314a 또는 324a)로부터 제2 방향으로 거리(D1)만큼 분리된다. 일부 실시예들에서, 도전성 구조물(322a)은 적어도 도전성 구조물(314a 또는 324a)로부터 제2 방향으로 거리(D2)만큼 분리된다. 일부 실시예들에서, 거리(D2)는 거리(D1)와 상이하다.
일부 실시예들에서, 거리(D1)는 도전성 구조물(314)이 콘택트(340a) 또는 활성 영역(302a)과 오버랩되는 곳으로부터 그리고 도전성 구조물(312)이 콘택트(340b) 또는 게이트(304c)와 오버랩되는 곳으로부터 연장된다. 일부 실시예들에서, 거리(D2)는 도전성 구조물(324)이 콘택트(342a) 또는 활성 영역(302a)과 오버랩되는 곳으로부터 그리고 도전성 구조물(322)이 콘택트(342b) 또는 게이트(304b)와 오버랩되는 곳으로부터 연장된다.
도전성 구조물(324)은 적어도 도전성 구조물(324a), 도전성 구조물(324b), 또는 도전성 구조물(324c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(324a, 324b, 324c)은 동일한 구조물(예를 들어, 도전성 구조물(324))의 일부분들이다. 일부 실시예들에서, 도전성 구조물(324)은 F자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(324)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(325)은 적어도 도전성 구조물(325a), 또는 도전성 구조물(325b)을 포함한다. 일부 실시예들에서, 도전성 구조물들(325a, 325b)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물(325))의 일부분들이다. 일부 실시예들에서, 도전성 구조물(325)은 계단 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(324)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물(326)은 대응하는 콘택트들(309n, 308n)에 의해 게이트들(304g, 304h)에 전기적으로 결합된다. 일부 실시예들에서, 도전성 구조물(326)은 T자 형상을 갖는다. 일부 실시예들에서, 도전성 구조물(326)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다.
도전성 구조물들의 세트(310)는 제4 레벨 상에 위치된다. 도전성 구조물들의 세트(310) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 제1 방향(X)으로 연장되고 제4 레벨 상에 위치하는 하나 이상의 전력 레일들(328a 또는 328b)("전력 레일들의 세트(328)"라고 통칭함)을 더 포함한다. 일부 실시예들에서, 전력 레일(328a)은 집적 회로(300A 또는 600A)에 공급 전압(VDD)의 제1 공급 전압을 제공하도록 구성되고, 전력 레일(328b)은 집적 회로(300A 또는 600A)에 공급 기준 전압(VSS)의 제2 공급 전압을 제공하도록 구성된다. 일부 실시예들에서, 전력 레일(328b)은 집적 회로(300A 또는 600A)에 공급 전압(VDD)의 제1 공급 전압을 제공하도록 구성되고, 전력 레일(328a)은 집적 회로(300A 또는 600A)에 공급 기준 전압(VSS)의 제2 공급 전압을 제공하도록 구성된다.
일부 실시예들에서, 전력 레일들의 세트(328)의 각각의 전력 레일(328a, 328b)은 집적 회로(300A 또는 600A)의 셀의 대응하는 가장자리(390b, 390c)를 따라 위치된다.
전력 레일들의 세트(328) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 제1 방향(X) 또는 제2 방향(Y)으로 연장된 적어도 도전성 구조물(330a, 330b, 330c, 330d, 또는 330e)("도전성 구조물들의 세트(330)"라고 통칭함)을 더 포함한다.
일부 실시예들에서, 도전성 구조물(330a)은 적어도 도전성 구조물(316)과 도전성 구조물(311a) 간의 전기적 결합을 제공하도록 구성된다. 도전성 구조물(330a)은 비아(336b)에 의해 도전성 구조물(316)에 전기적으로 결합된다. 도전성 구조물(330a)은 비아(336d)에 의해 도전성 구조물(311a)에 전기적으로 결합된다.
일부 실시예들에서, 도전성 구조물(330b)은 적어도 도전성 구조물(326)과 도전성 구조물(321) 간의 전기적 결합을 제공하도록 구성된다. 도전성 구조물(330b)은 비아(336f)에 의해 도전성 구조물(326)에 전기적으로 결합된다. 도전성 구조물(330b)은 비아(336g)에 의해 도전성 구조물(321)에 전기적으로 결합된다.
일부 실시예들에서, 도전성 구조물(330c)은 적어도 도전성 구조물(350a)과 도전성 구조물(318f) 간의 전기적 결합을 제공하도록 구성된다. 도전성 구조물(330c)은 비아(352a)에 의해 도전성 구조물(350a)에 전기적으로 결합된다. 도전성 구조물(330c)은 비아(336c)에 의해 도전성 구조물(318f)에 전기적으로 결합된다.
일부 실시예들에서, 도전성 구조물(330d)은 적어도 도전성 구조물(350c)과 도전성 구조물(318g) 간의 전기적 결합을 제공하도록 구성된다. 도전성 구조물(330d)은 비아(352c)에 의해 도전성 구조물(350c)에 전기적으로 결합된다. 도전성 구조물(330d)은 비아(336h)에 의해 도전성 구조물(318g)에 전기적으로 결합된다.
일부 실시예들에서, 도전성 구조물(330e)은 적어도 도전성 구조물(350b)과 도전성 구조물(318d, 318e) 간의 전기적 결합을 제공하도록 구성된다. 도전성 구조물(330e)은 비아(352b)에 의해 도전성 구조물(350b)에 전기적으로 결합된다. 도전성 구조물(330e)은 대응하는 비아들(336a, 336e)에 의해 도전성 구조물들(318d, 318e)에 전기적으로 결합된다.
일부 실시예들에서, 영역(399a) 내의 도전성 구조물들의 세트(330)의 일부분과 영역(399b) 내의 도전성 구조물들의 세트(330)의 일부분은 집적 회로(300)의 제2 방향(Y)으로 연장된 중심 라인에 대해 서로 대칭이다.
도전성 구조물들의 세트(330)는 제5 레벨 상에 위치된다. 도전성 구조물들의 세트(330) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 비아(336a, 336b, 336c, 336d, 336e, 336f, 336g, 336h)("비아들의 세트(336)"라고 통칭함)를 더 포함한다.
비아들(336a, 336e)은 도전성 구조물(330e)과 대응하는 도전성 구조물들(318d, 318e) 간의 전기적 연결을 제공하도록 구성된다. 비아들(336b, 336d)은 도전성 구조물(330a)과 대응하는 도전성 구조물들(316, 311a) 간의 전기적 연결을 제공하도록 구성된다. 비아들(336f, 336g)은 도전성 구조물(330b)과 대응하는 도전성 구조물들(326, 321) 간의 전기적 연결을 제공하도록 구성된다. 비아들(336c, 336h)은 대응하는 도전성 구조물(330c, 330d)과 대응하는 도전성 구조물들(318f, 318g) 간의 전기적 연결을 제공하도록 구성된다.
비아들의 세트(336)는 하나 이상의 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c)의 V1 레벨에 위치된다. 다른 레벨들이 본 발명개시의 범위 내에 있다.
비아들의 세트(336) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 제2 방향(Y)으로 연장된 적어도 도전성 구조물(350a, 350b, 또는 350c)("도전성 구조물들의 세트(350)"라고 통칭함)을 더 포함한다.
일부 실시예들에서, 도전성 구조물들(350a, 350c)은 가장자리(390c)로부터 제2 방향(Y)으로, 대응하는 신호들(start_1a, start1_b)을 수신하도록 구성된다. 일부 실시예들에서, 도전성 구조물들(350a, 350c)은 가장자리(390a)로부터 음의(negative) 제2 방향(예컨대, -Y)으로, 대응하는 신호들(start_1a, start1_b)을 수신하도록 구성된다.
일부 실시예들에서, 도전성 구조물(350b)은 가장자리(390c)로부터 제2 방향(Y)으로, 신호(start_2)를 수신하도록 구성된다. 일부 실시예들에서, 도전성 구조물(350b)은 가장자리(390a)로부터 음의 제2 방향(예컨대, -Y)으로, 대응하는 신호(start_2)를 수신하도록 구성된다.
도전성 구조물들의 세트(350)는 제6 레벨 상에 위치된다. 도전성 구조물들의 세트(350) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 비아(352a, 352b, 또는 352c)("비아들의 세트(352)"라고 통칭함)를 더 포함한다. 비아들의 세트(352)는 하나 이상의 집적 회로(300A 또는 600A)(도 3a 내지 도 3c, 또는 도 6a 내지 도 6c)의 V2 레벨에 위치된다. 비아들의 세트(352) 내의 패턴들의 다른 레벨들 또는 수량들에 관한 다른 구성들, 배열들이 본 발명개시의 범위 내에 있다.
집적 회로(300A)는 적어도 출력 핀(360a, 또는 360b)("출력 핀들의 세트(360)"라고 통칭함)을 더 포함한다. 출력 핀들의 세트(360)는 적어도 출력 신호(out_a 또는 out_b)를 출력하도록 구성된다. 일부 실시예들에서, 출력 핀(360a)은 출력 신호(out_a)를 출력하도록 구성된다. 일부 실시예들에서, 출력 핀(360b)은 출력 신호(out_b)를 출력하도록 구성된다.
도 4a는 일부 실시예들에 따른, PUF 셀(400A 또는 400A')의 추상도의 개략도이다.
PUF 셀(400A)은 도 2a 내지 도 2k의 레이아웃 설계(200A)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(400A)을 "셀 유형 1" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 1A" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(400A)은 적어도, 도전성 피처 레이아웃 패턴들의 세트(422), 도전성 피처 레이아웃 패턴들의 세트(412), 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c)(도전성 피처 레이아웃 패턴들의 세트(450)라고 통칭함), 또는 출력 핀 레이아웃 패턴(460a)을 포함한다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(422), 도전성 피처 레이아웃 패턴들의 세트(412), 도전성 피처 레이아웃 패턴들의 세트(450)의 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c), 또는 출력 핀 레이아웃 패턴(460a)은 대응하는 레이아웃 설계(200A)(도 2a 내지 도 2k)의 대응하는 도전성 피처 레이아웃 패턴들의 세트(222), 도전성 피처 레이아웃 패턴들의 세트(212), 도전성 피처 레이아웃 패턴들의 세트(250)의 도전성 피처 레이아웃 패턴(250a, 250b, 또는 250c), 또는 출력 핀 레이아웃 패턴(260a)이며, 따라서 유사한 상세한 설명은 생략된다.
PUF 셀(400A')은 도 3a 내지 도 3c의 집적 회로(300A)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(400A')을 "셀 유형 1" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 1A" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(400A')은 적어도, 도전성 구조물들의 세트(422'), 도전성 구조물들의 세트(412'), 도전성 구조물(450a', 450b', 또는 450c')(도전성 구조물들의 세트(450')라고 통칭함), 또는 출력 핀(460a')을 포함한다.
일부 실시예들에서, 도전성 구조물들의 세트(422'), 도전성 구조물들의 세트(412'), 도전성 구조물들의 세트(450')의 도전성 구조물(450a', 450b', 450c'), 및 출력 핀(460a')은 집적 회로(300A)(도 3a 내지 도 3c)의 대응하는 도전성 구조물들의 세트(322), 대응하는 도전성 구조물들의 세트(312), 대응하는 도전성 구조물들의 세트(350)의 대응하는 도전성 구조물(350a, 350b, 350c), 및 대응하는 출력 핀(360a)이며, 따라서 유사한 상세한 설명은 생략된다.
도 4b는 일부 실시예들에 따른, PUF 셀(400B 또는 400B')의 추상도의 개략도이다.
PUF 셀(400B)은 도 2l의 레이아웃 설계(200L)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(400B)을 "셀 유형 1" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 1B" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(400B)은 적어도, 도전성 피처 레이아웃 패턴들의 세트(422), 도전성 피처 레이아웃 패턴들의 세트(412), 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c), 또는 출력 핀 레이아웃 패턴(460a)을 포함한다.
PUF 셀(400B)은 PUF 셀(400A)의 변형이다. PUF 셀(400A)과 비교하여, PUF 셀(400B)은 제1 방향(X)으로 가장자리(490b 또는 490c)(예를 들어, x축)에 대해 PUF 셀(400A)과 대칭이다.
PUF 셀(400B')은 도 3a 내지 도 3c의 집적 회로(300A)와 대칭인 집적 회로(간략화를 위해 도시되지 않음)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(400B')을 "셀 유형 1" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 1B" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(400B')은 적어도, 도전성 구조물들의 세트(422'), 도전성 구조물들의 세트(412'), 도전성 구조물(450a', 450b', 또는 450c'), 또는 출력 핀(460a')을 포함한다.
PUF 셀(400B')은 PUF 셀(400A')의 변형이다. PUF 셀(400A')과 비교하여, PUF 셀(400B')은 제1 방향(X)으로 가장자리(490b 또는 490c)(예를 들어, x축)에 대해 PUF 셀(400A')과 대칭이다.
도 5a는 일부 실시예들에 따른, 레이아웃 설계(500A)의 다이어그램이다. 레이아웃 설계(500A)는 도 1a의 PUF 셀(100A)의 레이아웃도에 대응한다.
레이아웃 설계(500A)는 레이아웃 설계(200A)(도 2a 내지 도 2k)의 변형이다.
예를 들어, 레이아웃 설계(500A)는 도전성 피처 레이아웃 패턴들의 세트(512, 522)가 제1 방향(X)으로 연장된 레이아웃 설계(200A 또는 500A)의 라인(290a')에 대해 대응하는 도전성 피처 레이아웃 패턴들의 세트(212, 222)에 대해 대칭인 예시를 나타낸다. 다시 말해서, 도전성 피처 레이아웃 패턴들의 세트(512, 522)는 라인(290a')에 대해 대응하는 도전성 피처 레이아웃 패턴들의 세트(212, 222)와 함께 회전함으로써, 대응하는 도전성 피처 레이아웃 패턴들의 세트(212, 222)의 대응 위치들과 비교할 때, 대응하는 도전성 피처 레이아웃 패턴들의 세트(512, 522)의 위치들을 변경시킨다.
레이아웃 설계(500A)는 PUF 셀(100A)(도 1a) 또는 도 6a 내지 도 6c의 집적 회로(600A)와 유사한 집적 회로를 제조하는데 사용될 수 있다.
도 5b 내지 도 5k는 도 5a의 레이아웃 설계(500A)의 대응 부분(500B~500K)의 다이어그램들이며, 설명의 편의를 위해 간략화되었다.
부분(500B)은 도 5a의 레이아웃 설계(500A)이며, 또한, 설명의 용이화를 위해, 도전성 피처 레이아웃 패턴들의 세트(511, 520)를 강조표시한 것이다.
부분(500C)은 레이아웃 설계(500A)의 VD 레벨, VG 레벨, V1 레벨, V2 레벨, M1 레벨, M2 레벨, 및 M3 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다.
도 5d 내지 도 5e는, 일부 실시예들에 따른, 레이아웃 설계(500A)의 도전성 피처 레이아웃 패턴(511a, 520)의 대응하는 줌인된 부분(500D, 500E)의 다이어그램들이다.
부분(500F)은 레이아웃 설계(500A)의 활성 레벨 또는 OD 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다. 부분(500G)은 레이아웃 설계(500A)의 VD 레벨 및 VG 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다. 부분(500H)은 레이아웃 설계(500A)의 V1 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다. 부분(500I)은 레이아웃 설계(500A)의 V2 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다. 부분(500J)은 레이아웃 설계(500A)의 M1 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다. 부분(500K)은 레이아웃 설계(500A)의 M2 레벨로부터의 도 5a의 레이아웃 설계(500A)의 하나 이상의 피처를 포함한다.
레이아웃 설계(500A)는 활성 영역 레이아웃 패턴들의 세트(202), 게이트 레이아웃 패턴들의 세트(204), 콘택트 레이아웃 패턴들의 세트(208), 콘택트 레이아웃 패턴들의 세트(209), 콘택트 레이아웃 패턴들의 세트(540), 콘택트 레이아웃 패턴들의 세트(542), 도전성 피처 레이아웃 패턴들의 세트(510), 전력 레일 레이아웃 패턴들의 세트(228), 도전성 피처 레이아웃 패턴들의 세트(230), 비아 레이아웃 패턴들의 세트(236), 도전성 피처 레이아웃 패턴들의 세트(250), 및 비아 레이아웃 패턴들의 세트(252)를 포함한다.
도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 레이아웃 설계(500A 또는 500L)의 도전성 피처 레이아웃 패턴들의 세트(510)는 도전성 피처 레이아웃 패턴들의 세트(210)를 대체한다. 도전성 피처 레이아웃 패턴들의 세트(510)는 도전성 피처 레이아웃 패턴들의 세트(210)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(510)는 집적 회로(600A)의 대응하는 도전성 구조물들의 세트(610)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(510)는 적어도 도전성 피처 레이아웃 패턴(511a), 도전성 피처 레이아웃 패턴(216), 도전성 피처 레이아웃 패턴들의 세트(218), 도전성 피처 레이아웃 패턴(521), 또는 도전성 피처 레이아웃 패턴(226)을 포함한다.
도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 도전성 피처 레이아웃 패턴들(511a, 521)은 대응하는 도전성 피처 레이아웃 패턴들(211a, 221)을 대체한다. 도전성 피처 레이아웃 패턴들(511a, 521)은 대응하는 도전성 피처 레이아웃 패턴들(211a, 221)과 유사하므로, 유사한 상세한 설명은 생략한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(511a)과 도전성 피처 레이아웃 패턴(521)은 집적 회로(600A)의 대응하는 도전성 구조물들(611a, 621)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(511a)은 적어도 도전성 피처 레이아웃 패턴들의 세트(512), 도전성 피처 레이아웃 패턴(214), 또는 도전성 피처 레이아웃 패턴(215)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512)는 집적 회로(600A)의 대응하는 도전성 구조물들의 세트(612)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 도전성 피처 레이아웃 패턴들의 세트(512)는 대응하는 도전성 피처 레이아웃 패턴들의 세트(212)를 대체한다. 도전성 피처 레이아웃 패턴들의 세트(512)는 대응하는 도전성 피처 레이아웃 패턴들의 세트(212)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512)는 집적 회로(600A)의 대응하는 도전성 구조물들의 세트(612)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(212)와 비교하여, 도전성 피처 레이아웃 패턴들의 세트(512)는 제1 방향(X)으로 연장된 레이아웃 설계(200A 또는 500A)의 라인(290a')에 대해 도전성 피처 레이아웃 패턴들의 세트(212)에 대해 대칭이다. 다시 말해서, 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512)는 라인(290a')에 대해 도전성 피처 레이아웃 패턴들의 세트(212)와 함께 회전함으로써, 도전성 피처 레이아웃 패턴들의 세트(212)의 위치와 비교할 때, 도전성 피처 레이아웃 패턴들의 세트(512)의 위치를 변경시킨다.
도전성 피처 레이아웃 패턴들의 세트(512)는 적어도 도전성 피처 레이아웃 패턴(512a), 도전성 피처 레이아웃 패턴(512b), 또는 도전성 피처 레이아웃 패턴(512c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(512a, 512b, 512c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴들의 세트)의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(512)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(512a)은 적어도 도전성 피처 레이아웃 패턴(214a 또는 224a)으로부터 제2 방향으로 거리(D3)만큼 분리된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(521)은 적어도 도전성 피처 레이아웃 패턴들의 세트(522), 도전성 피처 레이아웃 패턴(224), 또는 도전성 피처 레이아웃 패턴(225)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(521)는 집적 회로(600A)의 대응하는 도전성 구조물들의 세트(621)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 도전성 피처 레이아웃 패턴들의 세트(522)는 대응하는 도전성 피처 레이아웃 패턴들의 세트(222)를 대체한다. 도전성 피처 레이아웃 패턴들의 세트(522)는 대응하는 도전성 피처 레이아웃 패턴들의 세트(222)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(522)는 집적 회로(600A)의 대응하는 도전성 구조물들의 세트(622)(도 6a 내지 도 6c)를 제조하는데 사용될 수 있다.
도전성 피처 레이아웃 패턴들의 세트(222)와 비교하여, 도전성 피처 레이아웃 패턴들의 세트(522)는 제1 방향(X)으로 연장된 레이아웃 설계(200A 또는 500A)의 라인(290a')에 대해 도전성 피처 레이아웃 패턴들의 세트(222)에 대해 대칭이다. 다시 말해서, 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(522)는 라인(290a')에 대해 도전성 피처 레이아웃 패턴들의 세트(222)와 함께 회전함으로써, 도전성 피처 레이아웃 패턴들의 세트(222)의 위치와 비교할 때, 도전성 피처 레이아웃 패턴들의 세트(522)의 위치를 변경시킨다.
도전성 피처 레이아웃 패턴들의 세트(522)는 적어도 도전성 피처 레이아웃 패턴(522a), 도전성 피처 레이아웃 패턴(522b), 또는 도전성 피처 레이아웃 패턴(522c)을 포함한다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들(522a, 522b, 522c)은 동일한 연속적인 레이아웃 패턴(예를 들어, 도전성 피처 레이아웃 패턴들의 세트(522))의 일부분들이다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(522)는 C자 형상을 갖는다. 일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(522)의 다른 형상들 또는 구성들이 본 발명개시의 범위 내에 있다. 도전성 피처 레이아웃 패턴(522)은 게이트 레이아웃 패턴들(204b, 204c)과 오버랩된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(522) 및 도전성 피처 레이아웃 패턴들의 세트(512)는 제1 방향(X)으로 연장된 레이아웃 설계(500A)의 적어도 라인(290a 또는 290a')에 대해 서로 대칭이다. 일부 실시예들에서, 적어도 도전성 피처 레이아웃 패턴(522a), 도전성 피처 레이아웃 패턴(522b), 또는 도전성 피처 레이아웃 패턴(522c)은 제1 방향(X)으로 연장된 레이아웃 설계(500A)의 적어도 라인(290a 또는 290a')에 대해 적어도 대응하는 도전성 피처 레이아웃 패턴(512a), 도전성 피처 레이아웃 패턴(512b), 또는 도전성 피처 레이아웃 패턴(512c)과 대칭이다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴(522a)은 적어도 도전성 피처 레이아웃 패턴(214a 또는 224a)으로부터 제2 방향으로 거리(D4)만큼 분리된다. 일부 실시예들에서, 거리(D3)는 거리(D4)와 상이하다. 일부 실시예들에서, 거리(D3)는 거리(D2)와 동일하다. 일부 실시예들에서, 거리(D4)는 거리(D1)와 동일하다.
일부 실시예들에서, 거리(D3)는 도전성 피처 레이아웃 패턴(214)이 콘택트 레이아웃 패턴(240a) 또는 활성 영역 레이아웃 패턴(202a)과 오버랩되는 곳으로부터 그리고 도전성 피처 레이아웃 패턴(512)이 콘택트 레이아웃 패턴(540b) 또는 게이트 레이아웃 패턴(204c)과 오버랩되는 곳으로부터 연장된다. 일부 실시예들에서, 거리(D4)는 도전성 피처 레이아웃 패턴(224)이 콘택트 레이아웃 패턴(242a) 또는 활성 영역 레이아웃 패턴(202a)과 오버랩되는 곳으로부터 그리고 도전성 피처 레이아웃 패턴(522)이 콘택트 레이아웃 패턴(542b) 또는 게이트 레이아웃 패턴(204b)과 오버랩되는 곳으로부터 연장된다.
도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 레이아웃 설계(500A 또는 500L)의 콘택트 레이아웃 패턴들의 세트(540, 542)는 대응하는 콘택트 레이아웃 패턴들의 세트(240, 242)를 대체한다. 콘택트 레이아웃 패턴들의 세트(540, 542)는 대응하는 콘택트 레이아웃 패턴들의 세트(242, 240)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
일부 실시예들에서, 콘택트 레이아웃 패턴들의 세트(240)는 적어도 콘택트 레이아웃 패턴(240a, 540b,…, 240c, 또는 240d)을 포함한다. 도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 콘택트 레이아웃 패턴(540b)은 콘택트 레이아웃 패턴(240b)을 대체한다. 콘택트 레이아웃 패턴(540b)은 콘택트 레이아웃 패턴(240b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 콘택트 레이아웃 패턴(240b)과 비교하여, 콘택트 레이아웃 패턴(540b)은 이제 제2 방향(Y)으로 거리(D4)만큼 적어도 콘택트 레이아웃 패턴(240a 또는 242a) 또는 도전성 피처 레이아웃 패턴(214 또는 224)으로부터 분리된다.
일부 실시예들에서, 콘택트 레이아웃 패턴들의 세트(242)는 적어도 콘택트 레이아웃 패턴(242a, 542b, 242c, 또는 242d)을 포함한다. 도 2a 내지 도 2k의 레이아웃 설계(200A)와 비교하여, 콘택트 레이아웃 패턴(542b)은 콘택트 레이아웃 패턴(242b)을 대체한다. 콘택트 레이아웃 패턴(542b)은 콘택트 레이아웃 패턴(242b)과 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 콘택트 레이아웃 패턴(242b)과 비교하여, 콘택트 레이아웃 패턴(542b)은 이제 제2 방향(Y)으로 거리(D3)만큼 적어도 콘택트 레이아웃 패턴(240a 또는 242a) 또는 도전성 피처 레이아웃 패턴(214 또는 224)으로부터 분리된다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(512, 522)는 제1 방향(X)으로 연장된 레이아웃 설계(200A 또는 500A)의 적어도 라인(290a 또는 290a')에 대해 대응하는 도전성 피처 레이아웃 패턴들의 세트(212, 222)와 대칭이여서, (대응하는 도전성 피처 레이아웃 패턴(222a 또는 212a)과 대응하는 도전성 피처 레이아웃 패턴(214a 또는 224a) 간의) 거리(D1, D2)를 제2 방향(Y)으로 (대응하는 도전성 피처 레이아웃 패턴(522a 또는 512a)과 대응하는 도전성 피처 레이아웃 패턴(214a 또는 224a) 간의) 대응 거리(D3 또는 D4)로 변경시킨다. 일부 실시예들에서, 레이아웃 설계(500A 또는 500L)에서 상기 거리를 D3 및 D4로 변경시킴으로써, 레이아웃 설계(500A 또는 500L) 및 레이아웃 설계(200A 또는 200L) 각각을 포함하는 어레이(예컨대, 도 8a와 도 8b, 및 도 9a 내지 도 9d)는 다른 접근법들보다 체계적 바이어스가 더 적고 성능이 더 우수한 밸런싱된 레이아웃을 갖는다.
도 5l은 일부 실시예들에 따른, 레이아웃 설계(500L)의 다이어그램이다.
레이아웃 설계(500L)는 레이아웃 설계(500A)의 변형이다. 도 5a 내지 도 5k의 레이아웃 설계(500A)와 비교하여, 레이아웃 설계(500L)는 제1 방향(X)(예컨대, x축)으로 레이아웃 설계(200A)의 가장자리(290c)에 대해 레이아웃 설계(500A)와 대칭이다. 레이아웃 설계(500L)는 PUF 셀(100A)(도 1a)을 제조하는데 사용될 수 있다. 일부 실시예들에서, 레이아웃 설계(500L)는 제1 방향(X)(예를 들어, x축)으로 집적 회로(600A)의 가장자리(390c)에 대해 집적 회로(600A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)를 제조하는데 사용될 수 있다. 일부 실시예들에서, 집적 회로(600A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)는 레이아웃 설계(500L)와 유사하지만, 간략화를 위해 도시되지 않았다.
도 6a, 도 6b, 및 도 6c는 일부 실시예들에 따른, 집적 회로(600A)의 다이어그램들이다.
도 6a는 일부 실시예들에 따른, 레이아웃 설계(500A)에 대응하는 집적 회로(600A)의 평면도이다. 도 6b는 일부 실시예들에 따른, 레이아웃 설계(500A)의 일부분(500B)에 대응하는 집적 회로(600A)의 일부분(600B)의 평면도이다. 도 6c는 일부 실시예들에 따른, 레이아웃 설계(500A)의 일부분(500C)에 대응하는 집적 회로(600A)의 일부분(600C)의 평면도이다.
도 6b 내지 도 6c는 도 6a의 집적 회로(600A)의 대응 부분(600B~600C)의 다이어그램들이며, 설명의 편의를 위해 간략화되었다.
부분(600B)은 도 6a의 집적 회로(600A)이며, 또한, 설명의 용이화를 위해, 도전성 구조물들의 세트(611, 620)를 강조표시한 것이다.
부분(600C)은 집적 회로(600A)의 VD 레벨, VG 레벨, V1 레벨, V2 레벨, M1 레벨, M2 레벨, 및 M3 레벨로부터의 도 6a의 집적 회로(600A)의 하나 이상의 피처를 포함한다.
집적 회로(600A)는 레이아웃 설계(500A 또는 500L)에 의해 제조된다. 집적 회로(600A)는 도 1a의 PUF 셀(100A)의 실시예이다. 일부 실시예들에서, 집적 회로(600A)는 제1 방향(X)(예를 들어, x축)으로 집적 회로(600A)의 가장자리(390c)에 대해 집적 회로(600A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)를 형성하도록 수정된 것이다. 일부 실시예들에서, 집적 회로(600A)와 대칭인 집적 회로(간략화를 목적으로 도시되지 않음)는 레이아웃 설계(500L)와 유사하지만, 간략화를 위해 도시되지 않았다.
집적 회로(600A)의 정렬, 길이, 및 폭을 비롯한 구조적 관계뿐만이 아니라 그 구성들은 도 5a 내지 도 5l의 레이아웃 설계(500A 또는 500L)의 구조적 관계 및 구성과 유사하며, 유사한 상세한 설명은 간결화를 위해 도 6a 내지 도 6c에서 설명되지 않을 것이다.
집적 회로(600A)는 활성 영역들의 세트(302), 게이트들의 세트(304), 콘택트들의 세트(308), 콘택트들의 세트(309), 콘택트들의 세트(640), 콘택트들의 세트(642), 도전성 구조물들의 세트(610), 전력 레일들의 세트(328), 도전성 구조물들 세트(330), 비아들의 세트(336), 도전성 구조물들의 세트(350), 및 비아들의 세트(352)를 포함한다.
도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 집적 회로(600A)의 도전성 구조물들의 세트(610)는 도전성 구조물들의 세트(310)를 대체한다. 도전성 구조물들의 세트(610)는 도전성 구조물들의 세트(310)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
일부 실시예들에서, 도전성 구조물들의 세트(610)는 적어도 도전성 구조물(611a), 도전성 피처 구조물(316), 도전성 구조물들의 세트(318), 도전성 구조물(621), 또는 도전성 구조물(326)을 포함한다.
도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 도전성 구조물들(611a, 621)은 대응하는 도전성 구조물들(311a, 321)을 대체한다. 도전성 구조물들(611a, 621)은 대응하는 도전성 구조물들(311a, 321)과 유사하므로, 유사한 상세한 설명은 생략한다.
일부 실시예들에서, 도전성 구조물(611a)은 적어도, 도전성 구조물들의 세트(612), 도전성 구조물(314), 또는 도전성 구조물(315)을 포함한다.
도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 도전성 구조물들의 세트(612)는 대응하는 도전성 구조물들의 세트(312)를 대체한다. 도전성 구조물들의 세트(612)는 대응하는 도전성 구조물들의 세트(312)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
도전성 구조물들의 세트(312)와 비교하여, 도전성 구조물들의 세트(612)는 제1 방향(X)으로 연장된 집적 회로(300A 또는 600A)의 라인(390a')에 대해 도전성 구조물들의 세트(312)에 대해 대칭이다. 다시 말해서, 일부 실시예들에서, 도전성 구조물들의 세트(612)는 라인(390a')에 대해 도전성 구조물들의 세트(312)와 함께 회전함으로써, 도전성 구조물들의 세트(312)의 위치와 비교할 때, 도전성 구조물들의 세트(612)의 위치를 변경시킨다.
도전성 구조물들의 세트(612)는 적어도 도전성 구조물(612a), 도전성 구조물(612b), 또는 도전성 구조물(612c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(612a, 612b, 612c)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물들의 세트)의 일부분들이다.
일부 실시예들에서, 도전성 구조물(612a)은 적어도 도전성 구조물(314a 또는 324a)로부터 제2 방향으로 거리(D3)만큼 분리된다.
일부 실시예들에서, 도전성 구조물(621)은 적어도, 도전성 구조물들의 세트(622), 도전성 구조물(324), 또는 도전성 구조물(325)을 포함한다.
도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 도전성 구조물들의 세트(622)는 대응하는 도전성 구조물들의 세트(322)를 대체한다. 도전성 구조물들의 세트(622)는 대응하는 도전성 구조물들의 세트(322)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
도전성 구조물들의 세트(322)와 비교하여, 도전성 구조물들의 세트(622)는 제1 방향(X)으로 연장된 집적 회로(300A 또는 600A)의 라인(390a')에 대해 도전성 구조물들의 세트(322)에 대해 대칭이다. 다시 말해서, 일부 실시예들에서, 도전성 구조물들의 세트(622)는 라인(390a')에 대해 도전성 구조물들의 세트(322)와 함께 회전함으로써, 도전성 구조물들의 세트(322)의 위치와 비교할 때, 도전성 구조물들의 세트(622)의 위치를 변경시킨다.
도전성 구조물들의 세트(622)는 적어도 도전성 구조물(622a), 도전성 구조물(622b), 또는 도전성 구조물(622c)을 포함한다. 일부 실시예들에서, 도전성 구조물들(622a, 622b, 622c)은 동일한 연속적인 구조물(예를 들어, 도전성 구조물들의 세트(622))의 일부분들이다.
일부 실시예들에서, 도전성 구조물들의 세트(622)와 도전성 구조물들의 세트(612)는 제1 방향(X)으로 연장된 집적 회로(600A)의 적어도 라인(390a 또는 390a')에 대해 서로 대칭이다. 일부 실시예들에서, 적어도 도전성 구조물(622a), 도전성 구조물(622b), 또는 도전성 구조물(622c)은 제1 방향(X)으로 연장된 집적 회로(600A)의 적어도 라인(390a 또는 390a')에 대해 적어도 대응하는 도전성 구조물(612a), 도전성 구조물(612b), 또는 도전성 구조물(612c)과 대칭이다.
일부 실시예들에서, 도전성 구조물(622a)은 적어도 도전성 구조물(314a 또는 324a)로부터 제2 방향으로 거리(D4)만큼 분리된다.
일부 실시예들에서, 거리(D3)는 도전성 구조물(314)이 콘택트(340a) 또는 활성 영역(302a)과 오버랩되는 곳으로부터 그리고 도전성 구조물(612)이 콘택트(640b) 또는 게이트(304c)와 오버랩되는 곳으로부터 연장된다. 일부 실시예들에서, 거리(D4)는 도전성 구조물(324)이 콘택트(342a) 또는 활성 영역(302a)과 오버랩되는 곳으로부터 그리고 도전성 구조물(622)이 콘택트(642b) 또는 게이트(304b)와 오버랩되는 곳으로부터 연장된다.
도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 집적 회로(600A)의 콘택트들의 세트(640, 642)는 대응하는 콘택트들의 세트(340, 342)를 대체한다. 콘택트들의 세트(640, 642)는 대응하는 콘택트들의 세트(342, 340)와 유사하며, 이에 따라, 유사한 상세한 설명은 생략한다.
일부 실시예들에서, 콘택트들의 세트(340)는 적어도 콘택트(340a, 640b, 340c, 또는 340d)를 포함한다. 도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 콘택트(640b)는 콘택트(340b)를 대체한다. 콘택트(640b)는 콘택트(340b)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 콘택트(340b)와 비교하여, 콘택트(640b)는 이제 제2 방향(Y)으로 거리(D4)만큼 적어도 콘택트(340a 또는 342a) 또는 도전성 구조물(314 또는 324)로부터 분리된다.
일부 실시예들에서, 콘택트들의 세트(342)는 적어도 콘택트(342a, 642b, 342c, 또는 342d)를 포함한다. 도 3a 내지 도 3c의 집적 회로(300A)와 비교하여, 콘택트(642b)는 콘택트(342b)를 대체한다. 콘택트(642b)는 콘택트(342b)와 유사하며, 이에 따라 유사한 상세한 설명은 생략된다. 콘택트(342b)와 비교하여, 콘택트(642b)는 이제 제2 방향(Y)으로 거리(D3)만큼 적어도 콘택트(340a 또는 342a) 또는 도전성 구조물(314 또는 324)로부터 분리된다.
일부 실시예들에서, 도전성 구조물들의 세트(612, 622)는 제1 방향(X)으로 연장된 집적 회로(300A 또는 600A)의 적어도 라인(390a 또는 390a')에 대해 대응하는 도전성 구조물들의 세트(312, 322)와 대칭이여서, (대응하는 도전성 구조물(322a 또는 312a)과 대응하는 도전성 구조물(314a 또는 324a) 간의) 거리(D1, D2)를 제2 방향(Y)으로 (대응하는 도전성 구조물(622a 또는 612a)과 대응하는 도전성 구조물(314a 또는 324a) 간의) 대응 거리(D3 또는 D4)로 변경시킨다. 일부 실시예들에서, 집적 회로(600A)에서 상기 거리를 D3 및 D4로 변경시킴으로써, 집적 회로(600A) 및 집적 회로(300A) 각각을 포함하는 어레이(예컨대, 도 8a와 도 8b, 및 도 9a 내지 도 9d)는 다른 접근법들보다 체계적 바이어스가 더 적고 성능이 더 우수한 밸런싱된 배열을 갖는다.
도 7a는 일부 실시예들에 따른, PUF 셀(700A 또는 700A')의 추상도의 개략도이다.
PUF 셀(700A)은 도 5a 내지 도 5k의 레이아웃 설계(500A)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(700A)을 "셀 유형 2" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 2A" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(700A)은 적어도, 도전성 피처 레이아웃 패턴들의 세트(722), 도전성 피처 레이아웃 패턴들의 세트(712), 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c), 또는 출력 핀 레이아웃 패턴(460a)을 포함한다.
일부 실시예들에서, 도전성 피처 레이아웃 패턴들의 세트(722), 도전성 피처 레이아웃 패턴들의 세트(712), 도전성 피처 레이아웃 패턴들의 세트(450)의 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c), 또는 출력 핀 레이아웃 패턴(460a)은 대응하는 레이아웃 설계(500A)(도 5a 내지 도 5k)의 대응하는 도전성 피처 레이아웃 패턴들의 세트(522), 도전성 피처 레이아웃 패턴들의 세트(512), 도전성 피처 레이아웃 패턴들의 세트(250)의 도전성 피처 레이아웃 패턴(250a, 250b, 또는 250c), 또는 출력 핀 레이아웃 패턴(260a)이며, 따라서 유사한 상세한 설명은 생략된다.
PUF 셀(700A')은 도 6a 내지 도 6c의 집적 회로(600A)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(700A')을 "셀 유형 2" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 2A" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(700A')은 적어도, 도전성 구조물들의 세트(722'), 도전성 구조물들의 세트(712'), 도전성 구조물(450a', 450b', 또는 450c')(도전성 구조물들의 세트(450')라고 통칭함), 또는 출력 핀(460a')을 포함한다.
일부 실시예들에서, 도전성 구조물들의 세트(722'), 도전성 구조물들의 세트(712'), 도전성 구조물들의 세트(450')의 도전성 구조물(450a', 450b', 450c'), 및 출력 핀(460a')은 집적 회로(600A)(도 6a 내지 도 6c)의 대응하는 도전성 구조물들의 세트(622), 대응하는 도전성 구조물들의 세트(612), 대응하는 도전성 구조물들의 세트(350)의 대응하는 도전성 구조물(350a, 350b, 350c), 및 대응하는 출력 핀(360a)이며, 따라서 유사한 상세한 설명은 생략된다.
도 7b는 일부 실시예들에 따른, PUF 셀(700B 또는 700B')의 추상도의 개략도이다.
PUF 셀(700B)은 도 5l의 레이아웃 설계(500L)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(700B)을 "셀 유형 2" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 2B" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(700B)은 적어도, 도전성 피처 레이아웃 패턴들의 세트(722), 도전성 피처 레이아웃 패턴들의 세트(712), 도전성 피처 레이아웃 패턴(450a, 450b, 또는 450c), 또는 출력 핀 레이아웃 패턴(460a)을 포함한다.
PUF 셀(700B)은 PUF 셀(700A)의 변형이다. PUF 셀(700A)과 비교하여, PUF 셀(700B)은 제1 방향(X)으로 가장자리(490b 또는 490c)(예를 들어, x축)에 대해 PUF 셀(700A)과 대칭이다.
PUF 셀(700B')은 도 6a 내지 도 6c의 집적 회로(600A)와 대칭인 집적 회로(간략화를 위해 도시되지 않음)의 추상도에 대응한다. 일부 실시예들에서, PUF 셀(700B')을 "셀 유형 2" PUF 셀(도 9a 내지 도 9d) 또는 "셀 유형 2B" PUF 셀(도 8a 내지 도 8b)이라고 칭한다. PUF 셀(700B')은 적어도, 도전성 구조물들의 세트(722'), 도전성 구조물들의 세트(712'), 도전성 구조물(450a', 450b', 또는 450c'), 또는 출력 핀(460a')을 포함한다.
PUF 셀(700B')은 PUF 셀(700A')의 변형이다. PUF 셀(700A')과 비교하여, PUF 셀(700B')은 제1 방향(X)으로 가장자리(490b 또는 490c)(예를 들어, x축)에 대해 PUF 셀(700A')과 대칭이다.
도 8a는 일부 실시예들에 따른, PUF 셀 어레이(800A)의 개략도이다.
PUF 셀 어레이(800A)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(802[1,1], 802[1,2],…, 802[8,2])("PUF 셀들의 어레이(802)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800A)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다. PUF 셀 어레이(800A) 내의 PUF 셀들의 행들은 제1 방향(X)으로 배열된다. PUF 셀 어레이(800A) 내의 PUF 셀들의 열들은 제2 방향(Y)으로 배열된다. 적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(800A) 내의 하나 이상의 PUF 셀들로서 사용가능하다. PUF 셀 어레이(800A)는 제2 방향(Y)으로 교호하는 전력 레일들의 세트(803)를 더 포함한다. 일부 실시예들에서, 전력 레일들의 세트는 전력 레일 레이아웃 패턴들의 세트(228) 또는 전력 레일들의 세트(328)에 대응한다.
일부 실시예들에서, PUF 셀 어레이(800A)의 열 1은 제2 방향(Y)으로 서로 교호하는 셀 유형 1A 및 셀 유형 1B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800A)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400A) 및 PUF 셀(400B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(800A)의 열 2은 제2 방향(Y)으로 서로 교호하는 셀 유형 2A 및 셀 유형 2B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800A)의 열 2은 제2 방향(Y)으로 서로 교호하는 PUF 셀(700A) 및 PUF 셀(700B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(800A)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A)이 PUF 셀 어레이(800A)에서 PUF 셀들(802[8,1], 802[6,1], 802[4,1], 802[2,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(400B)이 PUF 셀 어레이(800A)에서 PUF 셀들(802[7,1], 802[5,1], 802[3,1], 802[1,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A)이 PUF 셀 어레이(800A)에서 PUF 셀들(802[8,2], 802[6,2], 802[4,2], 802[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700B)이 PUF 셀 어레이(800A)에서 PUF 셀들(802[7,2], 802[5,2], 802[3,2], 802[1,2])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(800A)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A')이 PUF 셀 어레이(800A)에서 PUF 셀들(802[8,1], 802[6,1], 802[4,1], 802[2,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(400B')이 PUF 셀 어레이(800A)에서 PUF 셀들(802[7,1], 802[5,1], 802[3,1], 802[1,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A')이 PUF 셀 어레이(800A)에서 PUF 셀들(802[8,2], 802[6,2], 802[4,2], 802[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700B')이 PUF 셀 어레이(800A)에서 PUF 셀들(802[7,2], 802[5,2], 802[3,2], 802[1,2])로서 사용가능하다.
일부 실시예들에서, 신호들(st1a, st2, st1b)은 제2 방향(Y)으로 가장자리(803')로부터 수신된다. 일부 실시예들에서, 신호들(st1a, st1b) 각각이 동일한 방향으로 가장자리(803')로부터 수신되게 함으로써, 대응 신호들(st1a, st1b)에 대한 대응 경로와 연관된 지연이 마찬가지로 PUF 셀 어레이(800A)에서 가능한 체계적 바이어스를 감소시킨다.
일부 실시예들에서, PUF 셀 어레이(800A)의 경우, 적어도 복수의 PUF 셀들(400A), 복수의 PUF 셀들(400B), 복수의 PUF 셀들(700A), 또는 복수의 PUF 셀들(700B)은 적어도 복수의 PUF 셀들(400A) 중 다른 것, 복수의 PUF 셀들(400B) 중 다른 것, 복수의 PUF 셀들(700A) 중 다른 것, 또는 복수의 PUF 셀들(700B) 중 다른 것과 동등하다.
일부 실시예들에서, PUF 셀 어레이(800A)의 경우, 적어도 복수의 PUF 셀들(400A'), 복수의 PUF 셀들(400B'), 복수의 PUF 셀들(700A'), 또는 복수의 PUF 셀들(700B')은 적어도 복수의 PUF 셀들(400A') 중 다른 것, 복수의 PUF 셀들(400B') 중 다른 것, 복수의 PUF 셀들(700A') 중 다른 것, 또는 복수의 PUF 셀들(700B') 중 다른 것과 동등하다.
일부 실시예들에서, PUF 셀 어레이(800A)에서 동일한 개수의 PUF 셀들(400A, 400B, 700A, 700B)을 갖게 함으로써, 대응하는 신호들(st1a, st1b)에 대한 대응하는 경로와 연관된 지연은 마찬가지로 다른 접근법들보다 체계적 바이어스를 덜 갖게 하고 더 우수한 성능을 갖는 PUF 셀 어레이(800A)를 초래시킨다.
PUF 셀 어레이(800A) 내의 PUF 셀들의 다른 구성들, 배열들, 또는 상이한 유형들이 본 발명개시의 구상가능한 범위 내에 있다.
도 8b는 일부 실시예들에 따른, PUF 셀 어레이(800B)의 개략도이다.
PUF 셀 어레이(800B)는 PUF 셀 어레이(800A)의 변형이다. PUF 셀 어레이(800A)와 비교하여, PUF 셀들의 어레이(804[1,1], 804[1,2],…, 804[8,2])("PUF 셀들의 어레이(804)"라고 통칭함)는 PUF 셀들의 어레이(802)를 대체한다.
PUF 셀 어레이(800B)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(804[1,1], 804[1,2],…, 804[8,2])("PUF 셀들의 어레이(804)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800B)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다.
적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(800B) 내의 하나 이상의 PUF 셀들로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(800B)의 열 1은 제2 방향(Y)으로 서로 교호하는 셀 유형 1A 및 셀 유형 2B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800B)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400A) 및 PUF 셀(700B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(800B)의 열 2는 제2 방향(Y)으로 서로 교호하는 셀 유형 2A 및 셀 유형 1B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(800B)의 열 2는 제2 방향(Y)으로 서로 교호하는 PUF 셀(700A) 및 PUF 셀(400B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(800B)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A)이 PUF 셀 어레이(800B)에서 PUF 셀들(804[8,1], 804[6,1], 804[4,1], 804[2,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(400B)이 PUF 셀 어레이(800B)에서 PUF 셀들(804[7,2], 804[5,2], 804[3,2], 804[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A)이 PUF 셀 어레이(800B)에서 PUF 셀들(804[8,2], 804[6,2], 804[4,2], 804[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700B)이 PUF 셀 어레이(800B)에서 PUF 셀들(804[7,1], 804[5,1], 804[3,1], 804[1,1])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(800B)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A')이 PUF 셀 어레이(800B)에서 PUF 셀들(804[8,1], 804[6,1], 804[4,1], 804[2,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(400B')이 PUF 셀 어레이(800B)에서 PUF 셀들(804[7,2], 804[5,2], 804[3,2], 804[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A')이 PUF 셀 어레이(800B)에서 PUF 셀들(804[8,2], 804[6,2], 804[4,2], 804[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700B')이 PUF 셀 어레이(800B)에서 PUF 셀들(804[7,1], 804[5,1], 804[3,1], 804[1,1])로서 사용가능하다.
일부 실시예들에서, 신호들(st1a, st2, st1b)은 제2 방향(Y)으로 가장자리(803')로부터 수신된다. 일부 실시예들에서, 신호들(st1a, st1b) 각각이 동일한 방향으로 가장자리(803')로부터 수신되게 함으로써, 대응 신호들(st1a, st1b)에 대한 대응 경로와 연관된 지연이 마찬가지로 PUF 셀 어레이(800B)에서 가능한 체계적 바이어스를 감소시킨다.
일부 실시예들에서, PUF 셀 어레이(800B)의 경우, 적어도 복수의 PUF 셀들(400A), 복수의 PUF 셀들(400B), 복수의 PUF 셀들(700A), 또는 복수의 PUF 셀들(700B)은 적어도 복수의 PUF 셀들(400A) 중 다른 것, 복수의 PUF 셀들(400B) 중 다른 것, 복수의 PUF 셀들(700A) 중 다른 것, 또는 복수의 PUF 셀들(700B) 중 다른 것과 동등하다.
일부 실시예들에서, PUF 셀 어레이(800B)의 경우, 적어도 복수의 PUF 셀들(400A'), 복수의 PUF 셀들(400B'), 복수의 PUF 셀들(700A'), 또는 복수의 PUF 셀들(700B')은 적어도 복수의 PUF 셀들(400A') 중 다른 것, 복수의 PUF 셀들(400B') 중 다른 것, 복수의 PUF 셀들(700A') 중 다른 것, 또는 복수의 PUF 셀들(700B') 중 다른 것과 동등하다.
일부 실시예들에서, PUF 셀 어레이(800B)에서 동일한 개수의 PUF 셀들(400A, 400B, 700A, 700B)을 갖게 함으로써, 대응하는 신호들(st1a, st1b)에 대한 대응하는 경로와 연관된 지연은 마찬가지로 다른 접근법들보다 체계적 바이어스를 덜 갖게 하고 더 우수한 성능을 갖는 PUF 셀 어레이(800B)를 초래시킨다.
PUF 셀 어레이(800B) 내의 PUF 셀들의 다른 구성들, 배열들, 또는 상이한 유형들이 본 발명개시의 구상가능한 범위 내에 있다.
도 9a는 일부 실시예들에 따른, PUF 셀 어레이(900A)의 개략도이다.
PUF 셀 어레이(900A)는 PUF 셀 어레이(800A)의 변형이다. PUF 셀 어레이(800A)와 비교하여, PUF 셀들의 어레이(902[1,1], 902[1,2],…, 902[8,2])("PUF 셀들의 어레이(902)"라고 통칭함)는 PUF 셀들의 어레이(802)를 대체한다.
PUF 셀 어레이(900A)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(902[1,1], 902[1,2],…, 902[8,2])("PUF 셀들의 어레이(902)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900A)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다.
적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(900A) 내의 하나 이상의 PUF 셀들로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900A)의 열 1은 제2 방향(Y)으로 배열된 셀 유형 1A 또는 셀 유형 1B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900A)의 열 1은 제2 방향(Y)으로 배열된 PUF 셀(400A) 또는 PUF 셀(400B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900A)의 열 2는 제2 방향(Y)으로 배열된 셀 유형 2A 또는 셀 유형 2B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900A)의 열 2는 제2 방향(Y)으로 배열된 PUF 셀(700A) 또는 PUF 셀(400B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900A)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A 또는 400B)이 PUF 셀 어레이(900A)에서 PUF 셀들(902[8,1], 902[7,1], 902[6,1], 902[5,1], 902[4,1], 902[3,1], 902[2,1], 902[1,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A 또는 700B)이 PUF 셀 어레이(900A)에서 PUF 셀들(902[8,2], 902[7,2], 902[6,2], 902[5,2], 902[4,2], 902[3,2], 902[2,2], 902[1,2])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900A)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A' 또는 400B')이 PUF 셀 어레이(900A)에서 PUF 셀들(902[8,1], 902[7,1], 902[6,1], 902[5,1], 902[4,1], 902[3,1], 902[2,1], 902[1,1])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A' 또는 700B')이 PUF 셀 어레이(900A)에서 PUF 셀들(902[8,2], 902[7,2], 902[6,2], 902[5,2], 902[4,2], 902[3,2], 902[2,2], 902[1,2])로서 사용가능하다.
도 9b는 일부 실시예들에 따른, PUF 셀 어레이(900B)의 개략도이다.
PUF 셀 어레이(900B)는 PUF 셀 어레이(800A)의 변형이다. PUF 셀 어레이(800A)와 비교하여, PUF 셀들의 어레이(912[1,1], 912[1,2],…, 912[8,2])("PUF 셀들의 어레이(902)"라고 통칭함)는 PUF 셀들의 어레이(802)를 대체한다.
PUF 셀 어레이(900B)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(912[1,1], 912[1,2],…, 912[8,2])("PUF 셀들의 어레이(902)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900B)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다.
적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(900B) 내의 하나 이상의 PUF 셀들로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900B)는 셀 유형 2A 또는 셀 유형 2B와 행 단위로 인터리빙된 셀 유형 1A 또는 셀 유형 1B를 포함한다.
일부 실시예들에서, PUF 셀 어레이(900B)의 행 2, 행 4, 행 6, 행 8은 제1 방향(X)으로 배열된 셀 유형 1A 또는 셀 유형 1B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900B)의 행 2, 행 4, 행 6, 행 8은 제1 방향(X)으로 배열된 PUF 셀(400A) 또는 PUF 셀(400B)를 포함한다.
일부 실시예들에서, PUF 셀 어레이(900B)의 행 1, 행 3, 행 5, 행 7은 제1 방향(X)으로 배열된 셀 유형 2A 또는 셀 유형 2B를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900B)의 행 1, 행 3, 행 5, 행 7은 제1 방향(X)으로 배열된 PUF 셀(700A) 또는 PUF 셀(400B)를 포함한다.
일부 실시예들에서, PUF 셀 어레이(900B)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A 또는 400B)이 PUF 셀 어레이(900B)에서 PUF 셀들(912[8,1], 912[8,2], 912[6,1], 912[6,2], 912[4,1], 912[4,2], 912[2,1], 912[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A 또는 700B)이 PUF 셀 어레이(900B)에서 PUF 셀들(912[7,1], 912[7,2], 912[5,1], 912[5,2], 912[3,1], 912[3,2], 912[1,1], 912[1,2])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900B)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A' 또는 400B')이 PUF 셀 어레이(900B)에서 PUF 셀들(912[8,1], 912[8,2], 912[6,1], 912[6,2], 912[4,1], 912[4,2], 912[2,1], 912[2,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A' 또는 700B')이 PUF 셀 어레이(900B)에서 PUF 셀들(912[7,1], 912[7,2], 912[5,1], 912[5,2], 912[3,1], 912[3,2], 912[1,1], 912[1,2])로서 사용가능하다.
도 9c는 일부 실시예들에 따른, PUF 셀 어레이(900C)의 개략도이다.
PUF 셀 어레이(900C)는 PUF 셀 어레이(800B)의 변형이다. PUF 셀 어레이(800A)와 비교하여, PUF 셀들의 어레이(922[1,1], 922[1,2],…, 922[8,2])("PUF 셀들의 어레이(922)"라고 통칭함)는 PUF 셀들의 어레이(804)를 대체한다.
PUF 셀 어레이(900C)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(922[1,1], 922[1,2],…, 922[8,2])("PUF 셀들의 어레이(922)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900C)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다.
적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(900C) 내의 하나 이상의 PUF 셀들로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900C)는 셀 유형 2A 또는 셀 유형 2B와 행 단위로 그리고 열 단위로 인터리빙된 셀 유형 1A 또는 셀 유형 1B를 포함한다.
일부 실시예들에서, PUF 셀 어레이(900C)의 열 1은 제2 방향(Y)으로 서로 교호하는 셀 유형 1 및 셀 유형 2를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900C)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400A) 및 PUF 셀(700A)을 포함한다. 일부 실시예들에서, PUF 셀 어레이(900C)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400B) 및 PUF 셀(700B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900C)의 열 2는 제2 방향(Y)으로 서로 교호하는 셀 유형 2 및 셀 유형 1을 포함한다. 일부 실시예들에서, PUF 셀 어레이(900C)의 열 2는 제2 방향(Y)으로 서로 교호하는 PUF 셀(700A) 및 PUF 셀(400A)을 포함한다. 일부 실시예들에서, PUF 셀 어레이(900C)의 열 2는 제2 방향(Y)으로 서로 교호하는 PUF 셀(700B) 및 PUF 셀(400B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900C)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A 또는 400B)이 PUF 셀 어레이(900C)에서 PUF 셀들(922[8,1], 922[7,2], 922[6,1], 922[5,2], 922[4,1], 922[3,2], 922[2,1], 922[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A 또는 700B)이 PUF 셀 어레이(900C)에서 PUF 셀들(922[7,1], 922[7,2], 922[5,1], 922[5,2], 922[3,1], 922[3,2], 922[1,1], 922[1,2])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900C)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A' 또는 400B')이 PUF 셀 어레이(900C)에서 PUF 셀들(922[8,1], 922[7,2], 922[6,1], 922[5,2], 922[4,1], 922[3,2], 922[2,1], 922[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A' 또는 700B')이 PUF 셀 어레이(900C)에서 PUF 셀들(922[7,1], 922[7,2], 922[5,1], 922[5,2], 922[3,1], 922[3,2], 922[1,1], 922[1,2])로서 사용가능하다.
도 9d는 일부 실시예들에 따른, PUF 셀 어레이(900D)의 개략도이다.
PUF 셀 어레이(900D)는 PUF 셀 어레이(900B)의 변형이다. PUF 셀 어레이(800A)와 비교하여, PUF 셀들의 어레이(924[1,1], 924[1,2],…, 924[8,2])("PUF 셀들의 어레이(924)"라고 통칭함)는 PUF 셀들의 어레이(912)를 대체한다.
PUF 셀 어레이(900D)는 8개의 행들과 2개의 열들을 갖는 PUF 셀들의 어레이(924[1,1], 924[1,2],…, 924[8,2])("PUF 셀들의 어레이(924)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900D)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다.
적어도 PUF 셀(400A, 400B, 700A, 또는 700B)이 PUF 셀 어레이(900D) 내의 하나 이상의 PUF 셀들로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900D)의 열 2는 제2 방향(Y)으로 라인(995)에 대해 PUF 셀 어레이(900D)의 열 1과 대칭이다.
일부 실시예들에서, PUF 셀 어레이(900D)의 열 1은 제2 방향(Y)으로 서로 교호하는 셀 유형 1 및 셀 유형 2를 포함한다. 일부 실시예들에서, PUF 셀 어레이(900D)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400A) 및 PUF 셀(700A)을 포함한다. 일부 실시예들에서, PUF 셀 어레이(900D)의 열 1은 제2 방향(Y)으로 서로 교호하는 PUF 셀(400B) 및 PUF 셀(700B)을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900D)의 열 2는 제2 방향(Y)으로 서로 교호하는 셀 유형 2' 및 셀 유형 1'을 포함한다. 일부 실시예들에서, 셀 유형 2'는 제2 방향(Y)으로 라인(995)에 대해 셀 유형 2와 대칭이다. 일부 실시예들에서, 셀 유형 1'은 제2 방향(Y)으로 라인(995)에 대해 셀 유형 1과 대칭이다.
일부 실시예들에서, PUF 셀 어레이(900D)의 열 2는 라인(995)에 대해 PUF 셀(400A)과 대칭인 제1 PUF 셀(예를 들어, 셀 유형 1' 또는 셀 유형 2') 및 열 방향(예를 들어, 제2 방향(Y))으로 서로 교호하는 라인(995)에 대해 PUF 셀(700A)과 대칭인 제2 PUF 셀(예를 들어, 셀 유형 2' 또는 셀 유형 1')을 포함한다. 일부 실시예들에서, PUF 셀 어레이(900D)의 열 2는 라인(995)에 대해 PUF 셀(400A')과 대칭인 제1 PUF 셀(예를 들어, 셀 유형 1' 또는 셀 유형 2') 및 열 방향(예를 들어, 제2 방향(Y))으로 서로 교호하는 라인(995)에 대해 PUF 셀(700A')과 대칭인 제2 PUF 셀(예를 들어, 셀 유형 2' 또는 셀 유형 1')을 포함한다.
일부 실시예들에서, PUF 셀 어레이(900D)는 레이아웃 설계(200A, 200L, 500A, 또는 500L) 중 하나 이상과 같은, 레이아웃 설계들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A 또는 400B)이 PUF 셀 어레이(900D)에서 PUF 셀들(924[7,1], 924[5,1], 924[3,1], 924[1,1])로서 사용가능하다. 이들 실시예들에서, 제2 방향(Y)으로 적어도 라인(495a 또는 495b)에 대해 PUF 셀(400A 또는 400B)과 대칭인 PUF 셀이 PUF 셀 어레이(900D)에서 PUF 셀들(924[7,2], 924[5,2], 924[3,2], 924[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A 또는 700B)이 PUF 셀 어레이(900D)에서 PUF 셀들(924[8,1], 924[6,1], 924[4,1], 924[2,1])로서 사용가능하다. 이들 실시예들에서, 제2 방향(Y)으로 적어도 라인(495a 또는 495b)에 대해 PUF 셀(700A 또는 700B)과 대칭인 PUF 셀이 PUF 셀 어레이(900D)에서 PUF 셀들(924[8,2], 924[6,2], 924[4,2], 924[2,2])로서 사용가능하다.
일부 실시예들에서, PUF 셀 어레이(900D)는 집적 회로(300A 또는 600A) 중 하나 이상과 같은 집적 회로들의 어레이이다. 예를 들어, 이들 실시예들에서, PUF 셀(400A' 또는 400B')이 PUF 셀 어레이(900D)에서 PUF 셀들(924[7,1], 924[5,1], 924[3,1], 924[1,1])로서 사용가능하다. 이들 실시예들에서, 제2 방향(Y)으로 적어도 라인(495a 또는 495b)에 대해 PUF 셀(400A' 또는 400B')과 대칭인 PUF 셀이 PUF 셀 어레이(900D)에서 PUF 셀들(924[7,2], 924[5,2], 924[3,2], 924[1,2])로서 사용가능하다. 이들 실시예들에서, PUF 셀(700A' 또는 700B')이 PUF 셀 어레이(900D)에서 PUF 셀들(924[8,1], 924[6,1], 924[4,1], 924[2,1])로서 사용가능하다. 이들 실시예들에서, 제2 방향(Y)으로 적어도 라인(495a 또는 495b)에 대해 PUF 셀(700A' 또는 700B')과 대칭인 PUF 셀이 PUF 셀 어레이(900D)에서 PUF 셀들(924[8,2], 924[6,2], 924[4,2], 924[2,2])로서 사용가능하다.
일부 실시예들에서, 신호들(st1a, st2, st1b)은 제2 방향(Y)으로 가장자리(803')로부터 수신된다. 일부 실시예들에서, 신호들(st1a, st1b) 각각이 동일한 방향으로 가장자리(803')로부터 수신되게 함으로써, 대응 신호들(st1a, st1b)에 대한 대응 경로와 연관된 지연이 마찬가지로 PUF 셀 어레이(900A, 900B, 900C, 또는 900D) 각각에서 가능한 체계적 바이어스를 감소시킨다.
일부 실시예들에서, 적어도 PUF 셀 어레이(900A, 900B, 900C, 또는 900D)의 경우, 적어도 복수의 PUF 셀들(400A), 복수의 PUF 셀들(400B), 복수의 PUF 셀들(700A), 또는 복수의 PUF 셀들(700B)은 적어도 복수의 PUF 셀들(400A) 중 다른 것, 복수의 PUF 셀들(400B) 중 다른 것, 복수의 PUF 셀들(700A) 중 다른 것, 또는 복수의 PUF 셀들(700B) 중 다른 것과 동등하다.
일부 실시예들에서, 적어도 PUF 셀 어레이(900A, 900B, 900C, 또는 900D)의 경우, 적어도 복수의 PUF 셀들(400A'), 복수의 PUF 셀들(400B'), 복수의 PUF 셀들(700A'), 또는 복수의 PUF 셀들(700B')은 적어도 복수의 PUF 셀들(400A') 중 다른 것, 복수의 PUF 셀들(400B') 중 다른 것, 복수의 PUF 셀들(700A') 중 다른 것, 또는 복수의 PUF 셀들(700B') 중 다른 것과 동등하다.
일부 실시예들에서, 적어도 PUF 셀 어레이(900A, 900B, 900C, 또는 900D)를 포함하는 PUF 셀 어레이에서 동일한 개수의 PUF 셀들(400A, 400B, 700A, 700B)을 갖게 함으로써, 대응하는 신호들(st1a, st1b)에 대한 대응하는 경로와 연관된 지연은 마찬가지로 다른 접근법들보다 체계적 바이어스를 덜 갖게 하고 더 우수한 성능을 갖는 적어도 PUF 셀 어레이(900A, 900B, 900C, 또는 900D)를 초래시킨다.
적어도 PUF 셀 어레이(900A, 900B, 900C, 또는 900D) 내의 PUF 셀들의 다른 구성들, 배열들, 또는 상이한 유형들이 본 발명개시의 구상가능한 범위 내에 있다.
도 10은 일부 실시예들에 따른, PUF 셀 어레이(1000)의 개략도이다.
PUF 셀 어레이(1000)는 4개의 행들과 4개의 열들을 갖는 PUF 셀들의 그룹의 어레이(1002[1,1], 1002[1,2],…, 1002[4,4])("PUF 셀들의 그룹의 어레이(1002)"라고 통칭함)를 포함한다. 일부 실시예들에서, PUF 셀 어레이(1000)에 대한 적어도 다른 개수의 열들 또는 다른 개수의 행들이 본 발명개시의 구상가능한 범위 내에 있다. PUF 셀 어레이(1000) 내의 PUF 셀들의 행들은 제1 방향(X)으로 배열된다. PUF 셀 어레이(1000) 내의 PUF 셀들의 열들은 제2 방향(Y)으로 배열된다.
적어도 PUF 셀 어레이(800A, 800B, 900A, 900B, 또는 900C) 내의 PUF 셀들이 PUF 셀 어레이(1000) 내의 하나 이상의 PUF 셀들의 그룹(1002)으로서 사용가능하다. 일부 실시예들에서, PUF 셀들의 그룹(1002) 내의 각각의 PUF 셀은 대응하는 출력 핀(예를 들어, 출력 핀(460a)) 및 대응하는 어드레스(out_a[0],…, out[255])을 포함한다. 일부 실시예들에서, PUF 셀들의 그룹(1002) 내의 대응하는 출력 핀들의 어드레스는 랜덤하게 배열된다. PUF 셀들의 그룹(1002) 각각은 16개의 PUF 셀들을 포함한다. 일부 실시예들에서, 적어도 하나의 PUF 셀들의 그룹(1002)은 다른 개수의 PUF 셀들, 어드레스들, 또는 출력 핀들을 포함하고, 이는 본 발명개시의 구상가능한 범위 내에 있다.
일부 실시예들에서, 열 1과 열 2의 출력 핀들은 PUF 셀 어레이(1000)의 가장자리(1020)를 따라 위치하고, 열 3과 열 4의 출력 핀들은 PUF 셀 어레이(1000)의 가장자리(1022)를 따라 위치한다. 출력 핀들의 위치들에 대한 다른 배열들이 본 발명개시의 범위 내에 있다.
일부 실시예들에서, PUF 셀들의 그룹(1002)의 각각의 행은 2개 열들로부터의 출력 핀들 및 대응하는 어드레스들(out_a[0],…, out[255])을 포함한다. 예를 들어, 행 1과 열 1 및 열 2는 PUF 셀들의 그룹(1002[1,1], 1002[1,2])으로부터 총 32개의 PUF 셀들과, 32개의 출력 핀들 및 32개의 어드레스들(예컨대, out_a[0], out_a[1], ..., out_a[112], out_a[113], out_a[120], out_a[121], out_a[128])을 포함한다. 일부 실시예들에서, 각각의 대응하는 출력 핀의 어드레스들(out_a[0], out_a[1], ..., out_a[112], out_a[113], out_a[120], out_a[121], out_a[128])은 랜덤하게 배열된다. 마찬가지로, 예를 들어, 행 1과 열 3 및 열 4는 PUF 셀들의 그룹(1002[1,3], 1002[1,4])으로부터 총 32개의 PUF 셀들과, 32개의 출력 핀들 및 32개의 어드레스들(예컨대,out_a[4], out_a[5], ..., out_a[116], out_a[117], out_a[124], out_a[125], out_a[132])을 포함한다. 일부 실시예들에서, 각각의 대응하는 출력 핀의 어드레스들(out_a[4], out_a[5], ..., out_a[116], out_a[117], out_a[124], out_a[125], out_a[132])은 랜덤하게 배열된다.
일부 실시예들에서, PUF 셀들의 그룹(1002) 또는 PUF 셀 어레이(1000) 내의 각각의 PUF 셀의 어드레스를 랜덤하게 배열함으로써, PUF 셀 어레이(1000)가 다른 접근법들보다 체계적 바이어스를 덜 갖고 더 우수한 성능을 갖게 한다.
PUF 셀 어레이(1000) 내의 PUF 셀들의 다른 구성들, 배열들, 또는 상이한 유형들이 본 발명개시의 구상가능한 범위 내에 있다.
도 11은 일부 실시예들에 따른 집적 회로를 형성하거나 또는 제조하는 방법(1100)의 흐름도이다. 추가적인 동작들이 도 11에서 도시된 방법(1100) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 동작들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 방법(1100)은 적어도 집적 회로(300A 또는 600A)(도 3a 내지 도 3c 및 도 6a 내지 도 6c), PUF 셀 1A(도 1a), PUF 셀(400A' 또는 400B')(도 4a와 도 4b) 또는 PUF 셀(700A' 또는 700B')(도 7a와 도 7b)과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B)(도 8a와 도 8b), PUF 셀 어레이들(900A~900D)(도 9a와 도 9b) 또는 PUF 셀 어레이(1000)(도 10)와 같은, 집적 회로들을 형성하는데 사용가능하다. 일부 실시예들에서, 방법(1100)은 적어도 레이아웃 설계(200A, 200L, 500A, 500L)(도 2a 내지 도 2l 및 도 5a 내지 도 5l), PUF 셀(400A 또는 400B)(도 4a와 도 4b) 또는 PUF 셀(700a 또는 700b)(도 7a와 도 7b), PUF 셀 어레이들(800A~800B)(도 8a와 도 8b), PUF 셀 어레이들(900A~900D)(도 9a와 도 9b) 또는 PUF 셀 어레이(1000)(도 10) 중 하나 이상과 유사한 구조적 관계를 갖는 집적 회로들을 형성하는데 사용가능하다.
방법(1100)의 동작(1102)에서, 제1 세트의 PUF 셀들의 제1 세트의 레이아웃 설계들이 생성되거나 배치된다. 동작(1102)은 레이아웃 설계를 생성하기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1302)(도 13))에 의해 수행된다. 일부 실시예들에서, 동작(1102)의 제1 세트의 레이아웃 설계들을 배치하는 동작은 제2 방향(Y)으로 적어도 열 1 또는 열 2에 제1 세트의 레이아웃 설계들을 배치하는 동작을 포함한다.
일부 실시예들에서, 방법(1100)의 제1 세트의 레이아웃 설계들은 적어도 레이아웃 설계(200A, 200L, 500A, 또는 500L), PUF 셀(400A, 400B, 700A, 또는 700B), 또는 PUF 셀 어레이(800A, 800B, 900A, 900B, 900C, 900D, 또는 1000) 중 하나 이상을 포함한다.
일부 실시예들에서, 동작(1102)의 제1 세트의 레이아웃 설계들을 생성하거나 또는 배치하는 동작은 동작(1102a)을 포함한다. 일부 실시예들에서, 동작(1102a)은 제1 PUF 셀의 제1 레이아웃 설계를 생성하거나 또는 배치하는 동작을 포함한다. 일부 실시예들에서, 동작(1102a)의 제1 레이아웃 설계를 배치하는 동작은 제2 방향(Y)으로 적어도 열 1 또는 열 2에 제1 레이아웃 설계를 배치하는 동작을 포함한다.
일부 실시예들에서, 방법(1100)의 제1 레이아웃 설계는 적어도 레이아웃 설계(200A, 200L, 500A, 또는 500L), PUF 셀(400A, 400B, 700A, 또는 700B), 또는 PUF 셀 어레이(800A, 800B, 900A, 900B, 900C, 900D, 또는 1000) 중 하나 이상을 포함한다.
방법(1100)의 동작(1104)에서, 제2 세트의 PUF 셀들의 제2 세트의 레이아웃 설계들이 생성되거나 배치된다. 동작(1104)은 레이아웃 설계를 생성하기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스(예를 들어, 프로세서(1302)(도 13))에 의해 수행된다. 일부 실시예들에서, 동작(1104)의 제2 세트의 레이아웃 설계들을 배치하는 동작은 제2 방향(Y)으로 적어도 열 1 또는 열 2에 제2 세트의 레이아웃 설계들을 배치하는 동작을 포함한다.
일부 실시예들에서, 방법(1100)의 제2 세트의 레이아웃 설계들은 적어도 레이아웃 설계(200A, 200L, 500A, 또는 500L), PUF 셀(400A, 400B, 700A, 또는 700B), 또는 PUF 셀 어레이(800A, 800B, 900A, 900B, 900C, 900D, 또는 1000) 중 하나 이상을 포함한다.
일부 실시예들에서, 동작(1104)의 제2 세트의 레이아웃 설계들을 생성하거나 또는 배치하는 동작은 동작(1104a)을 포함한다. 일부 실시예들에서, 동작(1104a)은 제2 PUF 셀의 제2 레이아웃 설계를 생성하거나 또는 배치하는 동작을 포함한다. 일부 실시예들에서, 동작(1104a)의 제2 레이아웃 설계를 배치하는 동작은 제2 방향(Y)으로 적어도 열 1 또는 열 2에 제2 레이아웃 설계를 배치하는 동작을 포함한다.
일부 실시예들에서, 방법(1100)의 제2 레이아웃 설계는 적어도 레이아웃 설계(200A, 200L, 500A, 또는 500L), PUF 셀(400A, 400B, 700A, 또는 700B), 또는 PUF 셀 어레이(800A, 800B, 900A, 900B, 900C, 900D, 또는 1000) 중 하나 이상을 포함한다.
일부 실시예들에서, 방법(1100)의 적어도 제1 또는 제2 세트의 PUF 셀들 또는 제1 또는 제2 세트의 PUF 셀은 적어도 PUF 셀(100A), PUF 셀(400A, 400B, 700A, 또는 700B), PUF 셀 어레이(800A, 800B, 900A, 900B, 900C, 또는 900D), 또는 PUF 셀 어레이(1000) 중 하나 이상을 포함한다.
일부 실시예들에서, 적어도 레이아웃 설계(200A, 200L, 500A, 또는 500L), PUF 셀(400A, 400B, 700A, 또는 700B), PUF 셀 어레이들(800A~800B 또는 900A~900D), 또는 PUF 셀 어레이(1000)는 그래픽 데이터베이스 시스템(graphic database system; GDSII) 파일 포맷이다.
방법(1100)의 동작(1106)에서, 집적 회로가 레이아웃 설계에 기초하여 제조된다. 일부 실시예들에서, 방법(1100)의 집적 회로는 집적 회로(300A 또는 600A)(도 3a 내지 도 3c 및 도 6a 내지 도 6c), PUF 셀 1A(도 1a), PUF 셀(400A' 또는 400B')(도 4a와 도 4b) 또는 PUF 셀(700A' 또는 700B')(도 7a와 도 7b)과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B)(도 8a와 도 8b), PUF 셀 어레이들(900A~900D)(도 9a와 도 9b) 또는 PUF 셀 어레이(1000)(도 10) 중 하나 이상을 포함한다. 일부 실시예들에서, 방법(1100)의 동작(1106)은 적어도 제1 세트의 레이아웃 설계들의 제1 레이아웃 설계 또는 제2 세트의 레이아웃 설계들의 제2 레이아웃 설계에 기초하여 적어도 하나의 마스크를 제조하는 동작과, 적어도 하나의 마스크에 기초하여 집적 회로를 제조하는 동작을 포함한다.
일부 실시예들에서, 동작들(1102, 1102a, 1104, 1104a, 또는 1106) 중 하나 이상은 수행되지 않는다.
도 12는 일부 실시예들에 따른 집적 회로의 레이아웃 설계를 생성하는 방법(1200)의 흐름도이다. 추가적인 동작들이 도 12에서 도시된 방법(1200) 이전에, 그 도중에, 및/또는 그 이후에서 수행될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 방법(1200)은 방법(1100)의 적어도 동작(1102a 또는 1104a)의 실시예이다. 일부 실시예들에서, 방법(1200)은 적어도 집적 회로의 레이아웃 설계(200A, 200L, 500A, 500L)(도 2a 내지 도 2l 및 도 5a 내지 도 5l), PUF 셀(400A 또는 400B)(도 4a와 도 4b) 또는 PUF 셀들(700a 또는 700b)(도 7a와 도 7b), PUF 셀 어레이들(800A~800B)(도 8a와 도 8b), PUF 셀 어레이들(900A~900D)(도 9a와 도 9b) 또는 PUF 셀 어레이(1000)(도 10)의 하나 이상의 레이아웃 패턴을 생성하는데 사용가능하다. 일부 실시예들에서, 방법(1200)의 레이아웃 패턴들은 적어도 집적 회로(300A 또는 600A)(도 3a 내지 도 3c 및 도 6a 내지 도 6c), PUF 셀 1A(도 1a), PUF 셀(400A' 또는 400B')(도 4a와 도 4b) 또는 PUF 셀(700A' 또는 700B')(도 7a와 도 7b)과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B)(도 8a와 도 8b), PUF 셀 어레이들(900A~900D)(도 9a와 도 9b) 또는 PUF 셀 어레이(1000)(도 10)와 같은, 집적 회로를 제조하는데 사용가능하다.
방법(1200)의 동작(1202)에서, 활성 영역 레이아웃 패턴들의 세트가 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 활성 영역 레이아웃 패턴들의 세트는 활성 영역 레이아웃 패턴들의 세트(202)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다.
일부 실시예들에서, 동작(1202)은 집적 회로의 활성 영역들의 세트를 제조하는 것에 대응하는 활성 영역 레이아웃 패턴들의 세트를 생성하거나 또는 배치하는 동작을 포함한다. 일부 실시예들에서, 방법(1200)의 활성 영역 레이아웃 패턴들의 세트는 활성 영역 레이아웃 패턴들의 세트(202)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 적어도 활성 영역들의 세트는 활성 영역들의 세트(302)의 하나 이상의 활성 영역의 적어도 일부분들을 포함한다.
방법(1200)의 동작(1204)에서, 게이트 레이아웃 패턴들의 세트가 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 게이트 레이아웃 패턴들의 세트는 게이트 레이아웃 패턴들의 세트(204)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 게이트 레이아웃 패턴들의 세트는 게이트들의 세트(304)를 제조하는 것에 대응한다.
방법(1200)의 동작(1206)에서, 콘택트 레이아웃 패턴들의 세트가 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 콘택트 레이아웃 패턴들의 세트는 콘택트 레이아웃 패턴들의 세트(208, 209, 240, 242, 540, 또는 542)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 콘택트 레이아웃 패턴들의 세트는 콘택트들의 세트(308, 309, 340, 342, 640, 또는 642)를 제조하는 것에 대응한다. 일부 실시예들에서, 방법(1200)의 콘택트 레이아웃 패턴들의 세트는 레이아웃 설계(200A, 200L, 500A, 또는 500L)의 VD 또는 VG 상에 위치된 비아 레이아웃 패턴들을 포함한다.
방법(1200)의 동작(1208)에서, 제1 세트의 도전성 피처 레이아웃 패턴들이 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 제1 세트의 도전성 피처 레이아웃 패턴들은 도전성 피처 레이아웃 패턴들의 세트(210)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제1 세트의 도전성 피처 레이아웃 패턴들은 제1 세트의 도전성 구조물들(310 또는 610)을 제조하는 것에 대응한다. 일부 실시예들에서, 방법(1200)의 제1 세트의 도전성 피처 레이아웃 패턴들은 도전성 피처 레이아웃 패턴들(211a, 221, 511a, 또는 521)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제1 세트의 도전성 구조물들은 도전성 구조물(311a, 321, 611a, 또는 621) 중 하나 이상의 것의 적어도 일부분들을 포함한다.
방법(1200)의 동작(1210)에서, 전력 레일 레이아웃 패턴들의 세트가 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 전력 레일 레이아웃 패턴들의 세트는 전력 레일 레이아웃 패턴들의 세트(228)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 전력 레일 레이아웃 패턴들의 세트는 전력 레일들의 세트(328)를 제조하는 것에 대응한다.
방법(1200)의 동작(1212)에서, 제1 세트의 비아 레이아웃 패턴들이 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 제1 세트의 비아 레이아웃 패턴들은 비아 레이아웃 패턴들의 세트(236)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제1 세트의 비아 레이아웃 패턴들은 제1 세트의 비아들(336)을 제조하는 것에 대응한다.
방법(1200)의 동작(1214)에서, 제2 세트의 도전성 피처 레이아웃 패턴들이 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 제2 세트의 도전성 피처 레이아웃 패턴들은 도전성 피처 레이아웃 패턴들의 세트(230)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제2 세트의 도전성 피처 레이아웃 패턴들은 제2 세트의 도전성 구조물들(330)을 제조하는 것에 대응한다.
방법(1200)의 동작(1216)에서, 제2 세트의 비아 레이아웃 패턴들이 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 제2 세트의 비아 레이아웃 패턴들은 비아 레이아웃 패턴들의 세트(252)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제2 세트의 비아 레이아웃 패턴들은 제2 세트의 비아들(352)을 제조하는 것에 대응한다.
방법(1200)의 동작(1218)에서, 제3 세트의 도전성 피처 레이아웃 패턴들이 레이아웃 설계(200A, 200L, 500A, 또는 500L) 상에 생성되거나 또는 배치된다. 일부 실시예들에서, 방법(1200)의 제3 세트의 도전성 피처 레이아웃 패턴들은 도전성 피처 레이아웃 패턴들의 세트(250)의 하나 이상의 레이아웃 패턴의 적어도 일부분들을 포함한다. 일부 실시예들에서, 방법(1200)의 제3 세트의 도전성 피처 레이아웃 패턴들은 제3 세트의 도전성 구조물들(350)을 제조하는 것에 대응한다.
일부 실시예들에서, 동작들(1202, 1204, 1206, 1208, 1210, 1212, 1214, 1216, 또는 1218) 중 하나 이상은 수행되지 않는다. 일부 실시예들에서, 동작들(1202, 1204, 1206, 1208, 1210, 1212, 1214, 1216, 또는 1218) 중 하나 이상은 여러 번 수행된다. 방법들(1100~1200)의 동작들 중 하나 이상은 적어도 집적 회로(300A 또는 600A), PUF 셀 1A, PUF 셀(400A' 또는 400B')(도 4a와 도 4b) 또는 PUF 셀(700A' 또는 700B')(도 7a와 도 7b)과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B), PUF 셀 어레이들(900A~900D) 또는 PUF 셀 어레이(1000)와 같은, 집적 회로를 제조하기 위한 명령어들을 실행하도록 구성된 프로세싱 디바이스에 의해 수행된다.
일부 실시예들에서, 방법(1100~1200)의 하나 이상의 동작은 방법(1100~1200)의 상이한 하나 이상의 동작에서 사용된 것과 동일한 프로세싱 디바이스를 사용하여 수행된다. 일부 실시예들에서, 방법(1100~1200)의 상이한 하나 이상의 동작을 수행하는데 사용된 것과는 상이한 프로세싱 디바이스가 방법(1100~1200)의 하나 이상의 동작을 수행하는데 사용된다.
도 13은 일부 실시예들에 따른, IC 레이아웃 설계를 설계하고 제조하기 위한 시스템(1300)의 블록도이다. 일부 실시예들에서, 시스템(1300)은 본 명세서에서 설명된 하나 이상의 IC 레이아웃 설계를 생성하거나 또는 배치한다. 일부 실시예들에서, 시스템(1300)은 본 명세서에서 설명된 하나 이상의 IC 레이아웃 설계에 기초하여 하나 이상의 IC를 제조한다. 시스템(1300)은 하드웨어 프로세서(1302), 및 컴퓨터 프로그램 코드(1306), 즉 실행가능한 명령어들의 세트로 인코딩된, 즉 이를 저장한 컴퓨터 판독가능 비일시적 저장 매체(1304)를 포함한다. 컴퓨터 판독가능 저장 매체(1304)는 집적 회로를 생성하기 위한 제조 머신과 인터페이스하도록 구성된다. 프로세서(1302)는 버스(1308)에 의해 컴퓨터 판독가능 저장 매체(1304)에 전기적으로 결합된다. 프로세서(1302)는 또한 버스(1308)에 의해 I/O 인터페이스(1310)에 전기적으로 결합된다. 네트워크 인터페이스(1312)는 또한 버스(1308)에 의해 프로세서(1302)에 전기적으로 연결된다. 네트워크 인터페이스(1312)는 네트워크(1314)에 연결되어, 프로세서(1302) 및 컴퓨터 판독가능 저장 매체(1304)는 네트워크(1314)를 통해 외부 엘리먼트들에 연결가능하다. 프로세서(1302)는 시스템(1300)이 방법(1100 또는 1200)에서 설명된 동작들의 전부 또는 일부를 수행하는데 사용될 수 있게 하도록 하기 위해 컴퓨터 판독가능 저장 매체(1304)에 인코딩된 컴퓨터 프로그램 코드(1306)를 실행하도록 구성된다.
일부 실시예들에서, 프로세서(1302)는 중앙 프로세싱 유닛(CPU), 멀티 프로세서, 분산형 프로세싱 시스템, 응용 특정 집적 회로(ASIC), 및/또는 적절한 프로세싱 유닛이다.
일부 실시예들에서, 컴퓨터로 판독가능한 저장 매체(1304)는 전자적, 자기적, 광학적, 전자기적, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터로 판독가능한 저장 매체(1304)는 반도체 또는 고체상태 메모리, 자기 테이프, 착탈가능형 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 강체 자기 디스크, 및/또는 광학 디스크가 포함된다. 광학 디스크를 이용한 몇몇의 실시예들에서, 컴퓨터로 판독가능한 저장 매체(1304)는 CD-ROM(compact disk-read only memory), CD-R/W(compact disk-read/write), 및/또는 DVD(digital video disc)를 포함한다.
일부 실시예들에서, 저장 매체(1304)는 시스템(1300)이 방법(1100 또는 1200)을 수행하게 하도록 구성된 컴퓨터 프로그램 코드(1306)를 저장한다. 일부 실시예들에서, 저장 매체(1304)는 또한 방법(1100 또는 1200)을 수행하기 위해 필요한 정보뿐만이 아니라, 레이아웃 설계(1316) 및 사용자 인터페이스(1318) 및 제조 유닛(1320)과 같은, 방법(1100 또는 1200)의 수행 동안 생성된 정보, 및/또는 방법(1100 또는 1200)의 동작을 수행하기 위한 실행가능한 명령어들의 세트를 저장한다. 일부 실시예들에서, 레이아웃 설계(1316)는 레이아웃 설계(200A, 200L, 500A, 500L), PUF 셀(400A 또는 400B)(도 4a와 도 4b) 또는 PUF 셀(700a 또는 700b)(도 7a와 도 7b), PUF 셀 어레이들(800A~800B), PUF 셀 어레이들(900A~900D) 또는 PUF 셀 어레이(1000)의 하나 이상의 레이아웃 패턴을 포함한다.
일부 실시예들에서, 저장 매체(1304)는 제조 머신과 인터페이스하기 위한 명령어들(예를 들어, 컴퓨터 프로그램 코드(1306))을 저장한다. 명령어들(예를 들어, 컴퓨터 프로그램 코드(1306))은 프로세서(1302)가 제조 공정 동안 방법(1100 또는 1200)을 효과적으로 구현하기 위해 제조 머신에 의해 판독가능한 제조 명령어들을 생성하게 할 수 있다.
시스템(1300)은 I/O 인터페이스(1310)를 포함한다. I/O 인터페이스(1310)는 외부 회로에 결합된다. 일부 실시예들에서, I/O 인터페이스(1310)는 정보 및 커맨드를 프로세서(1302)에 전달하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 및/또는 커서 방향 키를 포함한다.
시스템(1300)은 또한 프로세서(1302)에 결합된 네트워크 인터페이스(1312)를 포함한다. 네트워크 인터페이스(1312)는 시스템(1300)으로 하여금 네트워크(1314)와 통신할 수 있게 해주며, 이 네트워크(1314)에는 하나 이상의 다른 컴퓨터 시스템이 연결되어 있다. 네트워크 인터페이스(1312)는 BLUETOOTH, WIFI, WIMAX, GPRS, 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-13134와 같은 유선 네트워크 인터페이스들을 포함한다. 일부 실시예들에서, 방법(1100 또는 1200)은 둘 이상의 시스템(1300)에서 구현되고, 레이아웃 설계, 사용자 인터페이스, 및 제조 유닛과 같은 정보는 네트워크(1314)에 의해 상이한 시스템들(1300) 간에 교환된다.
시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 레이아웃 설계와 관련된 정보를 수신하도록 구성된다. IC(예컨대, 집적 회로(300A 또는 600A), PUF cell 1A, PUF 셀(400A', 400B', 700A', 또는 700B')과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B), PUF 셀 어레이들(900A~900D), 또는 PUF 셀 어레이(1000))를 생산하기 위한 레이아웃 설계를 결정하기 위한 정보가 버스(1308)에 의해 프로세서(1302)로 전달된다. 그런 후, 레이아웃 설계는 레이아웃 설계(1316)로서 컴퓨터 판독가능 매체(1304)에 저장된다. 시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 사용자 인터페이스와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(1318)로서 컴퓨터 판독가능 매체(1304)에 저장된다. 시스템(1300)은 I/O 인터페이스(1310) 또는 네트워크 인터페이스(1312)를 통해 제조 유닛과 관련된 정보를 수신하도록 구성된다. 정보는 제조 유닛(1320)으로서 컴퓨터 판독가능 매체(1304)에 저장된다. 일부 실시예들에서, 제조 유닛(1320)은 시스템(1300)에 의해 이용되는 제조 정보를 포함한다.
일부 실시예들에서, 방법(1100 또는 1200)은 프로세서에 의해 실행하기 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100 또는 1200)은 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100 또는 1200)은 소프트웨어 애플리케이션에 대한 플러그인으로서 구현된다. 일부 실시예들에서, 방법(1100 또는 1200)은 EDA 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 방법(1100 또는 1200)은 EDA 툴에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, EDA 툴은 집적 회로 디바이스의 레이아웃 설계를 생성하는데 사용된다. 일부 실시예들에서, 레이아웃 설계는 컴퓨터 판독가능 비일시적 매체 상에 저장된다. 일부 실시예들에서, 레이아웃 설계는 CADENCE DESIGN SYSTEMS 회사로부터 입수가능한 VIRTUOSO®와 같은 툴, 또는 다른 적절한 레이아웃 생성 툴을 사용하여 생성된다. 일부 실시예들에서, 레이아웃 설계는 회로도 설계에 기초하여 생성된 넷리스트(netlist)에 기초하여 생성된다. 일부 실시예들에서, 방법(1100 또는 1200)은 시스템(1300)에 의해 생성된 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하기 위해 제조 디바이스에 의해 구현된다. 일부 실시예들에서, 시스템(1300)은 본 발명개시의 하나 이상의 레이아웃 설계에 기초하여 제조된 마스크들의 세트를 사용하여 집적 회로를 제조하는 제조 디바이스이다. 일부 실시예들에서, 도 13의 시스템(1300)은 다른 접근법들보다 더 작은 IC의 레이아웃 설계를 생성한다. 일부 실시예들에서, 도 13의 시스템(1300)은 다른 접근법들보다 더 적은 면적을 차지하는 IC(예컨대, 집적 회로(300A 또는 600A), PUF cell 1A, PUF 셀(400A, 400B, 700A, 또는 700B)과 유사한 PUF 셀, PUF 셀 어레이들(800A~800B), PUF 셀 어레이들(900A~900D), 또는 PUF 셀 어레이(1000))의 레이아웃 설계들을 생성한다.
도 14는 일부 실시예들에 따른, IC 제조 시스템(1400), 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 14에서, IC 제조 시스템(1400)은 설계, 개발, 및 제조 사이클들 및/또는 IC 디바이스(1460)의 제조와 관련된 서비스들에서 서로 상호작용하는, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 제조자/제작자(즉, 팹(fab))(1440)와 같은 엔티티들을 포함한다. 시스템(1400) 내의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각각의 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/제공하거나 이들로부터 서비스를 수신한다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1440) 중 하나 이상은 단일의 대형 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(1420), 마스크 하우스(1430), 및 IC 팹(1440) 중 하나 이상은 공통 시설에서 공존하며 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(1420)는 IC 설계 레이아웃(1422)을 생성한다. IC 설계 레이아웃(1422)은 IC 디바이스(1460)를 위해 설계된 다양한 기하학적 패턴들을 포함한다. 기하학적 패턴들은 제작될 IC 디바이스(1460)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응한다. 다양한 층들이 결합하여 다양한 IC 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(1422)의 부분은 (실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될, 활성 영역, 게이트 전극, 소스 전극 및 드레인 전극, 층간 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 다양한 IC 피처를 포함한다. 설계 하우스(1420)는 IC 설계 레이아웃(1422)을 형성하기 위한 적절한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 또는 배치 및 라우팅 중 하나 이상을 포함한다. IC 설계 레이아웃(1422)은 기하학적 패턴에 관한 정보를 갖는 하나 이상의 데이터 파일들에서 제공된다. 예를 들어, IC 설계 레이아웃(1422)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(1430)는 데이터 준비(1432) 및 마스크 제조(1434)를 포함한다. 마스크 하우스(1430)는 IC 설계 레이아웃(1422)에 따라 IC 디바이스(1460)의 다양한 층들을 제조하는데 사용될 하나 이상의 마스크들을 제조하기 위해 IC 설계 레이아웃(1422)을 사용한다. 마스크 하우스(1430)는 마스크 데이터 준비(1432)를 수행하며, 여기서 IC 설계 레이아웃(1422)은 대표 데이터 파일(representative data file; RDF)로 변환된다. 마스크 데이터 준비(1432)는 마스크 제조(1434)에 RDF를 제공한다. 마스크 제조(1434)는 마스크 기록기를 포함한다. 마스크 기록기는 RDF를 마스크(레티클) 또는 반도체 웨이퍼와 같은 기판 상의 이미지로 변환한다. 설계 레이아웃은 마스크 기록기의 특정 특성 및/또는 IC 팹(1440)의 요건을 따르기 위해 마스크 데이터 준비(1432)에 의해 조작된다. 도 14에서, 마스크 데이터 준비(1432) 및 마스크 제조(1434)는 별개의 엘리먼트로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(1432) 및 마스크 제조(1434)는 마스크 데이터 준비로서 총칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 리소그래피 향상 기술을 사용하여 회절, 간섭, 다른 공정 효과 등으로부터 발생할 수 있는 것과 같은 이미지 에러를 보상하는 광학 근접 보정(optical proximity correction; OPC)을 포함한다. OPC는 IC 설계 레이아웃(1422)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(1432)는 탈축 조명, 서브 해상도 지원 피처, 위상 시프팅 마스크, 다른 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement technique; RET)을 포함한다. 일부 실시예들에서, OPC를 역 이미징 문제로서 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 반도체 제조 공정들에서의 가변성 등을 다루기 위해, 충분한 마진을 보장하도록 특정의 기하학적 및/또는 연결성 제한을 포함하는 마스크 생성룰들의 세트와 함께 OPC에서 공정들을 거친 IC 설계 레이아웃을 검사하는 마스크 룰 체커(mask rule checker; MRC)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(1434) 동안의 제한을 보상하기 위해 IC 설계 레이아웃을 수정하는데, 이는 마스크 생성 룰들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 취소할 수 있다.
일부 실시예들에서, 마스크 데이터 준비(1432)는 IC 디바이스(1460)를 제조하기 위해 IC 팹(1440)에 의해 구현될 처리를 시뮬레이션하는 리소그래피 공정 체크(lithography process checking; LPC)를 포함한다. LPC는 이 처리를 IC 설계 레이아웃(1422)에 기초하여 시뮬레이션하여 IC 디바이스(1460)와 같은 시뮬레이션된 제조된 디바이스를 생성한다. LPC 시뮬레이션에서의 처리 파라미터들은 IC 제조 사이클의 다양한 공정들과 관련된 파라미터들, IC를 제조하기 위해 사용되는 툴들과 관련된 파라미터들, 및/또는 제조 공정의 다른 양태들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트, 초점 심도(DOF), 마스크 오차 강화 인자(MEEF), 다른 적절한 인자들 등, 또는 이들의 조합과 같은 다양한 인자들을 고려한다. 일부 실시예들에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이션된 디바이스가 설계 룰을 만족시키기에 충분히 형상적으로 근접하지 않으면, OPC 및/또는 MRC가 반복되어 IC 설계 레이아웃(1422)을 추가적으로 정제시킨다.
마스크 데이터 준비(1432)의 상기 설명은 명료함을 위해 단순화되었음을 이해해야 한다. 일부 실시예들에서, 데이터 준비(1432)는 제조 룰들에 따라 IC 설계 레이아웃을 수정하기 위한 로직 동작(logic operation; LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 데이터 준비(1432) 동안 IC 설계 레이아웃(1422)에 적용된 공정들은 다양한 상이한 순서로 실행될 수 있다.
마스크 데이터 준비(1432) 후 그리고 마스크 제조(1434) 동안, 수정된 IC 설계 레이아웃에 기초하여 마스크 또는 마스크 그룹이 제조된다. 일부 실시예들에서, 수정된 IC 설계 레이아웃에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 빔과 같은, 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역을 투과한다. 일 예시에서, 바이너리 마스크는 마스크의 불투명 영역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 다른 예시에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다. 마스크 제조(1434)에 의해 생성된 마스크(들)는 다양한 공정들에서 사용된다. 예를 들어, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정에서, 및/또는 다른 적합한 공정들에서, 이러한 마스크(들)가 사용된다.
IC 팹(1440)은 다양한 상이한 IC 제품의 제조를 위한 하나 이상의 제조 설비를 포함하는 IC 제조 엔티티이다. 일부 실시예들에서, IC 팹(1440)은 반도체 파운드리이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제조 설비가 있을 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(1440)은 마스크 하우스(1430)에 의해 제조된 마스크(또는 마스크들)를 사용하여 IC 디바이스(1460)를 제조한다. 따라서, IC 팹(1440)은 IC 설계 레이아웃(1422)을 적어도 간접적으로 사용하여 IC 디바이스(1460)를 제조한다. 일부 실시예들에서, 반도체 웨이퍼(1442)는 마스크(또는 마스크들)를 사용하여 IC 디바이스(1460)를 형성하기 위해 IC 팹(1440)에 의해 제조된다. 반도체 웨이퍼(1442)는 실리콘 기판 또는 다른 적절한 기판을 포함하며, 이들 위에는 물질층들이 형성된다. 반도체 웨이퍼는 다양한 도핑 영역들, 유전체 피처들, 다중레벨 상호연결부들 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
시스템(1400)은 설계 하우스(1420), 마스크 하우스(1430), 또는 IC 팹(1440)을 개별적인 컴포넌트들 또는 엔티티들로서 갖는 것으로서 도시된다. 하지만, 설계 하우스(1420), 마스크 하우스(1430), 또는 IC 팹(1440) 중 하나 이상은 동일 컴포넌트 또는 엔티티의 일부인 것을 이해한다.
집적 회로(IC) 제조 시스템(예컨대, 도 14의 시스템(1400)), 및 이와 연관된 IC 제조 흐름에 관한 세부사항은, 예컨대, 2016년 2월 9일에 특허허여된 미국 특허 제9,256,709호, 2015년 10월 1일에 공개된 미국 특허 공보 제20150278429호, 2014년 2월 6일에 공개된 미국 특허 공보 제20140040838호, 및 2007년 8월 21일에 특허허여된 미국 특허 제7,260,442호에서 발견되며, 이들 문헌들은 그 전체내용이 참조로서 본원에 병합된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (20)

  1. 물리적 복제 방지 기능(physically unclonable function; PUF) 셀 어레이에 있어서,
    제1 방향으로 제1 열에 배열된 제1 PUF 셀; 및
    상기 제1 방향으로 제2 열에 배열된 제2 PUF 셀
    을 포함하고,
    상기 제1 PUF 셀은,
    상기 제1 방향 및 상기 제1 방향과는 상이한 제2 방향으로 연장된 제1 세트의 도전성 구조물들; 및
    상기 제1 방향으로 연장된 제1 세트의 게이트 구조물들
    을 포함하고,
    상기 제1 세트의 도전성 구조물들은, 제1 금속층 상에 있고,
    적어도 상기 제2 방향으로 연장된 제1 도전성 구조물, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 도전성 구조물로부터 분리된 제2 도전성 구조물
    을 포함하고,
    상기 제1 세트의 게이트 구조물들은, 제1 폴리층 상에 있고,
    상기 제2 PUF 셀은,
    상기 제1 방향 및 상기 제2 방향으로 연장되고, 상기 제1 금속층 상에 있는 제2 세트의 도전성 구조물들
    을 포함하고,
    상기 제2 세트의 도전성 구조물들은,
    적어도 상기 제2 방향으로 연장된 제3 도전성 구조물, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제3 도전성 구조물로부터 분리된 제4 도전성 구조물
    을 포함하고,
    적어도 상기 제1 도전성 구조물과 상기 제3 도전성 구조물, 또는 상기 제2 도전성 구조물과 상기 제4 도전성 구조물은 상기 제2 방향으로 연장된 적어도 상기 제1 PUF 셀 또는 상기 제2 PUF 셀의 중심 라인에 대하여 서로 대칭인 것인 PUF 셀 어레이.
  2. 제1항에 있어서,
    제1 개수의 PUF 셀들을 가지며, 상기 제1 PUF 셀을 포함하는 제1 세트의 PUF 셀들; 및
    상기 PUF 셀들의 제1 개수와 동등한 제2 개수의 PUF 셀들을 가지며, 상기 제2 PUF 셀을 포함하는 제2 세트의 PUF 셀들
    을 더 포함하는 PUF 셀 어레이.
  3. 제2항에 있어서,
    상기 제1 세트의 PUF 셀들 및 상기 제2 세트의 PUF 셀들의 각각의 PUF 셀은 대응하는 어드레스를 갖는 대응하는 출력 핀을 갖고,
    상기 제1 세트의 PUF 셀들 및 상기 제2 세트의 PUF 셀들 내의 각각의 PUF 셀의 각각의 대응하는 출력 핀의 각각의 어드레스는 랜덤하게 배열된 것인 PUF 셀 어레이.
  4. 제1항에 있어서,
    상기 제2 방향으로 제1 행에 배열된 제3 PUF 셀; 및
    상기 제1 행에 배열된 제4 PUF 셀
    을 더 포함하고,
    상기 제3 PUF 셀과 상기 제1 PUF 셀은 상기 제1 방향으로 제1 라인에 대해 서로 대칭이고,
    상기 제3 PUF 셀은,
    적어도 상기 제2 방향으로 연장되고, 상기 제1 금속층 상에 있는 제3 세트의 도전성 구조물들
    을 포함하고,
    상기 제3 세트의 도전성 구조물들은,
    적어도 상기 제2 방향으로 연장된 제5 도전성 구조물, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제5 도전성 구조물로부터 분리된 제6 도전성 구조물
    을 포함하고,
    상기 제4 PUF 셀과 상기 제2 PUF 셀은 상기 제1 방향으로 제2 라인에 대해 서로 대칭이고,
    상기 제4 PUF 셀은,
    적어도 상기 제2 방향으로 연장되고, 상기 제1 금속층 상에 있는 제4 세트의 도전성 구조물들
    을 포함하고,
    상기 제4 세트의 도전성 구조물들은,
    적어도 상기 제2 방향으로 연장된 제7 도전성 구조물, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제7 도전성 구조물로부터 분리된 제8 도전성 구조물
    을 포함하고,
    적어도 상기 제5 도전성 구조물과 상기 제7 도전성 구조물, 또는 상기 제6 도전성 구조물과 상기 제8 도전성 구조물은 상기 제2 방향으로 연장된 적어도 상기 제3 PUF 셀 또는 상기 제4 PUF 셀의 중심 라인에 대하여 서로 대칭이며,
    상기 제1 PUF 셀과 상기 제2 PUF 셀은 상기 제2 방향으로 제2 행에 배열된 것인 PUF 셀 어레이.
  5. 제1항에 있어서,
    상기 제1 PUF 셀은,
    제1 인버터; 및
    상기 제1 인버터에 교차 결합된(cross-coupled) 제2 인버터
    를 더 포함하며,
    상기 제2 PUF 셀은,
    제3 인버터; 및
    상기 제3 인버터에 교차 결합된 제4 인버터
    를 더 포함한 것인 PUF 셀 어레이.
  6. 제1항에 있어서,
    상기 제1 PUF 셀은,
    상기 제1 방향으로 연장된 제1 도전성 부분;
    상기 제1 방향으로 연장되고, 상기 제1 세트의 도전성 구조물들과 오버랩된 제2 도전성 부분; 및
    상기 제1 방향으로 연장된 제3 도전성 부분
    을 더 포함하고,
    상기 제1 도전성 부분, 상기 제2 도전성 부분, 및 상기 제3 도전성 부분 각각은, 상기 제2 방향으로 서로 분리되고, 상기 제1 금속층과는 상이한 제2 금속층 상에 있고,
    상기 제2 PUF 셀은,
    상기 제1 방향으로 연장된 제4 도전성 부분;
    상기 제1 방향으로 연장되고, 상기 제2 세트의 도전성 구조물들과 오버랩된 제5 도전성 부분; 및
    상기 제1 방향으로 연장된 제6 도전성 부분
    을 더 포함하며,
    상기 제4 도전성 부분, 상기 제5 도전성 부분, 및 상기 제6 도전성 부분 각각은, 상기 제2 방향으로 서로 분리되고, 상기 제2 금속층 상에 있는 것인 PUF 셀 어레이.
  7. 물리적 복제 방지 기능(PUF) 셀 어레이를 형성하는 방법에 있어서,
    제1 PUF 셀의 제1 레이아웃 설계를 생성하는 동작;
    제2 PUF 셀의 제2 레이아웃 설계를 생성하는 동작; 및
    적어도 상기 제1 레이아웃 설계 또는 상기 제2 레이아웃 설계에 기초하여 상기 PUF 셀 어레이를 제조하는 동작
    을 포함하고,
    상기 제1 레이아웃 설계는 제1 방향으로 제1 열에 배열되고,
    상기 제1 레이아웃 설계를 생성하는 동작은,
    상기 제1 방향 및 상기 제1 방향과는 상이한 제2 방향으로 연장된 제1 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작; 및
    상기 제1 방향으로 연장된 제1 세트의 게이트 레이아웃 패턴들을 생성하는 동작
    을 포함하고,
    상기 제1 세트의 도전성 피처 레이아웃 패턴들은, 제1 레이아웃 레벨 상에 있고,
    적어도 상기 제2 방향으로 연장된 제1 도전성 피처 레이아웃 패턴, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 도전성 피처 레이아웃 패턴으로부터 분리된 제2 도전성 피처 레이아웃 패턴
    을 포함하고,
    상기 제1 세트의 게이트 레이아웃 패턴들은, 상기 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 있고,
    상기 제2 레이아웃 설계는 상기 제1 방향으로 제2 열에 배열되고,
    상기 제2 레이아웃 설계를 생성하는 동작은,
    상기 제1 방향 및 상기 제2 방향으로 연장된 제2 세트의 도전성 피처 레이아웃 패턴들을 생성하는 동작
    을 포함하고,
    상기 제2 세트의 도전성 피처 레이아웃 패턴들은, 상기 제1 레이아웃 레벨 상에 있고,
    적어도 상기 제2 방향으로 연장된 제3 도전성 피처 레이아웃 패턴, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제3 도전성 피처 레이아웃 패턴으로부터 분리된 제4 도전성 피처 레이아웃 패턴
    을 포함하고,
    적어도 상기 제1 도전성 피처 레이아웃 패턴과 상기 제3 도전성 피처 레이아웃 패턴, 또는 상기 제2 도전성 피처 레이아웃 패턴과 상기 제4 도전성 피처 레이아웃 패턴은, 상기 제2 방향으로 연장된 적어도 상기 제1 레이아웃 설계 또는 상기 제2 레이아웃 설계의 중심 라인에 대하여 서로 대칭이고,
    상기 생성 동작들 중 적어도 하나는 하드웨어 프로세서에 의해 수행되고,
    적어도 상기 제1 레이아웃 설계 또는 상기 제2 레이아웃 설계는 비일시적 컴퓨터 판독가능 매체에 저장된 것인 PUF 셀 어레이를 형성하는 방법.
  8. 물리적 복제 방지 기능(PUF) 셀 어레이를 설계하기 위한 시스템에 있어서,
    실행가능 명령어들을 저장하도록 구성된 비일시적 컴퓨터 판독가능 매체; 및
    상기 비일시적 컴퓨터 판독가능 매체에 결합된 프로세서
    를 포함하고,
    상기 프로세서는 상기 명령어들을 실행하도록 구성되고,
    상기 명령어들은,
    제1 PUF 셀의 제1 레이아웃 설계를 제1 방향으로 제1 열에 배치하고,
    제2 PUF 셀의 제2 레이아웃 설계를 상기 제1 방향으로 제2 열에 배치하기 위한 것이고,
    상기 제1 레이아웃 설계를 배치하는 것은,
    제1 세트의 도전성 피처 레이아웃 패턴들을 제1 레이아웃 레벨 상에 배치하는 것; 및
    제1 세트의 게이트 레이아웃 패턴들을 상기 제1 레이아웃 레벨과는 상이한 제2 레이아웃 레벨 상에 배치하는 것
    을 포함하고,
    상기 제1 세트의 도전성 피처 레이아웃 패턴들은, 상기 제1 방향 및 상기 제1 방향과는 상이한 제2 방향으로 연장되고,
    적어도 상기 제2 방향으로 연장된 제1 도전성 피처 레이아웃 패턴, 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제1 도전성 피처 레이아웃 패턴으로부터 분리된 제2 도전성 피처 레이아웃 패턴
    을 포함하고,
    상기 제1 세트의 게이트 레이아웃 패턴들은 상기 제1 방향으로 연장되고,
    상기 제2 레이아웃 설계를 배치하는 것은,
    제2 세트의 도전성 피처 레이아웃 패턴들을 상기 제1 레이아웃 레벨 상에 배치하는 것
    을 포함하고,
    상기 제2 세트의 도전성 피처 레이아웃 패턴들은, 상기 제1 방향 및 상기 제2 방향으로 연장되고,
    적어도 상기 제2 방향으로 연장된 제3 도전성 피처 레이아웃 패턴 및
    적어도 상기 제2 방향으로 연장되고, 상기 제1 방향으로 상기 제3 도전성 피처 레이아웃 패턴으로부터 분리된 제4 도전성 피처 레이아웃 패턴
    을 포함하고,
    적어도 상기 제1 도전성 피처 레이아웃 패턴과 상기 제3 도전성 피처 레이아웃 패턴, 또는 상기 제2 도전성 피처 레이아웃 패턴과 상기 제4 도전성 피처 레이아웃 패턴은, 상기 제2 방향으로 연장된 적어도 상기 제1 레이아웃 설계 또는 상기 제2 레이아웃 설계의 제1 중심 라인에 대하여 서로 대칭인 것인 PUF 셀 어레이를 설계하기 위한 시스템.
  9. 제8항에 있어서,
    상기 제1 세트의 도전성 피처 레이아웃 패턴들을 배치하는 것은,
    적어도 상기 제2 방향으로 연장되고 상기 제2 방향으로 서로 분리된 제5 도전성 피처 레이아웃 패턴과 제6 도전성 피처 레이아웃 패턴을 상기 제1 레이아웃 레벨 상에 배치하는 것 - 상기 제5 도전성 피처 레이아웃 패턴은 상기 제1 방향으로 제1 거리만큼 상기 제2 도전성 피처 레이아웃 패턴으로부터 분리되고, 상기 제6 도전성 피처 레이아웃 패턴은 상기 제1 방향으로 상기 제1 거리와는 상이한 제2 거리만큼 상기 제1 도전성 피처 레이아웃 패턴으로부터 분리됨 -
    을 더 포함하고,
    상기 제1 세트의 게이트 레이아웃 패턴들은 상기 제1 도전성 피처 레이아웃 패턴과 상기 제2 도전성 피처 레이아웃 패턴에 의해 오버랩되는 것인 PUF 셀 어레이를 설계하기 위한 시스템.
  10. 제9항에 있어서,
    상기 제2 세트의 도전성 피처 레이아웃 패턴들을 배치하는 것은,
    적어도 상기 제2 방향으로 연장되고 상기 제2 방향으로 서로 분리된 제7 도전성 피처 레이아웃 패턴과 제8 도전성 피처 레이아웃 패턴을 상기 제1 레이아웃 레벨 상에 배치하는 것 - 상기 제7 도전성 피처 레이아웃 패턴은 상기 제1 방향으로 상기 제2 거리만큼 상기 제4 도전성 피처 레이아웃 패턴으로부터 분리되고, 상기 제8 도전성 피처 레이아웃 패턴은 상기 제1 방향으로 상기 제1 거리만큼 상기 제3 도전성 피처 레이아웃 패턴으로부터 분리됨 -; 및
    제2 세트의 게이트 레이아웃 패턴들을 상기 제2 레이아웃 레벨 상에 배치하는 것 - 상기 제2 세트의 게이트 레이아웃 패턴들은 상기 제1 방향으로 연장되고, 상기 제4 도전성 피처 레이아웃 패턴과 상기 제3 도전성 피처 레이아웃 패턴에 의해 오버랩됨 -
    을 더 포함하며,
    적어도 상기 제5 도전성 피처 레이아웃 패턴과 상기 제6 도전성 피처 레이아웃 패턴, 또는 상기 제7 도전성 피처 레이아웃 패턴과 상기 제8 도전성 피처 레이아웃 패턴은, 상기 제1 방향으로 연장된 적어도 상기 제1 레이아웃 설계 또는 상기 제2 레이아웃 설계의 제2 중심 라인에 대하여 서로 대칭인 것인 PUF 셀 어레이를 설계하기 위한 시스템.
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