TW202203425A - 記憶體單元 - Google Patents

Abstract

本揭露的一態樣係關於一記憶體單元，包括包含第一閘極結構、第二閘極結構、第三閘極結構及第四閘極結構的第一層。記憶體單元包括包含第一主動結構及第二主動結構的第二層。第一閘極結構與第一主動結構部分重疊以形成第一存取電晶體、第二閘極結構與第一主動結構部分重疊以形成第一下拉電晶體、第三閘極結構與第一主動結構部分重疊以形成第二下拉電晶體、且第四閘極結構與第一主動結構部分重疊以形成第二存取電晶體。第二閘極結構與第二主動結構部分重疊以形成第一上拉電晶體，而第三閘極結構與第二主動結構部分重疊以形成第二上拉電晶體。

Description

記憶體單元

本揭露係有關於一種記憶體單元，特別係有關於一種將閘極設置在四個列中的記憶體單元。

半導體積體電路(integrated circuit, IC)工業已產生了各式各樣的數位裝置，以解決許多不同領域中的問題。這些數位裝置中的一些裝置被配置以用於資料的儲存。靜態隨機存取記憶體(static random access memory, SRAM)裝置是一種揮發性(volatile)半導體記憶體，使用不需要再新(refresh)的電路來儲存資料位元。SRAM裝置通常包括一或多個記憶體陣列，其中每個陣列包括複數SRAM單元(cell)。SRAM單元通常被稱為位元單元，因為它儲存一位元的資訊，該資訊由兩個交叉耦接(cross coupled)之反相器(inverter)的邏輯狀態來表示。

本揭露實施例提供一種記憶體單元。上述記憶體單元包括第一薄層，第一薄層包括第一閘極結構，在第一方向上延伸；第二閘極結構，在第一方向上延伸，並在與第一方向垂直的第二方向上與第一閘極結構分隔；第三閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構及第二閘極結構分隔，且比起第一閘極結構更加靠近第二閘極結構；以及第四閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構、第二閘極結構、以及第三閘極結構分隔，且比起第一閘極結構或第二閘極結構更加靠近第三閘極結構。上述記憶體單元包括第二薄層，第二薄層包括在第二方向上延伸的第一主動結構。第一閘極結構與第一主動結構部分重疊以形成第一存取電晶體、第二閘極結構與第一主動結構部分重疊以形成第一下拉電晶體、第三閘極結構與第一主動結構部分重疊以形成第二下拉電晶體、以及第四閘極結構與第一主動結構部分重疊以形成第二存取電晶體。上述記憶體單元包括在第二方向上延伸的第二主動結構，第二主動結構在第一方向上與第一主動結構分隔。第二閘極結構與第二主動結構部分重疊以形成第一上拉電晶體，而第三閘極結構與第二主動結構部分重疊以形成第二上拉電晶體。

本揭露實施例提供一種記憶體單元的形成方法。上述記憶體單元的形成方法包括形成第一薄層，第一薄層包括第一閘極結構，在第一方向上延伸，且包括第一存取電晶體的第一閘極區域。第一薄層包括第二閘極結構，在第一方向上延伸，並在與第一方向垂直的第二方向上與第一閘極結構分隔。第二閘極結構包括第一上拉電晶體的第二閘極區域以及第一下拉電晶體的第三閘極區域。第一薄層包括第三閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構及第二閘極結構分隔，且比起第一閘極結構更加靠近第二閘極結構。第三閘極結構包括第二上拉電晶體的第四閘極區域以及包括第二下拉電晶體的第五閘極區域。第一薄層包括第四閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構、第二閘極結構、以及第三閘極結構分隔，且比起第一閘極結構或第二閘極結構更加靠近第三閘極結構。第四閘極結構包括第二存取電晶體的第六閘極區域。上述記憶體單元的形成方法包括形成第二薄層，第二薄層包括第一金屬結構，第一金屬結構在第二方向上延伸，並與第一閘極結構及第四閘極結構部分重疊。

本揭露實施例提供一種記憶體單元陣列。上述記憶體單元陣列包括第一記憶體單元，第一記憶體單元包括第一複數閘極結構，第一複數閘極結構在第一方向上延伸，並與第一複數主動結構部分重疊以形成複數第一電晶體，其中第一複數主動結構在與第一方向垂直的第二方向上延伸。上述記憶體單元陣列包括第二記憶體單元，第二記憶體單元包括第二複數閘極結構，第二複數閘極結構在第一方向上延伸，並與第二複數主動結構部分重疊以形成複數第二電晶體，其中第二複數主動結構在第二方向上延伸。第一複數閘極結構及第二複數閘極結構被設置為四個列，上述四個列在第一方向上延伸且在第二方向上彼此分隔。上述四個列的每一者包括第一複數閘極結構中的至少一者以及第二複數閘極結構中的至少一者。

以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。

進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。

一個記憶體陣列包括M x N個記憶體單元(例如：1位元單元)。記憶體陣列更包括N條位元線以及N條互補位元線(bit bar line, BBL)。每條位元線以及互補位元線耦接(couple)至M個記憶體單元。每條字元線耦接到N個記憶體單元。記憶體單元的傳統設計是雙閘極間接觸間距(2 contact poly pitch, 2CPP)記憶體單元。也就是傳統的記憶體單元具有兩列(row)的閘極結構。然而，因為較大的單元寬度以及缺乏選路資源(routing resource)，傳統的記憶體單元具有較高的WL負載(WL loading)。對於八電晶體(8T)以及十電晶體(10T)記憶體單元而言更是如此。並且，2CPP設計使用互連製程(interconnect process, ICP)連接記憶體單元的內部節點，這增加了製造製程的成本。

本揭露提供了以(例如：奈米結構)電晶體配置的一或多個記憶體單元的各種實施例。每個記憶體單元包括一或多個存取電晶體(access transistor)以及一或多個下拉電晶體(pull-down transistor)。為了在不危及設計限制(design constraint)的情況下解決上述技術問題，根據本揭露的一種記憶體單元包括4CPP設計。也就是記憶體單元具有四列的閘極結構。具有四列閘極結構使得記憶體單元可以具有較小的寬度。因此，字元線到最遠的單元(例如：最遠的位元)的選路電阻較低，這帶來了較少的字元線負載。四列設計為字元線方向上的選路保留了更多的空間。因此，可藉由在兩個金屬層中平行地對字元線進行選路來進一步降低負載。此外，可使用擴散上通孔(VD)、閘極上通孔(VG)以及M0層而非使用ICP來耦接4CPP設計的內部節點，如此可節省製造成本。

參照第1圖，第1圖顯示了記憶體單元(記憶體位元或位元單元)100的範例性電路示意圖。根據本揭露一些實施例，記憶體單元100被配置為包括多個電晶體的靜態隨機存取記憶體(SRAM)單元。舉例來說，在第1圖中，記憶體單元100包括六電晶體(6T)-SRAM單元。每個電晶體可被以奈米結構(nanostructure)電晶體的配置來形成，這將在下文中做進一步的詳細討論。在一些其他實施例中，記憶體單元100可被實施為各種SRAM單元中的任何一種，舉例來說，例如雙電晶體雙電阻器(2T-2R)SRAM單元、四電晶體(4T)-SRAM單元、八電晶體(8T)-SRAM單元、十電晶體(10T)-SRAM單元等。雖然本揭露的討論直指SRAM單元，但是應理解的是，本揭露的其他實施例亦可用於任何記憶體單元，舉例來說，例如動態隨機存取記憶體(dynamic random access memory, DRAM)單元。

如第1圖所示，記憶體單元100包括6個電晶體：電晶體M1、M2、M3、M4、M5以及M6。電晶體M1與M2形成第一反相器，而電晶體M3與M4形成第二反相器，其中第一反相器與第二反相器彼此交叉耦接。具體來說，第一反相器與第二反相器中的每一者耦接在第一參考電壓101與第二參考電壓103之間。在一些實施例中，第一參考電壓101是施加到記憶體單元100的電源電壓(supply voltage)的電壓位準(level)，通常被稱為「Vdd」。第二參考電壓103通常被稱為「接地(ground)」。第一反相器(由電晶體M1與M2所形成)耦接到電晶體M5，而第二反相器(由電晶體M3與M4所形成)耦接到電晶體M6。除了耦接到第一及第二反相器之外，電晶體M6及電晶體M5的每一者還耦接到字元線(WL)105，且分別耦接到位元線(BL)107及互補位元線109(BBL)。

在一些實施例中，電晶體M1及M3被稱為記憶體單元100的上拉電晶體(pull-up transistor)(下文中分別稱為「上拉電晶體M1」以及「上拉電晶體M3」)；電晶體M2及M4被稱為記憶體單元100的下拉電晶體(下文中分別稱為「下拉電晶體M2」以及「下拉電晶體M4」)；電晶體M5及M6被稱為記憶體單元100的存取電晶體(下文中分別稱為「存取電晶體M5」以及「存取電晶體M6」)。在一些實施例中，電晶體M2、M4、M5及M6的每一者包括n型金屬氧化物半導體(metal-oxide-semiconductor)(NMOS)電晶體，而電晶體M1及M3的每一者包括p型金屬氧化物半導體(PMOS)電晶體。儘管第1圖所繪之實施例顯示的電晶體M1-M6為NMOS或PMOS，但適合用於記憶體裝置之各種電晶體或裝置中的任何一者，可被實施以作為電晶體M1-M6中的至少一者，舉例來說，各種電晶體或裝置例如雙極性接面電晶體(bipolar junction transistor, BJT)、高電子遷移率電晶體(high-electron-mobility transistor, HEMT)等。

存取電晶體M5及M6的每一者所具有的閘極耦接至字元線105。存取電晶體M5及M6的閘極被配置以經由字元線105接收脈衝(pulse)訊號，並藉此允許或阻止對記憶體單元100的存取，這將在下文中做進一步的詳細討論。電晶體M2與M5在節點110處，以電晶體M2的汲極與電晶體M5的源極彼此耦接。節點110進一步耦接到電晶體M1的汲極以及節點112。電晶體M4與M6在節點114處，以電晶體M4的汲極與電晶體M6的源極彼此耦接。節點114進一步耦接到電晶體M3的汲極以及節點116。

當記憶體單元(例如：記憶體單元100)儲存資料位時，位元單元的第一節點被配置為處於第一邏輯狀態(邏輯1或邏輯0)，而第二節點被配置為處於第二邏輯狀態(邏輯0或邏輯1)。第一邏輯狀態與第二邏輯狀態彼此互補(complementary)。在一些實施例中，位於第一節點處的第一邏輯狀態可以表示儲存在記憶體單元中的資料位元的邏輯狀態。舉例來說，在第1圖所繪的實施例中，當記憶體單元100以邏輯1狀態儲存資料位元時，節點110被配置為處於邏輯1狀態，而節點114被配置為處於邏輯0狀態。

為了讀取儲存在記憶體單元100中的資料位元的邏輯狀態，將位元線107及互補位元線109被預充電(pre-charge)至Vdd(例如：邏輯高，例如使用電容器保持電荷)。接著，字元線105藉由宣告訊號(assert signal)被宣告或是啟動(activate)至邏輯高，這導通(turn on)了存取電晶體M5及M6。據體來說，宣告訊號的上升邊緣(rising edge)分別被存取電晶體M5及M6的閘極所接收，以便導通存取電晶體M5及M6。一旦存取電晶體M5及M6被導通，基於資料位元的邏輯狀態，預充電的位元線107或互補位元線 109可以開始放電。舉例來說，當記憶體單元100儲存邏輯0時，節點114(例如：Q)可呈現對應邏輯1的電壓，而節點110(例如：互補Q(Q bar))可呈現對應互補邏輯0的電壓。作為對存取電晶體M5及M6被導通的響應，可以提供一個放電路徑，始自預充電的互補位元線109，經由存取電晶體M5以及下拉電晶體M2，並通往接地103。當藉由此放電路徑將互補位元線109上的電壓位準下拉時，下拉電晶體M4可以維持關閉。如此一來，位元線107及互補位元線109可分別呈現電壓位準，以在位元線107與互補位元線109之間產生足夠大的電壓差。因此，耦接到位元線107及互補位元線109的感測放大器(sensing amplifier)，可使用電壓差的極性(polarity)來判斷資料位元的邏輯狀態是邏輯1還是邏輯0。

為了寫入儲存在記憶體單元100中之資料位元的邏輯狀態，將要寫入的資料被施加到位元線107及/或互補位元線109。舉例來說，互補位元線109透過低阻抗連接而被連接(tie)/短路(short)到0V，例如接地103。接著，字元線105藉由宣告訊號宣告或啟動到邏輯高，這導通了存取電晶體M5及M6。一旦存取電晶體M5及M6被導通，基於互補位元線109的邏輯狀態，節點110可開始放電。舉例來說，在存取電晶體M5及M6導通之前，互補位元線109可呈現對應邏輯0的電壓，而節點110可呈現對應互補邏輯1的電壓。作為對存取電晶體M5及M6被導通的響應，可以提供一個放電路徑，始自節點110，經由存取電晶體M5通往接地103。一旦節點110上的電壓位準被下拉至低於下拉電晶體M4的Vth(臨界電壓(threshold voltage))，下拉電晶體M4可以關閉，而上拉電晶體M3可以導通，導致節點114被上拉至Vdd 101。一旦節點114因為Vdd 101而低於Vth，上拉電晶體M1可以關閉而下拉電晶體M2可以導通，使得節點110被下拉至接地103。接著，當字元線105被解除宣告(de-assert)時，施加到位元線107及/或互補位元線109的邏輯狀態已經被儲存在記憶體單元100中。

傳統的2CPP記憶體單元導致較高的WL負載，並且使用了昂貴的互連層來連接內部節點。在這方面，每個電晶體(例如：第1圖之電晶體M1-M6、第5圖之電晶體M1-M8、以及第9圖之電晶體M1-M8和M17-M18)被根據本揭露各種實施例進行配置。進一步地，記憶體單元包括四列的閘極結構。這些列，以及其中的閘極結構，在單元的寬度方向上延伸，並且這些列在單元的高度方向上分隔。四個列允許透過較小的單元寬度以及金屬選路的堆疊來降低WL負載。此外，四個列的設計消除了對ICP的需求。如此一來，上述的技術問題得以被解決。

第2圖及第3圖顯示電路佈局的各種範例，以製造此種配置的記憶體單元100。在一些實施例中，第2圖至第3圖的佈局可被用於製造奈米結構電晶體。不過，應理解的是，第2圖至第3圖的佈局並不限於製造奈米結構電晶體。第2圖至第3圖之佈局每一者，可被用於製造各種其他類型之電晶體的任何一者，舉例來說，例如鰭式場效電晶體(fin-based transistor, 通常以「FinFET」為人所知)、奈米線電晶體等，且這些實施例同樣維持在本揭露的範圍內。第2圖至第3圖所示之佈局的組件，與第1圖所繪的那些組件相同或相似，並使用相同的參考符號，且它們的詳細說明被省略。應理解的是，為使說明清晰易懂，第2圖至第3圖之佈局的每一者已被簡化。因此，第1圖所示的一些組件(例如：位元線107、互補位元線109、字元線105)在第2圖至第3圖的佈局中被省略。

參照第2圖，第2圖根據多種實施例繪製了範例性的電路佈局200。如圖所示，電路佈局200包括沿著第一方向(例如：Y方向)延伸的多個特徵201及特徵202，以及包括沿著第二方向(例如：X方向)延伸的多個特徵203、特徵204、特徵205及特徵206，其中第二方向垂直於第一方向。在一些實施例中，第一方向與第二方向是互換的(例如：X方向被稱為第一方向，而Y方向被稱為第二方向)。

特徵201-206中的每一者，可對應一或多個圖案化製程(例如：微影(photolithography)製程)以製造物理裝置特徵。舉例來說，特徵201-202可被用於在基板上定義或以其他方式製作主動區(active region)。此主動區可為一或多個奈米結構電晶體之交替薄層的堆疊、一或多個FinFET的鰭狀區域、或是一或多個平面電晶體的摻雜井區。主動區可作為對應之電晶體的源極區域或汲極區域。因此，特徵201及202在本文中可分別被稱為「主動特徵201及202」。在一些實施例中，主動特徵202可對應n型區域，而主動特徵201可對應p型區域。

特徵203-206可被用於定義或以其他方式製造一或多個電晶體的閘極或是由一或多個電晶體共享的閘極(例如：閘極區域、閘極結構、導電結構等)。因此，特徵203、204、205及206在本文中可分別被稱為「閘極特徵203、204、205及206」。

閘極特徵203、204、205及206設置於四個列(row)中。舉例來說，閘極特徵203位於在第一列中，閘極特徵204位於第二列中，閘極特徵205位於第三列中，而閘極特徵206位於第四列中。閘極特徵204在第一方向上與閘極特徵203分隔。閘極特徵205在第一方向上與閘極特徵203及閘極特徵204分隔，並且與閘極特徵203相較，閘極特徵205更加靠近閘極特徵204。閘極特徵206在第一方向上與閘極特徵203、閘極特徵204及閘極特徵205分隔，並且與閘極特徵203及閘極特徵204相較，閘極特徵206更加靠近閘極特徵205。

閘極特徵203包括第一末端203A及第二末端203B。閘極特徵204包括第一末端204A及第二末端204B。閘極特徵205包括第一末端205A及第二末端205B。閘極特徵206包括第一末端206A及第二末端206B。在一些實施例中，第一末端203A在第二方向上與第一末端204A、第一末端205A以及第一末端206A對準。在一些實施例中，第二末端203B在第二方向上與第二末端204B、第二末端205B以及第二末端206B對準。閘極特徵203-206中的每一者在第二方向上的長度(即：自對應的第一末端到對應的第二末端)為長度L1。主動特徵202在第一方向上的長度為長度L2。在一些實施例中，長度L2大於長度L1。

閘極特徵203-206中的每一者，可延伸跨越主動特徵201-202中的至少一者，以定義電晶體M1-M6中對應的至少一者。舉例來說，閘極特徵203被用於定義存取電晶體M5的閘極區域，主動特徵202的片段202A及片段202B被用於定義存取電晶體M5之對應的源極區域以及汲極區域，而主動特徵202之被閘極特徵203所重疊的部分被用於定義存取電晶體M5的奈米結構(例如：傳導通道)。閘極特徵204被用於定義下拉電晶體M2的閘極區域，主動特徵202的片段202B及片段202C被用於定義下拉電晶體M2之對應的汲極區域以及源極區域，而主動特徵202之被閘極特徵204所重疊的部分被用於定義下拉電晶體M2的奈米結構(例如：傳導通道)。閘極特徵204亦被用於定義上拉電晶體M1的閘極區域，主動特徵201的片段201A及片段201B被用於定義上拉電晶體M1之對應的汲極區域以及源極區域，而主動特徵201之被閘極特徵204所重疊的部分被用於定義上拉電晶體M1的奈米結構(例如：傳導通道)。閘極特徵205被用於定義上拉電晶體M3的閘極區域，主動特徵201的片段201B及片段201C被用於定義上拉電晶體M3之對應的源極區域以及汲極區域，而主動特徵201之被閘極特徵205所重疊的部分被用於定義上拉電晶體M3的奈米結構(例如：傳導通道)。閘極特徵205亦被用於定義下拉電晶體M4的閘極區域，主動特徵202的片段202C及片段202D被用於定義下拉電晶體M4之對應的源極區域以及汲極區域，而主動特徵202之被閘極特徵205所重疊的部分被用於定義下拉電晶體M4的奈米結構(例如：傳導通道)。閘極特徵206被用於定義存取電晶體M6的閘極區域，主動特徵202的片段202D及片段202E被用於定義存取電晶體M6之對應的汲極區域以及源極區域，而主動特徵202之被閘極特徵206所重疊的部分被用於定義存取電晶體M6的奈米結構(例如：傳導通道)。

在一些實施例中，由佈局200(以及將在下文中討論的佈局300、600-800以及1000)所形成之電晶體M1-M6中的每一者，被稱為所具有的鰭片數量為一個，這是基於每個電晶體之被對應的閘極特徵所覆蓋的主動特徵的數量。應理解的是，電晶體M1-M6中的每一者以及任何其他電晶體，可包括任何數量的鰭片數量，且這些實施例同樣維持在本揭露的範圍內。

此外，佈局200包括沿著第二方向延伸的複數特徵207A、207B、207C、208A、208B及208C。特徵207A、207B、207C、208A、208B及208C中的每一者，可覆蓋主動特徵的對應片段。在一些實施例中，特徵207A-207C以及208A-208C中的每一者，可被用於為電晶體M1-M6中對應的一者定義或以其他方式製造金屬定義(metal-defined, MD)接點(contact)/結構。因此，特徵207A-207C以及208A-208C在本文中可分別被稱為「接點特徵207A-207C以及208A-208C」，或是分別被稱為「MD特徵207A -207C以及208A-208C」。在一些實施例中，MD特徵可被形成為通孔(via)，此通孔延伸至電晶體M1-M6中對應的一者的源極/汲極區域之中。可在形成電晶體M1-M6的源極/汲極區域之後，形成金屬結構。因此，金屬結構有時可被稱為中段製程(middle-end-of- line, MEOL)層或後段製程(back-end-of-line, BEOL)層的一部分。

舉例來說，接點特徵208A及207A可分別被用於形成延伸至存取電晶體M5之源極區域以及汲極區域之中的金屬結構。接點特徵207A及208B可分別被用於形成延伸至下拉電晶體M2之汲極區域以及源極區域之中的金屬結構。接點特徵207A及207B可分別被用於形成延伸至上拉電晶體M1之汲極區域以及源極區域之中的金屬結構。接點特徵207B及207C可分別被用於形成延伸至上拉電晶體M3之源極區域以及汲極區域之中的金屬結構。接點特徵208B及207C可分別被用於形成延伸至下拉電晶體M4之源極區域以及汲極區域之中的金屬結構。接點特徵207C及208C可分別被用於形成延伸至存取電晶體M6之汲極區域以及源極區域之中的金屬結構。

應理解的是，接點特徵207A可被用於形成由存取電晶體M5之汲極與下拉電晶體M2之汲極所共享(例如：連接至存取電晶體M5之汲極與下拉電晶體M2之汲極中的每一者)的連續金屬結構，接點特徵207B可被用於形成由上拉電晶體M1之源極與上拉電晶體M3之源極所共享(例如：連接至上拉電晶體M1之源極與上拉電晶體M3之源極中的每一者)的連續金屬結構，接點特徵208B可被用於形成由下拉電晶體M2之源極與下拉電晶體M4之源極所共享(例如：連接至下拉電晶體M2之源極與下拉電晶體M4之源極中的每一者)的連續金屬結構，而接點特徵207C可被用於形成由下拉電晶體M4之汲極與存取電晶體M6之汲極所共享(例如：連接至下拉電晶體M4之汲極與存取電晶體M6之汲極中的每一者)的連續金屬結構。

參照第3圖，第3圖根據多種實施例繪製範例性的電路佈局300。電路佈局300與第2圖之電路佈局200相似，不同之處在於電路300包括閘極上通孔(via over gate, VG)、擴散上通孔(via over diffusion, VD)、以及金屬0(M0)特徵。

特徵302A-302D中的每一者，可被用於定義或以其他方式製造延伸到電晶體M1-M6中之一或多者的閘極區域之中的金屬結構(例如：一或多個通孔)。因此，特徵302A、302B、302C及302D在本文中可分別被稱為「VG特徵302A、302B、302C及302D」。VG特徵302A可被用於形成延伸至存取電晶體M5之閘極區域之中的金屬結構。VG特徵302B可被用於形成延伸至存取電晶體M6之閘極區域之中的金屬結構。VG特徵302C可被用於形成延伸至由上拉電晶體M3與下拉電晶體M4所共享之閘極區域之中的金屬結構。VG特徵302D可被用於形成延伸至由上拉電晶體M1與下拉電晶體M2所共享之閘極區域之中的金屬結構。

特徵304A-304C中的每一者，可被用於定義或以其他方式製造延伸至電晶體M1-M6中之一或多者的金屬定義區域中的金屬結構(例如：一或多個通孔)。因此，特徵304A、304B及304C在本文中可被分別稱為「VD特徵304A、304B及304C」。VD特徵304A可被用於形成延伸至由上拉電晶體M1、下拉電晶體M2及存取電晶體M5所共享之MD區域之中的金屬結構。VD特徵304B可被用於形成延伸至由上拉電晶體M3、下拉電晶體M4及存取電晶體M6所共享之MD區域之中的金屬結構。VD特徵304C可被用於形成延伸至由上拉電晶體M1及下拉電晶體M2所共享之MD區之中的金屬結構。

特徵306A-306D中的每一者，可被用於定義或以其他方式製造在第一方向上延伸且在複數VD或VG區域上延伸(例如：重疊)的金屬結構(例如：金屬軌道(track)、段(segment)等)。因此，特徵306A、306B、306C及306D在本文中可分別被稱為「M0特徵306A、306B、306C及306D」。M0特徵306A可被用於形成自VG特徵302A延伸至VG特徵302B的金屬結構。M0特徵306B可被用於形成自VD特徵304A延伸至VG特徵302C的金屬結構。M0特徵306C可被用於形成自VG特徵302D延伸至VD特徵304B的金屬結構。M0特徵306D可被用於形成在VD特徵304C上方延伸的金屬結構。

第4圖根據多種實施例，顯示記憶體單元100之一部分(在下文中稱為「部分單元400」)沿著第3圖之線段A-A’截取的截面圖。如第4圖所繪之實施例所示，可基於第3圖的電路佈局300形成部分單元400。舉例來說，部分單元400對應沿著線段A-A’切割之電路佈局300的一部分(例如：主動特徵202、閘極特徵203、閘極特徵204、閘極特徵205、閘極特徵206、接點特徵207A及接點特徵207C)，這將在下文中進一步地詳細討論。儘管並未位於線段A-A’沿線上，但附加的金屬特徵還是顯示在第4圖的部分單元400中。儘管未顯示，但應理解的是，記憶體單元100的其他部分共享與第4圖之截面圖實質上相似的結構。

如圖所示，存取電晶體M5、下拉電晶體M2、下拉電晶體M4以及存取電晶體M6被形成在基板402上。存取電晶體M5包括閘極金屬402A、閘極介電質404A、一對偏移閘極間隔物406A、多個內部間隔物408A、複數奈米結構410A、源極區域412、以及汲極區域414。下拉電晶體M2包括閘極金屬402B、閘極介電質404B、一對偏移閘極間隔物406B、多個內部間隔物408B、複數奈米結構410B、源極區域416、以及汲極區域414。下拉電晶體M4包括閘極金屬402C、閘極介電質404C、一對偏移閘極間隔物406C、多個內部間隔物408C、複數奈米結構410C、源極區域416、以及汲極區域418。存取電晶體M6包括閘極金屬402D、閘極介電質404D、一對偏移閘極間隔物406D、多個內部間隔物408D、複數奈米結構410D、源極區域420、以及汲極區域418。

在一些實施例中，閘極金屬402A(連同閘極介電質404A以及偏移閘極間隔物406A)可根據閘極特徵203(第2圖至第3圖)而被形成，源極區域412可根據片段202A(第2圖至第3圖)而被形成，且汲極區域414可根據片段202B(第2圖至第3圖)而被形成。相似地，閘極金屬402B(連同閘極介電質404B以及偏移閘極間隔物406B)可根據閘極特徵204(第2圖至第3圖)而被形成，且源極區域416可根據片段202C(第2圖至第3圖)而被形成。相似地，閘極金屬402C(連同閘極介電質404C以及偏移閘極間隔物406C)可根據閘極特徵205(第2圖至第3圖)而被形成，且汲極區域418可根據片段202D(第2圖至第3圖)而被形成。相似地，閘極金屬402D(連同閘極介電質404D以及偏移閘極間隔物406D)可根據閘極特徵206(第2圖至第3圖)而被形成，且源極區域420可根據片段202E(第2圖至第3圖)而被形成。在一些實施例中，汲極區域414、源極區域416以及汲極區域418中的每一者為連續結構，且為相鄰的電晶體所共享(例如：汲極區域414被存取電晶體M5與下拉電晶體M2所共享、源極區域416被下拉電晶體M2與下拉電晶體M4所共享、以及汲極區域418被下拉電晶體M4與存取電晶體M6所共享)。在一些實施例中，部分單元400包括第一層以及第二層，第一層包括源極區域412、汲極區域414、源極區域416、汲極區域418以及源極區域420，而第二層包括閘極金屬402A-402D。

存取電晶體M5的閘極金屬402A可包括複數個閘極金屬部分402A1、402A2、402A3以及402A4。當以透視圖觀看時，閘極金屬部分402A1與402A2可彼此鄰接(adjoin)或合併在一起，以包裹環繞(wrap around)奈米結構410A中的一者，其中閘極介電質404A的一部分設置於閘極金屬部分402A1及402A2與奈米結構410A之間。閘極金屬部分402A2與402A3可彼此鄰接或合併在一起，以包裹環繞奈米結構410A中的一者，其中閘極介電質404A的一部分設置於閘極金屬部分402A2及402A3與奈米結構410A之間。閘極金屬部分402A3與402A4可彼此鄰接或合併在一起，以包裹環繞奈米結構410A中的一者，其中閘極介電質404A的一部分設置於閘極金屬部分402A3及402A4與奈米結構410A之間。下拉電晶體M2的閘極金屬402B(包含閘極金屬部分402B1、402B2、402B3及402B4)、下拉電晶體M4的閘極金屬402C(包含閘極金屬部分402C1、402C2、402C3及402C4)、以及存取電晶體M6的閘極金屬402D(包含閘極金屬部分402D1、402D2、402D3及402D4)具有相似的結構。

在一些實施例中，接點特徵207A、208B及207C(第2圖至第3圖)可分別被用於形成MD結構422、424及426。MD結構422、424及426分別電性連接至汲極區域414、源極區域416以及汲極區域418。在一些實施例中，部分單元400包括第三層，第三層包括MD結構422-426。

在一些實施例中，VG特徵302A及302B(第3圖)可分別被用於形成金屬結構428A及428B。金屬結構428A電性耦接(couple)至閘極金屬402A。相似地，金屬結構428B電性耦接到閘極金屬402D。儘管未顯示，但VD特徵可被用於形成金屬結構。根據VD特徵形成的金屬結構電性耦接至諸如MD結構422、424及426的金屬結構。在一些實施例中，部分單元400包括第四層，第四層包括金屬結構428A及428B。

在一些實施例中，M0特徵306A(第3圖)可被用於形成金屬結構430。在一些實施例中，部分單元400包括第五層，第五層包括金屬結構430。

參照第5圖，第5圖顯示了記憶體單元500的範例性電路示意圖。記憶體單元500與第1圖之記憶體單元100相似，不同之處在於記憶體單元500包括兩個附加電晶體(下拉電晶體M7以及存取電晶體M8)，使得記憶體單元500是為八電晶體(8T)-SRAM單元。

下拉電晶體M7的閘極，耦接到由上拉電晶體Ml與下拉電晶體M2所形成之反相器的輸出。存取電晶體M8的源極或汲極中的一者，耦接到下拉電晶體M7的汲極。下拉電晶體M7的源極耦接至接地。在一些實施例中，下拉電晶體M7可被實施為上拉電晶體。存取電晶體M8的閘極耦接到讀取字元線(RWL)501。存取電晶體M8的源極或汲極中的第二者，耦接到讀取位元線(RBL)503。字元線105、位元線107、互補位元線109在本文中可分別被稱為寫入字元線(WWL)105、寫入位元線(WBL)107、以及寫入互補位元線(WBBL)109。

為了讀取儲存在記憶體單元500中的資料位元的邏輯狀態，讀取位元線503被預充電到Vdd。接著，讀取字元線501藉由宣告訊號被宣告或是啟動至邏輯高，這導通了存取電晶體M8。一旦存取電晶體M8被導通，基於資料位元的邏輯狀態，預充電的讀取位元線503可開始放電。在一些實施例中，耦接到讀取位元線503及參考電壓的感測放大器，可使用讀取位元線503與參考電壓之間的電壓差的極性，來判斷資料位元的邏輯狀態是邏輯1還是邏輯 0。為了寫入儲存在記憶體單元500中的資料位元的邏輯狀態，執行與在第1圖之記憶體單元100中所執行的操作相同的操作。

第6圖、第7圖及第8圖顯示了以這種配置製造記憶體單元500的電路佈局的多種範例。第6圖至第8圖所示之佈局的組件，與第5圖中所繪具有相同參考符號的那些組件相同或相似，因此不再贅述。應理解的是，為使說明清晰易懂，第6圖至第8圖中的每個佈局已被簡化。因此，第6圖至第8圖的佈局中省略了第1圖中所示的一些組件(例如：寫入位元線107、寫入互補位元線109、以及寫入字元線105)。

參照第6圖，第6圖根據各種實施例繪製了範例性的電路佈局600。電路佈局600與第2圖之電路佈局200相似，不同之處在於電路佈局600包括沿著第一方向(例如：Y方向)延伸的特徵601，以及包括沿著第二方向(例如：X方向)延伸的特徵602，其中第二方向垂直於第一方向。此外，與第2圖之電路佈局200相比，特徵205在第二方向上進一步地延伸。

特徵601可被用於在基板上定義或以其他方式製造主動區。特徵601在本文中可被稱為「主動特徵601」。特徵602可被用於定義或以其他方式製造電晶體的閘極。因此，特徵602在本文中可被稱為「閘極特徵602」。

閘極特徵203、204、205、206及602被設置在四個列中。舉例來說，閘極特徵203位於在第一列中，閘極特徵204位於第二列中，閘極特徵205位於第三列中，而閘極特徵206及602則位於第四列中。前四個閘極特徵203-206相似於第2圖之電路佈局200的前四個閘極特徵203-206，不同之處在於閘極特徵205進一步延伸以與第三個主動特徵601重疊。閘極特徵602在第二方向上與閘極特徵206分隔，且閘極特徵602在第一方向上與閘極特徵206對準。閘極特徵602包括第一末端602A以及第二末端602B。

在一些實施例中，第一末端203A在第二方向上與第一末端204A-206A對準。在一些實施例中，第二末端205B在第二方向上與第二末端602B對準。在一些實施例中，第二末端203B在第二方向上與第二末端204B及206B對準。閘極特徵203、204及206中的每一者在第二方向上的長度(即：自對應的第一末端到對應的第二末端)為長度L1。閘極特徵205在第二方向上的長度(即：自第一末端205A到第二末端205B)為長度L3。主動特徵202在第一方向上的長度為長度L2。主動特徵601在第一方向上的長度為長度L4。在一些實施例中，長度L2大於長度L1。在一些實施例中，長度L3大於長度L1。在一些實施例中，長度L2大於長度L4。在一些實施例中，記憶體單元600是L形的。

閘極特徵205與602中的每一者，可延伸跨越主動特徵601以定義下拉電晶體M7與存取電晶體M8中對應的至少一者。舉例來說，閘極特徵205被用於定義下拉電晶體M7的閘極區域，主動特徵601的片段601A及601B被用於定義下拉電晶體M7之對應的源極區域以及汲極區域，而主動特徵601之被閘極特徵205所重疊的部分被用於定義下拉電晶體M7的奈米結構(例如：傳導通道)。閘極特徵602被用於定義存取電晶體M8的閘極區域，主動特徵601的片段601B及601C被用於定義存取電晶體M8之對應的汲極區域以及源極區域，而主動特徵601之被閘極特徵602所重疊的部分被用於定義存取電晶體M8的奈米結構(例如：傳導通道)。

此外，電路佈局600包括沿著第二方向延伸的複數特徵603A及603B，且特徵208B在第二方向上延伸得比在第2圖之電路佈局200中更遠。特徵603A及603B中的每一者可覆蓋主動特徵的對應片段。特徵603A及603B在本文中可分別被稱為「接點特徵603A及603B」，或是分別被稱為「MD特徵603A及603B」。在一些實施例中，根據接點特徵的MD結構可被形成為通孔，此通孔延伸至下拉電晶體M7與存取電晶體M8中對應的一者的源極/汲極區域之中。

接點特徵208B及603A可分別被用於形成延伸至下拉電晶體M7的源極區域以及汲極區域之中的金屬結構。接點特徵603A及603B可分別被用於形成延伸至存取電晶體M8的汲極區域以及源極區域之中的金屬結構。

參照第7圖，第7圖根據各種實施例繪製了範例性的電路佈局700，包括電路佈局600以及720。電路佈局600相似於第6圖中的電路佈局，不同之處在於主動特徵601在第一方向上延伸至電路佈局720之中，且接點特徵208B在第二方向上延伸至電路佈局720中。如圖所示，電路佈局720包括沿著第一方向(例如：Y方向)延伸的複數特徵701、702及601，以及包括沿著第二方向(例如：X方向)延伸的複數特徵703、704、705、706及707，其中第二方向垂直於第一方向。

特徵701、702及601可被用於在基板上定義或以其他方式製造主動區。因此，特徵701、702及601在本文中可分別被稱為「主動特徵701、702及601」。

特徵703-707可被用於定義或以其他方式製造一或多個電晶體的閘極，或是由一或多個電晶體共享的閘極。因此，特徵703、704、705、706及707在本文中可分別被稱為「閘極特徵703、704、705、706及707」。

閘極特徵703-707中的每一者，可延伸跨越主動特徵701、702與601中的至少一者，以定義電晶體M9-M18中對應的至少一者。舉例來說，閘極特徵703被用於定義存取電晶體M13(亦稱為電晶體M13)的閘極區域，主動特徵702的片段702A以及702B被用於定義存取電晶體M13之對應的源極區域以及汲極區域，而主動特徵702之被閘極特徵703所重疊的部分被用於定義存取電晶體M13的奈米結構(例如：傳導通道)。閘極特徵704被用於定義下拉電晶體M10(亦稱為電晶體M10)的閘極區域，主動特徵702的片段702B以及702C被用於定義下拉電晶體M10之對應的汲極區域以及源極區域，而主動特徵702之被閘極特徵704所重疊的部分被用於定義下拉電晶體M10的奈米結構(例如：傳導通道)。閘極特徵704亦被用於定義上拉電晶體M9(亦稱為電晶體M9)的閘極區域，主動特徵701的片段701A以及701B被用於定義上拉電晶體M9之對應的汲極區域以及源極區域，而主動特徵701之被閘極特徵704所重疊的部分被用於定義上拉電晶體M9的奈米結構(例如：傳導通道)。閘極特徵705被用於定義上拉電晶體M11(亦稱為電晶體M11)的閘極區域，主動特徵701的片段701B以及701C被用於定義上拉電晶體M11之對應的源極區域以及汲極區域，而主動特徵701之被閘極特徵705所重疊的部分被用於定義上拉電晶體M11的奈米結構(例如：傳導通道)。閘極特徵705亦被用於定義下拉電晶體M12(亦稱為電晶體M12)的閘極區域，主動特徵702的片段702C以及702D被用於定義下拉電晶體M12之對應的源極區域以及汲極區域，而主動特徵702之被閘極特徵705所重疊的部分被用於定義下拉電晶體M12的奈米結構(例如：傳導通道)。閘極特徵706被用於定義存取電晶體M14(亦稱為電晶體M14)的閘極區域，主動特徵702的片段702D以及702E被用於定義存取電晶體M14之對應的汲極區域以及源極區域，而主動特徵702之被閘極特徵706所重疊的部分被用於定義存取電晶體M14的奈米結構(例如：傳導通道)。

閘極特徵203-206、602以及703-707被設置在四個列(第一列721、第二列722、第三列723、第四列724)中。舉例來說，閘極特徵203、706及707位於在第一列721中，閘極特徵204及705位於第二列722中，閘極特徵205及704位於第三列723中，而閘極特徵206、602及703則位於第四列724中。閘極特徵704在第一方向上與閘極特徵703分隔。閘極特徵705在第一方向上與閘極特徵703-704分隔，並且與閘極特徵703相較，閘極特徵705更加靠近閘極特徵704。閘極特徵706在第一方向上與閘極特徵703-705分隔，並且與閘極特徵703及閘極特徵704相較，閘極特徵706更加靠近閘極特徵705。閘極特徵707在第二方向上與閘極特徵706分隔，並且在第一方向上與閘極特徵706對準。

閘極特徵的每一列在第二方向上的長度為長度L5。舉例來說，自閘極特徵203的第一末端203A到閘極特徵706的第二末端706B的長度為長度L5。主動特徵202、601及702中的至少一者在第一方向上的長度為長度L2。在一些實施例中，電路佈局700是矩形的。

閘極特徵705亦被用於定義下拉電晶體M15(亦稱為電晶體M15)的閘極區域，主動特徵601的片段601A以及601D被用於定義下拉電晶體M15之對應的源極區域以及汲極區域，而主動特徵601之被閘極特徵705所重疊的部分被用於定義下拉電晶體M15的奈米結構(例如：傳導通道)。閘極特徵707被用於定義存取電晶體M16(亦稱為電晶體M16)的閘極區域，主動特徵601的片段601D以及601E被用於定義存取電晶體M16之對應的汲極區域以及源極區域，而主動特徵601之被閘極特徵707所重疊的部分被用於定義存取電晶體M16的奈米結構(例如：傳導通道)。

此外，電路佈局720包括沿著第二方向延伸的複數特徵708A、708B、708C、709A、709B、710A、710B及208B。特徵708A、708B、708C、709A、709B、710A、710B及208B中的每一者，可覆蓋主動特徵之對應的片段。在一些實施例中，特徵708A-708C、709A-709B、710A-710B以及208B中的每一者，可被用於為電晶體M9-M16中對應的一者定義或以其他方式製造接點/結構(例如：金屬定義的接點/結構)。因此，特徵708A-708C、709A-709B、710A-710B以及208B在本文中可分別被稱為「接點特徵708A-708C、709A-709B、710A-710B以及208B」，或是被稱為「MD特徵708A-708C、709A-709B、710A-710B以及208B」。在一些實施例中，根據接點特徵的MD結構可被形成為通孔，此通孔延伸至電晶體M9-M16中對應的一者的源極/汲極區域之中。

接點特徵709A及708A可分別被用於形成延伸至存取電晶體M13的源極區域以及汲極區域之中的金屬結構。接點特徵708A及208B可分別被用於形成延伸至下拉電晶體M10的汲極區域以及源極區域之中的金屬結構。接點特徵708A及708B可分別被用於形成延伸至上拉電晶體M9的汲極區域以及源極區域之中的金屬結構。接點特徵708B及708C可分別被用於形成延伸至上拉電晶體M11的源極區域以及汲極區域之中的金屬結構。

接點特徵208B及708C可分別被用於形成延伸至下拉電晶體M12的源極區域以及汲極區域之中的金屬結構。接點特徵708C及709B可分別被用於形成延伸至存取電晶體M14的汲極區域以及源極區域之中的金屬結構。接點特徵208B及710A可分別被用於形成延伸至下拉電晶體M15的源極區域以及汲極區域之中的金屬結構。接點特徵710A及710B可分別被用於形成延伸至存取電晶體M16的汲極區域以及源極區域之中的金屬結構。

參照第8圖，第8圖根據各種實施例繪製了範例性的電路佈局800。電路佈局800相似於第7圖中的電路佈局700，不同之處在於電路佈局800包括金屬0(M0)特徵、金屬1(M1)特徵、以及金屬3(M3)特徵。M0特徵可在第一方向上延伸。M0特徵可延伸到電路佈局800之閘極特徵或是MD特徵中的至少一者。VG特徵可延伸到閘極特徵以及延伸至閘極特徵的對應M0特徵之中。VD特徵可延伸到MD特徵以及延伸至MD特徵的對應M0特徵之中。M0特徵包括第一參考電壓(Vcc, 或稱Vdd)801、第一節點(N1, 相當於節點110)802、第二節點(N2, 相當於節點114)803、位元線(BL) 804、字元線(WL)805、互補位元線(BBL)806、第二參考電壓(Vss, 或稱接地)807、讀取位元線(RBL)808、讀取字元線(RWL)809、讀取位元線(RBL)810、第二參考電壓(Vss, 或稱接地)811、互補位元線(BBL)812、字元線(WL)813、位元線(BL)814、第一節點(N1)815、第二節點(N2)816以及第一參考電壓(Vcc, 或稱Vdd)817。

M1特徵以及M3特徵可在第二方向上延伸。M1特徵以及M3特徵可延伸至M0特徵。V0特徵可延伸到M0特徵以及延伸至M0特徵的對應M1特徵之中。一系列的V0特徵、M1特徵、V1特徵、M2特徵以及V2特徵可延伸到M0特徵以及延伸至M0特徵的對應M3特徵之中。M1特徵可以包括第二參考電壓(Vss, 或稱接地)818、讀取字元線(RWL)819、字元線(WL)820以及第二參考電壓(Vss, 或稱接地)821。M3特徵可包括讀取字元線(RWL)822以及字元線(WL)823。在一些實施例中，WL 820與WL 823兩者可在對應存取(例如：WL)電晶體M5、M6、M13或M14中的至少一者的M0特徵上方延伸。WL 820以及WL 823可被用於定義兩個金屬結構(分別在M1特徵以及M3特徵中)，用於選路(route)存取電晶體M5、M6、M13或M14中的至少一者的閘極，所具有的電阻比僅以一個金屬結構用於選路至存取電晶體M5、M6、M13或M14中之至少一者的閘極的電阻還低。在一些實施例中，RWL 819與RWL 822兩者可相似地在對應存取(RWL)電晶體M8或M16中的至少一者的M0特徵上方延伸。

參照第9圖，第9圖顯示記憶體單元900的範例性電路示意圖。記憶體單元900與第5圖之記憶體單元500相似，不同之處在於記憶體單元900包括兩個附加電晶體(下拉電晶體M17以及存取電晶體M18)，使得記憶體單元900是為十電晶體(10T)-SRAM單元。此外，第5圖的寫入位元線107與讀取位元線503被合併到位元線107中。

下拉電晶體M17(亦稱為電晶體M17)的閘極耦接到由上拉電晶體M3與下拉電晶體M4形成的反相器的輸出。存取電晶體M18之源極或汲極中的一者耦接到下拉電晶體M17的汲極。下拉電晶體M17的源極耦接至接地。在一些實施例中，下拉電晶體M17可被實施為上拉電晶體。存取電晶體M18(亦稱為電晶體M18)的閘極耦接到讀取字元線(RWL)501。存取電晶體M18之源極或汲極中的第二者耦接到互補位元線109。記憶體單元900的讀取操作類似於第5圖之記憶體單元500的讀取操作。記憶體單元900的寫入操作類似於第1圖之記憶體單元100以及第5圖之記憶體單元500的讀取操作。

參照第10圖，第10圖根據多種實施例繪製了範例性的電路佈局1000。第10圖顯示以此配置製造記憶體單元900的電路佈局的範例。電路佈局1000與第6圖之電路佈局600相似，不同之處在於電路佈局1000包括沿著第二方向(例如：X方向)延伸的特徵1002，其中第二方向垂直於第一方向(例如：Y方向)。此外，與第6圖之電路佈局600相較，特徵601在第一方向上進一步地延伸，並且與第6圖之電路佈局600相較，特徵204在第二方向上進一步地延伸。

特徵1002可被用於定義或以其他方式製造電晶體的閘極。因此，特徵1002在本文中可被稱為「閘極特徵1002」。

閘極特徵204與1002中的每一者，可延伸跨越主動特徵601以定義對應的電晶體M17-M18中的至少一者。舉例來說，閘極特徵204被用於定義下拉電晶體M17的閘極區域，主動特徵601的片段601A以及片段601D被用於定義下拉電晶體M17之對應的源極區域以及汲極區域，而主動特徵601被閘極特徵204所重疊的部分被用於定義下拉電晶體M17的奈米結構(例如：傳導通道)。閘極特徵1002被用於定義存取電晶體M18的閘極區域，主動特徵601的片段601D以及片段601E被用於定義存取電晶體M18之對應的汲極區域以及源極區域，而主動特徵601被閘極特徵1002所重疊的部分被用於定義存取電晶體M18的奈米結構(例如：傳導通道)。

此外，電路佈局1000包括沿著第二方向延伸的複數特徵1004A及1004B。特徵1004A及1004B的每一者可覆蓋主動特徵的對應部分。特徵1004A及1004B在本文中可分別被稱為「接點特徵1004A及1004B」，或是分別被稱為「MD特徵1004A及1004B」。在一些實施例中，根據接點特徵的MD結構可被形成為通孔，此通孔延伸至下拉電晶體M17與存取電晶體M18中對應的一者的源極/汲極區域之中。

接點特徵208B及1004B可分別被用於形成延伸至下拉電晶體M17之源極區域以及汲極區域之中的金屬結構。接點特徵1004B及1004A可分別被用於形成延伸至存取電晶體M18之汲極區域以及源極區域之中的金屬結構。

第11圖係根據一些實施例所示，形成記憶體單元之方法1100的流程圖。可根據參照第1圖、第5圖及第9圖之記憶體單元100、500及900中的至少一者，或是參照第2圖至第3圖、第6圖至第8圖以及第10圖之電路佈局200-300、電路佈局600-800或是電路佈局1000中的至少一者，來形成記憶體裝置。在一些實施例中，方法1100中的一些或全部是由電腦之處理器所執行的。在一些實施例中，方法1100中的一些或全部是由IC佈局示意圖產生系統1200的處理器1202所執行的，將在下文中參照第12圖進行討論。方法1100中的一些或全部操作，能夠作為在設計工作室(design house)(例如：下文參照第13圖進行討論的設計工作室3020)中執行之設計程序的一部分來執行。

在一些實施例中，方法1100的操作以第11圖中所描繪的順序執行。在一些實施例中，方法1100的操作同時及/或以不同於第11圖中所描繪的順序執行。在一些實施例中，在執行方法1100的一或多個操作之前、之間、期間及/或之後執行一或多個操作。

在操作1110中，處理器形成第一薄層，第一薄層包括在第一方向(例如：Y方向)上延伸的第一主動結構以及在第一方向上延伸的第二主動結構，第一主動結構與第二主動結構在第二方向(例如：X方向)上分隔，其中第二方向垂直於第一方向。在操作1120中，處理器形成第二薄層，第二薄層包括在第二方向上延伸的第一閘極結構、在第二方向上延伸並與第一閘極結構在第一方向上分隔的第二閘極結構、在第二方向上延伸並與第一及第二閘極結構在第一方向上分隔且比起第一閘極結構更加靠近第二閘極結構的第三閘極結構、以及在第二方向上延伸並與第一、第二及第三閘極結構在第一方向上分隔且比起第一或第二閘極結構更加靠近第三閘極結構的第四閘極結構。第一閘極結構與第一主動結構部分重疊以形成第一存取電晶體，第二閘極結構與第一主動結構部分重疊以形成第一下拉電晶體，第三閘極結構與第一主動結構部分重疊以形成第二下拉電晶體，而第四閘極結構與第一主動結構部分重疊以形成第二存取電晶體。第二閘極結構與第二主動結構部分重疊以形成第一上拉電晶體，而第三閘極結構與第二主動結構部分重疊以形成第二上拉電晶體。

在一些實施例中，第一薄層進一步包括在第一方向上延伸的第三主動結構，第三主動結構與第一及第二主動結構在第二方向上分隔，且比起第二主動結構更加靠近第一主動結構。在一些實施例中，第二薄層包括在第二方向上延伸的第五閘極結構，第五閘極結構在第一方向上與第四閘極結構對準，並與第四閘極結構在第二方向上分隔。在一些實施例中，第三閘極結構與第三主動結構部分重疊以形成第三下拉電晶體，而第五閘極結構與第三主動結構部分重疊以形成第三存取電晶體。

第12圖係根據一些實施例所示，IC佈局示意圖產生系統1200的方塊圖。在一些實施例中，IC佈局示意圖產生系統1200包括電子設計自動化(electronic design automation, EDA)。在一些實施例中，IC佈局示意圖產生系統1200包括自動設置與選路(automatic place and route, APR)系統，或為APR系統的一部分。根據一或多個實施例，本文描述之設計代表鰭片設置的IC佈局示意圖的方法是可實行的，舉例來說，根據一些實施例的IC佈局示意圖產生系統1200。

在一些實施例中，IC佈局示意圖產生系統1200是包括處理器1202以及非暫態(non-transitory)電腦可讀取之儲存媒體1204的通用計算裝置。別的先不提，電腦可讀取之儲存媒體1204編碼有，意即儲存有電腦程式碼1206，即一組可執行指令。由處理器1202執行的指令1206(亦稱為電腦程式碼1206)(至少部分地)代表IC佈局示意圖產生工具，可用於產生或執行上文參照第2圖至第3圖、第6圖至第8圖以及第10圖所討論的電路佈局200-300、電路佈局600-800以及電路佈局1000(在下文中稱為製程及/或方法)。

處理器1202經由匯流排1208電性耦接至電腦可讀取之儲存媒體1204。處理器1202亦藉由匯流排1208電性耦接至I/O介面1210。網路介面1212亦經由匯流排1208電性連接至處理器1202。網路介面1212連接至網路1214，使得處理器1202以及電腦可讀取之儲存媒體1204能夠經由網路1214連接至外部組件。處理器1202被配置以執行編碼在電腦可讀取之儲存媒體1204中的電腦程式碼1206，以使IC佈局示意圖產生系統1200可被用於執行部分或全部的所述製程及/或方法。在一或多個實施例中，處理器1202為中央處理單元(central processing unit, CPU)、多處理器、分散式處理系統(distributed processing system)、特殊應用積體電路(application specific integrated circuit, ASIC)、及/或合適的處理單元。

在一或多個實施例中，電腦可讀取之儲存媒體1204為電子、磁性、光學、電磁、紅外線及/或半導體系統(或是設備或裝置)。舉例來說，電腦可讀取之儲存媒體1204包括半導體或固態(solid-state)記憶體、磁帶(magnetic tape)、可移動電腦磁片(diskette)、隨機存取記憶體(random access memory, RAM)、唯讀記憶體(read-only memory, ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光碟的一或多個實施例中，電腦可讀取之儲存媒體1204包括光碟唯讀記憶體(compact disk-read only memory, CD-ROM)、光碟讀取/寫入(compact disk-read/write, CD-R/W)、及/或數位視訊光碟(digital video disc, DVD)。

在一或多個實施例中，電腦可讀取之儲存媒體1204儲存電腦程式碼1206，電腦程式碼1206被配置以使IC佈局示意圖產生系統1200(其中此執行代表(至少部分地代表)IC佈局示意圖產生工具)可被用於執行部分或全部的所述製程及/或方法。在一或多個實施例中，電腦可讀取之儲存媒體1204亦儲存有助於執行部分或全部的所述製程及/或方法的資訊。在一或多個實施例中，電腦可讀取之儲存媒體1204儲存標準單元的程式庫(library)1220，標準單元包括本文所揭露的IC佈局示意圖，例如上文參照第2圖至第3圖、第6圖至第8圖以及第10圖所討論的電路佈局200-300、電路佈局600-800以及電路佈局1000中的一或多者。

IC佈局示意圖產生系統1200包括I/O介面1210。I/O介面1210耦接至外部電路。在一或多個實施例中，I/O介面1210包括鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、觸控板(trackpad)、觸控螢幕及/或游標方向鍵，用於將資訊及命令傳遞給處理器1202。

IC佈局示意圖產生系統1200亦包括耦接至處理器1202的網路介面1212。網路介面1212允許IC佈局示意圖產生系統1200與網路1214通訊，與連接到的一或多個其他電腦系統通訊。網路介面1212包括諸如BLUETOOTH、WIFI、WIMAX(全球互通微波存取)、GPRS(通用封包無線電服務)或WCDMA(寬頻分碼多重接取)的無線網路介面；或是諸如ETHERNET、USB或 IEEE- 1364的有線網路介面。在一或多個實施例中，部分或全部的所述製程及/或方法，在兩個或多個IC佈局示意圖產生系統1200中執行。

IC佈局示意圖產生系統1200被配置以經由I/O介面1210接收資訊。經由I/O介面1210接收的資訊包括指令、資料、設計準則、標準單元的程式庫、及/或其他參數的一或多者，以供處理器1202處理。資訊經由匯流排1208傳送到處理器1202。IC佈局示意圖產生系統1200被配置以經由I/O介面1210接收與使用者介面(UI)有關的資訊。

在一些實施例中，IC佈局示意圖產生系統1200亦被連接至多種製造機台1222。其中，製造機台1222可被用於基於由標準單元佈局應用程式所創建之標準單元佈局來準備及製造一組光罩。這組光罩可為在電路的半導體製造期間使用之微影操作定義幾何形狀。

為了準備一組光罩，製造機台1222可被用於將電路的標準單元佈局轉換成代表性資料檔案(representative data file, 「RDF」)。RDF可接著被用於製造一組物理光罩來製造電路。

在一些實施例中，這組光罩的準備可包括使用微影增強技術來執行光學鄰近校正(optical proximity correction, OPC)，以補償圖像誤差(image error)，例如在單元佈局中可能由繞射(diffraction)、干涉(interference)、其他製程效應等引起的誤差。在一些實施例中，製造機台1222的光罩準則檢驗器(mask rule checker, MRC)可用一組光罩創建準則檢查經歷過OPC製程的標準單元佈局。光罩創建準則可包含特定幾何及/或連接限制來確保足夠的邊限(margin)，以解決半導體製造製程等中的變化性。在一些實施例中，MRC可修改標準單元佈局以補償該組光罩之製造期間的限制。在一些實施例中，該組光罩的準備亦可包括解析度增強技術(resolution enhancement technique, RET)，例如離軸照明、次解析度輔助特徵、相移光罩(phase-shifting mask)、其他合適之技術等、或其組合。

在一些實施例中，該組光罩的準備可進一步包括微影製程檢查(lithography process checking, LPC)，微影製程檢查可模擬對電路的製造實施的製程。LPC可基於標準單元佈局來模擬這些製程，以創建電路的模擬之被製造的裝置。LPC可考慮各種因素，例如空間影像對比度(aerial image contrast)、焦點深度(depth of focus, 「DOF」)、光罩誤差增強因子(mask error enhancement factor, 「MEEF」)、其他合適的因素等、或其組合，以模擬電路的製造。在一些實施例中，在藉由LPC創建模擬之被製造的裝置之後，若模擬的裝置並未滿足某些設計準則，則OPC及/或MRC可被重複以進一步琢磨標準單元佈局。

為了製造該組光罩，光罩寫入器(mask writer)可將RDF轉換為基板上的圖像，例如光罩(標線片(reticle))或半導體晶圓。在一些實施例中，電子束(e-beam)或多重電子束的機制可被用於在半導體晶圓上形成光罩圖案以形成光罩。在一些實施例中，光罩圖案可包括一或多個不透明區域以及一或多個透明區域。用於曝光已塗佈在半導體晶圓上之圖像敏感材料層(例如：光阻)的輻射束，例如紫外光(UV)束，可被不透明區域阻擋並透射穿過透明區域。在一個範例中，光罩圖案可包括透明基板(例如：熔融石英(fused quartz))以及塗佈在不透明區域中的不透明材料(例如：鉻)，以形成光罩。在其他實施例中，可使用其他或附加的技術來製造光罩。

一旦製造了光罩，製造實體(例如：製造設施或半導體代工廠)可使用製造的光罩來製造電路。在一些實施例中，電路的製造可包含使用光罩(或複數光罩)在半導體晶圓中/上沉積一或多種材料。半導體晶圓可包括在其上形成有材料層的矽基板或其他基板。半導體晶圓可進一步包括使用一或多個光罩形成的各種摻雜區域、介電特徵、多層級(multilevel)互連等中的一或多者。

在一些實施例中，部分或全部的所述製程及/或方法，被實施為由處理器執行的獨立軟體應用程式。在一些實施例中，部分或全部的所述製程及/或方法，被實施為作為附加軟體應用程式之一部分的軟體應用程式。在一些實施例中，部分或全部的所述製程及/或方法，被實施為軟體應用程式的外掛程式(plug-in)。在一些實施例中，所述製程及/或方法中的至少一者，被實施為作為EDA工具之一部分的軟體應用程式。在一些實施例中，部分或全部的所述製程及/或方法，被實施為由IC佈局示意圖產生系統1200所使用的軟體應用程式。在一些實施例中，用於產生包含標準單元之佈局示意圖的工具，例如可自益華電腦股份有限公司(CADENCE DESIGN SYSTEMS, Inc)購得的VIRTUOSO®，或是其他合適的佈局產生工具。

在一些實施例中，製程被實現為儲存在非暫態電腦可讀取記錄媒體中之程式的功能。非暫態電腦可讀取記錄媒體的範例包括但不限於外部/可移除及/或內部/內建的儲存器或記憶體單元，例如諸如DVD的光碟、諸如硬碟的磁碟、諸如ROM、RAM、記憶卡等的半導體記憶體中的一或多者。

第13圖係根據一些實施例所示，IC製造系統1300以及與其相關的IC製造流程的方塊圖。在一些實施例中，基於佈局示意圖，在(A)一或多個半導體光罩或是(B)半導體積體電路之薄層中的至少一個組件中的至少一者，是使用製造系統1300製造的。

在第13圖中，IC製造系統1300包括複數實體，例如設計工作室1320、光罩工作室1330、以及IC生產商/製造商(「製造廠(fab)」)1350，它們在與IC裝置1360有關之設計、開發、以及製造週期(manufacturing cycle)及/或服務上彼此相互作用。系統1300中的實體藉由通訊網路連接。在一些實施例中，通訊網路是單一網路。在一些實施例中，通訊網路是各種不同的網路，例如內部網路(intranet)以及網際網路。通訊網路包括有線及/或無線通訊通道。每個實體與一或多個其他實體相互作用，並向一或多個其他實體提供服務或自一或多個其他實體接收服務。在一些實施例中，設計工作室1320、光罩工作室1330以及製造廠1350中的兩個或更多個，由單一較大的公司所擁有。在一些實施例中，設計工作室1320、光罩工作室1330以及製造廠1350中的兩個或更多個，共存於共同設施中並使用共同的資源。

設計工作室(或設計團隊)1320產生IC設計佈局示意圖1322。IC設計佈局示意圖1322包括各種幾何圖案，例如上文參照第2圖至第3圖、第6圖至第8圖以及第10圖所討論的電路佈局200-300、電路佈局600-800以及電路佈局1000中的一或多者，這些幾何圖案被設計以用於IC裝置1360，例如包含上文參照第4圖所討論之IC結構(部分單元400)的IC裝置。幾何圖案對應構成將要製造之IC裝置1360的各種組件的金屬、氧化物或半導體層的圖案。各種薄層結合以形成各種IC特徵。舉例來說，IC設計佈局示意圖1322的一部分包括將被形成在半導體基板(例如：矽晶圓)中以及設置於半導體基板上之各種材料層中的各種IC特徵，例如主動區、閘極電極、源極與汲極、層間互連的金屬線或通孔、以及用於焊墊(bonding pad)的開口。設計工作室1320執行適當的設計程序以形成IC設計佈局示意圖1322。設計程序包括邏輯設計、物理設計或是佈置與選路中的一或多者。IC設計佈局示意圖1322呈現在一或多個具有幾何圖案資訊的資料檔案中。舉例來說，IC設計佈局示意圖1322可被表示為GDSII檔案格式或DFII檔案格式。

光罩工作室1330包括資料準備1332以及光罩製造1344。光罩工作室1330使用IC設計佈局示意圖1322來製造一或多個光罩1345，以用於根據IC設計佈局示意圖1322製造IC裝置1360的各種薄層。光罩工作室1330執行光罩的資料準備1332，其中IC設計佈局示意圖1322被轉換為代表性資料檔案(「RDF」)。光罩工作室1330提供RDF至光罩製造1344。光罩製造1344包括光罩寫入器。光罩寫入器將RDF轉換為基板上的圖像，例如光罩(標線片) 1345或半導體晶圓1353。IC設計佈局示意圖1322由光罩的資料準備1332操縱，以符合光罩寫入器的特定特性及/或IC製造廠1350的要求。在第13圖中，光罩的資料準備1332與光罩製造1344被顯示為單獨的元件。在一些實施例中，光罩的資料準備1332與光罩製造1344可被統稱為光罩資料準備。

在一些實施例中，光罩的資料準備1332可包括使用微影增強技術來執行光學鄰近校正(OPC)以補償圖像誤差，例如可能由繞射、干涉、其他製程效應等引起的那些誤差。OPC調整IC設計佈局示意圖1322。在一些實施例中，光罩的資料準備1332進一步包括解析度增強技術(RET)，例如離軸照明、次解析度輔助特徵、相移光罩、其他合適之技術等、或其組合。在一些實施例中，亦使用了反向式微影技術(inverse lithography technology, ILT)，反向式微影技術將OPC視為反向成像(inverse imaging)問題。

在一些實施例中，光罩的資料準備1332包括光罩準則檢驗器(MRC)，可用一組光罩創建準則檢查經歷過OPC製程的IC設計佈局示意圖1322，其中光罩創建準則可包含特定幾何及/或連接限制來確保足夠的邊限，以解決半導體製造製程等中的變化性等。在一些實施例中，MRC修改IC設計佈局示意圖1322以補償光罩製造1344期間的限制，這可以撤銷由OPC執行的部分修改以滿足光罩創建準則。

在一些實施例中，光罩的資料準備1332包括微影製程檢查(LPC)，微影製程檢查模擬將由IC製造廠1350執行以製造IC裝置1360的製程。LPC基於IC設計佈局示意圖1322來模擬此製程，以創建模擬之被製造的裝置，例如IC裝置1360。LPC模擬中的製程參數可包括與IC製造週期之各種製程有關的參數、與用於製造IC之機台有關的參數、及/或製造製程的其他態樣。LPC考慮各種因素，例如空間影像對比度、焦點深度(「DOF」)、光罩誤差增強因子(「MEEF」)、其他合適的因素等、或其組合。在一些實施例中，在藉由LPC創建模擬之被製造的裝置之後，若模擬的裝置在形狀上不夠接近以滿足設計準則，則OPC及/或MRC可被重複以進一步琢磨IC設計佈局示意圖1322。

應理解的是，為使說明清晰易懂，前文對光罩的資料準備1332的描述已經過簡化。在一些實施例中，資料準備1332包括諸如邏輯操作(LOP)的附加特徵，以根據製造準則修改IC設計佈局示意圖1322。在資料準備1332期間施加於IC設計佈局示意圖1322的製程，可以用各種不同的順序執行。

在資料準備1332之後以及光罩製造1344期間，光罩1345或是複數光罩1345的群組基於修改後的IC設計佈局示意圖1322而被製造。在一些實施例中，光罩製造1344包括基於IC設計佈局示意圖1322執行一或多次微影曝光。在一些實施例中，電子束(e-beam)或多重電子束的機制被使用，以基於修改後的IC設計佈局示意圖1322在光罩(光罩或標線片)1345上形成圖案。可使用各種技術形成光罩1345。在一些實施例中，使用二元技術(binary technology)形成光罩1345。在一些實施例中，光罩圖案包括不透明區域以及透明區域。用於曝光已塗佈在晶圓上之圖像敏感材料層(例如：光阻)的輻射束，例如紫外光(UV)束，可被不透明區域阻擋並透射穿過透明區域。在一個範例中，光罩1345的二元光罩版本包括透明基板(例如：熔融石英)以及塗佈在二元光罩之不透明區域中的不透明材料(例如：鉻)。在其他範例中，可使用相移技術形成光罩1345。在光罩1345的相移光罩(phase shift mask, PSM)版本中，形成於相移光罩上之圖案中的各種特徵，被配置為具有適當的相位差(phase difference)以提高解析度與成像品質。在多種範例中，相移光罩可為衰減式(attenuated)PSM或者交替式(alternating)PSM。由光罩製造1344所產生的光罩被用於多種製程中。舉例來說，此(或此等)光罩被用於離子佈植(ion implantation)製程中以在半導體晶圓1353中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓1353中形成各種蝕刻區域，及/或用於其他合適的製程中。

IC製造廠1350包括晶圓製造1352。IC製造廠1350 是一家IC製造企業，包括一或多個用於製造各種不同IC產品的製造設施。在一些實施例中，IC製造廠1350是半導體代工廠(foundry)。舉例來說，可能有用於複數IC產品之前段製造(前段製程(front-end-of-line, FEOL)製造)的製造設施，而第二個製造設施可提供用於IC產品之互連及封裝的後段製造(後段製程(BEOL)製造)，以及有為代工業務提供其他服務的第三個製造設施。

IC製造廠1350使用由光罩工作室1330製造的光罩1345來製造IC裝置1360。因此，IC製造廠1350至少間接地使用IC設計佈局示意圖1322來製造IC裝置1360。在一些實施例中，半導體晶圓1353由IC製造廠1350使用光罩1345來製造以形成IC裝置1360。在一些實施例中，IC製造包括至少間接地基於IC設計佈局示意圖1322執行一或多次微影曝光。半導體晶圓1353包括其上形成有材料層的矽基板或其他合適的基板。半導體晶圓1353進一步包括各種摻雜區域、介電特徵、多層級互連等中的一或多者(在後續的製造操作中形成)。

關於積體電路(IC)製造系統以及與其相關之IC製造流程的細節可在下列專利中找到，例如2016年2月9日領證之美國專利No. 9,256,709、2015年10月1日公開之美國早期公開No. 20150278429、2014年2月6日公開之美國早期公開No. 20140040838、以及2007年8月21日領證之美國專利No. 7,260,442，其中的每一者的所有內容藉由引用併入本文中。

本揭露提供包含四列之閘極結構的記憶體單元。此記憶體單元包括但不限於6T、8T以及10T記憶體單元。四列記憶體單元允許經由較小的單元寬度以及金屬選路的堆疊來降低WL負載。此外，四列設計消除了對ICP的需求。因此，上述的技術問題可以得到解決。

本揭露的一個態樣係有關於一種記憶體單元。上述記憶體單元包括第一薄層，第一薄層包括第一閘極結構，在第一方向上延伸；第二閘極結構，在第一方向上延伸，並在與第一方向垂直的第二方向上與第一閘極結構分隔；第三閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構及第二閘極結構分隔，且比起第一閘極結構更加靠近第二閘極結構；以及第四閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構、第二閘極結構、以及第三閘極結構分隔，且比起第一閘極結構或第二閘極結構更加靠近第三閘極結構。上述記憶體單元包括第二薄層，第二薄層包括在第二方向上延伸的第一主動結構。第一閘極結構與第一主動結構部分重疊以形成第一存取電晶體、第二閘極結構與第一主動結構部分重疊以形成第一下拉電晶體、第三閘極結構與第一主動結構部分重疊以形成第二下拉電晶體、以及第四閘極結構與第一主動結構部分重疊以形成第二存取電晶體。上述記憶體單元包括在第二方向上延伸的第二主動結構，第二主動結構在第一方向上與第一主動結構分隔。第二閘極結構與第二主動結構部分重疊以形成第一上拉電晶體，而第三閘極結構與第二主動結構部分重疊以形成第二上拉電晶體。

在一些實施例中，第一閘極結構的一個末端在第一方向上對準第二閘極結構、第三閘極結構、以及第四閘極結構之每一者的一個末端，且第一閘極結構的另一個末端在第一方向上對準第二閘極結構、第三閘極結構、以及第四閘極結構之每一者的另一個末端。在一些實施例中，第一薄層包括第五閘極結構，第五閘極結構在第一方向上延伸、在第二方向上與第四閘極結構對準、以及在第一方向上與第四閘極結構分隔。在一些實施例中，第二薄層更包括第三主動結構，第三主動結構在第二方向上延伸、在第一方向上與第一主動結構及第二主動結構分隔、以及比起第二主動結構更加靠近第一主動結構。在一些實施例中，第三閘極結構與第三主動結構部分重疊以形成第三下拉電晶體，而第五閘極結構與第三主動結構部分重疊以形成第三存取電晶體。

在一些實施例中，第三閘極結構在第一方向上長於第一閘極結構、第二閘極結構、以及第四閘極結構的每一者。在一些實施例中，第三閘極結構的一個末端在第一方向上對準第一閘極結構、第二閘極結構、以及第四閘極結構之每一者的一個末端，且第三閘極結構的另一個末端在第一方向上對準第五閘極結構的一個末端。

在一些實施例中，第一薄層包括第六閘極結構，第六閘極結構在第一方向上延伸、在第二方向上與第一閘極結構對準、以及在第一方向上與第一閘極結構分隔，其中第二閘極結構與第三主動結構部分重疊以形成第四下拉電晶體，且第六閘極結構與第三主動結構部分重疊以形成第四存取電晶體。在一些實施例中，第二方向上的第一主動結構長於在第一方向上的第一閘極結構。

在一些實施例中，上述記憶體單元包括第三薄層，第三薄層包括第一金屬定義結構(MD)，在第一方向上延伸、與第一主動結構對應第一下拉電晶體之汲極區域的一部分部分重疊以及與第二主動結構對應第一上拉電晶體之汲極區域的一部分部分重疊。在一些實施例中，第三薄層包括第二金屬定義結構，在第一方向上延伸、與第一主動結構對應第二下拉電晶體之汲極區域的一部分部分重疊、以及與第二主動結構對應第二上拉電晶體之汲極區域的一部分部分重疊。在一些實施例中，上述記憶體單元包括第四薄層，第四薄層包括第一金屬結構，在第二方向上自第二閘極結構延伸至第二金屬定義結構；以及包括第二金屬結構，在第二方向上自第三閘極結構延伸至第一金屬定義結構。

在一些實施例中，上述記憶體單元包括第三薄層，第三薄層包括第一金屬結構，第一金屬結構在第二方向上延伸，並與第一閘極結構及第四閘極結構部分重疊。在一些實施例中，上述記憶體單元包括第四薄層，第四薄層包括第二金屬結構，第二金屬結構在第一方向上延伸，並與第一金屬結構部分重疊。在一些實施例中，上述記憶體單元包括第五薄層，第五薄層包括第三金屬結構，第三金屬結構在第一方向上延伸，並與第一金屬結構部分重疊。

本揭露的另一個態樣係有關於一種記憶體單元的形成方法。上述記憶體單元的形成方法包括形成第一薄層，第一薄層包括第一閘極結構，在第一方向上延伸，且包括第一存取電晶體的第一閘極區域。第一薄層包括第二閘極結構，在第一方向上延伸，並在與第一方向垂直的第二方向上與第一閘極結構分隔。第二閘極結構包括第一上拉電晶體的第二閘極區域以及第一下拉電晶體的第三閘極區域。第一薄層包括第三閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構及第二閘極結構分隔，且比起第一閘極結構更加靠近第二閘極結構。第三閘極結構包括第二上拉電晶體的第四閘極區域以及包括第二下拉電晶體的第五閘極區域。第一薄層包括第四閘極結構，在第一方向上延伸，並在第二方向上與第一閘極結構、第二閘極結構、以及第三閘極結構分隔，且比起第一閘極結構或第二閘極結構更加靠近第三閘極結構。第四閘極結構包括第二存取電晶體的第六閘極區域。上述記憶體單元的形成方法包括形成第二薄層，第二薄層包括第一金屬結構，第一金屬結構在第二方向上延伸，並與第一閘極結構及第四閘極結構部分重疊。

在一些實施例中，第一閘極結構的一個末端在第一方向上對準第二閘極結構、第三閘極結構、以及第四閘極結構之每一者的一個末端，且第一閘極結構的另一個末端在第一方向上對準第二閘極結構、第三閘極結構、以及第四閘極結構之每一者的另一個末端。在一些實施例中，第三閘極結構包括第三下拉電晶體的第七閘極區域。在一些實施例中，第一薄層包括第五閘極結構，第五閘極結構在第一方向上延伸，並在第二方向上對準第四閘極結構，且在第一方向上與第四閘極結構分隔。在一些實施例中，第五閘極結構包括第三存取電晶體的第八閘極區域。

在一些實施例中，第三閘極結構在第一方向上長於第一閘極結構、第二閘極結構、以及第四閘極結構的每一者。在一些實施例中，第三閘極結構的一個末端在第一方向上對準第一閘極結構、第二閘極結構、以及第四閘極結構之每一者的一個末端，且第三閘極結構的另一個末端在第一方向上對準第五閘極結構的一個末端。

在一些實施例中，第二閘極結構包括第四下拉電晶體的第九閘極區域。在一些實施例中，第一薄層包括第六閘極結構，第六閘極結構在第一方向上延伸，並在第二方向上對準第一閘極結構。且在第一方向上與第一閘極結構分隔。在一些實施例中，第六閘極結構包括第四存取電晶體的第十閘極區域。在一些實施例中，上述記憶體單元的形成方法包括形成第三薄層，第三薄層包括第二金屬結構，第二金屬結構在第一方向上延伸，並與第一金屬結構部分重疊；以及包括形成第四薄層，第四薄層包括第三金屬結構，第三金屬結構在第一方向上延伸，並與第一金屬結構部分重疊。

在一些實施例中，上述記憶體單元的形成方法包括形成第三薄層，第三薄層包括在第二方向上延伸的第一主動結構。在一些實施例中，第一閘極結構與第一主動結構部分重疊以形成第一存取電晶體，第二閘極結構與第一主動結構部分重疊以形成第一下拉電晶體，第三閘極結構與第一主動結構部分重疊以形成第二下拉電晶體，且第四閘極結構與第一主動結構部分重疊以形成第二存取電晶體。在一些實施例中，第三薄層包括第二主動結構，在第二方向上延伸並在第一方向上與第一主動結構分隔。在一些實施例中，第二閘極結構與第二主動結構部分重疊以形成第一上拉電晶體，且第三閘極結構與第二主動結構部分重疊以形成第二上拉電晶體。在一些實施例中，第二方向上的第一主動結構長於在第一方向上的第一閘極結構。

在一些實施例中，上述記憶體單元的形成方法包括形成第四薄層，第四薄層包括第一金屬定義結構，在第一方向上延伸、與第一主動結構對應第一下拉電晶體之汲極區域的一部分部分重疊、以及與第二主動結構對應第一上拉電晶體之汲極區域的一部分部分重疊。在一些實施例中，第四薄層包括第二金屬定義結構，在第一方向上延伸、與第一主動結構對應第二下拉電晶體之汲極區域的一部分部分重疊、以及與第二主動結構對應第二上拉電晶體之汲極區域的一部分部分重疊。在一些實施例中，第二薄層包括第二金屬結構，在第二方向上自第二閘極結構延伸至第二金屬定義結構；以及包括第三金屬結構，在第二方向上自第三閘極結構延伸至第一金屬定義結構。

本揭露的另一個態樣係有關於一種記憶體單元陣列。上述記憶體單元陣列包括第一記憶體單元，第一記憶體單元包括第一複數閘極結構，第一複數閘極結構在第一方向上延伸，並與第一複數主動結構部分重疊以形成複數第一電晶體，其中第一複數主動結構在與第一方向垂直的第二方向上延伸。上述記憶體單元陣列包括第二記憶體單元，第二記憶體單元包括第二複數閘極結構，第二複數閘極結構在第一方向上延伸，並與第二複數主動結構部分重疊以形成複數第二電晶體，其中第二複數主動結構在第二方向上延伸。第一複數閘極結構及第二複數閘極結構被設置為四個列，上述四個列在第一方向上延伸且在第二方向上彼此分隔。上述四個列的每一者包括第一複數閘極結構中的至少一者以及第二複數閘極結構中的至少一者。

在一些實施例中，上述四個列包括第一列、第二列、第三列、以及第四列，第一記憶體單元包括：在第一列中，第一閘極結構與第一主動結構部分重疊，以形成第一存取電晶體；在第二列中，第二閘極結構與第一主動結構部分重疊，以形成第一下拉電晶體，且第二閘極結構與第二主動結構部分重疊，以形成第一上拉電晶體；在第三列中，第三閘極結構與第一主動結構部分重疊，以形成第二下拉電晶體，且第三閘極結構與第二主動結構部分重疊，以形成第二上拉電晶體；以及在第四列中，第四閘極結構與第一主動結構部分重疊，以形成第二存取電晶體。在一些實施例中，第二記憶體單元包括：在第一列中，第五閘極結構與第三主動結構部分重疊，以形成第三存取電晶體；在第二列中，第六閘極結構與第三主動結構部分重疊，以形成第三下拉電晶體，且第六閘極結構與第四主動結構部分重疊，以形成第三上拉電晶體；在第三列中，第七閘極結構與第三主動結構部分重疊，以形成第四下拉電晶體，且第七閘極結構與第四主動結構部分重疊，以形成第四上拉電晶體；以及在第四列中，第八閘極結構與第三主動結構部分重疊，以形成第四存取電晶體。

前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。

100:記憶體單元 101:第一參考電壓 103:第二參考電壓 105:寫入字元線 107:寫入位元線 109:寫入互補位元線 110:節點 112:節點 114:節點 116:節點 M1:上拉電晶體 M2:下拉電晶體 M3:上拉電晶體 M4:下拉電晶體 M5:存取電晶體 M6:存取電晶體 200:電路佈局 201:主動特徵 201A~201C:片段 202:主動特徵 202A~202E:片段 203:閘極特徵 203A:第一末端 203B:第二末端 204:閘極特徵 204A:第一末端 204B:第二末端 205:閘極特徵 205A:第一末端 205B:第二末端 206:閘極特徵 206A:第一末端 206B:第二末端 207A~207C:接點特徵 208A~208C:接點特徵 L1:長度 L2:長度 300:電路佈局 302A~302D:VG特徵 304A~304C:VD特徵 306A~306D:M0特徵 A-A’:線段 400:部分單元 402:基板 402A:閘極金屬 402A1~402A4:閘極金屬部分 402B:閘極金屬 402B1~402B4:閘極金屬部分 402C:閘極金屬 402C1~402C4:閘極金屬部分 402D:閘極金屬 402D1~402D4:閘極金屬部分 404A~404D:閘極介電質 406A~406D:偏移閘極間隔物 408A~408D:內部間隔物 410A~410D:奈米結構 412:源極區域 414:汲極區域 416:源極區域 418:汲極區域 420:源極區域 422~426:MD結構 428A:金屬結構 428B:金屬結構 430:金屬結構 500:記憶體單元 501:讀取字元線 503:讀取位元線 M7:下拉電晶體 M8:存取電晶體 600:電路佈局 601:主動特徵 601A~601C:片段 602:閘極特徵 602A:第一末端 602B:第二末端 603A:接點特徵 603B:接點特徵 L3:長度 L4:長度 700:電路佈局 701:主動特徵 701A~701C:片段 702:主動特徵 702A~702E:片段 703~707:閘極特徵 708A~708C:接點特徵 709A~709B:接點特徵 710A~710B:接點特徵 601D:片段 601E:片段 720:電路佈局 721:第一列 722:第二列 723:第三列 724:第四列 L5:長度 M9:上拉電晶體 M10:下拉電晶體 M11:上拉電晶體 M12:下拉電晶體 M13:存取電晶體 M14:存取電晶體 M15:下拉電晶體 M16:存取電晶體 800:電路佈局 801:Vcc 802:N1 803:N2 804:BL 805:WL 806:BLB 807:Vss 808:RBL 809:RWL 810:RBL 811:Vss 812:BLB 813:WL 814:BL 815:N1 816:N2 817:Vcc 818:Vss 819:RWL 820:WL 821:Vss 822:RWL 823:WL 900:記憶體單元 1000:電路佈局 1002:閘極特徵 1004A:接點特徵 1004B:接點特徵 M17:下拉電晶體 M18:存取電晶體 1100:方法 1110:操作 1120:操作 1200:IC佈局示意圖產生系統 1202:處理器 1204:儲存媒體 1206:電腦程式碼 1208:匯流排 1210:I/O介面 1212:網路介面 1214:網路 1220:程式庫 1222:製造機台 1300:IC製造系統 1320:設計工作室 1322:IC設計佈局示意圖 1330:光罩工作室 1332:資料準備 1344:光罩製造 1345:光罩 1350:製造廠 1352:晶圓製造 1353:半導體晶圓 1360:IC裝置

本揭露之態樣自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據一些實施例所示，記憶體單元之範例性電路的示意圖。 第2圖係根據一些實施例所示之範例性的電路佈局。 第3圖係根據一些實施例所示之範例性的電路佈局。 第4圖係根據一些實施例所示，記憶體單元之一部分的截面圖。 第5圖係根據一些實施例所示之範例性的電路示意圖。 第6圖係根據一些實施例所示之範例性的電路佈局。 第7圖係根據一些實施例所示之範例性的電路佈局。 第8圖係根據一些實施例所示之範例性的電路佈局。 第9圖係根據一些實施例所示之範例性的電路示意圖。 第10圖係根據一些實施例所示之範例性的電路佈局。 第11圖係根據一些實施例所示，形成記憶體單元之方法的流程圖。 第12圖係根據一些實施例所示，IC佈局圖案產生系統的方塊示意圖。 第13圖係根據一些實施例所示，IC製造系統以及與其相關之IC製造流程的方塊示意圖。

M1:上拉電晶體

M2:下拉電晶體

M3:上拉電晶體

M4:下拉電晶體

M5:存取電晶體

M6:存取電晶體

200:電路佈局

201:主動特徵

201A~201C:片段

202:主動特徵

202A~202E:片段

203:閘極特徵

203A:第一末端

203B:第二末端

204:閘極特徵

204A:第一末端

204B:第二末端

205:閘極特徵

205A:第一末端

205B:第二末端

206:閘極特徵

206A:第一末端

206B:第二末端

207A~207C:接點特徵

208A~208C:接點特徵

L1:長度

L2:長度

Claims (1)

1. 一種記憶體單元，包括： 一第一薄層，上述第一薄層包括： 一第一閘極結構，在一第一方向上延伸； 一第二閘極結構，在上述第一方向上延伸，並在與上述第一方向垂直的一第二方向上與上述第一閘極結構分隔； 一第三閘極結構，在上述第一方向上延伸，並在上述第二方向上與上述第一閘極結構及上述第二閘極結構分隔，且比起上述第一閘極結構更加靠近上述第二閘極結構；以及 一第四閘極結構，在上述第一方向上延伸，並在上述第二方向上與上述第一閘極結構、上述第二閘極結構、以及上述第三閘極結構分隔，且比起上述第一閘極結構或上述第二閘極結構更加靠近上述第三閘極結構；以及 一第二薄層，上述第二薄層包括： 一第一主動結構，在上述第二方向上延伸，上述第一閘極結構與上述第一主動結構部分重疊以形成一第一存取電晶體，上述第二閘極結構與上述第一主動結構部分重疊以形成一第一下拉電晶體，上述第三閘極結構與上述第一主動結構部分重疊以形成一第二下拉電晶體，且上述第四閘極結構與上述第一主動結構部分重疊以形成一第二存取電晶體；以及 一第二主動結構，在上述第二方向上延伸並在上述第一方向上與上述第一主動結構分隔，上述第二閘極結構與上述第二主動結構部分重疊以形成一第一上拉電晶體，上述第三閘極結構與上述第二主動結構部分重疊以形成一第二上拉電晶體。

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