TWI781552B - 記憶體元件及其製造方法 - Google Patents

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林志宇
趙威丞
藤原英弘
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Abstract

揭示一種記憶體元件。記憶體元件包括第一程式化線及第二程式化線。第一程式化線之第一部分形成於第一導電層中，且第一程式化線的第二部分形成於第一導電層上方的第二導電層中。第二程式化線的第一部分形成於第一導電層中，且第二程式化線的第二部分形成於第二導電層上方的第三導電層中。第一程式化線之第二部分或第二程式化線之第二部分中至少一者的寬度不同於第一程式化線之第一部分或第二程式化線之第一部分中至少一者的寬度。本文中亦揭示一種製造記憶體元件的方法。

Description

記憶體元件及其製造方法
本揭示文件是關於一種記憶體元件，特別是包含多個區段的字元線的記憶體元件及其製造方法。
靜態隨機存取記憶體(Static random access memory；SRAM)為具有記憶體單元陣列的一種類型之半導體記憶體。配置成對應列或行的記憶體單元經由對應字元線及對應位元線存取。資料可經由字元線及位元線之操作自記憶體單元進行讀取或對記憶體單元進行寫入。SRAM根據佈線，例如包括字元線之幾何大小或配置來設計。
本揭示文件之一些實施例提供一種記憶體元件。記憶體元件包含第一程式化線及第二程式化線。第一程式化線用以將第一程式化訊號傳輸至配置成第一列的多個記憶體單元。第一程式化線之第一部分形成於第一導電層中， 且第一程式化線的第二部分形成於第一導電層上方的第二導電層中。第二程式化線用以將第二程式化訊號傳輸至配置成第二列的多個記憶體單元。第二程式化線的第一部分形成於第一導電層中，且第二程式化線的第二部分形成於第二導電層上方的第三導電層中。第一程式化線之第二部分或第二程式化線之第二部分中至少一者的寬度不同於第一程式化線之第一部分或第二程式化線之第一部分中至少一者的寬度。
本揭示文件之一些實施例亦提供一種記憶體元件。記憶體元件包含第N程式化線、第(N+1)程式化線、第(N+2)程式化線及第(N+3)程式化線。第N程式化線用以將第N程式化訊號傳輸至配置成第N列的多個記憶體單元。第N程式化線的第一部分形成於第一導電層中，且第N程式化線的第二部分形成於第一導電層上方的第X1導電層中。第(N+1)程式化線用以將第(N+1)程式化訊號傳輸至配置成第(N+1)列的多個記憶體單元。第(N+1)程式化線的第一部分形成於第一導電層中，且第(N+1)程式化線的第二部分形成於第一導電層上方的第X2導電層中。第(N+2)程式化線用以將第(N+2)程式化訊號傳輸至配置成第(N+2)列的多個記憶體單元。第(N+2)程式化線的第一部分形成於第一導電層中，且第(N+2)程式化線的第二部分形成於第一導電層上方的第X3導電層中。第(N+3)程式化線用以將第(N+3)程式化訊號傳輸至配置成第(N+3)列的多記憶體單元。第(N+3)程式化線的第一部分形成於 第一導電層中，且第(N+3)程式化線的第二部分形成於第一導電層上方的第X4導電層中。N、X1、X2、X3及X4為正整數，且X1、X2、X3及X4彼此不同。
本揭示文件之一些實施例亦提供一種製造記憶體元件的方法。製造記憶體元件的方法包含以下步驟：在第一導電層中形成第一程式化線的第一部分及第二程式化線的第一部分；在第一導電層上方的第二導電層中形成第一程式化線的第二部分；及在第一導電層上方的第三導電層中形成第二程式化線的第二部分。第一程式化線之第一部分的寬度不同於第一程式化線之第二部分的寬度，且第二程式化線之第一部分的寬度不同於第二程式化線之第二部分的寬度。
100:記憶體元件
200:記憶體元件
210:通孔
300A:佈局圖
300B:佈局圖
300C:佈局圖
300D:佈局圖
300E:佈局圖
310:連續位元單元
311:連續位元單元
312:連續位元單元
313:連續位元單元
321:電力區段
322:電力線
323:電力線
324:電力線
325:電力線
400A:佈局圖
400B:佈局圖
400C:佈局圖
500:記憶體元件
510:通孔
600:記憶體元件
610:通孔
700:方法
710:操作
720:操作
730:操作
800:電子設計自動化系統
810:輸入/輸出介面
820:硬體處理器
830:網路介面
840:網路
850:匯流排
860:非暫時性電腦可讀儲存媒體
861:電腦程式碼
862:標準單元庫
863:使用者介面
870:製造工具
900:積體電路(IC)製造系統
910:設計室
911:積體電路設計佈局圖
920:光罩室
921:資料準備
922:光罩製造
923:光罩
930:積體電路製造商/製造者/晶圓廠
932:晶圓製造
933:半導體晶圓
940:積體電路元件
A-A’:截面線
B-B’:截面線
BC:位元單元
BL:位元線
BL0:位元線
BL1:位元線
BLm:位元線
C-C’:截面線
D-D’:截面線
FN:鰭片
M1:金屬層
M2:金屬層
M3:金屬層
M4:金屬層
M5:金屬層
M6:金屬層
M7:金屬層
M8:金屬層
M9:金屬層
M0-2:區段
M1-2:區段
M2-2:區段
M3-2:區段
R[0]:列
R[1]:列
R[2]:列
R[3]:列
R[n]:列
WL:字元線
WL0:字元線
WL0-1:區段
WL0-2:區段
WL0-3:區段
WL1:字元線
WL1-1:區段
WL1-2:區段
WL1-3a:區段
WL1-3b:區段
WL1-3c:區段
WL2:字元線
WL2-1:區段
WL2-2:區段
WL2-3a:區段
WL2-3b:區段
WL2-3c:區段
WL2-3d:區段
WL2-3e:區段
WL3:字元線
WL3-1:區段
WL3-2:區段
WL3-3a:區段
WL3-3b:區段
WL3-3c:區段
WL3-3d:區段
WL3-3e:區段
WL3-3f:區段
WL3-3g:區段
WL4:字元線
WL5:字元線
WL6:字元線
WL7:字元線
WLn:字元線
本揭示案之一些實施例之態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1圖為根據本揭示案之一些實施例的圖示記憶體元件的示意圖。
第2A圖及第2B圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之數個部分的橫截面示意圖。
第3A圖至第3E圖為根據本揭示案之一些實施例的圖示對 應於繪示於第2A圖及第2B圖之記憶體元件之數個部分的佈局圖之例示性圖。
第4A圖至第4C圖為根據本揭示案之一些實施例的圖示對應於繪示於第2A圖及第2B圖中之記憶體元件的記憶體元件之數個部分之佈局圖的例示性圖。
第5圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之部分的橫截面示意圖。
第6圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件的記憶體元件之部分的橫截面示意圖。
第7圖為根據本揭示案之一些實施例的用於產生記憶體元件之方法的流程圖。
第8圖為根據本揭示案之一些實施例的設計積體電路(IC)佈局設計之系統的方塊圖。
第9圖為根據本揭示案之一些實施例的IC製造系統及與IC製造系統相關聯之IC製造流程的方塊圖。
以下揭示內容之一些實施例提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭示案之一些實施例。當然，此些組件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特 徵及第二特徵可不直接接觸的實施例。此外，本揭示案之一些實施例在各種實例中可重複參考數字及/或字母。此重複是出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
用於本說明書中之術語通常具有其在此項技術中且在使用每一術語所在之特定情形下的一般含義。實例在此說明書中之使用，包括本文中所論述之任何術語之實例的使用為說明性的，且絕不限制本揭示案之一些實施例或任何所例示術語的範疇及含義。同樣，本揭示案之一些實施例不限於本說明書中給出的各種實施例。
儘管術語「第一」、「第二」等本文中可用以描述各種部件，但此些部件不應受此些術語限制。此些術語用以區分一個部件與另一部件。舉例而言，第一部件可被稱為第二部件，且類似地，第二部件可被稱為第一部件而不偏離實施例的範疇。如本文中所使用，術語「及/或」包括相關聯之所列出項目中的任一者及一或多者的所有組合。
如本文中所使用，術語「包含」、「包括」、「具有」、「含有」、「涉及」及類似者應理解為開放式的，亦即意謂包括但不限於。
貫穿說明書，提及「一個實施例」、「一實施例」或「一些實施例」意謂，結合實施例描述之特定特徵、結構、實施或特性包括於本揭示案之至少一個實施例中。因此，貫穿說明書在各種地方使用片語「在一個實施例中」或「在一實施例中」或「在一些實施例中」不必皆指同一 實施例。此外，特定特徵、結構、實施或特性在一或多個實施例中以任何合適方式組合。
在此文獻中，術語「耦接」亦可被稱為「電耦接」，且術語「連接」可被稱為「電連接」。「耦接」及「連接」亦可用以指示兩個或兩個以上部件彼此協作或互動。
另外，空間相對術語，諸如「下伏」、「下方」、「下部」、「上覆」、「上部」及類似者為易於理解貫穿描述內容使用以描述如諸圖中圖示的一個元素或特徵與另一元素或特徵之關係。空間相對術語意欲涵蓋元件之使用或操作中除諸圖中描繪之定向外的不同定向。結構可以其他方式定向(例如，旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。
如本文中所使用，「大約」、「約」、「大致」或「大體上」應通常指給定值之任何近似值或範圍，其中此值或範圍取決於其是關於之各種技術而發生變化，且其範疇應是根據藉由熟習本揭示案之一些實施例是關於之技術者理解的最廣泛解譯以便涵蓋所有此些修改及類似結構。在一些實施例中，「大約」、「約」、「大致」或「大體上」通常應意謂在給定值或範圍之20%內，較佳在10%內，且更佳地在5%內。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」或「大體上」在並未明確陳述情況下可予以推斷，或意謂其他近似值。
第1圖為根據本揭示案之一些實施例的圖示記憶體元件100的示意圖。在一些實施例中，記憶體元件100 用以將位元資料寫入至配置成陣列的位元單元BC中。此些位元資料可儲存於位元單元BC中。在一些實施例中，記憶體元件100用以自位元單元BC讀取所儲存的位元資料。如第1圖中所圖示，記憶體元件100包括多個位元單元BC，多個字元線WL0、WL1、WL2、WL3、......及WLn，以及多個位元線BL0、BL1、......及BLm。為了簡單，字元線WL0、WL1、WL2、WL3、......及WLn中之每一者為了說明下文中被稱作WL，此是因為字元線WL0、WL1、WL2、WL3、......及WLn在一些實施例中以類似方式操作。基於同一原因，位元線BL0、BL1、......及BLm中的每一者為了說明下文中被稱作BL。在各種實施例中，字元線WL亦被指示為程式化線，且位元線BL亦指示為資料線。
位元單元BC配置成多個行及多個列。為了圖示簡單，位元單元BC中的僅一者在第1圖中標記出。位元單元BC中之每一者耦接至字元線WL中之一者及位元線BL中的一者。在一些實施例中，位元單元BC中的每一者在六電晶體(six-transistor；6T)組態中藉由SRAM位元單元實施。在一些其他實施例中，位元單元BC中之每一者藉由單一埠SRAM位元單元來實施。在替代性實施例中，位元單元BC中之每一者藉由雙埠SRAM位元單元來實施。位元單元BC之各種組態是在本揭示案之一些實施例之預期範疇內。
位元線BL配置成列，且字元線WL配置成行。舉 例而言，如第1圖中所圖示，對於存取m*n個位元單元BC而言，位元線BL具有m個行，且字元線WL具有n個列。在記憶體元件100之寫入或讀取操作期間，在一些實施例中，字元線WL中之一者經啟動以選擇配置成列R[0]、R[1]、R[2]、R[3]、......或R[n]中的一者之位元單元BC。位元線BL中之一者經啟動以選擇配置成行(未標記)及所選擇列R[0]、R[1]、R[2]、R[3]、......或R[n]中之一者的位元單元BC中的一者。因此，位元單元BC中之一者經選擇以被存取。
以上數目的字元線WL、位元線BL或位元單元BC出於說明性目的給出，且各種數目的字元線WL、位元線BL及位元單元BC是在本揭示案之一些實施例之預期範疇內。如上文所圖示之記憶體元件100的組態亦針對圖示性目的給出。記憶體元件100之各種組態是在本揭示案之一些實施例之預期範疇內。舉例而言，在各種實施例中，字元線WL配置成列，且位元線配置成行。
在一些實施例中，字元線WL中之每一者在實體結構中具有分離部分/區段。此些分離區段對應於指示為在第1圖中所繪示之字元線WL中之一者的等效電線。此些分離區段形成於記憶體元件100中之不同金屬層中，且耦接在一起從而將對應字元線訊號傳輸至位元單元BC。在一些實施例中，字元線WL中之一些配置成連續列，且被視為第一群組。字元線WL中之其他一些字元線配置成其他連續列，且被視為相鄰於第一群組安置的另一群組。此群 組及第一群組具有相同的組態。舉例而言，如第1圖中所圖示，字元線WL0、WL1、WL2及WL3被視為原始群組，此原始群組具有用於配置字元線WL0至WL3之對應分離區段的組態。字元線WL4、WL5、WL6及WL7(圖中未示)被視為緊鄰原始群組安置的另一群組，且具有相同組態。字元線WL之此組態以如下文所論述之橫截面圖及佈局圖圖示。
參看第2A圖及第2B圖。第2A圖及第2B圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件100的記憶體元件200之數個部分的橫截面示意圖。為易於理解，關於第2A圖之實施例參看第2B圖予以論述，且僅圖示與字元線WL0至WL3相關聯的部件。關於第1圖之實施例，第2A圖及第2B圖中之類似部件為易於理解運用相同參考數字來指明。
如第2A圖及第2B圖中所圖示，字元線WL0、WL1、WL2及WL3配置於連續金屬層M1、M2、M3、M4、M5、M6、M7、M8及M9中。字元線WL0至WL3中之每一者具有至少兩個部分/區段，且此些部分/區段安置於不同金屬層M1至M9中。字元線WL0至WL3中之每一者進一步包括至少一個通孔210，且通孔210安置於兩個相鄰的金屬層M1至M9之間。為了圖示簡單，在第2A圖或第2B圖中標記出僅一個通孔210。對應字元線WL0至WL3之部分/區段經由通孔210耦接至彼此從而傳輸對應字元線訊號(圖中未示)。
字元線WL0具有下文亦指示為區段的三個部分WL0-1、WL0-2及WL0-3。字元線WL0之區段WL0-1形成於M1層中。另一區段WL0-3形成於M1層上方的M2層中。另一區段WL0-2形成於M2層上方的M3層中。區段WL0-1經由安置於M1層與M2層之間的通孔210耦接至區段WL0-3，且區段WL0-3經由安置於M2層與M3層之間的通孔210耦接至區段WL0-2。運用此類組態，區段WL0-1、WL0-2及WL0-3彼此並聯耦接。歸因於在第2A圖及第2B圖之間檢視到的不同之橫截面，字元線WL0之整個區段僅繪示於第2A圖中，且繪示於第2B圖中之區段WL0-1及WL0-3仍藉由與第2A圖中所圖示之組態相同的組態耦接在一起。基於同一原因，字元線WL1至WL2之整個區段圖示於第2A圖或第2B圖中。
在一些實施例中，區段WL0-3之長度(圖中未示)小於區段WL0-1或WL0-2的長度(其圖示於第3A圖或第3B圖中)。此外，區段WL0-1之長度大體上等於區段WL0-2的長度。運用此類組態，區段WL0-3指示為互連結構，且用以將區段WL0-1及WL0-2耦接在一起。因此，區段WL0-3進一步用以藉由具有各種大小來調整字元線WL0的內部電阻。換言之，字元線WL0之等效電阻可用於藉由互連結構WL0-3來調整。區段WL0-1及WL0-2指示為一對結構，且用以將字元線訊號傳輸至對應位元單元，此些位元單元包括例如配置成繪示第1圖中之列R[0]的位元單元BC。換言之，M1層中之區段WL0-1及M3 層中的區段WL0-2為字元線WL0的兩個主要金屬結構，從而傳輸訊號。
字元線WL1具有五個區段WL1-1、WL1-2、WL1-3a、WL1-3b及WL1-3c。區段WL1-1形成於M1層中，且緊靠區段WL0-1安置。區段WL1-3a形成於M2層中；區段WL1-3b形成於M3層中；且區段WL1-3c形成於M3層上方的M4層中。區段WL1-2形成於M4層上方的M5層中。區段WL1-1、WL1-3a、WL1-3b、WL1-3c及WL1-2經由安置於兩個對應金屬層M1至M5之間的通孔210耦接在一起。
在一些實施例中，區段WL1-1之長度(其圖示於第3A圖中)大體上等於區段WL1-2的長度(其圖示於第3C圖中)，且大於區段WL1-3a、WL1-3b及WL1-3c中每一者的長度(圖中未示)。運用此類組態，區段WL1-1及WL1-2指示為字元線WL1的主要金屬結構，且區段WL1-3a、WL1-3b及WL1-3c指示為字元線WL1的互連結構。區段WL1-1及WL1-2用以將字元線訊號傳輸至對應位元單元，此些位元單元包括例如配置成繪示於第1圖中之列R[1]的位元單元BC。區段WL1-3a、WL1-3b及WL1-3c用以調整字元線WL1的內部電阻。
字元線WL2具有七個區段WL2-1、WL2-2、WL2-3a、WL2-3b、WL2-3c、WL2-3d及WL2-3e。區段WL2-1形成於M1層中，且緊靠區段WL1-1安置。區段WL2-3a形成於M2層中；區段WL2-3b形成於M3 層中；區段WL2-3c形成於M4層中；區段WL2-3d形成於M5中；且區段WL2-3e形成於M5層上方的M6層中。區段WL2-2形成於M6層上方的M7層中。區段WL2-1、WL2-3a、WL2-3b、WL2-3c、WL2-3d、WL2-3e及WL2-2經由安置於兩個對應金屬層M1至M7之間的通孔210耦接在一起。
在一些實施例中，區段WL2-1之長度(其圖示於第3A圖中)大體上等於區段WL2-2的長度(其圖示於第3D圖中)，且大於區段WL2-3a、WL2-3b、WL2-3c、WL2-3d及WL2-3e中每一者的長度(圖中未示)。運用此類組態，區段WL2-1及WL2-2指示為字元線WL2的主要金屬結構，且區段WL2-3a、WL2-3b、WL2-3c、WL2-3d及WL2-3e指示為字元線WL2的互連結構。區段WL2-1及WL2-2用以將字元線訊號傳輸至對應位元單元，此些位元單元包括例如配置成繪示於第1圖中之列R[2]的位元單元BC。區段WL2-3a、WL2-3b、WL2-3c、WL2-3d及WL2-3e用以調整字元線WL2的內部電阻。
字元線WL3具有九個區段WL3-1、WL3-2、WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f及WL3-3g。區段WL3-1形成於M1層中，且緊靠區段WL2-1安置。區段WL3-3a形成於M2層中；區段WL3-3b形成於M3層中；區段WL3-3c形成於M4中；區段WL3-3d形成於M5中；區段WL3-3e形成於M6層中；區段WL3-3f形成於M7層中；且區段WL3-3g 形成於M7層上方的M8層中。區段WL3-2形成於M8層上方的M9層中。區段WL3-1、WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f、WL3-3g及WL3-2經由安置於兩個對應金屬層M1至M9之間的通孔210耦接在一起。
在一些實施例中，區段WL3-1之長度(其圖示於第3A圖中)大體上等於區段WL3-2的長度(其圖示於第3E圖中)，且大於區段WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f及WL3-3g中每一者的長度(圖中未示)。運用此類組態，區段WL3-1及WL3-2指示為字元線WL3的主要金屬結構，且區段WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f及WL3-3g指示為字元線WL3的互連結構。區段WL3-1及WL3-2用以將字元線訊號傳輸至對應位元單元，此些位元單元包括例如配置成繪示於第1圖中之列R[3]的位元單元BC。區段WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f及WL3-3g用以調整字元線WL3的內部電阻。
在一些實施例中，對於字元線WL0至WL3中之每一者，指示為主要金屬結構的區段具有不同於彼此的寬度。舉例而言，參看第2A圖，在字元線WL0中，區段WL0-1具有小於區段WL0-2之寬度的寬度。此外，字元線WL1之區段WL1-1具有小於字元線WL1之區段WL1-2之寬度的寬度；字元線WL2之區段WL2-1具有 小於字元線WL2之區段WL2-2之寬度的寬度；且字元線WL3之區段WL3-1具有小於字元線WL3之區段WL3-2之寬度的寬度。換言之，對應字元線WL0至WL3的此些區段被視為基底(base)區段及頂(roof)區段。基底區段形成於M1層中，且為對應字元線的在最下金屬層中的部分。頂區段形成於M1層上方的另一金屬層中，且為對應字元線在最高金屬層中的部分。舉例而言，參看第2A圖，對於字元線WL0，區段WL0-1被稱作基底區段，且形成於M1層中。區段WL0-2被稱作頂區段，且形成於是具有字元線WL0之最高金屬層的M3層中。
在一些實施例中，對於各種字元線WL0至WL3，指示為基底區段的區段之寬度相同。舉例而言，參看第2A圖，區段WL0-1、WL1-1、WL2-1及WL3-1的寬度相同。在一些其他實施例中，對於各種字元線WL0至WL3，指示為頂區段的區段之寬度相同或彼此不同。舉例而言，參看第2A圖，字元線WL0之區段WL0-2具有一寬度，此寬度與字元線WL1之區段WL1-2的寬度相同。在一些實施例中，字元線WL1之區段WL1-2的寬度小於字元線WL3之區段WL3-2的寬度。換言之，對於字元線WL0至WL3中之每一者，形成於最高金屬層中之區段的寬度為可調整的。
在一些實施例中，對於字元線WL0至WL3中之每一者，指示為互連結構的區段中之至少兩者具有不同於彼此的大小。舉例而言，參看第2B圖，在字元線WL1中， 區段WL1-3a具有一寬度，此寬度大於區段WL1-3b之寬度且小於區段WL1-3c的寬度。在一些其他實施例中，對於各種字元線WL0至WL3，指示為互連結構的區段之寬度/大小相同或彼此不同。舉例而言，參看第2A圖，字元線WL0之區段WL0-3具有一寬度，此寬度與字元線WL2之區段WL2-3b的寬度相同。字元線WL2之區段WL2-3b的寬度小於字元線WL1之區段WL1-3c的寬度，如第2A圖及第2B圖中所圖示。換言之，對於字元線WL0至WL3中之每一者，指示為互連結構之區段的寬度/大小為可調整的。
第2A圖至第2B圖中繪示之金屬層M1至M9的數目及配置出於說明性目的被給出。用以實施第2A圖至第2B圖中之記憶體元件200的金屬層M1至M9之各種數目及配置是在本揭示案之一些實施例之預期範疇內。
參看第3A圖至第3E圖。第3A圖至第3E圖為根據本揭示案之一些實施例的圖示對應於繪示於第2A圖及第2B圖中之記憶體元件200的記憶體元件之部分之佈局圖300A至300E的例示性圖。在一些實施例中，繪示於第3A圖至第3E圖中之截面線(cross line)A-A’及B-B’分別對應於第2A圖中繪示之截面線A-A’及繪示於第2B圖中的截面線B-B’。關於第2A圖及第2B圖之實施例，第3A圖至第3E圖中之類似部件為易於理解運用相同參考數字來指明。為易於理解，關於第3A圖之實施例參看第2A圖、第2B圖及第3B圖至第3E圖予以論述， 且僅圖示與字元線WL0至WL3相關聯的部件。
如第3A圖中所圖示，佈局圖300A圖示平面圖，從而檢視記憶體元件的形成於M1層中之部分。連續位元單元310、311、312及313配置成各別列R[0]、R[1]、R[2]及R[3]。在一些實施例中，位元單元310、311、312及313對應於繪示於第1圖中的位元單元BC。鰭片FN橫越位元單元310、311、312及313配置，且在行方向上延伸。鰭片FN中的一些為連續圖案，且越過位元單元310、311、312及313配置。鰭片FN中的一些為分離圖案，且越過兩個相鄰位元單元310、311、312及313配置。在一些實施例中，鰭片FN對應於電晶體中構建的鰭片結構，此些電晶體包括於繪示於第1圖中之位元單元BC中。連續區段WL0-1、WL1-1、WL2-1及WL3-1分別配置於列R[0]、R[1]、R[2]及R[3]中。區段WL0-1、WL1-1、WL2-1及WL3-1在列方向上延伸，且分別越過位元單元310、311、312及313配置。區段WL0-1、WL1-1、WL2-1及WL3-1為對應字元線的數個部分。如第3A圖中所繪示，佈局圖300A的沿著截面線A-A’之橫截面圖對應於如上文在第2A圖中論述的M1層中之結構，且佈局圖300A的沿著截面線B-B’之橫截面圖對應於如上文在第2B圖中論述的M1層中之結構。
此外，多個電力區段321越過位元單元310、311、312及313之邊界配置，且配置於區段WL0-1、WL1-1、WL2-1及WL3-1之間。電力區段321在列方向上延伸。 電力區段321彼此分離，且與區段WL0-1、WL1-1、WL2-1及WL3-1分離。在一些實施例中，電力區段321對應於包括在記憶體元件中的多個金屬區段。此些金屬區段耦接至電源，且用以自電源接收電力訊號且提供電力訊號至記憶體元件中的其他部件。在各種實施例中，電力訊號具有處於邏輯高的電壓，或具有作為接地之處於邏輯低的電壓。
如第3B圖中所圖示，佈局圖300B圖示平面圖，從而檢視記憶體元件的形成於M3層中之部分。區段WL0-2、WL1-3b、WL2-3b及WL3-3b彼此分離。區段WL0-2越過位元單元310及311配置。區段WL1-3b配置於位元單元311及312的邊界處。區段WL2-3b配置於位元單元311及312的邊界處。區段WL3-3b配置於下一列中位元單元313及另一位元單元(圖中未示)的邊界處。如第3B圖中所繪示，佈局圖300B的沿著截面線A-A’之橫截面圖對應於如上文在第2A圖中論述的M3層中之結構，且佈局圖300B的沿著截面線B-B’之橫截面圖對應於如上文在第2B圖中論述的M3層中之結構。
此外，電力線322越過位元單元312及313配置，且在列方向上延伸。電力線322與區段WL0-2、WL1-3b、WL2-3b及WL3-3b分離。具體而言，電力線322配置於區段WL3-3b與區段WL2-3d及WL1-3b之間。區段WL2-3d或WL1-3b配置於電力線322與區段WL0-2之間。在一些實施例中，電力線322對應於包 括於記憶體元件中的金屬線，此金屬線用以接收及提供電力訊號。在各種實施例中，M3層中之電力線322及M1層中的電力區段321用以接收並提供具有相同電壓的電力訊號，此電壓包括例如接地。
如第3C圖中所圖示，佈局圖300C圖示平面圖，從而檢視記憶體元件的形成於M5層中之部分。區段WL1-2、WL2-3d及WL3-3d彼此分離。區段WL1-2越過位元單元310及311配置。區段WL2-3d配置於位元單元311及312的邊界處。區段WL3-3d配置於下一列中位元單元313及另一位元單元(圖中未示)的邊界處。如第3C圖中所繪示，佈局圖300C的沿著截面線A-A’之橫截面圖對應於如上文在第2A圖中論述的M5層中之結構，且佈局圖300C的沿著截面線B-B’之橫截面圖對應於如上文在第2B圖中論述的M5層中之結構。
此外，電力線323越過位元單元312及313配置，且在列方向上延伸。電力線323與區段WL1-2、WL2-3d及WL3-3d分離。具體而言，電力線323配置於區段WL3-3d與WL2-3d之間，且區段WL2-3d配置於電力線323與區段WL1-2之間。在一些實施例中，電力線323對應於包括在記憶體元件中的金屬線。在一些實施例中，M5層中之電力線323、M3層中的電力線322及M1層中的電力區段321具有指示為接地的同一組態。
如第3D圖中所圖示，佈局圖300D圖示平面圖，從而檢視記憶體元件的形成於M7層中之部分。區段 WL2-2及WL3-3f彼此分離。區段WL2-2越過位元單元312及313配置。區段WL3-3f配置於下一列中位元單元313及另一單元(圖中未示)的邊界處。如第3D圖中所繪示，佈局圖300D的沿著截面線A-A’之橫截面圖對應於如上文在第2A圖中論述的M7層中之結構，且佈局圖300D的沿著截面線B-B’之橫截面圖對應於如上文在第2B圖中論述的M7層中之結構。
此外，電力線324越過位元單元310及311配置，且在列方向上延伸。電力線324與區段WL2-2及WL3-3f分離。具體而言，區段WL2-2配置於區段WL3-3f與電力線324之間。在一些實施例中，電力線324對應於包括在記憶體元件中的金屬線。在一些其他實施例中，M7層中之電力線324、M5層中的電力線323、M3層中之電力線322及M1層中的電力區段321具有指示為接地的同一組態。
如第3E圖中所圖示，佈局圖300E圖示平面圖，從而檢視記憶體元件的形成於M9層中之部分。區段WL3-2越過位元單元312及313配置。如第3E圖中所繪示，佈局圖300E的沿著截面線A-A’之橫截面圖對應於如上文在第2A圖中論述的M9層中之結構，且佈局圖300E的沿著截面線B-B’之橫截面圖對應於如上文在第2B圖中論述的M9層中之結構。
此外，電力線325越過位元單元310及311配置，且在列方向上延伸。電力線325與區段WL3-2分離。 在一些實施例中，電力線325對應於包括在記憶體元件中的金屬線。在一些其他實施例中，M9層中之電力線325、M7層中的電力線324、M5層中的電力線323、M3層中之電力線322及M1層中的電力線321具有指示為接地的同一組態。
參看第3A圖至第3B圖，在一些實施例中，在佈局視圖中，區段WL0-2與區段WL0-1及WL1-1重疊，且其亦圖示於第2A圖及第2B圖中。此外，電力線322與區段WL2-1及WL3-1重疊。區段WL0-2及電力線322中的每一者與電力區段321中的一些部分重疊。
參看第3A圖至第3C圖，在一些實施例中，在佈局視圖中，第3C圖中之區段WL1-2與第3A圖中之區段WL0-1及WL1-1重疊，且進一步與第3B圖中的區段WL0-2重疊，其亦圖示於第2A圖及第2B圖中。第3C圖中之電力線323與第3A圖中之區段WL2-1及WL3-1重疊，且進一步與第3B圖中的電力線322重疊。
參看第3A圖至第3D圖，在一些實施例中，在佈局視圖中，第3D圖中之區段WL2-2與第3A圖中之區段WL2-1及WL3-1重疊，且進一步與第3B圖中的電力線322及第3C圖中的電力線323重疊。第3D圖中之電力線324與第3A圖中之區段WL0-1及WL1-1重疊，且進一步與第3B圖中之區段WL0-2及第3C圖中的區段WL1-2重疊。
參看第3A圖至第3E圖，在一些實施例中，在佈 局視圖中，第3E圖中之區段WL3-2與第3A圖中之區段WL2-1及WL3-1重疊，且進一步與第3B圖中的電力線322、第3C圖中的電力線323及第3D圖中的區段WL2-2重疊。第3E圖中之電力線325與第3A圖中之區段WL0-1及WL1-1重疊，且進一步與第3B圖中之區段WL0-2、第3C圖中之區段WL1-2及第3D圖中的電力線324重疊。
在一些實施例中，區段WL0-1、WL1-1、WL2-1及WL3-1具有大體上相同的大小，包括寬度及長度，如第3A圖中所圖示。在一些其他實施例中，區段WL0-1、WL1-1、WL2-1或WL3-1中的至少一者具有一大小，此大小小於區段WL0-2、WL1-2、WL2-2或WL3-2中至少一者的大小，如第3A圖至第3E圖中所圖示。在各種實施例中，區段WL0-1、WL1-1、WL2-1或WL3-1中的至少一者具有一大小，此大小小於區段WL1-3b、WL2-3b、WL3-3b、WL2-3d、WL3-3d或WL3-3f中至少一者的大小，如第3A圖至第3E圖中所圖示。在替代性實施例中，區段WL0-1、WL1-1、WL2-1或WL3-1中的至少一者具有小於電力區段321之大小的大小，如第3A圖中所圖示。區段WL0-1、WL1-1、WL2-1或WL3-1中的至少一者之大小進一步小於電力線322、323、324或325中至少一者的大小，如第3B圖至第3E圖中所圖示。
在一些實施例中，區段WL0-3、WL1-3a、 WL1-3b、WL1-3c、WL2-3a、WL2-3b、WL2-3c、WL2-3d、WL2-3e、WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f或WL3-3g中至少兩者的大小不同於彼此，如第2A圖至第3E圖中所圖示。此些區段WL0-3、WL1-3a、WL1-3b、WL1-3c、WL2-3a、WL2-3b、WL2-3c、WL2-3d、WL2-3e、WL3-3a、WL3-3b、WL3-3c、WL3-3d、WL3-3e、WL3-3f及WL3-3g被稱作互連結構，且用以調整對應字元線WL0至WL3的內部電阻，從而使對應字元線WL0至WL3在讀取/寫入操作中的效能平衡。運用此類組態，在一些實施例中，字元線WL0至WL3具有大體上相同的等效電阻。
在一些實施例中，多個電力區段321具有大體上相同的大小，包括寬度及長度，如第3A圖中所圖示。在一些其他實施例中，電力區段321的至少一者具有一大小，此大小小於電力線322、323、324或325中至少一者的大小，如第3B圖至第3E圖中所圖示。在各種實施例中，電力線322、323、324及325具有大體上相同的大小，如第3B圖至第3E圖中所圖示。
在一些實施例中，字元線WL0至WL3中每一者的部分形成於M1層中。舉例而言，參看第2A圖至第3A圖，對應字元線WL0至WL3的區段WL0-1、WL1-1、WL2-1及WL3-1形成於M1層中。字元線WL0至WL3中每一者的另一部分形成於M1層上方的另一金屬層中，且此另一金屬層為具有對應字元線WL0至WL3之此部分 的最高層。此最高金屬層指示為頂部(top)金屬層。字元線WL0至WL3之數個部分形成於各別頂部金屬層中，此些頂部金屬層彼此不同且安置於M1層上方。舉例而言，參看第2A圖至第3E圖，對應於字元線WL0之頂部金屬層被稱作M3層，其中具有區段M0-2；對應於字元線WL1之頂部金屬層被稱作M5層，其中具有區段M1-2；對應於字元線WL2的頂部金屬層被稱作M7層，其中具有區段M2-2；且對應於字元線WL3的頂部金屬層被稱作M9層，其中具有區段M3-2。
第3A圖至第3E圖中繪示之字元線WL0至WL3的組態出於說明性目的被給出。繪示於第3A圖至第3E圖中的字元線WL0至WL3之各種組態是在本揭示案之一些實施例之預期範疇內。舉例而言，在各種實施例中，參看第3B圖，區段WL0-2安置於位元單元310正上方，且與位元單元310重疊。
在一些方法中，包括於記憶體元件中之多個字元線形成於同一金屬層中，且依序配置於成列。因此，字元線之寬度經約束至列高度(亦即，單元高度)，且字元線之等效電阻取決於具有負相關的此些寬度。因此，字元線之效能受字元線之等效電阻影響。
與以上方法相比較，在本揭示案之實施例中，例如參看第2A圖至第3E圖，字元線WL0至WL3中每一者的分離部分形成於不同金屬層中。字元線WL0至WL3中的每一者的等效電阻經減小，此是因為各別字元線WL0至 WL3的分離部分經並聯耦接。此外，頂部金屬層中包括例如WL0至WL3的字元線之部分相較於其在M1層中的其他部分之寬度具有較大寬度。因此，對於字元線WL0至WL3中的每一者，等效電阻能夠調整或被進一步減小。
參看第4A圖至第4C圖。第4A圖至第4C圖為根據本揭示案之一些實施例的圖示對應於繪示於第2A圖及第2B圖中之記憶體元件的記憶體元件之數個部分之佈局圖400A至400C的例示性圖。根據本揭示案之一些實施例，繪示於第4A圖至第4C圖中的實施例為繪示於第3B圖至第3D圖中的替代性實施例。關於第3B圖至第3D圖之實施例，第4A圖至第4C圖中之類似部件為易於理解運用相同參考數字來指明。為易於理解，關於第4A圖之實施例參看第3B圖至第3D圖及第4B圖至第4C圖予以論述，且僅圖示與字元線WL0至WL3相關聯的部件。
如第4A圖中所圖示，佈局圖400A圖示平面圖，從而檢視記憶體元件的形成於M3層中之部分。位元單元310、311、312及313
Figure 110108784-A0305-02-0027-1
、鰭片FN、區段WL0-2、WL1-3b、WL2-3b及WL3-3b、及電力線322具有類似於如上文參看第3B圖論述之組態的組態。因此，類似組態本文中並不進一步詳述。
與第3B圖相比較，在繪示於第4A圖中的佈局圖400A中，區段WL3-3b在列方向上延伸，且具有大於第3B圖中區段WL3-3b之長度的長度。第4A圖中之區段WL3-3b的長度進一步大於區段WL1-3b或WL2-3b的 長度。
如第4B圖中所圖示，佈局圖400B圖示平面圖，從而檢視記憶體元件的形成於M5層中之部分。區段WL1-2、WL2-3d及WL3-3d以及電力線323具有類似於如上文參看第3C圖論述之組態的組態。因此，類似組態本文中並不進一步詳述。
與第3C圖相比較，在繪示於第4B圖中的佈局圖400B中，區段WL2-3d在列方向上延伸，且具有大於第3C圖中區段WL2-3d之長度的長度。此外，區段WL3-3d在列方向上延伸，且具有大於第3C圖中區段WL3-3d之長度的長度。區段WL2-3d及WL3-3d具有大體上相同的大小，包括長度及寬度。
如第4C圖中所圖示，佈局圖400C圖示平面圖，從而檢視記憶體元件的形成於M7層中之部分。區段WL2-2及WL3-3f以及電力線324具有類似於如上文參看第3D圖論述之組態的組態。因此，類似組態本文中並不進一步詳述。
與第3D圖相比較，在繪示於第4C圖中的佈局圖400C中，區段WL3-3f在列方向上延伸，且具有大於第3D圖中區段WL3-3f之長度的長度。
在一些實施例中，區段WL3-3b、WL2-3d、WL3-3d及WL3-3f具有大體上相同的大小，如第4A圖至第4C圖中所圖示。在一些實施例中，第4A圖至第4C圖中之區段WL3-3b、WL2-3d、WL3-3d或WL3-3f 中至少一者的長度小於第4A圖至第4C圖中區段WL0-2、WL1-2或WL2-2的長度。
參看第5圖。第5圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件100的記憶體元件500之部分的橫截面示意圖。第5圖圖示包括字元線WL0至WL3之記憶體元件500之一部分的沿著截面線C-C’的橫截面圖。根據本揭示案之一些實施例，繪示於5圖中的實施例為繪示於第2A圖至第2B圖中的替代性實施例。關於第2A圖至第2B圖之實施例，第5圖中之類似部件為易於理解運用相同參考數字來指明。
如第5圖中所圖示，字元線WL0至WL3及通孔510配置於M1至M6層中。為了圖示簡單，在第5圖中標記出僅一個通孔510。
字元線WL0的區段WL0-1、WL0-3及WL0-2分別形成於M1層、M2層及M3層中。區段WL0-1、WL0-3及WL0-2經由通孔510耦接在一起。在一些實施例中，區段WL0-1被稱為基底區段，且區段WL0-2被稱作頂區段。基底區段及頂區段為用於將字元線訊號傳輸至對應位元單元的兩個主要結構，此些位元單元包括例如配置成繪示於第1圖中之列R[0]的位元單元BC。
字元線WL1之區段WL1-1、WL1-3a、WL1-3b及WL1-2分別形成於M1層、M2層、M3層及M4層中。區段WL1-1、WL1-3a、WL1-3b及WL1-2經由通孔510耦接在一起。在一些實施例中，區段WL1-1及WL1-2 為用於將字元線訊號傳輸至對應位元單元的兩個主要結構，此些位元單元包括例如配置成繪示於第1圖中之列R[1]的位元單元BC。
字元線WL2之區段WL2-1、WL2-3a、WL2-3b、WL2-3c及WL2-2分別形成於M1層、M2層、M3層、M4層及M5層中。區段WL2-1、WL2-3a、WL2-3b、WL2-3c及WL2-2經由通孔510耦接在一起。在一些實施例中，區段WL2-1及WL2-2為用於將字元線訊號傳輸至對應位元單元的兩個主要結構，此些位元單元包括例如配置成繪示於第1圖中之列R[2]的位元單元BC。
字元線WL3之區段WL3-1、WL3-3a、WL3-3b、WL3-3c、WL3-3d及WL3-2分別形成於M1層、M2層、M3層、M4層、M5層及M6層中。區段WL3-1、WL3-3a、WL3-3b、WL3-3c、WL3-3d及WL3-2經由通孔510耦接在一起。在一些實施例中，區段WL3-1及WL3-2為用於將字元線訊號傳輸至對應位元單元的兩個主要結構，此些位元單元包括例如配置成繪示於第1圖中之列R[3]的位元單元BC。
參看第6圖。第6圖為根據本揭示案之一些實施例的對應於繪示於第1圖中之記憶體元件100的記憶體元件600之部分的橫截面示意圖。第6圖圖示包括字元線WL0至WL3之記憶體元件600之一部分的沿著截面線D-D’的橫截面圖。繪示於第6圖中之實施例為根據本揭示案之一些實施例的繪示於第5圖中的替代性實施例。關於 第5圖之實施例，第6圖中之類似部件為易於理解運用相同參考數字來指明。
與繪示於第5圖中之實施例相比較，字元線WL0之區段WL0-2形成於M4層中。字元線WL0進一步具有分別形成於M2層及M3層中的區段WL0-3a及WL0-3b。區段WL0-3a及WL0-3b被稱作用於將兩個主要結構耦接在一起的互連結構。字元線WL0中之此些兩個主要結構為用於傳輸字元線資料的區段WL0-1及WL0-2。
此外，與繪示於第5圖中之實施例相比較，字元線WL1之區段WL1-2形成於M3層中，且區段WL1-3形成於M2層中。字元線WL2之區段WL2-2形成於M6層中，且區段WL2-3a、WL2-3b、WL2-3c及WL2-3d形成於連續的M2層至M5層中。字元線WL3之區段WL3-2形:成於M5層中，且區段WL3-3a、WL3-3b及WL3-3c形成於連續的M2層至M4層中。
在一些實施例中，X個字元線被視為用於傳輸X個字元線訊號至配置成X個列之位元單元的群組。X個字元線形成於連續金屬層中，此些連續金屬層包括第一金屬(M1)層至第(X+1)金屬層。對應於此群組之第N字元線的頂部金屬層為第(2×N+3)金屬層。N為零或正整數，且不大於X。在各種實施例中，X為正整數且大於4。舉例而言，如第2A圖至第3E圖中所圖示，X為4，且群組包括四個字元線WL0至WL3，且N為0、1、2或3。若N為0，則為字元線WL0的第0字元線的頂部金屬層為是 M3層的第(2×0+3)金屬層。類似地，若N為1，則字元線WL1的頂部金屬層為是M5層的第(2×1+3)金屬層。若N為2，則字元線WL2的頂部金屬層為是M7層的第(2×2+3)金屬層。若N為3，則字元線WL3的頂部金屬層為是M9層的第(2×3+3)金屬層。
在一些實施例中，對應於此群組之第N字元線的頂部金屬層為第(N+3)金屬層。N為零或正整數，且不大於X。舉例而言，如第5圖中所圖示，X為4，且N為0、1、2或3。若N為0，則WL0之頂部金屬層為第(0+3)金屬層，此金屬層為M3金屬層；若N為1，則WL1之頂部金屬層為第(1+3)金屬層，此金屬層為M4金屬層；若N為2，則WL2之頂部金屬層為第(2+3)金屬層，此金屬層為M5金屬層；且若N為3，則WL3之頂部金屬層為第(3+3)金屬層，此金屬層為M6金屬層。
在一些實施例中，對應於此群組之第N字元線的頂部金屬層在N為偶數情況下為第((N+1)+3)金屬層，且對應於此群組之第N字元線的頂部金屬層在N為奇數情況下為第((N-1)+3)金屬層。舉例而言，如第6圖中所繪示，X為4，且N為0、1、2或3。若N為0，則WL0之頂部金屬層為第((0+1)+3)金屬層，此金屬層為M4金屬層；若N為1，則WL1之頂部金屬層為第((1-1)+3)金屬層，此金屬層為M3金屬層；若N為2，則WL2之頂部金屬層為第((2+1)+3)金屬層，此金屬層為M6金屬層；且若N為3，則WL3之頂部金屬層為第((3-1)+3)金屬層，此 金屬層為M5金屬層。
參看第7圖。第7圖為根據本揭示案之一些實施例的用於產生對應於繪示於第1圖中之記憶體元件100或者繪示於第2A圖及第2B圖中之記憶體元件200的記憶體元件之方法700的流程圖。參看繪示於第2A圖及第2B圖中之記憶體元件200的第7圖中之方法700的以下說明包括例示性操作。然而，第7圖中之操作不必按所繪示之次序執行。換言之，根據本揭示案之各種實施例的精神及範疇，操作可經添加、替換、改變次序及/在適當時消除。
在操作S710中，第一字元線之部分及第二字元線的部分形成於基底金屬層中。為了圖示，在一些實施例中，如第2A圖及第2B圖中所繪示，字元線WL0之區段WL0-1及字元線WL1的區段WL1-1形成於M1層中。
在操作S720中，第一字元線之另一部分形成於基底金屬層上方的第一金屬層中。為了圖示，在一些實施例中，如第2A圖及第2B圖中所繪示，字元線WL0之區段WL0-2形成於是在M1層上方的M3層中。在一些其他實施例中，如第5圖中所繪示，字元線WL1之區段WL0-2形成於是在M1層上方的M3層中。在替代性實施例中，如第6圖中所繪示，字元線WL0之區段WL0-2形成於是在M1層上方的M4層中。
在操作S730中，第二字元線之另一部分形成於基底金屬層上方的第二金屬層中。為了圖示，在一些實施例中，如第2A圖及第2B圖中所繪示，字元線WL1之區段 WL1-2形成於是在M1層上方的M5層中。在一些其他實施例中，如第5圖中所繪示，字元線WL1之區段WL1-2形成於是在M1層上方的M4層中。在替代性實施例中，如第6圖中所繪示，字元線WL1之區段WL1-2形成於是在M1層上方的M3層中。
在一些實施例中，方法700進一步包括以下操作。第一字元線之其他部分形成於基底金屬層與第一金屬層之間的第三金屬層中。為了圖示，在一些實施例中，如第2A圖及第2B圖中所繪示，字元線WL0之區段WL0-3形成於安置在M1層與M3層之間的M2層中。此外，第二字元線之其他部分形成於基底金屬層與第一金屬層之間的數個第四連續金屬層中。為了圖示，在一些實施例中，如第2A圖及第2B圖中所繪示，字元線WL1之區段WL1-3a、WL1-3b及WL1-3c形成於安置在M1層與M5層之間的M2層至M4層中。
現參看第8圖。第8圖為根據本揭示案之一些實施例的用於設計積體電路佈局設計之電子設計自動化(electronic design automation；EDA)系統800的方塊圖。EDA系統800用以實施在第7圖中揭示之方法700的一或多個操作，且進一步結合第2A圖至第6圖解釋。在一些實施例中，EDA系統800包括APR系統。
在一些實施例中，EDA系統800為包括硬體處理器820及非暫時性電腦可讀儲存媒體860的通用計算元件。儲存媒體(即，記憶體)860外加其他事項編碼有，亦即儲 存電腦程式碼(指令)861，亦即，一組可執行指令。藉由硬體處理器820進行之指令861的執行表示(至少部分)EDA工具，此EDA工具實施例如方法700的一部分或全部。
處理器820經由匯流排850電耦接至電腦可讀儲存媒體860。處理器820亦藉由匯流排850電耦接至輸入/輸出(I/O)介面810及製造工具870。網路介面830亦經由匯流排850電連接至處理器820。網路介面830連接至網路840，使得處理器820及電腦可讀儲存媒體860能夠經由網路840連接至外部部件。處理器820用以執行編碼於電腦可讀儲存媒體860中的電腦程式碼861，以便使得EDA系統800可用於執行所提及程序及/或方法之一部分或全部。在一或多個實施例中，處理器820為中央處理單元(central processing unit；CPU)、多處理器、分散式處理系統、特殊應用積體電路(application specific integrated circuit；ASIC)及/或合適處理單元。
在一或多個實施例中，電腦可讀儲存媒體860為電子、磁性、光學、電磁、紅外及/或半導體系統(或設備或元件)。舉例而言，電腦可讀儲存媒體860包括半導體或固態記憶體、磁帶、可卸除式電腦磁盤、隨機存取記憶體(random access memory；RAM)、唯讀記憶體(read-only memory；ROM)、剛性磁碟，及/或光碟。在使用光碟之一或多個實施例中，電腦可讀儲存媒體860 包括緊湊型光碟唯讀記憶體(compact disk-read only memory；CD-ROM)、緊湊型光碟-讀取/寫入(compact disk-read/write；CD-R/W)及/或數位視訊光碟(digital video disc；DVD)。
在一或多個實施例中，儲存媒體860儲存電腦程式碼861，該電腦程式碼用以使得EDA系統800(其中此執行表示(至少部分)EDA工具)可用於執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體860亦儲存資訊，此資訊促進執行所提及程序及/或方法的一部分或全部。在一或多個實施例中，儲存媒體860儲存標準單元庫862，此些標準單元包括如本文中所揭示之此類標準單元，例如，包括在上文關於第1圖論述之字元線WL的單元。
EDA系統800包括I/O介面810。I/O介面810耦接至外部電路。在一或多個實施例中，I/O介面810包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡墊、觸控式螢幕，及/或用於傳達資訊及命令至處理器820的標方向鍵。
EDA系統800亦包括耦接至處理器820的網路介面830。網路介面830允許EDA系統800與網路840通訊，一或多個其他電腦系統連接至此網路。網路介面830包括無線網路介面，諸如藍芽、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，所提及程序及/或方法之一部分或全部實施於兩個或兩個以上EDA系統 800中。
EDA系統800亦包括耦接至處理器820的製造工具870。製造工具870用以基於藉由處理器820處理之設計檔案及/或如上文所論述的IC佈局設計來製造積體電路，包括例如在第1圖中圖示的記憶體元件100。
EDA系統800用以經由I/O介面810接收資訊。經由I/O介面810接收的資訊包括以下各者中之一或多者：指令、資料、設計規則、標準單元庫，及/或供處理器820處理的其他參數。資訊經由匯流排850被傳送至處理器820。EDA系統800用以經由I/O介面810接收與UI相關的資訊。資訊作為使用者介面(user interface；UI)863儲存於電腦可讀媒體860中。
在一些實施例中，所提及程序及/或方法之一部分或全部實施為獨立軟體應用程式以供處理器執行。在一些實施例中，所提及程序及/或方法之一部分或全部實施為是額外軟體應用程式之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為對軟體應用程式的插件。在一些實施例中，所提及程序及/或方法中的至少一者實施為是EDA工具之一部分的軟體應用程式。在一些實施例中，所提及程序及/或方法之一部分或全部實施為由EDA系統800使用的軟體應用程式。在一些實施例中，包括標準單元之佈局圖使用諸如購自CADENCE DESIGN SYSTEMS,Inc.之VIRTUOSO®的工具或另一合適佈局產生工具來產生。
在一些實施例中，程序實施為儲存於非暫時性電腦可讀記錄媒體中之程式的功能。非暫時性電腦可讀記錄媒體之實例包括但不限於外部/可卸除式及/或內部/嵌入式儲存器或記憶體單元，例如以下各者中之一或多者：光碟，諸如DVD；磁碟，諸如硬碟；半導體記憶體，諸如ROM、RAM、記憶體卡及類似者。
第9圖為根據一些實施例的IC製造系統900及與此IC製造系統相關聯之IC製造流程的方塊圖。在一些實施例中，基於佈局圖，以下各者中之至少一者使用IC製造系統900來製造：(A)一或多個半導體光罩，或(B)半導體積體電路之層中的至少一個組件。
在第9圖中，IC製造系統900包括實體，諸如設計室910、光罩室920及IC製造商/晶圓廠(「fab」)930，此些實體在設計、開發及製造循環及/或與製造IC元件940相關之服務中彼此互動。IC製造系統900中之實體藉由通訊網路連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為多種不同網路，諸如以太網路及網際網路。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中之一或多者互動，且提供服務至其他實體中之一或多者及/或自其他實體中之一或多者接收服務。在一些實施例中，設計室910、光罩室920及IC晶圓廠930中之兩者或兩者以上藉由單一較大公司擁有。在一些實施例中，設計室910、光罩室920及IC晶圓廠930中之兩者或兩者以上共存於共同設施中且使用共同資 源。
設計室(或設計團隊)910產生IC設計佈局圖911。IC設計佈局圖911包括各種幾何圖案，例如針對IC元件940設計之描繪於第3A圖至第3E圖及/或第4A圖至第4C圖之IC佈局設計，例如，包括上文關於第3A圖、第2A圖至第2B圖、第5圖及/或第6圖論述的記憶體元件200、500及600之記憶體電路。幾何圖案對應於構成待製造之IC元件940之各種組件的金屬、氧化物或半導體層圖案。各種層組合以形成各種IC特徵。舉例而言，IC設計佈局圖911之一部分包括各種IC特徵，諸如待形成於半導體基板(諸如矽晶圓)中及安置於半導體基板上之各種材料層中的活性區、閘極電極、源極及汲極、導電區段或層間互連之通孔。設計室910實施恰當設計程序以形成IC設計佈局圖911。設計程序包括邏輯設計、實體設計或置放及路由中的一或多者。IC設計佈局圖911在具有幾何圖案之資訊的一或多個資料檔案中呈現。舉例而言，IC設計佈局圖911可以GDSII檔案格式或DFII檔案格式表達。
光罩室920包括光罩資料準備921及光罩製造922。光罩室920使用IC設計佈局圖911來製造一或多個光罩923用於根據IC設計佈局圖911來製造IC元件940的各種層。光罩室920執行光罩資料準備921，其中IC設計佈局圖911轉譯成代表性資料檔案(「representative data file；RDF」)。光罩資料準 備921提供RDF至光罩製造922。光罩製造922包括光罩書寫器。光罩書寫器將RDF轉換為基板，諸如光罩(主光罩)923或半導體晶圓933上之影像。IC設計佈局圖911藉由光罩資料準備921操控以符合光罩書寫器之特定特性及/或IC晶圓廠930的要求。在第9圖中，資料準備921及光罩製造922說明為分離元素。在一些實施例中，資料準備921及光罩製造922可被統稱為光罩資料準備。
在一些實施例中，資料準備921包括光學近接性校正(optical proximity correction；OPC)，其使用微影術增強技術來補償影像誤差，諸如可產生自繞射、干涉、其他製程效應及類似者的影像誤差。OPC調整IC設計佈局圖911。在一些實施例中，資料準備921包括其他解析度增強技術(resolution enhancement techniques；RET)，諸如離軸照明、子解析度輔助特徵、相轉移光罩、其他合適技術及類似者或其組合。在一些實施例中，反向微影技術(inverse lithography technology；ILT)亦經使用，此技術將OPC作為反向成像問題處置。
在一些實施例中，資料準備921包括檢查IC設計佈局圖911的光罩規則檢查器(mask rule checker；MRC)，此光罩規則檢查器已經歷了運用一組光罩產生規則之OPC中的製程，此組光罩產生規則含有某些幾何及/或連接性約束以確保足夠餘裕、考慮半導體製造製程中之可變性及類似者。在一些實施例中，MRC修改IC設計佈 局圖911以在光罩製造922期間補償限制，此光罩製造可撤銷藉由OPC執行之修改的部分以便滿足光罩產生規則。
在一些實施例中，資料準備921包括微影術製程檢查(lithography process checking；LPC)，此微影術製程檢查模擬將藉由IC晶圓廠930實施以製造IC元件940的處理。LPC基於IC設計佈局圖911模擬此處理以產生經模擬製造之元件，諸如IC元件940。LPC模擬中之處理參數可包括與IC製造循環之各種製程相關聯的參數、與用於製造IC之工具相關聯的參數，及/或製造製程的其他態樣。LPC考慮各種因數，諸如虛像對比度、焦深(「depth of focus；DOF」)、光罩誤差增強因數(「mask error enhancement factor；MEEF」)、其他合適因數及類似者或其組合。在一些實施例中，在經模擬製造元件已藉由LPC產生之後，若經模擬元件形狀上並未足夠逼近而不能滿足設計規則，則OPC及/或MRC經重複以進一步精細化IC設計佈局圖911。
應理解，資料準備921之以上描述已出於清楚目的予以了簡化。在一些實施例中，資料準備921包括額外特徵，諸如邏輯運算(logic operation；LOP)以根據製造規則來修改IC設計佈局圖911。另外，在資料準備921期間施加至IC設計佈局圖911之製程可按多種不同次序執行。
在資料準備921之後且在光罩製造922期間，光 罩923或光罩923群組基於經修改之IC設計佈局圖911來製造。在一些實施例中，光罩製造922包括基於IC設計佈局圖911執行一或多個微影術曝光。在一些實施例中，電子束(electron-beam、e-beam)或多個電子束之機構用以基於經修改之IC設計佈局圖911在光罩(光罩(photomask)或主光罩(reticle))923上形成圖案。光罩923可以各種技術形成。在一些實施例中，光罩923使用二元技術形成。在一些實施例中，光罩圖案包括不透明區及透明區。用以曝光已塗佈於晶圓上之影像敏感材料層(例如，光阻劑層)的諸如紫外(ultraviolet；UV)光束之輻射束藉由不透明區阻斷，且透射通過透明區。在一個實例中，光罩923之二元光罩版本包括二元光罩的透明基板(例如，熔融石英)及不透明區中塗佈的不透明材料(例如，鉻)。在另一實例中，光罩923使用相轉移技術形成。在光罩923之相轉移光罩(phase shift mask；PSM)版本中，形成於相轉移光罩上之圖案中的各種特徵用以具有恰當相位差以增強解析度及成像品質。在各種實例中，相轉移光罩可為經衰減PSM或交變PSM。藉由光罩製造922產生之光罩用於多種製程中。舉例而言，此類光罩用於離子植入製程中以在半導體晶圓933中形成各種經摻雜區，用於蝕刻製程中以在半導體晶圓933中形成各種蝕刻區，及/或用於其他合適製程中。
IC晶圓廠930包括晶圓製造932。IC晶圓廠930為IC製造業務，此IC製造業務包括用於製造多種不同IC 產品的一或多個製造設施。在一些實施例中，IC晶圓廠930為半導體代工。舉例而言，可存在用於複數種IC產品之前工序製造(前工序(front-end-of-line；FEOL)製造)的製造設施，而第二製造設施可提供用於IC產品之互連及封裝的後工序製造(後工序(back-end-of-line；BEOL)製造)，且第三製造設施可提供用於代工業務的其他服務。
IC晶圓廠930使用藉由光罩室920製造之光罩923以製造IC元件940。因此，IC晶圓廠930至少間接地使用IC設計佈局圖911來製造IC元件940。在一些實施例中，半導體晶圓933藉由IC晶圓廠930使用光罩923製造以形成IC元件940。在一些實施例中，IC製造包括至少間接基於IC設計佈局圖911執行一或多個微影術曝光。半導體晶圓933包括矽基板，或上面形成有材料層的其他恰當基板。半導體晶圓933進一步包括各種摻雜區、介電特徵、多位準互連及類似者(形成於後續製造步驟)中的一或多者。
在一些實施例中，揭示一種記憶體元件。此記憶體元件包括第一程式化線及第二程式化線。此第一程式化線用以將第一程式化訊號傳輸至配置成第一列的多個記憶體單元。此第一程式化線之第一部分形成於第一導電層中，且此第一程式化線的第二部分形成於此第一導電層上方的第二導電層中。此第二程式化線用以將第二程式化訊號傳輸至配置成第二列的多個記憶體單元。此第二程式化線的 第一部分形成於此第一導電層中，且此第二程式化線的第二部分形成於此第二導電層上方的第三導電層中。此第一程式化線之此第二部分或此第二程式化線之此第二部分中至少一者的寬度不同於此第一程式化線之此第一部分或此第二程式化線之此第一部分中至少一者的寬度。
在一些實施例中，此第一程式化線之此第一部分的寬度小於此第一程式化線之此第二部分的寬度。此第二程式化線之此第一部分的寬度小於此第二程式化線之此第二部分的寬度。此第一程式化線及此第二程式化線具有大體上相同的等效電阻。
在一些實施例中，此記憶體元件進一步包括第三程式化線。此第三程式化線用以將第三程式化訊號傳輸至配置成第三列的記憶體單元。此第三程式化線之第一部分形成於此第一導電層中，且此第三程式化線之第二部分形成於此第三導電層上方的第四導電層中。此第三程式化線之此第二部分的寬度大於此第一程式化線之此第一部分、此第二程式化線之此第一部分、此第三程式化線之此第一部分、此第一程式化線的此第二部分、此第二程式化線之此第二部分或此第三程式化線的此第二部分中至少一者的寬度。
在一些實施例中，此第一程式化線之第三部分形成於此第一導電層與此第二導電層之間的第四導電層中。此第二程式化線之第三部分形成於此第一導電層與此第三導電層之間的多個連續導電層中。
在一些實施例中，此第二程式化線之此些第三部分中至少一者的大小小於此第一程式化線之此第一部分或此第二程式化線之此第一部分中至少一者的大小。
在一些實施例中，此記憶體元件進一步包括至少一個電力線。此至少一個電力線形成於此第二導電層中且用以接收電力電壓訊號。在一佈局視圖中，此第二導電層中此至少一個電力線、此第一程式化線之此第二部分以及此第二程式化線之此些第三部分中之一者彼此分離。
在一些實施例中，此記憶體元件進一步包括至少一個電力區段。此至少一個電力區段形成於此第一導電層中且用以接收電力電壓訊號。在一佈局視圖中，此至少一個電力區段安置於此第一程式化線之此第一部分與此第二程式化線的此第一部分之間。
又揭示一種記憶體元件，此記憶體元件包括第N程式化線、第(N+1)程式化線、第(N+2)程式化線，及第(N+3)程式化線。此第N程式化線用以將第N程式化訊號傳輸至配置成第N列的多個記憶體單元。此第N程式化線的第一部分形成於第1導電層中，且此第N程式化線的第二部分形成於此1導電層上方的第X1導電層中。此第(N+1)程式化線用以將第(N+1)程式化訊號傳輸至配置成第(N+1)列的記憶體單元。此第(N+1)程式化線的第一部分形成於此第1導電層中，且此第(N+1)程式化線的第二部分形成於此第1導電層上方的第X2導電層中。此第(N+2)程式化線用以將第(N+2)程式化訊號傳輸至配置成 第(N+2)列的多個記憶體單元。此第(N+2)程式化線的第一部分形成於此第1導電層中，且此第(N+2)程式化線的第二部分形成於此第1導電層上方的第X3導電層中。此第(N+3)程式化線用以將第(N+3)程式化訊號傳輸至配置成第(N+3)列的多個記憶體單元。此第(N+3)程式化線的第一部分形成於此第1導電層中，且此第(N+3)程式化線的第二部分形成於此第1導電層上方的第X4導電層中。N、X1、X2、X3及X4為正整數，且X1、X2、X3及X4彼此不同。
在一些實施例中，此第N程式化線之此第一部分的寬度大體上等於此第(N+1)程式化線之此第一部分、此(N+2)程式化線之此第一部分或此第(N+3)程式化線之此第一部分中至少一者的寬度。此第N程式化線之此第一部分的寬度不同於此第N程式化線之此第二部分、此(N+1)程式化線的此第二部分、此(N+2)程式化線的此第二部分或此第(N+3)程式化線之此第二部分中至少一者的寬度。
在一些實施例中，此第N程式化線之第三部分形成於此第1導電層與此第X1導電層之間的第二導電層中。此第(N+1)程式化線之多個第三部分形成於此第1導電層與此第X2導電層之間的多個連續導電層中。此第N程式化線及此第(N+1)程式化線具有大體上相同的等效電阻。
在一些實施例中，此記憶體元件進一步包括至少一個電力線。此至少一個電力線形成於此第X1導電層中。在一佈局視圖中，此第X1導電層中此(N+1)程式化線的 此些第三部分中之一者安置於此至少一個電力線與此第N程式化線的此第二部分之間。
在一些實施例中，此記憶體元件進一步包括複數個電力區段。此複數個電力區段形成於此第1導電層中。在一佈局視圖中，此些電力區段安置於此第N程式化線之此第一部分、此(N+1)程式化線之此第一部分、此(N+2)程式化線的此第一部分或此第(N+3)程式化線之此第一部分中的至少兩者之間。此複數個電力區段及此至少一個電力線用以接收電力訊號且具有不同於彼此的大小。
在一些實施例中，此第(N+2)程式化線之多個第三部分形成於此第1導電層與此第X3導電層之間的複數個第一連續導電層中。此第(N+3)程式化線之多個第四部分形成於此第1導電層與此第X4導電層之間的複數個第二連續導電層中。此第(N+2)程式化線之此些第三部分的數量小於此第(N+3)程式化線之此些第四部分的數量。
在一些實施例中，此些第一連續導電層及此些第二連續導電層包含此X1導電層。在一佈局視圖中，在此第X1導電層中，此第(N+2)程式化線之此些第三部分中的一者、此(N+3)程式化線之此些第四部分中的一者及此第N程式化線之此第二部分彼此分離。此(N+2)程式化線之此些第三部分中的一者或者此第(N+3)程式化線之此些第四部分中之一者的大小小於此第N程式化線之此第二部分的大小。
在一些實施例中，此第(N+2)程式化線之此些第 三部分中的一者之長度不同於此第(N+3)程式化線之此些第四部分中之一者的長度。
在一些實施例中，X1等於(2×(N-1)+3)，X2等於(2×(N)+3)，X3等於(2×(N+1)+3)，且X4等於(2×(N+2)+3)。此X1為大於1的整數。
在一些實施例中，X1等於((N-1)+3)，X2等於(N+3)，X3等於((N+1)+3)且X4等於((N+2)+3)。X1為大於1的整數。
又揭示一種包括以下操作的製造記憶體元件的方法。在第一導電層中形成第一程式化線的第一部分及第二程式化線的第一部分。在此第一導電層上方的第二導電層中形成此第一程式化線的第二部分。在此第一導電層上方的第三導電層中形成此第二程式化線的第二部分。此第一程式化線之此第一部分的寬度不同於此第一程式化線之此第二部分的寬度，且此第二程式化線之此第一部分的寬度不同於此第二程式化線之此第二部分的寬度。
在一些實施例中，此方法進一步包括以下操作。在第一導電層中形成第三程式化線的第一部分及第四程式化線的第一部分。在此第一導電層上方的第四導電層中形成此第三程式化線的第二部分。此第一導電層上方的第五導電層中形成此第四程式化線的第二部分。此第三程式化線之此第一部分的寬度小於此第三程式化線之此第二部分的寬度。此第四程式化線之此第一部分的寬度小於此第四程式化線之此第二部分的寬度。此第三程式化線及此第四程 式化線具有大體上相同的等效電阻。
在一些實施例中，此方法進一步包括以下操作。使此第一程式化線之第三部分形成於此第一導電層與此第二導電層之間的第四導電層中。使此第二程式化線之第三部分形成於此第一導電層與此第三導電層之間的多個連續導電層中。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭示案之一些實施例之態樣。熟習此項技術者應瞭解，其可易於使用本揭示案之一些實施例作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示案之一些實施例之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭示案之一些實施例的精神及範疇。
200:記憶體元件
210:通孔
A-A’:截面線
M1:金屬層
M2:金屬層
M3:金屬層
M4:金屬層
M5:金屬層
M6:金屬層
M7:金屬層
M9:金屬層
WL0:字元線
WL0-1:區段
WL0-2:區段
WL0-3:區段
WL1:字元線
WL1-1:區段
WL1-2:區段
WL2:字元線
WL2-1:區段
WL2-2:區段
WL2-3a:區段
WL2-3b:區段
WL2-3c:區段
WL2-3d:區段
WL2-3e:區段
WL3:字元線
WL3-1:區段
WL3-2:區段

Claims (10)

  1. 一種記憶體元件，包含：一第一程式化線，該第一程式化線用以將一第一程式化訊號傳輸至配置成一第一列的多個記憶體單元，其中該第一程式化線之一第一部分形成於一第一導電層中，且該第一程式化線的一第二部分形成於該第一導電層上方的一第二導電層中；及一第二程式化線，該第二程式化線用以將一第二程式化訊號傳輸至配置成一第二列的多個記憶體單元，其中該第二程式化線的一第一部分形成於該第一導電層中，且該第二程式化線的一第二部分形成於該第二導電層上方的一第三導電層中，其中該第一程式化線之該第二部分或該第二程式化線之該第二部分中至少一者的一寬度不同於該第一程式化線之該第一部分或該第二程式化線之該第一部分中至少一者的一寬度，以及該第二程式化線包含：一第一區段，位於該第二程式化線的該第一部分及該第二程式化線的該第二部分之間；以及一第二區段，位於該第二程式化線的該第一部分及該第一區段之間，其中該第一區段的一寬度不同於該第二區段的一寬度。
  2. 如請求項1所述之記憶體元件，其中：該第一程式化線之該第一部分的一寬度小於該第一程式化線之該第二部分的一寬度，該第二程式化線之該第一部分的一寬度小於該第二程式化線之該第二部分的一寬度，且該第一程式化線及該第二程式化線具有大體上相同的等效電阻。
  3. 如請求項1所述之記憶體元件，進一步包含：一第三程式化線，該第三程式化線用以將一第三程式化訊號傳輸至配置成一第三列的多個記憶體單元，其中該第三程式化線之一第一部分形成於該第一導電層中，且該第三程式化線之一第二部分形成於該第三導電層上方的一第四導電層中，其中該第三程式化線之該第二部分的一寬度大於以下各者中至少一者的一寬度：該第一程式化線之該第一部分、該第二程式化線之該第一部分、該第三程式化線的該第一部分、該第一程式化線的該第二部分、該第二程式化線之該第二部分或該第三程式化線的該第二部分。
  4. 如請求項1所述之記憶體元件，其中：該第一程式化線之一第三部分形成於該第一導電層與該第二導電層之間的一第四導電層中，且 該第二程式化線之多個第三部分形成於該第一導電層與該第三導電層之間的多個連續導電層中，其中該第二程式化線之該些第三部分中至少一者的一大小小於該第一程式化線之該第一部分或該第二程式化線之該第一部分中至少一者的一大小。
  5. 一種記憶體元件，包含：一第N程式化線，該第N程式化線用以將一第N程式化訊號傳輸至配置成一第N列的多個記憶體單元，其中該第N程式化線的一第一部分形成於一第一導電層中，且該第N程式化線的一第二部分形成於該第一導電層上方的一第X1導電層中；一第(N+1)程式化線，該第(N+1)程式化線用以將一第(N+1)程式化訊號傳輸至配置成一第(N+1)列的多個記憶體單元，其中該第(N+1)程式化線的一第一部分形成於該第一導電層中，且該第(N+1)程式化線的一第二部分形成於該第一導電層上方的一第X2導電層中；一第(N+2)程式化線，該第(N+2)程式化線用以將一第(N+2)程式化訊號傳輸至配置成一第(N+2)列的多個記憶體單元，其中該第(N+2)程式化線的一第一部分形成於該第一導電層中，且該第(N+2)程式化線的一第二部分形成於該第一導電層上方的一第X3導電層中；一第(N+3)程式化線，該第(N+3)程式化線用以將一第(N+3)程式化訊號傳輸至配置成一第(N+3)列的多記憶體 單元，其中該第(N+3)程式化線的一第一部分形成於該第一導電層中，且該第(N+3)程式化線的一第二部分形成於該第一導電層上方的一第X4導電層中；及至少一個電力線，形成於該第X1導電層中，並且與該第(N+2)程式化線的該第一部分及該第(N+3)程式化線的該第一部分重疊，其中N、X1、X2、X3及X4為正整數，且X1、X2、X3及X4彼此不同。
  6. 如請求項5所述之記憶體元件，其中：該第N程式化線之該第一部分的一寬度大體上等於該第(N+1)程式化線之該第一部分、該第(N+2)程式化線之該第一部分或該第(N+3)程式化線之該第一部分中至少一者的一寬度，且該第N程式化線之該第一部分的一寬度不同於該第N程式化線之該第二部分、該第(N+1)程式化線之該第二部分、該第(N+2)程式化線的該第二部分或該第(N+3)程式化線之該第二部分中至少一者的一寬度。
  7. 如請求項5所述之記憶體元件，其中：該第N程式化線之一第三部分形成於該第一導電層與該第X1導電層之間的一第二導電層中，該第(N+1)程式化線之多個第三部分形成於該第一導電層與該第X2導電層之間的多個連續導電層中，且 該第N程式化線及該第(N+1)程式化線具有大體上相同的等效電阻，其中在一佈局視圖中，該第X1導電層中的該第(N+1)程式化線的該些第三部分中之一者安置於該至少一個電力線與該第N程式化線的該第二部分之間；以及複數個電力區段，該些電力區段形成於該第一導電層中，其中在一佈局視圖中，該些電力區段安置於該第N程式化線之該第一部分、該第(N+1)程式化線之該第一部分、該第(N+2)程式化線的該第一部分或該第(N+3)程式化線之該第一部分中的至少兩者之間，且該些電力區段及該至少一個電力線用以接收一電力訊號且具有彼此不同的大小。
  8. 如請求項5所述之記憶體元件，其中：該第(N+2)程式化線之多個第三部分形成於該第一導電層與該第X3導電層之間的複數個第一連續導電層中，該第(N+3)程式化線之多個第四部分形成於該第一導電層與該第X4導電層之間的複數個第二連續導電層中，且該第(N+2)程式化線之該些第三部分的一數量小於該第(N+3)程式化線之該些第四部分的一數量。
  9. 如請求項5所述之記憶體元件，其中：X1等於(2×(N-1)+3)，X2等於(2×(N)+3)，X3等 於(2×(N+1)+3)，且X4等於(2×(N+2)+3)，或者X1等於((N-1)+3)，X2等於(N+3)，X3等於((N+1)+3)，且X4等於((N+2)+3)。
  10. 一種製造記憶體元件的方法，包含以下步驟：在一第一導電層中形成一第一程式化線的一第一部分及一第二程式化線的一第一部分；在該第一導電層上方的一第二導電層中形成該第一程式化線的一第二部分；在該第一導電層上方的一第三導電層中形成該第二程式化線的一第二部分；在該第一導電層及該第三導電層之間形成該第二程式化線的一第一區段；在該第一導電層及該第一區段之間形成該第二程式化線的一第二區段；及藉由該第一區段及該第二區段，耦接該第二程式化線的該第一部分及該第二程式化線的該第二部分，其中該第一程式化線之該第一部分的一寬度不同於該第一程式化線之該第二部分的一寬度，且該第二程式化線之該第一部分的一寬度不同於該第二程式化線之該第二部分的一寬度，及該第一區段的一寬度不同於該第二區段的一寬度。
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