CN101207129A

CN101207129A - 半导体存储装置

Info

Publication number: CN101207129A
Application number: CNA2007101600243A
Authority: CN
Inventors: 车田希总; 石仓聪; 寺野登志夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Socionext Inc
Priority date: 2006-12-21
Filing date: 2007-12-20
Publication date: 2008-06-25
Anticipated expiration: 2027-12-20
Also published as: US7872893B2; JP2008159669A; US20080151606A1; CN101207129B

Abstract

本发明公开了半导体存储装置。目的在于：降低整个存储器在半导体基板所占的面积。具有多层次比特线结构的半导体存储装置包括存储单元、和放大通过比特线从存储单元读出的信号的放大电路。单元N阱区域和放大电路N阱区域连续地形成着，在该单元N阱区域中形成上述存储单元的P沟道晶体管，在该放大电路N阱区域中形成上述放大电路的P沟道晶体管。

Description

半导体存储装置

技术领域

本发明涉及具有多层次比特线结构的SRAM(静态随机存取存储器)等半导体存储装置，特别涉及半导体基板上的放大电路等的配置设计。

背景技术

半导体存储装置由多个存储单元和其它的电路构成。由于上述存储单元在LSI(大规模集成电路)中所占的面积比例较大，因此迫切要求存储单元的小面积化。该要求不管是在数据的读写是通过一条通路(port)进行的1条通路存储器中，还是通过包含读出专用通路等的多条通路来同时进行的多通路存储器中都是一样。

在近年来的微细半导体世代的存储器中，倾向于采用被称为横型单元结构等的版图技术(layout topology)，该横型单元结构等是将构成存储单元的各个晶体管的栅电极形成在与比特线垂直的方向上。适用了上述那样的横型单元结构的多通路存储器被记载在例如日本特开2002-43441号公报中。

并且，具有多层次比特线结构的存储器被众所周知。这种存储器例如包括读出放大电路，该读出放大电路选择多条比特线读出的信号中的其中之一，将其放大之后，输出到全球比特线。上述那样的放大电路被记载在例如日本特开2004-55130号公报、日本特开2004-47003号公报、美国专利第6014338号说明书、美国专利第6105123号说明书等中。

在具有上述那样的横型单元结构及多层次比特线结构且具有读出专用通路的以往的半导体存储装置中，使放大电路的形成P沟道晶体管的N阱区域，与多通路存储器的控制电路、列选择器、或行译码器等的形成P沟道晶体管的N阱区域分开形成一样，与存储单元的形成P沟道晶体管的N阱区域分开形成。

具体地说，例如，想到了图9示意所示的配置设计。在同图的例子中，在半导体基板上设置有含有光学虚设单元部D1的存储单元部M1、基板触点部C1、NWELL分离部S1及放大电路部LAMP1。构成上述各部的N沟道晶体管形成在P阱区域PW1，P沟道晶体管形成在N阱区域NWA1～NWD2。N阱区域NWA1和N阱区域NWC1、NWC2、以及N阱区域NWB1和N阱区域NWD1、NWD2分别被NWELL分离部S1隔开。在P阱区域PW1及N阱区域NWA1等设置有基板触点11、12。

上述放大电路部LAMP1具体为图10所示的结构。即，P沟道晶体管P1～P10(PMOS晶体管)形成在N阱区域NWA1、NWB1中。N沟道晶体管N1、N2(NMOS晶体管)形成在P阱区域PW1中。P沟道晶体管P1～P10的栅电极PG1形成在与无图示的比特线平行的方向(同图的上下方向)上。N沟道晶体管N1、N2的栅电极NG1形成在垂直于比特线的方向(同图的左右方向)上。

但是，在象上述那样将N阱区域NWA1～NWD2分开形成时，需要具有设置NWELL分离部S1及单独的基板触点12的区域，这会使整个存储器在半导体基板所占的面积变大。

发明内容

本发明的目的在于：提供一种能够很容易减少整个存储器在半导体基板所占的面积，同时，很容易抑制因加工精度的差异而使成品率下降等情况的半导体存储装置。

为了解决上述课题，本发明的半导体存储装置具有多层次比特线结构，该多层次比特线结构包括存储单元、和放大通过比特线从存储单元读出的信号的放大电路。特征在于，单元N阱区域和放大电路N阱区域连续地形成着，在该单元N阱区域中形成上述存储单元的P沟道晶体管，在该放大电路N阱区域中形成上述放大电路的P沟道晶体管。

这样一来，由于没有设置用以分离N阱区域的分离部等，因此能够将比特线方向的长度抑制得较短。并且，由于还能够很容易地兼用将电位提供给存储单元的N阱的基板触点、和将电位提供给放大电路的N阱的基板触点，因此能够将比特线方向的长度抑制得更短。

(发明的效果)

使用本发明，能够很容易地减少整个存储器在半导体基板所占的面积，同时，能够很容易地抑制因加工精度的差异而使成品率下降等情况。

附图说明

图1为表示本发明的实施例的半导体存储装置的主要部分的结构的电路图。

图2为表示本发明的实施例的半导体存储装置的存储单元M10的详细结构的电路图。

图3为表示本发明的实施例的半导体存储装置的半导体基板的配置设计的平面图。

图4为表示本发明的实施例的半导体存储装置的放大电路LAMP10的配置设计的平面图。

图5为表示本发明的实施例的半导体存储装置的存储单元M10的配置设计的平面图。

图6为表示本发明的实施例的半导体存储装置的光学虚设单元D10的配置设计的平面图。

图7为表示本发明的实施例的半导体存储装置的半导体基板的比图3所示的范围更广的范围的配置设计的平面图。

图8为表示本发明的实施例的半导体存储装置的变形例的半导体基板的配置设计的平面图。

图9为表示设置有NWELL分离部S1的半导体存储装置的半导体基板的配置设计的平面图。

图10为表示设置有NWELL分离部S1的半导体存储装置的放大电路LAMP10的配置设计的平面图。

(符号的说明)

M1-存储单元部；C1-基板触点部；D1-光学虚设单元部；LAMP1-放大电路部；M10-存储单元；D10-光学虚设单元；NCAD10-选择信号；LAMP10-放大电路；NWA1～NWD2-N阱区域；PWA1、PWA2、PWB1、PWB2、PWC1-P阱区域；F1～F14-p+扩散区域；F15～F18-n+扩散区域；FF1、FF4、FF7-n+扩散区域；FM1～FM9-n+扩散区域；FM10～FM13-p+扩散区域；FF10-p+扩散区域；NSUB1、NSUB2-NWELL基板触点；PSUBA1、PSUBB1、PSUB2、PSUBA3、PSUBB3-PWELL基板触点；N1、N2-N沟道晶体管；MN1、MN2、MNA1、MNA2、MNRD1、MNRA1-N沟道晶体管；P1～P10-P沟道晶体管；MP1、MP2-P沟道晶体管；MNRA1-读出通路存取晶体管；MNRD1-读出通路驱动晶体管；PG1、NG1-栅电极；GPD1-虚设栅极；INV1、INV2-CMOS逆变器(inverter)；RWL0～RWL3-读出字线；WWL0～WWL3-写入字线；LBLA1～LBLB2-读出比特线；WBL0、WBL1-写入比特线；/WBL0、/WBL1-写入比特线；GBL1-主比特线；I1～I3-节点(node)。

具体实施方式

以下，参照附图对本发明的实施例加以详细说明。

首先，对本实施例的半导体存储装置的电路加以说明。

图1为表示半导体存储装置的主要部分的结构的电路图。放大电路LAMP10(局部(local)读出放大电路)通过读出比特线LBLA1、LBLA2、LBLB1、LBLB2连接在设置为阵列状的多个存储单元M10的读出专用通路上。

上述放大电路LAMP10由P沟道晶体管P1～P10(PMOS晶体管)、和N沟道晶体管N1、N2(NMOS晶体管)构成。P沟道晶体管P1～P4根据预充电信号LBPCG来对读出比特线LBLA1～LBLB2进行预充电。P沟道晶体管P5～P8在读出比特线LBLA1～LBLB2为“L(低电平(level))”时，使节点I1或I2上升到“H(高电平(level))”。P沟道晶体管P9、P10根据选择信号NCAD10-11来选择节点I1或I2(存储单元阵列的列)。并且，N沟道晶体管N1在等待(stand-by)时，使节点I3保持为“L”。N沟道晶体管N2在节点I3为“H”时，使主比特线GBL1为“L”。

图2为表示包括专用读出通路的存储单元M10的详细结构的电路图。存储单元M10具有P沟道晶体管MP1、MP2，N沟道晶体管MN1、MN2，N沟道晶体管MNA1、MNA2，读出通路驱动晶体管MNRD1，以及读出通路存取晶体管MNRA1。

P沟道晶体管MP1和N沟道晶体管MN1、以及P沟道晶体管MP2和N沟道晶体管MN2分别构成CMOS逆变器INV1、INV2。CMOS逆变器INV1、INV2的输入、输出端子相互连接在一起，构成触发器电路。N沟道晶体管MNA1、MNA2在写入字线WWL0～WWL3为“H”时，分别作为让一对写入比特线WBL0、/WBL0～WBL1、/WBL1与触发器电路导通的存取门(access gate)(传输门(transfergate))作用。并且，读出通路驱动晶体管MNRD1及读出通路存取晶体管MNRA1在读出字线RWL0～RWL3为“H”，CMOS逆变器INV2的输出为“H”时，使读出比特线LBLA1～LBLB2为“L”。

其次，对半导体基板上的各元件、布线及阱区域的配置设计加以说明。如图3所示，在半导体基板上设置有包含光学虚设单元部D1的存储单元部M1、基板触点部C1及放大电路部LAMP1。构成上述各部的N沟道晶体管形成在P阱区域PWA1、PWA2、PWB1、PWB2、PWC1，P沟道晶体管形成在N阱区域NWA1、NWB1。这里，实际上，各节点的连接是通过例如形成在第一金属布线层以上的多层金属布线层的布线图案来进行的，但为了使说明简单，在图3中加以了省略。

在上述放大电路部LAMP1配置有放大电路LAMP10，如图4所示。放大电路LAMP10的P沟道晶体管P1～P10形成在N阱区域NWA1、NWB1。N沟道晶体管N1、N2形成在P阱区域PWC1。P沟道晶体管P1～P10的栅电极PG1及N沟道晶体管N1、N2的栅电极NG1均形成在垂直于无图示的比特线的方向上(同图的左右方向)。并且，连接为各晶体管的源极和漏极的p+扩散区域F1～F14或n+扩散区域F15～F18彼此之间的方向(例如，连结P沟道晶体管P1的p+扩散区域F1、F2的方向)均形成为与比特线相同的方向(同图的上下方向)。在放大电路LAMP10还适当地设置有虚设栅极GPD1。

并且，在基板触点部C1设置PWELL基板触点PSUBA1、PSUBB1、PSUB2、PSUBA3、PSUBB3及NWELL基板触点NSUB1、NSUB2，被提供规定的电位。

存储单元部M1构成为将多个图5所示的存储单元M10配置成阵列状。这里，同图表示一个存储单元M10的配置设计图案，图示以外的存储单元M10形成为与同图在上下以及/或者左右翻转的图案。P沟道晶体管MP1、MP2形成在N阱区域NWA1。N沟道晶体管MN1、MN2、MNA1、MNA2、MNRD1、MNRA1形成在配置在上述N阱区域NWA1两侧的P阱区域PWA1、PWC1。P沟道晶体管MP1、MP2的栅电极PG1以及N沟道晶体管MN1、MN2的栅电极NG1均与放大电路LAMP10一样，形成在垂直于比特线的方向上(同图的左右方向)。并且，连结各晶体管的p+扩散区域FM10～FM13或n+扩散区域FM1～FM9彼此之间的方向也与放大电路LAMP1一样，形成在与比特线相同的方向上(同图的上下方向)。

并且，在存储单元部M1的设置在放大电路部LAMP1侧的部分的光学虚设单元部D1中设置有图6所示的光学虚设单元D10。在该光学虚设单元D10中形成有图案与存储单元M10的一部分类似的n+扩散区域FF1、FF4、FF7、FM1、FM4、FM7、p+扩散区域FF10、FM10及虚设栅极GPD1。

在上述结构的半导体存储装置中，如图7所示，例如，N阱区域NWB1跨越存储单元部M1、基板触点部C1及放大电路部LAMP1连续，形成为H状。即，由于没有设置用以分开N阱区域NWB1的分离部等，因此能够将比特线方向的长度抑制得较短。

由于为了将电位提供给存储单元部M1及放大电路部LAMP1的N阱区域NWB1而兼用例如一个NWELL基板触点NSUB1、NSUB2等，因此能够很容易地降低半导体存储装置在基板上所占的面积。这点在PWELL基板触点PSUB2等中也是一样。

如果利用上述那样的配置设计，将NWELL基板触点NSUB2配置在例如放大电路部LAMP1的N阱区域NWB1的4个角落附近的话，则能够很容易地提高NWELL基板触点NSUB1、NSUB2等的密度。因此，还能够很容易地使N阱区域NWB1等的电位安定。

由于将存储单元部M1、及基板触点部C1的N阱区域NWB1设定为相同宽度，因此能够很容易地使N阱区域NWB1等与P阱区域PWC1等的边界形成为直线状。故而，还能够很容易地提高各区域的形成精度，减少电路面积。更具体地说，例如，能够降低因存储单元M10的N沟道晶体管MN1、MN2的n+扩散区域FM1～FM9与P阱区域PWB1、PWC1的重叠、以及/或者上述n+扩散区域FM1～FM9与放大电路LAMP10的N阱区域NWB1的分离而使面积增加的必要性。

并且，由于如上所述，通过将构成放大电路LAMP10的P沟道晶体管P1～P10及N沟道晶体管N1、N2的栅电极PG1、NG1的方向、和p+扩散区域F1～F14及n+扩散区域F15～F18的方向(源极、漏极方向)形成为与存储单元M10相同的方向，能够防止曝光时的干涉而造成的栅极和扩散层的变形，抑制栅电极和扩散区域的位置等的差异，提高光刻加工精度，同时，很容易地缩短存储单元部M1与放大电路部LAMP1之间的距离，因此能够进一步谋求小面积化。并且，还能够很容易地减少在制造工序中所产生的不良。

另外，虽然在图7中示出了将在配置有读出通路驱动晶体管MNRD1、及读出通路存取晶体管MNRA1的一侧上邻接的存储单元M10彼此之间的N阱区域NWB1连接在同一放大电路LAMP10的N阱区域NWB1上的例子，但是并不限定于此。即，根据按照构成各电路的N、P沟道晶体管的比例和电路结构而决定的P、N阱的宽度等的不同，通过让在与上述方向不同的方向上邻接的存储单元M10彼此之间的N阱区域连续到同一放大电路LAMP10的N阱区域，也能够将N阱区域形成为H状。

例如，如图8所示，即使不将N阱区域一定形成为H状，也能够同样谋求因没有设置用以分开N阱区域NWB1的分离部等而得到的小面积化、和将一个NWELL基板触点兼用为将电位提供给存储单元部M1及放大电路部LAMP1的N阱区域而得到的小面积化。

放大电路部LAMP1的结构和存储单元M10的配置数目并不限于上述数目。虽然还示出了具有读出专用通路的两通路存储器的例子，但是本发明并不限定于此，也可以适用于单通路存储器、和具有更多的读出以及/或者写入通路的多通路存储器。并且，只要是具有多层次比特线结构的存储器的话，并不限定于两列选择结构。

(工业上的利用可能性)

本发明所涉及的半导体存储装置能够很容易地减少整个存储器在半导体基板所占的面积，同时，具有能够很容易地抑制因加工精度的差异而使成品率下降等的效果，作为具有多层次比特线结构的静态随机存取存储器(SRAM)等半导体存储装置等有用。

Claims

1.一种半导体存储装置，具有包括存储单元和放大电路的多层次比特线结构，该放大电路将通过比特线从存储单元读出的信号放大，其特征在于：

单元N阱区域和放大电路N阱区域连续地形成着，在该单元N阱区域中形成上述存储单元的P沟道晶体管，在该放大电路N阱区域中形成上述放大电路的P沟道晶体管。

2.根据权利要求1所述的半导体存储装置，其特征在于：

隔着基板触点N阱区域连续地形成上述单元N阱区域和放大电路N阱区域，

上述单元N阱区域的宽度和基板触点N阱区域的宽度相等。

3.根据权利要求2所述的半导体存储装置，其特征在于：

上述单元N阱区域、基板触点N阱区域、及放大电路N阱区域中的与比特线平行的方向的边缘部形成为直线状。

4.根据权利要求2所述的半导体存储装置，其特征在于：

上述单元N阱区域及放大电路N阱区域通过设置在上述基板触点N阱区域中的通用基板触点而被提供规定的电位。

5.根据权利要求1所述的半导体存储装置，其特征在于：

构成上述存储单元的各个晶体管的栅电极形成在同一规定的方向上，并且

构成上述放大电路的各个晶体管的栅电极形成在与上述规定的方向相同的方向上。

6.根据权利要求1所述的半导体存储装置，其特征在于：

连结构成上述存储单元的各个晶体管的源极扩散区域和漏极扩散区域的方向形成在同一规定的方向上，并且

连结构成上述放大电路的各个晶体管的源极扩散区域和漏极扩散区域的方向形成在与上述规定的方向相同的方向上。

7.根据权利要求1所述的半导体存储装置，其特征在于：

构成上述存储单元的各个晶体管的栅电极、及构成上述放大电路的各个晶体管的栅电极形成在与比特线垂直的方向上，

连结构成上述存储单元的各个晶体管的源极扩散区域和漏极扩散区域的方向、及连结构成上述放大电路的各个晶体管的源极扩散区域和漏极扩散区域的方向形成在与比特线平行的方向上。

8.根据权利要求1所述的半导体存储装置，其特征在于：

两个以上的单元N阱区域连续地形成到一个放大电路N阱区域。

9.根据权利要求8所述的半导体存储装置，其特征在于：

在与比特线垂直的方向上相互邻接的两个存储单元中各自的单元N阱区域连续地形成到一个放大电路N阱区域。

10.根据权利要求9所述的半导体存储装置，其特征在于：

上述两个存储单元各自具有数据保持电路和读出专用通路，

数据保持电路具有N沟道晶体管和P沟道晶体管，

读出专用通路具有N沟道晶体管，

上述两个存储单元中的、形成数据保持电路及读出专用通路的N沟道晶体管的单元P阱区域连续地形成着，并且

配置在上述P阱区域两侧的、各自形成各数据保持电路的P沟道晶体管的单元N阱区域连续地形成到上述一个放大电路N阱区域。

11.根据权利要求8所述的半导体存储装置，其特征在于：

配置在放大电路N阱区域的比特线方向两侧的两个存储单元中各自的单元N阱区域连续地形成到一个放大电路N阱区域。

12.根据权利要求8所述的半导体存储装置，其特征在于：

在与比特线垂直的方向上相互邻接的两个存储单元中各自的单元N阱区域、以及配置在放大电路N阱区域的比特线方向两侧的两个存储单元中各自的单元N阱区域连续地形成到一个放大电路N阱区域，

包含上述单元N阱区域和放大电路N阱区域的N阱区域形成为H状。