KR920006980A - 메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 - Google Patents

메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리 Download PDF

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Abstract

내용 없음

Description

메모리 행 라인 선택을 위한 개량된 래치형 리피터를 구비한 반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따라 구성된 메모리의 블럭 회로도
제2도는 제1도에 도시된 메모리 내의 행 라인과 그의 래치형 (latched repeater)를 함께 개략적으로 나타낸 회로도.

Claims (20)

  1. 반도체 메모리 내부에 있는 메모리 셀들의 한 행의 선택을 제어하는 행 라인 리피터로서, 래치 마디에 접속되는 입력을 구비함과 아울러 상기의 입력에 응답하여 출력행 라인을 구동하는 출력을 구비한 래치와; 상기한 래치마디와 기준 전압 마디 사이에 직렬로 결합된 도전 통로를 구비하며 또한 입력 행 라인에 결합된 제어 단자를 구비하고, 기준 전압을 수신하는 기준 전압 마디의 전압 레벨은 상기한 래치의 입력에 인가될 때 상기한 래치에 의해 상기한 출력 행 라인을 관련 메모리 셀의 선택을 동작 구동시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 선택 트랜지스터와; 바이어스 전압 마디와 상기한 래치 마디 사이에 접속된 도전 통로를 구비함과 아울러 리세트 신호를 수신하기 위한 제어 단자를 구비하여 상기한 리세트 신호가 제1논리 레벨로 되는 것에 응답하여 도통되며, 상기한 바이어스 전압을 수신하는 바이어스 전압 마디의 전압 레벨은 상기한 래치의 입력에 인가될 때 상기한 래치에 의해 상기한 출력 행 라인을 관련 메모리 셀의 선택을 불능시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 비선택 트랜지스터로 구성됨을 특징으로 하는 행 라인 리피터.
  2. 제1항에 있어서, 상기한 리피터는 상기한 래치 마디와 상기한 기준 전압 사이에서 상기한 선택 트랜지스터의 도전 통로와 직렬로 접속되는 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합되는 제어 단자를 구비하여 상기한 리세트 신호가 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
  3. 제2항에 있어서, 상기한 비선택 및 방전 트랜지스터는 서로 상반되는 도전형으로 된 것을 특징으로 하는 행 라인 리피터.
  4. 제1항에 있어서, 상기한 기준 전압 마디는 상기한 리세트 신호의 논리 보수 상태로 구동된 신호 라인에 접속되며, 상기한 리세트 신호의 제2논리 레벨의 논리 보수 상태가 상기한 기준 전압의 레벨인 것을 특징으로 하는 행 라인 리피터.
  5. 제4항에 있어서, 상기한 리세트 신호는 열 디코더에 의해 발생되는 것을 특징으로 하는 행 라인 리피터.
  6. 제1항에 있어서, 상기한 선택 및 비선택 트랜지스터는 MOS트랜지스터인 것을 특징으로 하는 행 라인 리피퍼.
  7. 제1항에 있어서, 상기한 래치는 제1및 제2교차 결합형 인버터로 구성되어, 상기한 제2인버터의 출력은 이 래치의 입력에 결합되어 있는 한편, 상기한 제2인버터는 상기한 트랜지스터에 비하여 약간 구동 능력을 가지는 것을 특징으로 하는 행 라인 리피터.
  8. 제7항에 있어서, 상기 리피터는 상기한 래치 마디와 상기한 기준 전압 사이에서 상기한 선택 트랜지스터의 도전 통로와 직렬로 접속되는 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합되는 제어 단자를 구비하여 상기한 리세트 신호가 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
  9. 반도체 메모리 내부에 있는 메모리 셀들의 제1및 제2행의 선택을 제어하는 행 라인 리피터로서, 제1마디와 방전마디 사이에 접속되는 도전 통로를 구비함과 아울러 제1입력 행 라인에 결합되는 제어 단자를 구비한 제1트랜지스터와; 상기한 제1마디에 접속되는 입력을 구비함과 아울러 제1출력 행 라인을 구동하는 출력을 구비한 제1래치와; 바이어스 전압과 상기한 제1마디 사이에 접속되는 도전 통로를 구비하며, 리세트 신호를 수신하기 위한 제어 단자를 구비하고, 상기한 리세트 신호의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은, 상기한 제 1래치의 입력에 인가될 때 상기한 제1출력 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제1의 비선택 트랜지스터와; 제1마디와 방전 마디 사이에 접속되는 도전 통로를 구비함과 아울러 제2입력 행 라인에 결합되는 제어 단자를 구비하는 제2트랜지스터와; 상기한 제2마디에 접속되는 입력을 구비함과 아울러 제2출력 행 라인을 구동하는 출력을 구비한 제2래치와; 바이어스 전압과 상기한 제2마디 사이에 접속되는 도전 통로를 구비하며, 리세트 신호를 수신하기 위한 제어 단자를 구비하고, 상기한 리세트 신호의 제1논리 레벨에 응답하여 도통되며, 상기한 바이어스 전압 레벨은, 상기한 제2래치의 입력에 인가될 때 상기한 제2출력 행 라인이 그 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 제2의 비선택 트랜지스터와; 상기한 방전 마디를 기준 전압에 접속시키며, 상기한 기준 전압의 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1출력 행 라인이 그 관련 메모리 셀의 선택을 동작 구동시키는 논리 레벨로 될 수 있게 하는 크기를 갖도록 되어 있는 접속 수단으로 구성됨을 특징을 하는 행 라인 리피터.
  10. 제9항에 있어서, 상기한 접속 수단은 상기한 방전 마디와 상기한 기준 전압사이에 접속된 도전 통로를 구비함과 아울러 상기한 리세트 신호에 결합된 제어단자를 구비한 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 행 라인 리피터.
  11. 행렬로 배열되어 제1및 제2서브-어레이로 그룹화된 복수의 메모리 셀과; 행 어드레스의 값에 따라 하나의 행 라인에 전압을 공급하여 메모리 셀의 한 행을 선택하기 위한 행 디코더와; 각각 그의 입력에서 상기한 행 디코더로부터 하나의 행 라인을 수취하여, 그의 출력에서 상기한 제1서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제1국부 행 라인을 제공하는 복수의 제1행 라인 리피터들과; 각각 그의 입력에서 제1국부 행 라인을 수취하여, 그의 출력에서 상기한 제2서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제2국부 행 라인을 제공하는 복수의 제2행 라인 리피터들과; 열 어드레스 값의 일부분에 의해 하나의 서브-어레이를 선택하며, 상기한 복수의 제1행 라인 리피터에 접속되는 제1리세트 라인과 상기한 복수의 제2행 라인 리피터에 접속되는 제2리세트 라인을 구비하되 상기 제1및 제2리세트 라인은 각각 제1및 제2서브-어레이가 선택되지 않는 것을 제1논리 상태로서 표시하도록 되어 있는 열 디코더로 구성되고; 상기의 제1리세트 라인이 그의 제1논리 레벨로 되는 것에 응답하여, 행디코더에 의해 선택된 행과 관련된 제1행 라인 리피터는 그의 입력에 있는 관련 행 라인으로부터 그의 출력에 있는 제1국부 행 라인을 격리시킴과 동시에 그의 출력에 있는 제1국부 행 라인의 전압 공급을 중지하도록 된 것을 특징으로 하는 반도체 메모리.
  12. 제11항에 있어서, 제2국부 행 라인이 선택 행에 대하여 전압 공급을 받은 이후에 상기한 열 디코더가 상기한 제1리세트 라인을 제1논리 상태로 구동하도록 된 것을 특징으로 하는 반도체 메모리.
  13. 제11항에 있어서, 상기한 각각의 행 라인 리피터는, 제1마디에 접속되는 입력을 구비함과 아울러 상기한 입력에 응답하여 제1국부 행 라인을 구동하는 출력을 구비하는 제1래치와; 상기한 제1마디와 제1기준 전압 마디사이에 직렬로 결합된 도전 통로를 구비하며 또한 하나의 행 라인에 결합된 제어 단자를 구비하고, 기준 전압을 수신하는 기준 전압 마디의 전압 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1래치에 의해 상기한 제1출력 행 라인을 관련 메모리 셀의 선택을 동작 구동시킬 수 있는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 제1선택 트랜지스터와; 제1바이어스 전압과 상기한 제1마디 사이에 접속되는 도전 통로를 구비하며, 상기한 제1리세트 라인에 결합되는 제어단자를 구비하고, 상기한 제1리세트 신호의 상기한 제1논리 레벨에 응답하여 도통되며, 바이어스 전압을 수신하기 위한 상기한 제1바이어스 전압 레벨은 상기한 제1래치의 입력에 인가될 때 상기한 제1래치에 의해 상기한 제1국부 행 라인을 관련 메모리 셀의 선택을 불능시키는 논리 레벨로 설정할 수 있게 하는 크기로 되어 있는 제1비선택 트랜지스터로 구성되며; 상기한 각각의 제2행 라인 리피터는 제2마디에 접속되는 입력을 구비함과 아울러 상기한 입력에 응답하여 제2국부 행 라인을 구동하는 출력을 구비한 제2래치와; 상기한 제2마디와 제2기준 전압 마디 사이에 직렬로 결합된 도전 통로를 구비하며 또한 상기의 제1국부 행 라인에 결합된 제어 단자를 구비하고, 상기한 제2기준 전압 마디는 상기한 기준 전압을 수신하도록 되어 있는 제2선택 트랜지스터와; 제2바이어스 전압과 상기한 제2마디 사이에 접속되는 도전 통로를 구비하며, 상기한 제2리세트 라인에 결합되는 제어단자를 구비하고, 상기한 제2리세트 신호의 상기한 제1논리 레벨에 응답하여 도통되며, 상기한 제2바이어스 전압 마디는 상기한 바이어스 전압을 수신하도록 되어 있는 제2비선택 트랜지스터로 구성됨을 특징으로 하는 반도체메모리.
  14. 제13항에 있어서, 상기한 제1및 제 2행 라인 리피터의 각각은 그의 관련된 선택 트랜지스터의 도전 통로에 직렬로 접속된 도전 통로를 구비함과 아울러 그와 관련된 리세트 신호에 결합된 제어 단자를 구비하며, 그의 관련된 리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 반도체 메모리.
  15. 제13항에 있어서, 상기한 제1및 제2기준 전압 마디는 각각 상기한 제1및 제2리세트 신호의 논리 보수상태로 구동된 신호 라인에 접속되어 있으며, 상기한 각각의 제1및 제2리세트 신호의 제2논리 레벨의 논리 보수 상태가 상기한 기준 전압의 레벨인 것을 특징으로 하는 반도체 메모리.
  16. 제13항에 있어서, 복수의 제1행 라인 리피터내의 제1선택 트랜지스터들은 각각 그의 관련된 제1마디와 제1방전 마디 사이에 접속된 도전통로를 구비하며; 복수의 제2행 라인 리피터내의 제2선택 트랜지스터들은 각각 그의 관련된 제2마디와 제2방전 마디 사이에 접속된 도전 통로를 구비하는 한편; 상기한 제1방전 마디와 상기한 제1기준 전압 마디 사이에 직렬로 접속된 도전 통로를 구비함과 아울러 상기한 제1레세트 라인에 결합된 제어단자를 구비하며 상기한 제1리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 제1방전 트랜지스터와; 상기한 제2방전마디와 상기한 제1기준 전압 마디 사이에 직렬로 접속된 도전 통로를 구비함과 아울러 상기한 제1리세트 라인에 결합된 제어 단자를 구비하며 상기한 제1리세트 라인이 제2논리 레벨로 되는 것에 응답하여 도통되는 제2방전 트랜지스터를 부가적으로 포함함을 특징으로 하는 반도체 메모리.
  17. 제11항에 있어서, 상기한 메모리 셀들은 제1, 제2, 제3 및 제4서브-어레이로 그룹화되어 있으며, 전술한 구성 요소와 더불어, 각각 그의 입력에서 제2국부 행 라인을 수취하여, 그의 출력에서 상기한 제3서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 제3국부 행 라인을 제공하는 복수의 제3행 라인 리피터들과; 각각 그의 입력에서 제3국부 행 라인을 수취하여, 그의 출력에서 상기한 제4서브-어레이 내부의 메모리 셀들의 한 행을 선택하는 복수의 제4국부 행 라인 리피터들을 부가적으로 포함하며; 상기한 열 디코더는 상기한 복수의 제3행 라인 리피터에 접속되는 제3리세트 라인과 상기한 복수의 제4행 라인 리피터에 접속되는 제4리세트 라인을 구비하되 상기한 제3 및 제4서브-어레이가 선택되지 않는 것을 제1논리 상태로서 표시하도록 된 것을 특징으로 하는 반도체 메모리.
  18. 제11항에 있어서, 제2리세트 라인이 제1논리 레벨로 되는 것에 응답하여, 행 디코더에 의해 선택된 행과 관련된 제2행 라인 리피터가 그의 입력에 있는 제1국부 행 라인으로부터 그의 출력에 있는 제2국부 행 라인을 격리시킴과 동시에 그의 출력에 있는 제2국부 행 라인의 전압 공급을 중지하도록 된 것을 특징으로 하는 반도체 메모리.
  19. 제11항에 있어서, 상기한 메모리 등속도 호출 셀인 것을 특징으로 하는 반도체 메모리.
  20. 제11항에 있어서, 선택 행내의 메모리 셀들은 각각 그의 국부 행 라인에 전압 공급이 이루어지는 것에 응답하여 비트 라인에 접속되는 한편, 비트 라인상의 데이터 상태를 감지 및 래치시키는 감지 증폭기가 부가적으로 포함되며, 상기한 감지 증폭기가 비트 라인상의 데이타 상태를 래치하는 것에 응답하여, 선택 어레이와 관련된 리세트 라인이 그의 제1논리 레벨로 구동되는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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