JP2003297958A - コラム基板コーディングを用いた高密度フラッシュメモリ装置及びそのプログラム方法 - Google Patents

Abstract

(57)【要約】 【課題】 多重レベルの記憶動作が可能であり、一回で
一つのセクタ全体よりもより小さいフラッシュメモリ領
域を消去でき、セルパンチスルーに必要な最小距離を減
少させ、コラム方向に沿ってセルの大きさを減少させる
ことができるフラッシュメモリを提供する。 【解決手段】 第１ウェル（１０１）及び第２ウェル
(２０４)を有する基板（２０２）と、基板（２０２）を
複数のサブコラムアクティブ領域（３０４）に画定する
複数のトレンチ（３０２）と、サブコラムアクティブ領
域（３０４）の各々に形成される複数のフラッシュメモ
リセルとを備え、第１ウェル（１０１）が第２ウェル
（２０４）内に画定され、トレンチ（３０２）が第１ウ
ェル（１０１）内に形成され、且つ第２ウェルまで拡張
されて形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
装置に関し、特に、コラム基板コーディング(columnar
substrate coding)を用いる高密度フラッシュメモリ装
置に関する。

【０００２】

【従来の技術】フラッシュメモリは、EPROM(Erasable P
rogrammable Read Only Memory)を基に開発された。通
常、EPROM技術は、メモリをプログラムするため、即ち
メモリへのデータの記録に、ホットエレクトロン注入を
利用し、メモリ内容を消去するために紫外線を用いる。
ドレイン及び制御ゲートの全てに高い正電圧を印加し、
ソースを接地することによって、フローティングゲート
へのアバランシェ注入が達成される。セルを紫外線に露
光させると、フローティングゲートと酸化膜との間のエ
ネルギー障壁を越えるレベルに、フローティングゲート
中の電子のエネルギーを増大させることができる。

【０００３】通常の単一トランジスタ(single-transist
or)セルフラッシュメモリ技術は、単一トランジスタセ
ルEPROM技術と類似している。しかし、フラッシュメモ
リは、メモリ内容の冷電子トンネル(cold electron tun
neling。FN(Fowler Nordheim)トンネルともいう)効果を
利用して、一度にメモリアレイ全体あるいはメモリの一
セクタに対して、メモリ内容の電気的な消去を可能にす
る。

【０００４】図1は、従来の単一トランジスタフラッシ
ュメモリセルの概略構造を示す断面図である。より詳し
くは、通常の3重ウェル基板構造の最上位ウェルである3
重p-ウェルに基づいた従来のセルが示されている。従来
の3重ウェル基板構造は、図2に示されている。

【０００５】図１に示した従来のセルは、n+ドープされ
たドレイン102、n+ドープされたソース104、フローティ
ングゲート(FG)106、制御ゲート108、酸化膜110、ドレ
インコンタクト112、及びソースコンタクト114を備えて
いる。ドレイン電圧はVdで、ソース電圧はVsで、制御ゲ
ート電圧はVgで、それぞれ示されている。通常、フラッ
シュメモリは、ワードライン[WL]が制御ゲート108であ
って、ビットライン[BL]がドレイン102に接続されるよ
うに構成される。

【０００６】図１に示した従来のセルは、チャネル(ド
レイン102とソース104との間の基板領域)からフローテ
ィングゲート106へのホットエレクトロン注入によりプ
ログラムされる。通常、ソース104を接地したまま、ド
レイン102と制御ゲート108全てに高い正電圧を印加する
ことによって行われる。これにより、電子がフローティ
ングゲート106に注入される。セルがプログラムされる
と、蓄積された電子によってフローティングゲート106
に負電荷が存在することとなる。負電荷は、制御ゲート
108で見られるように、メモリ装置のしきい電圧を上昇
させる。したがって、制御ゲート108に正電圧を印加し
ても、制御ゲート電圧がセルしきい電圧より低ければ、
トランジスタはターンオンされない。

【０００７】図１に示した従来のセルは、通常、制御ゲ
ート108を接地したまま、ソース104またはPウェル101に
高い正電圧を印加することによって、冷電子トンネル効
果により消去される。これはフローティングゲート106
からの電子をソース104にトンネル移動させる。セルが
消去されると、フローティングゲート106上に蓄積され
た電子が除去される。これによって、メモリ装置のしき
い電圧が減少する。したがって、正電圧が制御ゲート10
8に印加されると、トランジスタがターンオンされる。

【０００８】図1は、例示を目的とするものであり、正
確なスケールで図示されてはいない。例えば、ソース及
びドレインは、相異なる接合深さで、より非対照であり
得る。同様に、本明細書に添付された他の図も、例示を
目的とするものであり、正確なスケールでは図示されて
いない。

【０００９】図2は、従来の3重ウェル基板の概略構造を
示す断面図である。この構造は、pドープされた基板202
を備えている。Pドープされた基板202内に、nドープさ
れたウェル204が形成される。Nドープされたウェル204
内に、pドープされたウェル101が形成される。これが図
1に示されているセルが形成されるPウェル(3重Pウェル)
101である。

【００１０】

【発明が解決しようとする課題】図1に示した従来の単
一トランジスタセルのフラッシュメモリセルは、通常フ
ローティングゲートの下(フローティングゲート106とチ
ャネルとの間)にEPROMセルよりさらに薄い酸化膜を有す
る。薄い酸化膜は、フローティングゲート106とソース1
04との間の冷電子トンネル効果によって消去が行われる
ことを可能にする。

【００１１】EPROMのプログラミングのように、従来の
単一トランジスタセルフラッシュメモリのプログラミン
グは、通常、ビットラインを介してドレイン102に正電
圧を印加し、ワードラインを介して制御ゲート108に高
い正電圧を印加し、且つソース104を接地することによ
って行われる。これは、ドレイン102に隣接した基板101
からフローティングゲート106にホットエレクトロン注
入を引き起こす。ホットエレクトロン注入を利用したこ
のようなプログラミングは、フローティングゲート106
に蓄積された電荷が正確に制御され難いという点で好ま
しくない。フローティングゲート106に蓄積された電荷
を正確に制御できないことは、従来の単一トランジスタ
セルフラッシュメモリにおける第１の問題である。この
ような問題によって、フラッシュメモリのセルに多重レ
ベル(すなわち、1ビット以上の情報)を記憶することが
困難となる。

【００１２】従来の単一トランジスタセルフラッシュメ
モリの消去は、一つのセクタ内で基板101に高い正電圧
(例えば、+12V)を印加し、制御ゲート108を接地するこ
とによって行うことができる。これはフローティングゲ
ート106からソース104への電子のトンネル移動を引き起
こす。一つのセクタ内の全セルによって共通基板が共有
されているため、一つのセクタよりもさらに小さいメモ
リ領域だけを消去することはできない。セクタの大きさ
は、例えば、8個のセクタから構成された4メガビットフ
ラッシュメモリにおいては512キロビットである。この
ように、一つのセクタよりも小さいメモリ領域を消去で
きないことは、従来の単一トランジスタセルフラッシュ
メモリの第２の問題である。

【００１３】従来のフラッシュメモリは、単一トランジ
スタセルを使用する代わりに、二つ以上のトランジスタ
を持つセルを使用することができる。例えば、各セル
は、2個のトランジスタ(すなわち、一つは選択(select)
トランジスタであって、他の一つは保存(storage)トラ
ンジスタである)を備えることができる。このような複
数のトランジスタからなるセルを利用することによっ
て、単一ワードなどの小さいメモリ領域の消去が達成さ
れた。しかし、このような複数トランジスタセルは、実
質的に単一トランジスタセルよりも大きく、したがっ
て、高密度フラッシュメモリアプリケーションには適さ
ない。

【００１４】従来、フラッシュメモリのセルの大きさ
は、セルパンチスルー要件により制限される。セルパン
チスルーは、ドレイン接合部の空乏領域がソース接合部
の空乏領域と合わせ（merge）られる時に発生する。セ
ルパンチスルーを防止するために、通常、ビットライン
(またはコラム)に沿ってドレイン102とソース104との間
は最小距離以上の距離が要求される。動作中にドレイン
に印加される最大電圧が高くなるほど、最小距離はより
大きくすべきでる。この方式では、セルパンチスルーに
よって、コラム方向に沿ってセルの大きさが制限され、
このことが、従来の単一トランジスタセルフラッシュメ
モリの第３の問題である。

【００１５】本発明は、上記した従来技術の問題に鑑み
てなされたものであって、多重レベル記憶動作が可能で
あり、一回に一つのセクタ全体よりも小さいフラッシュ
メモリ領域を消去でき、セルパンチスルーに必要な最小
距離を減少させ、コラム方向に沿ってセルの大きさを減
少させることができるフラッシュメモリを提供すること
を目的とする。

【００１６】

【課題を解決するための手段】上記した課題を解決する
ために、本発明に係る第１のフラッシュメモリ装置は、
第１及び第２ウェルを持つ基板と、該基板を複数のサブ
コラムアクティブ領域(sub-columnar active regions)
に画定する複数のトレンチと、前記サブコラムアクティ
ブ領域の各々に形成される複数のフラッシュメモリセル
とを備え、前記第１ウェルは前記第２ウェル内に画定さ
れ、前記トレンチは、前記第１ウェル内に形成され、前
記第２ウェルに拡張されることを特徴としている。

【００１７】また、本発明に係る第２のフラッシュメモ
リ装置は、第１及び第２ウェルを有する基板と、該基板
を複数のビットラインに画定する複数の深いトレンチ
と、前記第１及び第２領域に対する電流の流れを調節す
るための第１及び第２パストランジスタを有するコネク
ティング領域とを備え、前記第１ウェルが前記第２ウェ
ル内に画定され、前記トレンチが、前記第１ウェル内に
画定され、且つ前記第２ウェルまで拡張され、各々の前
記ビットラインが、その上に複数のフラッシュメモリセ
ルが形成される前記トレンチにより画定される第１領
域、及びその上に複数のフラッシュメモリセルが形成さ
れる前記トレンチにより画定される第２領域を備え、前
記第１及び第２領域が前記トレンチにより分離されるこ
とを特徴としている。

【００１８】また、本発明に係る不揮発性メモリ装置の
プログラム方法は、メモリセルのフローティングゲート
をプログラムする不揮発性メモリ装置のプログラム方法
であって、選択された制御ゲートに第１電圧を印加する
ステップと、ソースに第２電圧を印加するステップとを
含み、前記第２電圧が正であることを特徴としている。

【００１９】

【発明の実施の形態】上記したように、本発明は、他の
ビットラインの基板からセルの各ビットライン(または
コラム)に対する基板を分離することに関する。少なく
とも最小限のビットライン分離（例えば、現在の技術に
おいては0.5マイクロメートル（μｍ）よりも小さい）
に対し、分離されたPウェルは水平拡散によって合わせ
（merge）られるため、Pウェル注入の間に分離されたP
ウェルを形成することによって、このような分離を行う
ことは可能でない。したがって、本発明では、分離を達
成するために、トレンチを利用する。分離を達成するた
めに、トレンチを利用する2つの方法が図3A及び図3Bに
示されている。この概念は、本出願人に譲渡されたアメ
リカ特許第6,198,658号に開示されている。

【００２０】図3Aは、本発明の第１の実施の形態に係る
深いトレンチ分離膜DTI（deep trench isolation）を備
えた3重ウェル基板の概略構造を示す断面図である。図2
に示した3重ウェル基板構造に加えて、図3Aの構造で
は、酸化物で埋め込まれる深いトレンチ302を備えてい
る。図3Aでは、深いトレンチ302は、Pウェル101内にア
クティブ基板領域304の分離膜を確保するために、Pウェ
ル101の底よりも若干下方に拡長されている。トレンチ3
02の側壁に沿って分離膜を確保するために、p-注入を利
用して側壁が注入される。トレンチ側壁におけるp-注入
は、トレンチに対するしきい(ターンオン)電圧を増大さ
せて、それが「オフ」状態を維持して分離領域の役割を
することを保障する。

【００２１】図3Bは、本発明の第２の実施の形態に係る
浅いトレンチ分離膜STI（shallow trench isolation）
を備えた3重ウェル基板の概略構造を示す断面図であ
る。図3Aに示した深いトレンチ分離膜を利用する代わり
に、図3Bの構造は、深いn+注入306の後に、酸化物で埋
め込まれる浅いトレンチ308を形成する。これは、Pウェ
ル101の深さ全体に沿ってアクティブ基板領域304を完全
に分離するには、n+注入のみを利用することが問題とな
り得るからである。したがって、その代りに、深い領域
にはn+注入306を用い、n+注入領域の上の浅い領域には
酸化物で埋め込まれた浅いトレンチ308を用いる。

【００２２】図3A及び図3Bでは、例示の目的で一つのア
クティブ基板領域304のみが示されているが、本発明に
よれば、複数のアクティブ基板領域304が形成される。
各アクティブ基板領域304は、トレンチ302、またはn+注
入306及びトレンチ308により他の領域から分離され、各
アクティブ基板領域304は、フラッシュメモリセルのコ
ラムが形成される分離されたコラム型(columnar)基板を
備える。

【００２３】図3Cは、本発明の第１又は第２の実施の形
態に係るトレンチ302またはn+注入306及びトレンチ30
8、並びに複数のアクティブ基板領域304を示すレイアウ
ト図である。複数のアクティブ基板領域304は、コラム
構造からトレンチ302またはn+注入306及びトレンチ308
により分離されることが示されており、ここで、各分離
されたアクティブ基板領域304は、コラムまたはビット
ラインに対応する。

【００２４】図4Aは、本発明の第３の実施の形態に係る
単一のトランジスタフラッシュメモリセルのビットライ
ンに沿った断面図である。図4Aのセルは、いくつかの重
要な観点から図1のセルとは異なる。第１に、図4Aのセ
ルは、基板の分離されたコラムアクティブ基板領域304
上に形成される点で、図1のセルとは異なる。第２に、
図4Aのセルでは、分離されたコラムアクティブ基板領域
304に対する電気コンタクト402が形成される。第３に、
図4Aのセルでは、分離された領域304に対する電気コン
タクト402が存在するため、セルの消去はフローティン
グゲート106から分離されたコラムアクティブ基板領域3
04への冷電子トンネル効果を利用して行うことができ
る。したがって、第1ビットライン[BL]が読み取り専用
に用いられる間(また、プログラム及び消去の間にはフ
ローティングされるようにし)、電気コンタクト402がプ
ログラム及び消去の目的で第2ビットライン[BL']として
用いられる。第４に、ローカルインタコネクトがソース
104に接続するために用いられるので、ソースコンタク
ト114が不要である。

【００２５】図4Bは、本発明の第３の実施の形態に係る
単一のトランジスタフラッシュメモリセルのワードライ
ンに沿った断面図である。図4Bに示されているように、
フローティングゲート106は、第1ポリシリコン層(ポリ
1)により形成され、制御ゲート108は、第2ポリシリコン
層(ポリ2)により形成される。

【００２６】上記したように、本発明は、各コラム型ア
クティブ基板領域304に対する個別的なアクセスを含
む、フラッシュセルに対するコネクションを提供するこ
とにも関連する。コネクションを提供するための三つの
方法が、図5A、図5B及び図5Cに示されている。

【００２７】図5Aは、本発明の第４の実施の形態に係る
フラッシュメモリセルに対するコンタクト及びコネクシ
ョン層の第1レイアウトを示す平面図である。第1レイア
ウトは、フローティングゲート(FG)106、ドレインコン
タクト112、Pウェルコンタクト402、ドレインライン[B
L]502、ソースライン504、制御ライン[WL]506及び基板
ライン[BL']508を備えている。このレイアウトは例示を
目的とするものであり、レイアウト上の寸法は、正確な
寸法を示すものではない。また、Pウェルコンタクト402
は、全てのセルまたはセルの対に対して形成される必要
はなく、コラム方向基板抵抗を十分に低く維持する必要
がある。

【００２８】第1レイアウトにおいて、フローティング
ゲート106が、第1ポリシリコン層(ポリ1)から形成され
ることが示されている。当然に、フローティングゲート
106は、シリコン二酸化物により取り囲まれており、そ
れに対する直接的なコネクションが存在しない場合には
フローティングされる。ドレインライン502は、第1金属
層(金属1)から形成されることが示されており、ドレイ
ンコンタクト112を介してドレイン102に接続する。ドレ
インライン502上の電圧は、Vdで表示されている。ソー
スライン504は、ローカルインタコネクト(LI)から形成
されることが示されており、ソース104に接続されてい
る。ローカルインタコネクトLIが用いられるため、ソー
スコンタクトが各ソース104に接続される必要がない。
ソースライン504上の電圧は、Vsで表示されている。図5
Aに示されているように、ソースライン504は、一対のロ
ー（行）セルにより各々共有される共通ソースラインを
構成する。ローカルインタコネクトLIは、トレンチのよ
うな分離領域を横切ることができる金属コンダクターで
ある。ローカルインタコネクトLIは、また通常の金属
(アルミニウム)またはポリシリコンとは異なるレベルに
配置されて、これらの伝導体を横切ることができる。ロ
ーカルインタコネクトLIはタングステンを含んでいても
よい。制御ライン506は、第2ポリシリコン層(ポリ2)か
ら形成されることが示されている。各フローティングゲ
ート106上に、制御ゲート108が制御ライン506により形
成される。制御ライン506上の電圧はVgで表示されてい
る。最後に、基板ライン508は、ポリシリコン層(ポリ3)
から形成されることが示されており、Pウェルコンタク
ト402を介して分離されたコラムアクティブ基板領域304
に接続されている。基板ライン508上の電圧は、Vbで示
されている。

【００２９】図5Aに示されているPウェルコンタクト402
は、分離されたコラムアクティブ基板領域304に対する
アレイ内(in-array)コンタクトを構成する。コラムに沿
ったこのようなPウェルコンタクト402は、基板抵抗が十
分に高い場合に必要である。その場合、コンタクトをコ
ラムアクティブ基板領域304の端のみに形成すれば、基
板抵抗による電圧降下がコラムの中間側に対するセルに
おける基板電圧(Vb)に実質的に影響を与え得る。0.5ミ
クロン製造技術を利用した第1レイアウトから推定され
るセルの大きさは、0.75μｍ(ロー方向)x1.1μｍ(コラ
ム方向)=0.825(μｍ)²となり得る。

【００３０】図5Bは、本発明の第５の実施の形態に係る
フラッシュメモリセルに対するコンタクト及びコネクシ
ョン層の第2レイアウトを示す平面図である。図5Aにお
ける第1レイアウトと比較するれば、図5Bに示した第2レ
イアウトは、アレイ内Pウェルコンタクト402及び基板ラ
イン508を全く備えていない。この場合には、基板抵抗
が十分に低いので、コンタクト(図示せず)はコラムアク
ティブ基板領域304の端のみに形成される。プログラム
及び消去の間に用いられる第2ビットライン[BL']は、こ
のコラムアクティブ基板領域304の端のコンタクトに接
続される。アレイ内Pウェルコンタクト402がないため、
第2レイアウトは、第1レイアウトよりも更にセルの大き
さを小さくすることが可能である。0.25ミクロンの製造
技術を利用した第2レイアウトから推定されるセルの大
きさは、0.75μｍ(ロー方向)x0.9μｍ(コラム方向)=0.6
75(μｍ)²となり得る。

【００３１】図5Cは、本発明の第６の実施の形態に係る
フラッシュメモリセルに対するコンタクト及びコネクシ
ョン層の第３レイアウトを示す平面図である。図5Bにお
ける第2レイアウトと比較すれば、図5Cの第３レイアウ
トは、ソースライン504に関して異なる構造を有してい
る。第３レイアウトは、第2レイアウトと同様にアレイ
内Pウェルコンタクト402を備えていないので、0.25ミク
ロンの製造技術を利用すれば0.675(μｍ)²のセルサイズ
となる。

【００３２】図5Cに示されているn-拡散オープニング領
域は、n-拡散注入に用いられるマスクにおける開口部(o
penings)を示す。拡散領域は、アクティブ領域内のみに
形成されてもよく、これによって、同じワードラインに
沿って位置するセルのソース104が接続されることがな
い。

【００３３】図5Cに示された接続構造において、選択さ
れたセルのソース104は、恒久的に基板304に接続され
る。従来の構造では、プログラム動作の間に共通ソース
は接地され、消去動作の間には(チャネル消去のために)
フローティングされるか、または(ソース消去のために)
正電圧を印加される。本実施の形態に係る構造では、ソ
ース104が消去動作の間にフローティング状態を維持し
ないので、セルの消去を妨害しない。プログラミング動
作に対しては、全ソースが共に接続されるが、これは全
LIラインを結ぶことにより実現できる。

【００３４】表1に、本発明に係るフラッシュメモリセ
ルに対する動作条件の一例を示す。表1に示す電圧は、
例示を目的とするものであって、これらの値に限定する
ことを意味するものではない。

【００３５】

【表１】

【００３６】上記の表１において、任意の動作の間にソ
ース電圧Vsが「フロート」と表示されているが、実際に
はソース電圧Vsは、図5A又は図5Bに示したレイアウト構
造の場合のみ、フローティングされる。図5Cに示したレ
イアウト構造では、ソース電圧Vsは通常基板電圧Vbと同
じである。

【００３７】表2に、本発明に係るフラッシュメモリセ
ルに対する動作条件の別の例を示す。表2に示す電圧
も、例示を目的とするものであって、これらの値に限定
することを意味するものではない。

【００３８】

【表２】

【００３９】表3に、本発明に係るフラッシュメモリセ
ルに対する動作条件のさらに別の例を示す。表3に示す
電圧も、例示を目的とするものであって、これらの値に
限定することを意味するものではない。

【００４０】

【表３】

【００４１】例えば、プログラミング動作は、ホットエ
レクトロンをセルのソース側からフローティングゲート
に注入することによって行われる。セルを「0」にプロ
グラムするには、選択されたワードラインに約8Vが供給
され、選択されないワードラインは、フローティングさ
れるか又は接地され、選択されたビットラインは接地さ
れ、選択されないビットラインはフローティングされ、
共通ソースには約4Vが供給される。

【００４２】セルを「1」にプログラムするには、選択
されたワードラインに約8Vが供給され、選択されないワ
ードラインはフローティングされるか又は接地され、選
択されたビットラインには約4Vが供給され、選択されな
いビットラインはフローティングされ、共通ソースには
約4Vが供給される。

【００４３】上記したソースプログラミング方法におい
て、ソース領域は、リン(Phosphorous)及び砒素(Arseni
c)を含む二重拡散された接合部である。リンは、約50ke
Vを利用して注入され、3x10¹⁴cm^-2の濃度で拡散され
る。砒素は、約60keVを利用して注入され、4x10¹⁵cm^-2
の濃度で拡散される。ソース領域は、ドレイン領域より
もさらに深く基板内部まで形成され、縦断面においてド
レイン領域よりも基板の表面に対してより急峻な角度を
成すことが好ましい。ソース側からのプログラミング
は、ドレイン側からのプログラミングよりも速くセルを
プログラムできる。

【００４４】本発明は、いくつの観点で有益である。第
１に、本発明に係るフラッシュメモリは、セル当たり1
ビット以上の情報が記憶できる多重レベル記憶動作に好
適である。それぞれのコラム領域304に対する個別的な
アクセスは、フローティングゲート106上の蓄積電圧を
介してより正確な制御を行うことができる能力を提供す
る。蓄積電圧を介したより正確な制御は、多重レベル記
憶に必要である。プログラムの間のみでなく、消去動作
の間に、各ビットラインが個別的にアクセスされ得るの
で、ビットのプログラムの間に全ての「オーバーシュー
ト(overshoot)」を補正できる能力が提供される。多重
レベル記憶に必要なより正確な電圧レベルの格納を達成
するために、プログラミングアルゴリズムは、この能力
を使用することができる。また、プログラミング及び消
去の全てが、注入(injection)メカニズムの代わりに、
トンネル効果メカニズムを利用するので、格納された電
圧レベルの制御にさらに正確さが提供される。

【００４５】第２に、各コラム領域304に対する個別的
なアクセスは、一回に一つのセクタ全体よりもより小さ
いフラッシュメモリ領域が消去されるようにすることが
できる能力を提供する。ソース104及びドレイン102をフ
ローティング状態に維持し、選択されたワードラインの
制御ゲート108に高い負電圧を印加し、選択されないワ
ードラインの制御ゲート108には小さな正電圧を印加
し、アクティブ基板領域304に高い正電圧を印加するこ
とによって、一つまたは2個のワードライン(「ロー(row
s)」ともいう)を消去できる。この場合に、選択された
ワードライン108に対応するn-極性ソースライン504は、
アクティブ基板領域304の正電圧に近いレベルにフロー
ティングされる。したがって、各ワードラインが各々の
ソースライン504を有している場合、一回に一つのワー
ドラインが消去できる。代わりに、2個の隣接した１ワ
ードラインが共通ソースライン504を共有する場合、2個
の隣接した１ワードラインを同時に消去できる。

【００４６】また、選択されたワードラインの制御ゲー
ト108に高い負電圧を印加し、特定のビットラインに対
応するコラム型アクティブ基板領域304を接地し、ドレ
イン102及びソース104をフローティングすることによっ
て、一つまたは二つのワードラインよりもより小さい単
一セルを消去できる。この場合、フローティングソース
ライン504内に電圧が誘導されない。したがって、単一
セルを消去できる。

【００４７】最後に、コラムアクティブ基板領域304か
らの冷電子トンネル効果を利用してプログラム及び消去
が全て行われるので、ドレイン102またはソース104に高
電圧を印加する必要がない。表1に示したように、ドレ
インとソースとの間に印加される最高電圧は、読み取り
動作の間に発生し、1Vよりも小さい。これによって、セ
ルパンチスルーに必要な最小距離を減少させることがで
き、したがって、コラム方向に沿ってセルの大きさを減
少させることができる。その結果、より高密度のフラッ
シュメモリを実現できる。

【００４８】また、コラムアクティブ基板領域は、複数
のサブコラムアクティブ領域に分離されて、消去及びプ
ログラム動作を増加させる。サブコラムアクティブ領域
のより小さい構造的領域は、大きいコラムアクティブ基
板領域よりもさらに短い充電及び放電時間を提供する。
後述する実施の形態では、一つのコラムアクティブ基板
領域が2個のサブコラムアクティブ領域に分離されて示
されているが、別の実施の形態では3個またはその以上
のサブコラムアクティブ領域に分かれ得る。

【００４９】図6Aは、本発明の第７の実施の形態に係る
深いトレンチ602、604、606、608、複数のサブコラムア
クティブ領域610、612及び複数のコネクティング領域61
4を備えたフラッシュメモリ装置600のレイアウトを示す
平面図である。各コネクティング領域614は、下記によ
り詳細に説明するように、上位のサブコラムアクティブ
領域610と下位のサブコラムアクティブ領域612とを電気
的に接続する。

【００５０】例えば、サブコラムアクティブ領域610、6
12はPウェルであって、コネクティング領域614はNウェ
ルである。複数のフラッシュメモリセルは、サブコラム
アクティブ領域上にNANDゲート構造で形成される。NAND
ゲート構造は、通常、記憶容量においてNORゲート構造
よりも相当に小さい領域しか占有しない。

【００５１】図6Bは、図6Aに示したフラッシュメモリ装
置600の概略構造を示すAA−AA線断面図である。コンタ
クトウェル620により分離されるパストランジスタ616、
618がコネクティング領域614上に形成される。コンタク
トウェル620は、第2金属層M2またはグローバルビットラ
インに接続されるPウェルである。グローバルビットラ
インは、複数のビットラインに接続され、電圧を供給す
る。トランジスタ616の拡散領域622は、サブコラムアク
ティブ領域610の拡散領域624に接続される。拡散領域62
2、624は、サブコラムアクティブ領域610に電圧を提供
するローカルインタコネクト、または第1金属層M1に接
続される。サブコラムアクティブ領域610は、NANDゲー
ト構造(図示せず)であり、その上に形成される複数のフ
ラッシュメモリセルを備える。

【００５２】同様に、トランジスタ618の拡散領域626
は、サブコラムアクティブ領域612の拡散領域628に接続
される。拡散領域626、628は、サブコラムアクティブ領
域612に電圧を供給する第1金属層M1に接続される。サブ
コラムアクティブ領域612は、NANDゲート構造（図示せ
ず）であり、その上に形成される複数のフラッシュメモ
リセルを備える。

【００５３】動作時、パストランジスタは、サブコラム
アクティブ領域に対する電流の流れの調節に用いられ
る。例えば、パストランジスタ616は、サブコラムアク
ティブ領域610に特定の電圧を印加するためにターンオ
ンされ、電圧供給を遮断するためにターンオフされる。
同様に、パストランジスタ618は、サブコラムアクティ
ブ領域612に印加される電圧を調節するために、ターン
オンまたはターンオフされる。サブコラムアクティブ領
域610、612に印加される電圧は、コンタクトウェル620
を介して第2金属層M2により供給される電圧に対応す
る。

【００５４】例えば、コネクティング領域614は、Nウェ
ルであって、サブコラムアクティブ領域610、612はPウ
ェルである。

【００５５】また、サブコラムアクティブ領域610、612
の拡散領域624、628は、N+/P+領域であってもよく、こ
れにより、単一のNウェルが2個の隣接したフラッシュメ
モリセルに用いられ得る。図6Cは、このようなN+/P+領
域630の一例を示しているレイアウト図である。

【００５６】尚、本発明は、上記した実施の形態に限定
されるものではなく、本発明の趣旨から逸脱しない範囲
内で多様に変更して実施することが可能である。

【００５７】

【発明の効果】本発明に係るフラッシュメモリによれ
ば、セル当たり1ビット以上の情報が記憶できる多重レ
ベル記憶動作を提供することができる。また各々のコラ
ム領域に対する個別的なアクセスによって、フローティ
ングゲート上の蓄積電圧を介して、より正確な制御を行
うことができる能力を提供し、一回に一つのセクタ全体
よりもさらに小さいフラッシュメモリ領域を消去するこ
とが可能となる効果を奏する。また、コラムアクティブ
基板領域からの冷電子トンネル効果を利用してプログラ
ム及び消去が全て行われるので、ドレインまたはソース
に高電圧を印加する必要がなく、セルパンチスルーに必
要な最小距離を減少させ、コラム方向に沿ってセルの大
きさを減少させることができる。その結果、より高密度
のフラッシュメモリを実現できる。

【００５８】また、本発明によれば、コラムアクティブ
基板領域が複数のサブコラムアクティブ領域に分離さ
れ、より速いプログラム及び消去動作を提供することが
できる。

【図面の簡単な説明】

【図１】 従来の単一トランジスタフラッシュメモリセ
ルの概略構造を示す断面図である。

【図２】 従来の3重ウェル基板の概略構造を示す断面
図である。

【図３Ａ】 本発明の一実施の形態に係る深いトレンチ
分離膜(DTI)を備えた3重ウェル基板の概略構造を示す断
面図である。

【図３Ｂ】 本発明の一実施の形態に係る浅いトレンチ
分離膜(STI)を備えた3重ウェル基板の概略構造を示す断
面図である。

【図３Ｃ】 本発明の一実施の形態に係るアクティブ基
板領域及びトレンチを示すレイアウト図である。

【図４Ａ】 本発明の一実施の形態に係る単一トランジ
スタフラッシュメモリセルの概略構造を示すビットライ
ンに沿ってた断面図である。

【図４Ｂ】 本発明の一実施の形態に係る単一トランジ
スタフラッシュメモリセルの概略構造を示すワードライ
ンに沿ってた断面図である。

【図５Ａ】 本発明の一実施の形態に係るフラッシュメ
モリセルに対するコンタクト及びコネクション層の第1
レイアウトを示す平面図である。

【図５Ｂ】 本発明の一実施の形態に係るフラッシュメ
モリセルに対するコンタクト及びコネクション層の第２
レイアウトを示す平面図である。

【図５Ｃ】 本発明の一実施の形態に係るフラッシュメ
モリセルに対するコンタクト及びコネクション層の第３
レイアウトを示す平面図である。

【図６Ａ】 本発明の他の実施の形態に係るアクティブ
領域及びトレンチの概略的なレイアウトを示す平面図で
ある。

【図６Ｂ】 図6Aの矢印AAに沿った断面図である。

【図６Ｃ】 N+/P+コンタクト領域の概略的なレイアウ
トを示す平面図である。

【符号の説明】

１０１ Ｐウェル ２０２ 基板 ２０４ Ｎウェル ３０２ トレンチ ３０４ コラムアクティブ基板領域

フロントページの続き Ｆターム(参考） 5B025 AC04 AD04 AD08 5F083 EP02 EP23 ER22 ER30 GA09 NA01 5F101 BA01 BB05 BD35 BD36 BE07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 第１及び第２ウェルを持つ基板と、該基
   板を複数のサブコラムアクティブ領域(sub-columnar ac
   tive regions)に画定する複数のトレンチと、 前記サブコラムアクティブ領域の各々に形成される複数
   のフラッシュメモリセルとを備え、 前記第１ウェルが前記第２ウェル内に画定され、 前記トレンチが、前記第１ウェル内に形成され、且つ前
   記第２ウェルまで拡張されているフラッシュメモリ装
   置。
2. 【請求項２】 前記フラッシュメモリセルが、ＮＡＮＤ
   ゲート構造に配列されている請求項１に記載のフラッシ
   ュメモリ装置。
3. 【請求項３】 前記トレンチが、酸化物で埋設される深
   いトレンチを備えている請求項１に記載のフラッシュメ
   モリ装置。
4. 【請求項４】 前記トレンチが、酸化物で埋設される浅
   いトレンチと、該浅いトレンチの下の深いイオン注入(d
   eep ion implants)領域とを備えている請求項１に記載
   のフラッシュメモリ装置。
5. 【請求項５】 前記複数のトレンチにより画定されるコ
   ネクティング領域をさらに備え、 該コネクティング領域が、一つの軸に沿って互いに整列
   する２個の前記サブコラムアクティブ領域を電気的に接
   続するように構成されている請求項１に記載のフラッシ
   ュメモリ装置。
6. 【請求項６】 前記コネクティング領域が、２個の前記
   サブコラムアクティブ領域に対する電流の流れを調節す
   るための少なくとも２個のパストランジスタ(pass tran
   sistor)を備えている請求項５に記載のフラッシュメモ
   リ装置。
7. 【請求項７】 前記フラッシュメモリセルのソースに対
   するコネクションが、ローカルインタコネクト(local i
   nterconnect)を用いて形成される請求項１に記載のフラ
   ッシュメモリ装置。
8. 【請求項８】 消去動作の間に、前記サブコラムアクテ
   ィブ領域を用いて、ビットラインに対する個別的なアク
   セスが提供される請求項１に記載のフラッシュメモリ装
   置。
9. 【請求項９】 オーバーシュートを補正するために前記
   ビットラインに対する個別的なアクセスを利用してプロ
   グラムされる請求項８に記載のフラッシュメモリ装置。
10. 【請求項１０】 前記フラッシュメモリセル当たり１ビ
    ット以上のデータが記憶される請求項９に記載のフラッ
    シュメモリ装置。
11. 【請求項１１】 一つのセクタ全体よりも小さい領域を
    一度に消去することができる請求項１に記載のフラッシ
    ュメモリ装置。
12. 【請求項１２】 前記第１ウェルがＰウェルであり、前
    記第２ウェルがＮウェルである請求項１に記載のフラッ
    シュメモリ装置。
13. 【請求項１３】 前記サブコラムアクティブ領域が、コ
    ラムアクティブ基板領域よりもより速い消去及びプログ
    ラム動作を提供する請求項１に記載のフラッシュメモリ
    装置。
14. 【請求項１４】 第１及び第２ウェルを有する基板と、 該基板を複数のビットラインに画定する複数の深いトレ
    ンチと、 前記第１及び第２領域に対する電流の流れを調節するた
    めの第１及び第２パストランジスタを有するコネクティ
    ング領域とを備え、 前記第１ウェルが前記第２ウェル内に画定され、 前記トレンチが、前記第１ウェル内に画定され、且つ前
    記第２ウェルまで拡張され、 各々の前記ビットラインが、その上に複数のフラッシュ
    メモリセルが形成される前記トレンチにより画定される
    第１領域、及びその上に複数のフラッシュメモリセルが
    形成される前記トレンチにより画定される第２領域を備
    え、 前記第１及び第２領域が前記トレンチにより分離される
    フラッシュメモリ装置。
15. 【請求項１５】 前記第１及び第２パストランジスタ
    が、グローバルビットラインに接続される請求項１４に
    記載のフラッシュメモリ装置。
16. 【請求項１６】 前記第１及び第２パストランジスタ
    が、前記グローバルビットラインに接続される共通拡散
    領域を共有する請求項１５に記載のフラッシュメモリ装
    置。
17. 【請求項１７】 前記各ビットラインが、前記コネクテ
    ィング領域を備える請求項１４に記載のフラッシュメモ
    リ装置。
18. 【請求項１８】 前記第１及び第２領域が、前記第１及
    び第２パストランジスタに接続されるＮ＋／Ｐ＋コンタ
    クト領域を備える請求項１４に記載のフラッシュメモリ
    装置。
19. 【請求項１９】 不揮発性メモリ装置をプログラムする
    プログラム方法であって、 選択された制御ゲートに第１電圧を印加するステップ
    と、 ソースに第２電圧を印加するステップとを含み、 前記第２電圧が正であることを特徴とするメモリのプロ
    グラム方法。
20. 【請求項２０】 前記メモリのプログラム方法が、 前記プログラム動作がセルを論理「０」にプログラムす
    る場合、選択されたビットラインを接地するステップ
    と、 前記プログラム動作が前記セルを論理「１」にプログラ
    ムする場合、前記選択されたビットラインに第３電圧を
    印加するステップとをさらに含み、 前記第１電圧の絶対値が約８Ｖであり、 前記第２電圧が約４Ｖであり、 前記第３電圧が、前記第２電圧と実質的に同じ大きさで
    ある請求項１９に記載のメモリのプログラム方法。