JP2000332224A - 集積回路構造の製造方法 - Google Patents
集積回路構造の製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＯＳ素子やＣＭＯＳ素子を経済的に製造で
き、かつ従来のＳＯＩ型集積回路構造が抱える欠点を克
服できるような構造上および機能上の特徴を有するＳＯ
Ｉ型集積回路構造の製造方法を提供する。 【解決手段】 第１の導電型を有する半導体基板（１、
１０１）上に集積された、複数のＳＯＩ型回路構造（２
０、２００）の製造方法であって、少なくとも一つの、
第２の導電型を有するウェル（２）を前記半導体基板
（１）に形成する工程と、前記少なくとも一つのウェル
（２）に孔（４）を形成する工程と、該孔（４）を絶縁
層（５）により被覆する工程と、該絶縁層（５）を貫通
して開口（６）を孔（４）の底部に形成する工程と、前
記開口（６）を通して到達可能となった核から成長させ
たエピタキシャル層（７）により前記孔を充填する工程
とを含む。
き、かつ従来のＳＯＩ型集積回路構造が抱える欠点を克
服できるような構造上および機能上の特徴を有するＳＯ
Ｉ型集積回路構造の製造方法を提供する。 【解決手段】 第１の導電型を有する半導体基板（１、
１０１）上に集積された、複数のＳＯＩ型回路構造（２
０、２００）の製造方法であって、少なくとも一つの、
第２の導電型を有するウェル（２）を前記半導体基板
（１）に形成する工程と、前記少なくとも一つのウェル
（２）に孔（４）を形成する工程と、該孔（４）を絶縁
層（５）により被覆する工程と、該絶縁層（５）を貫通
して開口（６）を孔（４）の底部に形成する工程と、前
記開口（６）を通して到達可能となった核から成長させ
たエピタキシャル層（７）により前記孔を充填する工程
とを含む。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ型集積回
路構造の製造方法に関する。
路構造の製造方法に関する。
【０００２】この発明は、特に、第１型の導電型を有す
る半導体基板上に集積された複数のＳＯＩ型集積回路構
造の製造方法に関する。
る半導体基板上に集積された複数のＳＯＩ型集積回路構
造の製造方法に関する。
【０００３】この発明は、特に、電源素子と制御素子と
の双方を含むＳＯＩ（Silicon-On-Insulator）型集積回
路構造の製造方法に関するが、それに限定されることは
なく、該適用分野は本明細書中の記述において説明の便
宜上言及されたものである。
の双方を含むＳＯＩ（Silicon-On-Insulator）型集積回
路構造の製造方法に関するが、それに限定されることは
なく、該適用分野は本明細書中の記述において説明の便
宜上言及されたものである。
【０００４】
【従来の技術】公知のように、ＳＯＩ（Silicon-On-Ins
ulator）型集積回路構造は絶縁基板上に形成され、基板
からの強度の減結合を有しかつ相互に垂直絶縁を有する
ＭＯＳ素子やＣＭＯＳ素子を形成するのに用いられる。
ulator）型集積回路構造は絶縁基板上に形成され、基板
からの強度の減結合を有しかつ相互に垂直絶縁を有する
ＭＯＳ素子やＣＭＯＳ素子を形成するのに用いられる。
【０００５】従来のＳＯＩ型集積回路構造の製造方法
は、数種ある。例えば、ＳＯＩ基板は、酸化物層に被覆
された第１の基板を第２の基板に該酸化物層が第１の基
板と第２の基板の間に挟まれるようにして結合させるこ
とにより提供される。結合はシリコンへの結合方法によ
り成されるが、この方法は歩留まりに問題があるうえ、
高「付加価値」の集積回路にしか用いられることがな
い。
は、数種ある。例えば、ＳＯＩ基板は、酸化物層に被覆
された第１の基板を第２の基板に該酸化物層が第１の基
板と第２の基板の間に挟まれるようにして結合させるこ
とにより提供される。結合はシリコンへの結合方法によ
り成されるが、この方法は歩留まりに問題があるうえ、
高「付加価値」の集積回路にしか用いられることがな
い。
【０００６】他の従来の方法としては、非常に多い多量
の酸素を基板に打ち込み、埋め込み酸化物層を形成する
ものがある。しかしながらこの方法は高コストである。
ごく最近提示された方法によれば、単結晶シリコン層を
その上にエピタキシャル成長させた一層の絶縁層から複
数のＳＯＩ基板が形成され、そこには後にＭＯＳ素子や
ＣＭＯＳ素子が形成される。最後に述べた方法は多くの
面で利点が認められる一方、絶縁層の全面に実質的なエ
ピタキシャル層を成長させる点においてかなり問題であ
ることも判明している。
の酸素を基板に打ち込み、埋め込み酸化物層を形成する
ものがある。しかしながらこの方法は高コストである。
ごく最近提示された方法によれば、単結晶シリコン層を
その上にエピタキシャル成長させた一層の絶縁層から複
数のＳＯＩ基板が形成され、そこには後にＭＯＳ素子や
ＣＭＯＳ素子が形成される。最後に述べた方法は多くの
面で利点が認められる一方、絶縁層の全面に実質的なエ
ピタキシャル層を成長させる点においてかなり問題であ
ることも判明している。
【０００７】
【発明が解決しようとする課題】この発明の基本的な技
術課題は、ＭＯＳ素子やＣＭＯＳ素子を経済的に製造で
き、かつ従来のＳＯＩ型集積回路構造が未だ抱える欠点
を克服できるような構造上および機能上の特徴を有する
ＳＯＩ型集積回路構造の製造方法を提供することにあ
る。
術課題は、ＭＯＳ素子やＣＭＯＳ素子を経済的に製造で
き、かつ従来のＳＯＩ型集積回路構造が未だ抱える欠点
を克服できるような構造上および機能上の特徴を有する
ＳＯＩ型集積回路構造の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】この発明の背景となる概
念は、半導体基板の一部の領域にＳＯＩ型集積回路構造
を形成し、同一の基板上に従来の構造をも形成するとい
うものである。この概念に基づき前記技術課題は、先に
請求の範囲第一項中、特徴部分において記載され定義さ
れたＳＯＩ型集積回路構造の製造方法により解決され
る。この発明に係わる装置の特徴および利点は、以下、
添付の図面を参照とし、例として示されるが限定するも
のではないその実施の形態により明らかになる。
念は、半導体基板の一部の領域にＳＯＩ型集積回路構造
を形成し、同一の基板上に従来の構造をも形成するとい
うものである。この概念に基づき前記技術課題は、先に
請求の範囲第一項中、特徴部分において記載され定義さ
れたＳＯＩ型集積回路構造の製造方法により解決され
る。この発明に係わる装置の特徴および利点は、以下、
添付の図面を参照とし、例として示されるが限定するも
のではないその実施の形態により明らかになる。
【０００９】
【発明の実施の形態】図面を参照し、ＳＯＩ型集積回路
構造の製造方法をここに説明する。以下に記載する方法
工程は、ＳＯＩ型集積回路構造の製造方法を包括的に構
成するものではない。この発明は、当該産業において現
在採用されている集積回路構造製造技術と組み合わせて
用いることが可能であり、そのような既知の方法工程の
うちこの発明を理解するうえで必要であるもののみが説
明される。製造中の集積回路の一部を示した透視図は、
縮尺図ではなく、この発明の最も重要な特徴を図示する
ために単に描かれたものである。
構造の製造方法をここに説明する。以下に記載する方法
工程は、ＳＯＩ型集積回路構造の製造方法を包括的に構
成するものではない。この発明は、当該産業において現
在採用されている集積回路構造製造技術と組み合わせて
用いることが可能であり、そのような既知の方法工程の
うちこの発明を理解するうえで必要であるもののみが説
明される。製造中の集積回路の一部を示した透視図は、
縮尺図ではなく、この発明の最も重要な特徴を図示する
ために単に描かれたものである。
【００１０】図１は、第２の導電型Ｐを有するウェル２
を、第１の導電型、例えばＮ-型を有する半導体基板１
上に形成する仕方を説明する図である。次に、半導体全
面を覆って保護絶縁層３を設ける。前記保護絶縁層３は
酸化シリコン層であると有利である。
を、第１の導電型、例えばＮ-型を有する半導体基板１
上に形成する仕方を説明する図である。次に、半導体全
面を覆って保護絶縁層３を設ける。前記保護絶縁層３は
酸化シリコン層であると有利である。
【００１１】孔４をウェル２の内部に、例えば、保護絶
縁層３とウェル２内のＰ型半導体層とをカスケードエッ
チングすることにより設ける。酸化工程を行い、孔４の
側壁を絶縁層５により被覆する。また、同じ絶縁層５に
より孔４の底部も被覆する。
縁層３とウェル２内のＰ型半導体層とをカスケードエッ
チングすることにより設ける。酸化工程を行い、孔４の
側壁を絶縁層５により被覆する。また、同じ絶縁層５に
より孔４の底部も被覆する。
【００１２】有利には、該絶縁層５は酸化シリコン層か
ら成る。有利には、酸化シリコン層５を貫通する開口６
が少なくとも一つ形成され、開口６は、ウェル２の前記
Ｐ型半導体基板が露出されるまで酸化シリコン層５をエ
ッチング除去することにより形成される。
ら成る。有利には、酸化シリコン層５を貫通する開口６
が少なくとも一つ形成され、開口６は、ウェル２の前記
Ｐ型半導体基板が露出されるまで酸化シリコン層５をエ
ッチング除去することにより形成される。
【００１３】次にエピタキシャル層７を、開口６を経由
して到達可能となった「核」から成長させる。本例で
は、該層７はＮ-型であり、酸化シリコン層５に被覆さ
れた孔４を充填するまで成長させられる。層７はさらに
成長して酸化シリコン層３を被覆する。
して到達可能となった「核」から成長させる。本例で
は、該層７はＮ-型であり、酸化シリコン層５に被覆さ
れた孔４を充填するまで成長させられる。層７はさらに
成長して酸化シリコン層３を被覆する。
【００１４】この製造段階において、エピタキシャル層
７の再結晶化工程を行い、その後平坦化工程を行う。平
坦化工程は、保護絶縁層３を除去するのにも有効であ
る。この平坦化工程は、ＣＭＰ（Chemical-Mechanical
Polishing：化学的機械的研磨）技術を用いて行うと有
利である。
７の再結晶化工程を行い、その後平坦化工程を行う。平
坦化工程は、保護絶縁層３を除去するのにも有効であ
る。この平坦化工程は、ＣＭＰ（Chemical-Mechanical
Polishing：化学的機械的研磨）技術を用いて行うと有
利である。
【００１５】このＣＭＰ工程によりエピタキシャル層７
は孔４の内部に留まり、それによってＮ-型領域８がＰ
型ウェル２の内部に規定される。当業者に既知の技術を
用いて開口６に絶縁トレンチ９を形成し、ウェル２から
のＮ-型領域８の絶縁を完了する。
は孔４の内部に留まり、それによってＮ-型領域８がＰ
型ウェル２の内部に規定される。当業者に既知の技術を
用いて開口６に絶縁トレンチ９を形成し、ウェル２から
のＮ-型領域８の絶縁を完了する。
【００１６】この発明の方法により、ＭＯＳ技術により
形成された複数の電源素子、例えば二重拡散縦型パワー
トランジスタ（ＶＤＭＯＳ）または絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＢＴ）を収容するように適応さ
れたＮ-型基板部分１ａと、複数のＮ-型トランジスタ、
例えばＮＭＯＳトランジスタを構成するためのＰ型ウェ
ル２ａと、ウェル２のＰ-型基板から酸化シリコン層５
により絶縁された、複数のＰ-型トランジスタ、例えば
ＰＭＯＳトランジスタを構成するためのＮ-型ウェル８
とを有する回路構造２０が製造される。
形成された複数の電源素子、例えば二重拡散縦型パワー
トランジスタ（ＶＤＭＯＳ）または絶縁ゲート型バイポ
ーラトランジスタ（ＩＧＢＴ）を収容するように適応さ
れたＮ-型基板部分１ａと、複数のＮ-型トランジスタ、
例えばＮＭＯＳトランジスタを構成するためのＰ型ウェ
ル２ａと、ウェル２のＰ-型基板から酸化シリコン層５
により絶縁された、複数のＰ-型トランジスタ、例えば
ＰＭＯＳトランジスタを構成するためのＮ-型ウェル８
とを有する回路構造２０が製造される。
【００１７】図５〜８はこの発明の方法に係わる第２の
実施の形態を説明するものである。これらの図面におい
て、先の実施の形態と同一の機能を有する領域には同一
の符号が付される。第１のＰ型ウェル２および第２のＰ
型ウェル１４をＮ-型半導体基板１上に形成する。続い
て保護絶縁層３を、前記半導体の全表面に形成する。
実施の形態を説明するものである。これらの図面におい
て、先の実施の形態と同一の機能を有する領域には同一
の符号が付される。第１のＰ型ウェル２および第２のＰ
型ウェル１４をＮ-型半導体基板１上に形成する。続い
て保護絶縁層３を、前記半導体の全表面に形成する。
【００１８】有利には、該保護絶縁層３は酸化シリコン
より成る。孔４をウェル２の内部に、例えば、酸化シリ
コン層３とウェル２部のＰ-型半導体層とをカスケード
エッチングすることにより設ける。
より成る。孔４をウェル２の内部に、例えば、酸化シリ
コン層３とウェル２部のＰ-型半導体層とをカスケード
エッチングすることにより設ける。
【００１９】酸化工程を行い、孔４の側壁を絶縁層５に
より被覆する。また、同じ絶縁層５により孔４の底部も
被覆する。有利には、酸化シリコン層５を貫通する開口
６が少なくとも一つ形成され、開口６は、ウェル２の前
記Ｐ-型半導体基板が露出されるまで酸化シリコン層５
をエッチング除去することにより形成される。
より被覆する。また、同じ絶縁層５により孔４の底部も
被覆する。有利には、酸化シリコン層５を貫通する開口
６が少なくとも一つ形成され、開口６は、ウェル２の前
記Ｐ-型半導体基板が露出されるまで酸化シリコン層５
をエッチング除去することにより形成される。
【００２０】次にエピタキシャル層７を、開口６を経由
して到達可能となった「核」から成長させる。本例で
は、エピタキシャル層７はＮ-型であり、酸化シリコン
層５に被覆された孔４を充填するまで成長させられる。
エピタキシャル層７はさらに成長して酸化シリコン層３
を被覆する。この製造段階において、エピタキシャル層
７の再結晶化工程を行い、その後平坦化工程を行う。
して到達可能となった「核」から成長させる。本例で
は、エピタキシャル層７はＮ-型であり、酸化シリコン
層５に被覆された孔４を充填するまで成長させられる。
エピタキシャル層７はさらに成長して酸化シリコン層３
を被覆する。この製造段階において、エピタキシャル層
７の再結晶化工程を行い、その後平坦化工程を行う。
【００２１】この平坦化工程は、ＣＭＰ（Chemical-Mec
hanical Polishing：化学的機械的研磨）技術を用いて
行うと有利である。このＣＭＰ工程によりエピタキシャ
ル層７は孔４の内部に留まり、それによってＮ-型領域
８がＰ型領域２の内部に規定される。当業者に既知の技
術を用いて開口６の上方に絶縁トレンチ９を形成し、ウ
ェル２からのＮ-型領域８の絶縁を完了する。
hanical Polishing：化学的機械的研磨）技術を用いて
行うと有利である。このＣＭＰ工程によりエピタキシャ
ル層７は孔４の内部に留まり、それによってＮ-型領域
８がＰ型領域２の内部に規定される。当業者に既知の技
術を用いて開口６の上方に絶縁トレンチ９を形成し、ウ
ェル２からのＮ-型領域８の絶縁を完了する。
【００２２】トレンチ９はまた、Ｎ-型領域８を、互い
に電気的に絶縁されている二つのＮ-型領域８ａおよび
８ｂに分割するうえでも有効である。ここで再び、領域
８ａおよび８ｂは、ＰＭＯＳ素子などの複数のＭＯＳ素
子をそれぞれ収容するように適応される。一方、第２の
Ｐ型ウェル１４は、複数のＮ型ＭＯＳ素子を収容するよ
うに適応される。
に電気的に絶縁されている二つのＮ-型領域８ａおよび
８ｂに分割するうえでも有効である。ここで再び、領域
８ａおよび８ｂは、ＰＭＯＳ素子などの複数のＭＯＳ素
子をそれぞれ収容するように適応される。一方、第２の
Ｐ型ウェル１４は、複数のＮ型ＭＯＳ素子を収容するよ
うに適応される。
【００２３】この発明に係わる方法の第３の実施の形態
を図９および図１０により説明する。この実施の形態に
おいては、前記方法の流れには、絶縁トレンチ９を形成
するに先立ち、少なくとも一つのＮ+型ウェル１０を領
域１４に形成するとともに同様にＮ+型である一組のウ
ェル１１、１２を同時に形成することが含まれる。
を図９および図１０により説明する。この実施の形態に
おいては、前記方法の流れには、絶縁トレンチ９を形成
するに先立ち、少なくとも一つのＮ+型ウェル１０を領
域１４に形成するとともに同様にＮ+型である一組のウ
ェル１１、１２を同時に形成することが含まれる。
【００２４】次に、Ｎ-型のエピタキシャル層が形成さ
れる。領域２および１４の周辺部に対し、Ｐ+型の打ち
込みを行う。この製造段階において、図１０に示すよう
に、Ｎ-型領域１０ａ、１１ａ、１２ａをそれぞれＮ+型
領域１０、１１、１２の上方に形成する。
れる。領域２および１４の周辺部に対し、Ｐ+型の打ち
込みを行う。この製造段階において、図１０に示すよう
に、Ｎ-型領域１０ａ、１１ａ、１２ａをそれぞれＮ+型
領域１０、１１、１２の上方に形成する。
【００２５】当業者に既知の技術を用い、領域１１、１
１ａと対応する領域１２、１２ａとの間に絶縁トレンチ
９を掘削する。酸化シリコン層５は、第３の実施の形態
においてはウェル１１および１２のみに設けられる。
１ａと対応する領域１２、１２ａとの間に絶縁トレンチ
９を掘削する。酸化シリコン層５は、第３の実施の形態
においてはウェル１１および１２のみに設けられる。
【００２６】本実施の形態において有利には、ＮＰＮ型
の寄生バイポーラトランジスタは形成されることを防止
される。該トランジスタが形成された場合、Ｎ+型領域
１１はそのエミッタ領域として、前記Ｐ型ウェルはその
ベース領域として、および基板１はそのコレクタ領域と
して利用されることになる。
の寄生バイポーラトランジスタは形成されることを防止
される。該トランジスタが形成された場合、Ｎ+型領域
１１はそのエミッタ領域として、前記Ｐ型ウェルはその
ベース領域として、および基板１はそのコレクタ領域と
して利用されることになる。
【００２７】図１１〜１４に示すのは、この発明の別な
実施の形態である。この実施の形態では、第２の導電型
であるＮ型を有するウェル１０２を、第１の導電型、例
えばＰ-型を有する半導体基板１０１上に形成する。次
に保護絶縁層１０３を形成し、半導体表面全体を被覆す
る。
実施の形態である。この実施の形態では、第２の導電型
であるＮ型を有するウェル１０２を、第１の導電型、例
えばＰ-型を有する半導体基板１０１上に形成する。次
に保護絶縁層１０３を形成し、半導体表面全体を被覆す
る。
【００２８】この保護絶縁層１０３は酸化シリコン層で
あると有利である。基板１０１には孔１０４も形成さ
れ、孔１０４は、例えば、酸化シリコン層１０３とＰ型
半導体層１０１とをエッチング除去することにより設け
られる。酸化工程を行い、孔１０４の側壁を絶縁層１０
５により被覆する。また、同じ絶縁層１０５により孔１
０４の底部も被覆する。
あると有利である。基板１０１には孔１０４も形成さ
れ、孔１０４は、例えば、酸化シリコン層１０３とＰ型
半導体層１０１とをエッチング除去することにより設け
られる。酸化工程を行い、孔１０４の側壁を絶縁層１０
５により被覆する。また、同じ絶縁層１０５により孔１
０４の底部も被覆する。
【００２９】有利には、該絶縁層１０５は酸化シリコン
から成る。有利には、酸化シリコン層１０５を貫通する
開口１０６が少なくとも一つ形成され、開口１０６は、
前記半導体基板１０１が露出されるまで酸化シリコン層
１０５をエッチング除去することにより形成される。
から成る。有利には、酸化シリコン層１０５を貫通する
開口１０６が少なくとも一つ形成され、開口１０６は、
前記半導体基板１０１が露出されるまで酸化シリコン層
１０５をエッチング除去することにより形成される。
【００３０】次にエピタキシャル層１０７を、開口１０
６を経由して到達可能となった「核」から成長させる。
本例では、該層１０７はＰ-型であり、酸化シリコン層
１０５に被覆された孔１０４を充填するまで成長させら
れる。層１０７はさらに成長して酸化シリコン層１０３
を被覆する。
６を経由して到達可能となった「核」から成長させる。
本例では、該層１０７はＰ-型であり、酸化シリコン層
１０５に被覆された孔１０４を充填するまで成長させら
れる。層１０７はさらに成長して酸化シリコン層１０３
を被覆する。
【００３１】この製造段階においてエピタキシャル層１
０７の再結晶化工程を行う。その後平坦化工程を行い、
同時に保護絶縁層１０３が除去される。この平坦化工程
は、ＣＭＰ（Chemical-Mechanical Polishing：化学的
機械的研磨）技術を用いて行うと有利である。
０７の再結晶化工程を行う。その後平坦化工程を行い、
同時に保護絶縁層１０３が除去される。この平坦化工程
は、ＣＭＰ（Chemical-Mechanical Polishing：化学的
機械的研磨）技術を用いて行うと有利である。
【００３２】このＣＭＰ工程は、エピタキシャル層７を
孔１０４の内部に留めるうえで有効であり、それによっ
てＰ-型領域１０８が規定される。当業者に既知の技術
を用いて開口１０６の上方に絶縁トレンチ９を形成し、
ウェル１０２からのＰ-型領域１０８の絶縁を完了す
る。
孔１０４の内部に留めるうえで有効であり、それによっ
てＰ-型領域１０８が規定される。当業者に既知の技術
を用いて開口１０６の上方に絶縁トレンチ９を形成し、
ウェル１０２からのＰ-型領域１０８の絶縁を完了す
る。
【００３３】この発明の方法により、複数のＮ型トラン
ジスタ、例えばＮＭＯＳトランジスタを収容するよう適
応されたＰ-型基板部分１０１ａと、複数のＰ-型トラン
ジスタ、例えばＰＭＯＳトランジスタを構成するための
Ｎ型ウェル１０２ａと、Ｐ-型基板１０１から酸化シリ
コン層１０５により絶縁された、複数のＮ-型トランジ
スタ、例えばＮＭＯＳトランジスタを構成するためのＰ
-型ウェル１０８とを有する回路構造２００が製造され
る。
ジスタ、例えばＮＭＯＳトランジスタを収容するよう適
応されたＰ-型基板部分１０１ａと、複数のＰ-型トラン
ジスタ、例えばＰＭＯＳトランジスタを構成するための
Ｎ型ウェル１０２ａと、Ｐ-型基板１０１から酸化シリ
コン層１０５により絶縁された、複数のＮ-型トランジ
スタ、例えばＮＭＯＳトランジスタを構成するためのＰ
-型ウェル１０８とを有する回路構造２００が製造され
る。
【００３４】この別な実施の形態においては、Ｐ-型ウ
ェル１０８に収容される複数のＮＭＯＳトランジスタ
は、Ｐ-型基板部分１０１ａに収容される複数のＮＭＯ
Ｓトランジスタの動作電圧とは異なる電圧で動作させる
ことができる。したがって本実施の形態は、異なる電圧
で動作できることが求められる場合、あるいは負電圧で
動作できることが求められる場合（例えばフラッシュメ
モリまたはＥＥＰＲＯＭメモリにおける場合）に特に有
利である。
ェル１０８に収容される複数のＮＭＯＳトランジスタ
は、Ｐ-型基板部分１０１ａに収容される複数のＮＭＯ
Ｓトランジスタの動作電圧とは異なる電圧で動作させる
ことができる。したがって本実施の形態は、異なる電圧
で動作できることが求められる場合、あるいは負電圧で
動作できることが求められる場合（例えばフラッシュメ
モリまたはＥＥＰＲＯＭメモリにおける場合）に特に有
利である。
【図１】 この発明に係わる第１の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図２】 この発明に係わる第１の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図３】 この発明に係わる第１の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図４】 この発明に係わる第１の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図５】 この発明に係わる第２の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図６】 この発明に係わる第２の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図７】 この発明に係わる第２の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図８】 この発明に係わる第２の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図９】 この発明に係わる第３の実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図１０】 この発明に係わる第３の実施の形態の製造
方法による半導体基板の一部を示す拡大縦断面図であ
る。
方法による半導体基板の一部を示す拡大縦断面図であ
る。
【図１１】 この発明に係わる別な実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図１２】 この発明に係わる別な実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図１３】 この発明に係わる別な実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
【図１４】 この発明に係わる別な実施の形態の製造方
法による半導体基板の一部を示す拡大縦断面図である。
法による半導体基板の一部を示す拡大縦断面図である。
１ 半導体基板、１ａ 基板部分、２ Ｐ型ウェル、２
ａ Ｐ型ウェル、３保護絶縁層、４ 孔、５ 絶縁層、
６ 開口、７ エピタキシャル層、８ Ｎ-型領域、８
ａ Ｎ-型領域、８ｂ Ｎ-型領域、９ 絶縁トレンチ、
１０ Ｎ+型ウェル、１０ａ Ｎ-型領域、１１ Ｎ+型
ウェル、１１ａ Ｎ-型領域、１２Ｎ+型ウェル、１２ａ
Ｎ-型領域、１４ Ｐ型ウェル、２０ 回路構造、１
０１半導体基板、１０１ａ 基板部分、１０２ Ｎ型ウ
ェル、１０２ａ Ｎ型ウェル、１０３ 保護絶縁層、１
０４ 孔、１０５ 絶縁層、１０６ 開口、１０７エピ
タキシャル層、１０８ Ｐ-型領域、２００ 回路構
造。
ａ Ｐ型ウェル、３保護絶縁層、４ 孔、５ 絶縁層、
６ 開口、７ エピタキシャル層、８ Ｎ-型領域、８
ａ Ｎ-型領域、８ｂ Ｎ-型領域、９ 絶縁トレンチ、
１０ Ｎ+型ウェル、１０ａ Ｎ-型領域、１１ Ｎ+型
ウェル、１１ａ Ｎ-型領域、１２Ｎ+型ウェル、１２ａ
Ｎ-型領域、１４ Ｐ型ウェル、２０ 回路構造、１
０１半導体基板、１０１ａ 基板部分、１０２ Ｎ型ウ
ェル、１０２ａ Ｎ型ウェル、１０３ 保護絶縁層、１
０４ 孔、１０５ 絶縁層、１０６ 開口、１０７エピ
タキシャル層、１０８ Ｐ-型領域、２００ 回路構
造。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１３Ｚ ６２１ (71)出願人 598122898 Ｖｉａ Ｃ． Ｏｌｉｖｅｔｔｉ， ２, 20041 Ａｇｒａｔｅ Ｂｒｉａｎｚａ, Ｉｔａｌｙ
Claims (9)
- 【請求項１】 基板部分（１ａ）に複数の電子素子を収
容することができ、第１の導電型を有する半導体基板
（１）上に集積された、複数のＳＯＩ型回路構造（２
０）の製造方法であって、 少なくとも一つの、第２の導電型を有するウェル（２）
を前記半導体基板（１）に形成する工程と、 前記少なくとも一つのウェル（２）に孔（４）を形成す
る工程と、 該孔（４）を絶縁層（５）により被覆する工程と、 該絶縁層（５）を貫通して開口（６）を孔（４）の底部
に形成する工程と、 前記開口（６）を通して到達可能となった核から成長さ
せたエピタキシャル層（７）により前記孔を充填する工
程とを含むことを特徴とする集積回路構造の製造方法。 - 【請求項２】 基板部分（１０１ａ）に複数の電子素子
を収容することができ、第１の導電型を有する半導体基
板（１０１）上に集積された、複数のＳＯＩ型回路構造
（２００）の製造方法であって、 少なくとも一つの、第２の導電型を有するウェル（１０
２）を前記半導体基板（１０１）に形成する工程と、 前記半導体基板（１０１）に孔（１０４）を形成する工
程と、 該孔（１０４）を絶縁層（１０５）により被覆する工程
と、 該絶縁層（１０５）を貫通して開口（１０６）を孔（１
０４）の底部に形成する工程と、 前記開口（１０６）を通して到達可能となった核から成
長させたエピタキシャル層（１０７）により孔を充填す
る工程とを含むことを特徴とする集積回路構造の製造方
法。 - 【請求項３】 前記エピタキシャル層（７、１０７）
は、基板（１、１０１）と同一の導電型を有することを
特徴とする請求項１または２記載の集積回路構造の製造
方法。 - 【請求項４】 前記エピタキシャル層（７、１０７）
は、基板表面と水平になるように平坦化されることを特
徴とする請求項１〜３のいずれかに記載の集積回路構造
の製造方法。 - 【請求項５】 平坦化工程は、ＣＭＰ（Chemical-Mecha
nical Polishing：化学的機械的研磨）技術を用いて行
うことを特徴とする請求項４記載の集積回路構造の製造
方法。 - 【請求項６】 絶縁トレンチ（９）を、開口（６、１０
６）においてエピタキシャル層（７、１０７）に形成す
ることを特徴とする請求項１〜５のいずれかに記載の集
積回路構造の製造方法。 - 【請求項７】 絶縁層（５、１０５）は、酸化シリコン
層であることを特徴とする請求項１〜６のいずれかに記
載の集積回路構造の製造方法。 - 【請求項８】 エピタキシャル層（７、１０７）と、同
一の導電型を有し、より高い不純物濃度を有する絶縁層
（５）との間に、少なくとも一つのウェル（１１、１
２）を設けることを特徴とする請求項１〜７のいずれか
に記載の製造方法。 - 【請求項９】 第１の導電型は、Ｎ型導電型であること
を特徴とする請求項１〜８のいずれかに記載の集積回路
構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830262.4 | 1999-04-30 | ||
| EP99830262A EP1049156B1 (en) | 1999-04-30 | 1999-04-30 | Manufacturing process of integrated SOI circuit structures |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332224A true JP2000332224A (ja) | 2000-11-30 |
Family
ID=8243388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130698A Withdrawn JP2000332224A (ja) | 1999-04-30 | 2000-04-28 | 集積回路構造の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6410404B1 (ja) |
| EP (1) | EP1049156B1 (ja) |
| JP (1) | JP2000332224A (ja) |
| DE (1) | DE69940422D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792737B1 (ko) | 2002-03-05 | 2008-01-08 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 |
| JP2010098277A (ja) * | 2008-10-20 | 2010-04-30 | Hynix Semiconductor Inc | 半導体素子およびその製造方法 |
| JP2020061577A (ja) * | 2014-04-13 | 2020-04-16 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004005506B4 (de) * | 2004-01-30 | 2009-11-19 | Atmel Automotive Gmbh | Verfahren zur Erzeugung von aktiven Halbleiterschichten verschiedener Dicke in einem SOI-Wafer |
| DE102004005948B4 (de) | 2004-02-02 | 2009-04-02 | Atmel Germany Gmbh | MOS-Transistor und Verfahren zur Herstellung einer MOS-Transistorstruktur |
| DE102004005951B4 (de) | 2004-02-02 | 2005-12-29 | Atmel Germany Gmbh | Verfahren zur Herstellung von vertikal isolierten Bauelementen auf SOI-Material unterschiedlicher Dicke |
| US7494887B1 (en) * | 2004-08-17 | 2009-02-24 | Hrl Laboratories, Llc | Method and apparatus for fabricating heterojunction bipolar transistors with simultaneous low base resistance and short base transit time |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4473598A (en) * | 1982-06-30 | 1984-09-25 | International Business Machines Corporation | Method of filling trenches with silicon and structures |
| FR2547954B1 (fr) * | 1983-06-21 | 1985-10-25 | Efcis | Procede de fabrication de composants semi-conducteurs isoles dans une plaquette semi-conductrice |
| US4654958A (en) * | 1985-02-11 | 1987-04-07 | Intel Corporation | Process for forming isolated silicon regions and field-effect devices on a silicon substrate |
| US4760036A (en) * | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
| US5422299A (en) * | 1989-09-11 | 1995-06-06 | Purdue Research Foundation | Method of forming single crystalline electrical isolated wells |
| US5904535A (en) * | 1995-06-02 | 1999-05-18 | Hyundai Electronics America | Method of fabricating a bipolar integrated structure |
| US6140196A (en) * | 1998-12-02 | 2000-10-31 | United Microelectronics Corp. | Method of fabricating high power bipolar junction transistor |
-
1999
- 1999-04-30 EP EP99830262A patent/EP1049156B1/en not_active Expired - Lifetime
- 1999-04-30 DE DE69940422T patent/DE69940422D1/de not_active Expired - Lifetime
-
2000
- 2000-04-28 JP JP2000130698A patent/JP2000332224A/ja not_active Withdrawn
- 2000-04-28 US US09/561,272 patent/US6410404B1/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100792737B1 (ko) | 2002-03-05 | 2008-01-08 | 하이닉스 세미컨덕터 아메리카 인코포레이티드 | 칼럼 기판 코딩을 이용한 고밀도 플래시 메모리 구조 |
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| JP2020061577A (ja) * | 2014-04-13 | 2020-04-16 | 日本テキサス・インスツルメンツ合同会社 | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
| JP6993547B2 (ja) | 2014-04-13 | 2022-01-13 | テキサス インスツルメンツ インコーポレイテッド | 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6410404B1 (en) | 2002-06-25 |
| EP1049156B1 (en) | 2009-02-18 |
| EP1049156A1 (en) | 2000-11-02 |
| DE69940422D1 (de) | 2009-04-02 |
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