JP6993547B2 - 局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 - Google Patents

局地化されたシリコンエピタキシャルシード形成によるバルクウェハにおける隔離された半導体層 Download PDF

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Description

本願は、概して集積回路に関し、更に特定して言えば、集積回路における隔離された半導体層に関連する。
誘電的に隔離されたシリコンにおいて幾つかの回路又は構成要素を備えた集積回路が、ＳＯＩ（シリコンオンインシュレータ）ウエハ上に形成され得る。ＳＯＩウエハは、バルク及びエピタキシャルウエハより高価であり、集積回路のコストを望ましくなく増大させる。代替として、こういった回路又は構成要素は、二酸化シリコンの埋め込み層の上に形成され得る。酸素を注入することなどの、埋め込み二酸化シリコン層を形成するための方法は、埋め込み酸化物層の所望の横方向及び垂直寸法制御を提供することに関連して問題となっており、ウエハ上の応力を望ましくなく増大させて、フォトリソグラフィオペレーションの間の問題をもたらす。埋め込み酸化物層の上にデバイス品質シリコンの薄い層を形成することも問題となっている。
記載される例において、集積回路が、単結晶シリコンベースの基板に隔離窪みを形成すること、及び隣接する（ａｄｊａｃｅｎｔ）基板の頂部表面より低い頂部表面を備えた埋め込み隔離層を形成するために、隔離窪みを隔離誘電体材料で充填することにより形成され得る。埋め込み隔離層における基板の露出された横方向表面が、誘電体側壁で覆われる。基板を露出させるために、シードトレンチが埋め込み隔離層を介して形成される。単結晶シリコンベースのシード層が、埋め込み隔離層の頂部表面より上に延在して、シードトレンチを介して形成される。シリコンベースの非結晶層が、シード層に接して、基板及び埋め込み隔離層の上に形成される。非結晶層の上にキャップ層が形成される。放射誘導（ｒａｄｉａｎｔ－ｉｎｄｕｃｅｄ）再結晶化プロセスが、埋め込み隔離層の上の非結晶層を加熱し、それをシード層と整合される単結晶層に変換する。キャップ層が取り除かれ、非結晶層が基板の上から取り除かれて、隔離された半導体層を埋め込み隔離層の上に残す。
製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。 製造の連続的段階で示される、例示の集積回路の断面図である。
図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。 図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、また、後続の放射誘導再結晶化プロセスのための、代替の方法を示す。
下記文献は、関連する主題を述べており、全体として参照のためこの出願に組み込まれている。
米国特許出願番号ＵＳ１４／３０１，７６５ 米国特許出願番号ＵＳ１４／３０１，８２７ 米国特許出願番号ＵＳ１４／３０１，８４８
集積回路が、単結晶シリコンベースの基板において隔離窪みを形成すること、及び隣接する基板の頂部表面より低い頂部表面を備えた埋め込み隔離層を形成するために隔離窪みを隔離誘電体材料で充填することにより形成され得る。埋め込み隔離層における基板の露出された横方向表面が、誘電体側壁で覆われる。基板を露出させるために埋め込み隔離層を介してシードトレンチが形成される。単結晶シリコンベースのシード層が、埋め込み隔離層の頂部表面より上に延在して、シードトレンチを介して形成される。シリコンベースの非結晶層が、シード層に接して、基板及び埋め込み隔離層の上に形成される。非結晶層の上にキャップ層が形成される。放射誘導再結晶化プロセスが、埋め込み隔離層の上の非結晶層を加熱し、それを、シード層と整合される単結晶層に変換する。キャップ層が取り除かれ、非結晶層が基板の上から取り除かれて、隔離された半導体層が埋め込み隔離層の上に残る。
図１Ａ～図１Ｓは、製造の連続的段階で示される例示の集積回路の断面図である。図１Ａを参照すると、集積回路１００が、シリコンベースの単結晶半導体材料の基板１０２上に形成される。基板１０２は、バルクシリコンウエハ又はエピタキシャル層を備えたシリコンウエハ、又は、集積回路１００の形成に適したその他の基板１０２であり得る。ブロック層１０４が、後続のトレンチエッチングのためのエッチングマスクを提供するため及び後続のエピタキシャルプロセスにおいてエピタキシャル成長をブロックするために、基板１０２の頂部表面１０６の上に形成される。ブロック層１０４は、頂部表面１０６において熱酸化によって形成される、５ナノメートル～２０ナノメートルの厚みの二酸化シリコン１０８の層、及び二酸化シリコン１０８の層上に低圧化学気相成長（ＬＰＣＶＤ）プロセスによって形成される５０ナノメートル～１５０ナノメートルの厚みのシリコン窒化物１１０の層を含み得る。ブロック層１０４のその他の構造及び構成がこの例の範囲内にある。隔離された半導体層１１４のためのエリアを露出させるため及び隣接するブロック層１０４を覆うために、ブロック層１０４の上に隔離マスク１１２が形成される。例えば、隔離された半導体層１１４のためのエリアは、２ミクロン～２００ミクロン幅であり得る。隔離マスク１１２は、フォトリソグラフィプロセスによって形成されたフォトレジストを含み得、シリコンカーバイド又は非晶質炭素などの、反反射層及び又はハードマスク材料を含み得る。隔離マスク１１２は、シャロートレンチアイソレーションプロセスの一部としてフィールド酸化物のための集積回路１００のその他のエリアを露出させ得る。
図１Ｂを参照すると、隔離エッチングプロセス１１６が、隔離された半導体層１１４のためのエリアからブロック層１０４を取り除き、その後、隔離窪み１１８を形成するために基板１０２から半導体材料を取り除く。例えば、隔離窪み１１８は、基板１０２において２５０ナノメートル～１０００ナノメートルの深さであり得る。隔離エッチングプロセス１１６は、図１Ｂにおいて概略で示すように、反応性イオンエッチング（ＲＩＥ）プロセスであり得る。隔離エッチングプロセス１１６は、隔離窪み１１８の所望の深さを提供するように時限エッチングであり得る。隔離マスク１１２は取り除かれる。例えば、少なくとも一つの実施例において、隔離マスク１１２の一部が隔離エッチングプロセス１１６の間取り除かれ得、隔離マスク１１２の残りの部分が、隔離エッチングプロセス１１６が完了した後に、アッシングプロセス及びその後続くウェット洗浄プロセスなどにより、取り除かれ得る。
図１Ｃを参照すると、隔離誘電体材料１２０が、隔離窪み１１８に延在し、且つ、隔離窪み１１８を充填して、集積回路１００の既存の頂部表面の上に形成される。隔離誘電体材料１２０は、主として二酸化シリコンであり得、又は主としてアルミニウム酸化物であり得、又は、異なる誘電体材料の複数のサブ層を含み得る。隔離誘電体材料１２０において二酸化シリコンが、シラン及び酸素を用いる常圧化学気相成長（ＡＰＣＶＤ）プロセス、オルトけい酸テトラエチル（テトラエトキシシラン（ＴＥＯＳ）としても知られている）を用いるプラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセス、高密度プラズマ（ＨＤＰ）プロセス、及び／又はオゾンベースの熱化学気相成長（ＣＶＤ）プロセス（高アスペクト比プロセス（ＨＡＲＰ）としても知られている）により形成され得る。隔離誘電体材料１２０においてアルミニウム酸化物が、酸素雰囲気における物理気相成長（ＰＶＤ）プロセス、又はＣＶＤプロセスにより形成され得る。隔離誘電体材料１２０は、隔離誘電体材料１２０の頂部表面の平坦性を改善するために、堆積及びその後続く部分的エッチバックの幾つかの反復により形成され得る。
図１Ｄを参照すると、隔離誘電体材料１２０は、ＣＭＰパッドで図１Ｄに示される化学機械研磨（ＣＭＰ）プロセス１２２により、ブロック層１０４まで平坦化される。ＣＭＰプロセス１２２は酸化セリウムスラリーを用い得、これは、ブロック層１０４のものより高い隔離誘電体材料１２０の除去レートを有する。ＣＭＰプロセス１２２は、後続のエピタキシャルプロセス形成の間エピタキシャル材料をブロックするために、所望の厚みのブロック層１０４を残す。
図１Ｅを参照すると、埋め込み隔離層１２４を形成するために、隔離窪み１１８における隔離誘電体材料１２０が、隣接する基板１０２の頂部表面１０６より下に窪まされる。例えば、埋め込み隔離層の頂部表面１２６を、基板１０２の頂部表面１０６より５０ナノメートル～１５０ナノメートル下とし得る。隔離誘電体材料１２０は、図１Ｅにおいて概略で示すように時限プラズマエッチングプロセス１２８を用いて又は別の方法により窪まされ得る。
図１Ｆを参照すると、側壁材料１３０の層が、埋め込み隔離層１２４の頂部表面１２６の上の隔離窪み１１８における基板１０２の露出された横方向表面１３２を覆うように、ブロック層１０４の上に及び埋め込み隔離層１２４上に延在してコンフォーマルに形成される。例えば、側壁材料１３０の層は、ビス（ターシャルブチルアミノ）シラン（ＢＴＢＡＳ）を用いるＰＥＣＶＤプロセスによって形成されるシリコン窒化物を含み得る。代替として、側壁材料１３０の層は、ＴＥＯＳを用いるＰＥＣＶＤプロセスによって形成される二酸化シリコンを含み得る。例えば、側壁材料１３０の層は、隔離窪み１１８における基板１０２の露出された横方向表面１３２上に１０ナノメートル～２５ナノメートルの厚みとし得る。
図１Ｇを参照すると、任意選択の異方性エッチングプロセス１３４が、隔離窪み１１８における基板１０２の露出された横方向表面１３２上に側壁１３６を残すように、図１Ｆの側壁材料１３０の層を、ブロック層１０４の上から及び埋め込み隔離層１２４の頂部表面１２６から取り除く。異方性エッチングプロセス１３４は、金属酸化物半導体（ＭＯＳ）トランジスタ製造においてゲート側壁スペーサを形成するためのＲＩＥプロセスに類似するＲＩＥプロセスであり得る。代替として、側壁１３６は、隔離窪み１１８における基板１０２の露出された横方向表面１３２における基板１０２におけるシリコンの熱酸化によって形成され得る。代替として、図１Ｆの側壁材料１３０の層は、側壁材料１３０の層が主として二酸化シリコンであるこの例のバージョンなどにおいて、元のまま残り得る。
図１Ｈを参照すると、埋め込み隔離層１２４を介してシードトレンチ１４０のためのエリアを露出させるために、ブロック層１０４及び埋め込み隔離層１２４の上にトレンチマスク１３８が形成される。トレンチマスク１３８は、フォトレジスト及び／又はハードマスク材料を含み得る。トレンチエッチングプロセス１４２が、シードトレンチ１４０を形成するために、トレンチマスク１３８により露出されたエリアにおける埋め込み隔離層１２４から誘電体材料を取り除く。トレンチエッチングプロセス１４２は、図１Ｈにおいて概略で示すようなＲＩＥプロセスであり得る。シードトレンチ１４０は基板１０２を露出させる。
図１Ｉを参照すると、図１Ｈのトレンチマスク１３８が取り除かれる。例えば、少なくとも一つの実施例において、トレンチマスク１３８の一部が、トレンチエッチングプロセス１４２の間取り除かれ得、トレンチマスク１３８の残りの部分が、トレンチエッチングプロセス１４２が完了した後取り除かれ得る。トレンチマスク１３８におけるフォトレジストは、アッシングプロセスにより取り除かれ得、硫酸及び過酸化水素の水溶性混合物及び／又は水酸化アンモニウム及び過酸化水素の水溶性混合物を用いるウェット洗浄プロセスが続き得る。トレンチマスク１３８におけるハードマスク材料は、ブロック層１０４及び埋め込み隔離層１２４に選択的なＲＩＥプロセスにより取り除かれ得る。
図１Ｊを参照すると、単結晶シリコンベースのシード層１４４が、埋め込み隔離層１２４の頂部表面１２６より上に延在して、シードトレンチ１４０において基板１０２上に形成される。この選択性エピタキシャルプロセスは、シードトレンチ１４０における基板１０２の表面から如何なる自然酸化物をも取り除くために、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ Ｓｉｃｏｎｉ（商標）洗浄プロセスなどの現場（ｉｎ ｓｉｔｕ）洗浄プロセスで開始し得る。この選択性エピタキシャルプロセスは、７００℃～９００℃の温度の基板１０２で、１０ｔｏｒｒ～１００ｔｏｒｒの圧力で、１００毎分標準立方センチメートル（ｓｃｃｍ）～３００ｓｃｃｍでジクロロシラン（ＳｉＨ２Ｏ２）ガスを、及び１００ｓｃｃｍ～３００ｓｃｃｍで塩化水素（ＨＣｌ）ガスを提供し得、これにより、５ナノメートル分毎～５０ナノメートル分毎の成長レートを提供し得る。側壁１３６は、エピタキシャル材料が、隔離窪み１１８における基板１０２の横方向表面１３２上に形成しないようにする。ブロック層１０４は、エピタキシャル材料が、隔離窪み１１８に隣接する基板１０２の頂部表面１０６上に形成しないようにする。
図１Ｋを参照すると、非選択的エピタキシャルプロセスが、ブロック層１０４及び埋め込み隔離層１２４の上に、シード層１４４に接して、シリコンベースの半導体材料のエピタキシャル層１４６を形成する。エピタキシャル層１４６は、シード層１４４上の単結晶領域１４８、及び単結晶領域１４８に横方向に接する埋め込み隔離層１２４上の非結晶領域１５０を含む。非結晶領域１５０は多結晶又はアモルファスであり得る。非結晶領域１５０の厚みは、埋め込み隔離層１２４の上の単結晶層の所望の最終的な厚みより５０ナノメートル～２００ナノメートル厚くし得る。例えば、埋め込み隔離層１２４の上の単結晶層のための７５ナノメートルの最終的な所望の厚みのための非結晶領域１５０の厚みは、１２５ナノメートルとし得る。単結晶領域１４８の厚みは、非結晶領域１５０の厚みと実質的に等しく又はそれより大きくし得る。非選択的エピタキシャルプロセスは、２０毎分標準立方センチメートル（ｓｃｃｍ）～２００ｓｃｃｍで、１０ｔｏｒｒ～１００ｔｏｒｒの圧力で、及び５００℃～７００℃の温度で、シラン（ＳｉＨ４）及び／又はジシラン（Ｓｉ２Ｈ６）を提供し得、これは、５ナノメートル分毎～５０ナノメートル分毎の成長レートを提供し得る。代替として、非選択的エピタキシャルプロセスは、２０ミリグラム分毎～２５０ミリグラム分毎で、１０ｔｏｒｒ～１００ｔｏｒｒの圧力で、及び４００℃～６５０℃の温度で、トリシラン（Ｓｉ２Ｈ８）を提供し得る。エピタキシャル層１４６は、同じ温度のシラン及びジシランを用いるより高レートでトリシランを用いて成長され得、又はエピタキシャル層１４６は、一層低い温度のシラン／ジシランレートと同等のレートで成長され得る。この例の幾つかのバージョンにおいて、エピタキシャル層１４６の形成の間の非選択的エピタキシャルプロセスによりシード層１４４の頂部表面に提供されるガスには、実質的に塩素含有ガスをなくし得、これにより、実質的に同一の厚みを備えた単結晶領域１４８及び非結晶領域１５０が形成され得る。他のバージョンにおいて、エピタキシャル層１４６の形成の間基板１０２に提供されるガスは、何らかの塩素含有ガスを含み得、これにより、非結晶領域１５０より厚く（２０パーセント厚くなど）単結晶領域１４８が形成され得る。例えば、非選択的エピタキシャルプロセスは、２０ｔｏｒｒ～１００ｔｏｒｒの圧力及び１０８０℃～１１２０℃の温度で水素（Ｈ２）を備えたジクロロシランを提供し得、これは、５００ナノメートル分毎～２ミクロン分毎の成長レートを提供し得る。代替として、非選択的エピタキシャルプロセスは、５００ｔｏｒｒ～７６０ｔｏｒｒの圧力及び１１１５℃～１２００℃の温度で水素を備えたトリクロロシラン（ＳｉＨＣｌ３）を提供し得、これは、３．５ミクロン分毎～４ミクロン分毎の成長レートを提供し得る。
図１Ｌを参照すると、エピタキシャル層１４６の上にキャップ層１５２が形成される。キャップ層１５２は、二酸化シリコン、シリコン窒化物、及び／又はシリコンオキシナイトライドの一つ又は複数の層を含み得る。キャップ層１５２は、５０ナノメートル～２００ナノメートルの厚みとし得、二酸化シリコンのためにＴＥＯＳを及びシリコン窒化物のためにＢＴＢＡＳを用いるＰＥＣＶＤプロセスにより形成され得る。キャップ層１５２は、有効屈折率を乗じた厚みである光学的厚みを有し得、これにより、後続の放射誘導再結晶化プロセスのための非結晶領域１５０に対して有効反反射層が提供される。例えば、キャップ層１５２の光学厚みは、有効反反射層を提供するための後続の放射誘導再結晶化プロセスの放射エネルギーの一次波長の２０パーセント～３０パーセントとし得る。１０．６ミクロンの波長を有する二酸化炭素レーザーを用いる放射誘導再結晶化プロセスでは、キャップ層１５２の光学厚みは、有効反反射層を提供するために２．１２ミクロン～３．１８ミクロンとし得る。
図１Ｍを参照すると、放射誘導再結晶化プロセス１５４が、埋め込み隔離層１２４の上に単結晶領域１４８が延在するよう非結晶領域１５０が再結晶するように、エピタキシャル層１４６の単結晶領域１４８より高い温度まで非結晶領域１５０を加熱する。図１Ｍは、終了時の放射誘導再結晶化プロセス１５４を示す。放射誘導再結晶化プロセス１５４は、非結晶領域１５０の温度をその融点を超えて上昇させ得る。非結晶領域１５０に対して反反射層を提供するためにキャップ層１５２を形成することにより、単結晶領域１４８内へよりも非結晶領域１５０内へより多い放射エネルギーが放射誘導再結晶化プロセス１５４から有利に結合され得、それにより、拡張された単結晶領域１４８における低欠陥が促進される。放射誘導再結晶化プロセス１５４は、埋め込み隔離層１２４の上のキャップ層１５２と単結晶領域１４８の新たに再結晶化された部分との間に、粗化されたインタフェース１５６を生成し得る。例えば、放射誘導再結晶化プロセス１５４は、図１Ｍにおいて概略で示すように、スキャンドレーザーアニールプロセス１５４を含み得る。代替として、放射誘導再結晶化プロセス１５４は、フラッシュランプアニールプロセス、又は電磁スペクトルの任意の一部における放射源からエネルギーを非結晶領域１５０に提供するその他の放射プロセスであり得る。エピタキシャル層１４６を、埋め込み隔離層１２４の頂部表面１２６の上であり非結晶領域１５０に横方向に接する単結晶領域１４８を有するように形成することにより、埋め込み隔離層１２４の上の単結晶領域１４８の新たに再結晶化された部分は、非結晶領域に横方向に接する単結晶領域なしにエピタキシャル層より少ない欠陥で形成することが可能となり得る。
図１Ｎを参照すると、単結晶領域１４８の有意な部分を取り除くことなく図１Ｍのキャップ層１５２が取り除かれる。キャップ層１５２は、エピタキシャル層１４６に選択的なプラズマエッチングにより、又はフッ化水素酸の希釈緩衝水溶液を用いるウェットエッチングにより取り除かれ得る。
図１Ｏを参照すると、単結晶領域１４８が、埋め込み隔離層１２４の上に延在する単結晶領域１４８の滑らかな頂部表面１５８を提供するために平坦化される。単結晶領域１４８は、ＣＭＰパッドにより図１Ｏに示したＣＭＰプロセス１６０により平坦化され得る。代替として、単結晶領域１４８は、レジストエッチバックプロセスなどの別の方法により平坦化されてもよい。
図１Ｐを参照すると、頂部表面１５８における単結晶領域１４８の所望の厚みを消費するために熱酸化プロセスが用いられ得、単結晶領域１４８上に熱酸化物１６２の層が形成される。熱酸化プロセスを用いて単結晶領域１４８の所望の厚みを消費することにより、均一な量の単結晶領域１４８が、埋め込み隔離層１２４にわたって有利に消費され得る。時限ブランケットエッチングプロセスなど、単結晶領域１４８の所望の厚みを消費する他の方法が、この例の範囲内にある。
図１Ｑを参照すると、単結晶領域１４８上の図１Ｐの熱酸化物１６２の層は、埋め込み隔離層１２４の上に最終的な厚み１６４を有する単結晶領域１４８を残して、取り除かれる。熱酸化物１６２の層は、単結晶領域１４８に選択的であり、単結晶領域１４８の頂部表面１５８を終点とする、プラズマエッチングプロセスにより取り除かれ得る。代替として、熱酸化物１６２の層は、フッ化水素酸の緩衝希釈水溶液を用いる時限ウェットエッチングプロセスにより取り除かれ得る。埋め込み隔離層１２４の上の単結晶領域１４８は、隔離された半導体層１１４を提供する。最終的な厚み１６４は、７５ナノメートル～１００ナノメートルなど、１２０ナノメートルより小さくし得る。
図１Ｒを参照すると、隔離された半導体層１１４の上に保護層１６６が形成される。例えば、保護層１６６は、５ナノメートル～１５ナノメートルの熱酸化物を含み得る。保護層１６６は、シリコン窒化物１１０の層など、側壁１３６及びブロック層１０４の頂部層とは異なるエッチング特性を有する。
図１Ｓを参照すると、図１Ｒの側壁１３６及びブロック層１０４のシリコン窒化物１１０の層が取り除かれる。側壁１３６及びシリコン窒化物１１０の層におけるシリコン窒化物が、１５０℃のリン酸の水溶液により取り除かれ得る。例えば、隔離された半導体層１１４の幅１６８は２ミクロン～２００ミクロンとし得る。また、例えば、埋め込み隔離層１２４の最終的な厚み１７０を、２００ナノメートル～９００ナノメートルの厚みとし得る。構成要素（トランジスタなど）が、その後、埋め込み隔離層１２４の上の隔離された半導体層１１４に形成され得、基板１０２に対する低静電容量を有利に有する。
図２Ａ～図２Ｇは、図１Ａ～図１Ｓの集積回路の断面図であり、単結晶領域及び非結晶領域を形成する、及び後続の放射誘導再結晶化プロセスのための、代替の方法を示す。図２Ａを参照すると、埋め込み隔離層１２４が、集積回路１００の基板１０２における隔離窪み１１８に形成される。埋め込み隔離層１２４の頂部表面１２６が、隔離窪み１１８に近接するブロック層１０４の下の基板１０２の頂部表面１０６より下に窪まされる。側壁１３６が、隔離窪み１１８における基板１０２の横方向表面１３２上に形成される。この例では、シード層１４４が、隔離窪み１１８に近接する基板１０２の頂部表面１０６により画定される平面より上に延在するようにシードトレンチ１４０における基板１０２上に形成される。
図２Ｂを参照すると、非結晶領域１５０が、ブロック層１０４及び埋め込み隔離層１２４の上に及びシード層１４４に接して形成される。この例では、非結晶領域１５０は、ポリシリコンと称される多結晶シリコン１５０の層として形成される。ポリシリコン非結晶領域１５０は、５５０℃～６００℃の温度及び０．２ｔｏｒｒ～１ｔｏｒｒの圧力でのシランの熱分解などにより形成され得る。シード層１４４とは別に非結晶領域１５０を形成することにより、同時形成に比べて非結晶領域１５０にとって一層大きな厚み制御が有利に達成され得る。側壁１３６は、非結晶領域１５０を基板１０２から分離する。
図２Ｃを参照すると、図１Ｌを参照して説明したようにキャップ層１５２が非結晶領域１５０の上に形成される。キャップ層１５２は、非結晶領域１５０の頂部表面の形状を考慮して、シード層１４４に近接するエリアにおける後続の放射誘導再結晶化プロセスのための最大反反射特性を提供するように形成され得る。
図２Ｄを参照すると、非結晶領域１５０におけるポリシリコンが、シード層１４４の周りに単結晶領域１４８を形成し、埋め込み隔離層１２４にわたって外方に成長するように、放射誘導再結晶化プロセス１５４が非結晶領域１５０をシード層１４４より高い温度まで加熱する。放射誘導再結晶化プロセス１５４は、キャップ層１５２と単結晶領域１４８の新たに再結晶化された部分との間に、粗化されたインタフェース１５６を生成し得る。基板１０２の頂部表面１０６より上に延在するようにシード層１４４を形成することにより、埋め込み隔離層１２４の上の単結晶領域１４８の新たに再結晶化された部分は、埋め込み隔離層１２４の頂部表面１２６と共平面のシード層１４４を備える場合よりも、少ない欠陥で形成することが可能となり得る。
図２Ｅを参照すると、単結晶領域１４８の有意な部分を取り除くことなく図２Ｄのキャップ層１５２が取り除かれる。キャップ層１５２は、図１Ｎを参照して説明したように取り除かれ得る。
図２Ｆを参照すると、滑らかな平らな頂部表面１５８を提供するために、単結晶領域１４８及び場合によってはシード層１４４が平坦化される。単結晶領域１４８及び場合によってはシード層１４４は、ＣＭＰプロセスにより又は別の方法により平坦化され得る。頂部表面１５８は、図２Ｆに示すようにブロック層１０４より上とし得る。この例の別のバージョンにおいて、ＣＭＰ平坦化プロセスから生じ得るように、頂部表面１５８はブロック層１０４の頂部表面と実質的に共平面であってもよい。更なるバージョンにおいて、頂部表面１５８は、ブロック層１０４の頂部表面より下とし得るが、隔離窪み１１８に近接する基板１０２の頂部表面１０６より上とし得る。
図２Ｇを参照すると、単結晶領域１４８が、所望の厚み１６４を提供するように隔離窪み１１８において窪まされる。単結晶領域１４８は、図２Ｇに示すように時限プラズマエッチングプロセス１７２により、又は場合によってはフッ化水素酸の緩衝水溶液を用いる時限ウェットエッチングプロセスにより窪まされ得る。所望の厚み１６４が得られた後、集積回路１００のプロセスが図１Ｒを参照して説明されるように継続する。
本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、他の実施例が可能である。

Claims (14)

  1. 集積回路であって、
    向き合う第１及び第２の表面を有し、本質的に単結晶シリコンベースの半導体材料で構成されるバルクシリコンウェハであって、その中に凹部を有し、前記凹部が底部と少なくとも第１及び第２の側壁を有し、前記凹部が前記底部から前記第１の表面に延びる、前記バルクシリコンウェハと、
    前記凹部の少なくとも一部内の埋込誘電体層であって、前記第１及び第２の側壁に延び、その中にトレンチを有し、前記トレンチが前記バルクシリコンウェハに延びる、前記埋込誘電体層と、
    少なくとも前記トレンチを充填する単結晶シリコンベースのシード層と、
    前記埋込誘電体層を少なくとも部分的に覆うエピタキシャルシリコン層と、
    を含み、
    少なくとも前記エピタキシャルシリコン層が前記埋込誘電体層を覆う範囲まで、前記エピタキシャルシリコン層が本質的に単結晶材料で構成され、前記シード層と前記エピタキシャルシリコン層とが平坦な頂部表面を提供する、集積回路。
  2. 請求項１に記載の集積回路であって、
    前記エピタキシャルシリコン層上に誘電体層を更に含む、集積回路。
  3. 請求項１に記載の集積回路であって、
    前記エピタキシャルシリコン層と前記凹部の側壁との間に誘電体層を更に含む、集積回路。
  4. 請求項１に記載の集積回路であって、
    前記シリコンベースのシード層の少なくとも一部が選択性エピタキシャル成長により形成される、集積回路。
  5. 請求項１に記載の集積回路であって、
    前記エピタキシャルシリコン層の少なくとも一部が前記シリコンベースのシード層の少なくとも一部に近接する、集積回路。
  6. 請求項１に記載の集積回路であって、
    前記エピタキシャルシリコン層の第１の表面が前記バルクシリコンウェハの第１の表面と共面である、集積回路。
  7. 請求項１に記載の集積回路であって、
    前記埋込誘電体層が二酸化シリコンを含む、集積回路。
  8. 請求項１に記載の集積回路であって、
    前記埋込誘電体層が異なる誘電体材料の副層を含む、集積回路。
  9. 集積回路を製造する方法であって、
    向かい合う第１及び第２の表面を有し、本質的に単結晶シリコンベースの半導体材料で構成されるバルクシリコンウェハに凹部を形成することであって、前記凹部が底部と少なくとも第１及び第２の側壁を有し、前記凹部が前記底部から前記第１の表面に延びる、前記バルクシリコンウェハに凹部を形成することと、
    前記凹部の少なくとも一部内に埋込誘電体層を形成することであって、前記埋込誘電体層が前記第１及び第２の側壁に延びてその中にトレンチを有し、前記トレンチが前記バルクシリコンウェハに延びる、前記埋込誘電体層を形成することと、
    少なくとも前記トレンチを充填する単結晶シリコンベースのシード層を形成することであって、前記シリコンベースのシード層の少なくとも一部が選択エピタキシャル成長により形成される、前記シリコンベースのシード層を形成することと、
    前記埋込誘電体層を少なくとも部分的に覆うエピタキシャルシリコン層を形成することであって、前記エピタキシャルシリコン層の少なくとも一部が非選択性エピタキシャル成長により形成され、前記エピタキシャルシリコン層の少なくとも一部が前記シリコンベースのシード層の少なくとも一部に近接する、前記エピタキシャルシリコン層を形成すことと、
    を含み、
    少なくとも前記エピタキシャルシリコン層が前記埋込誘電体層に重なる範囲まで、前記エピタキシャルシリコン層が本質的に単結晶材料で構成され、前記シード層と前記エピタキシャルシリコン層とが平坦な頂部表面を提供する、方法。
  10. 請求項９に記載の方法であって、
    前記エピタキシャルシリコン層上に誘電体層を形成することを更に含む、方法。
  11. 請求項９に記載の方法であって、
    前記エピタキシャルシリコン層と前記凹部の側壁との間に誘電体層を形成することを更に含む、方法。
  12. 請求項９に記載の方法であって、
    前記エピタキシャルシリコン層の第１の表面が前記バルクシリコンウェハの前記第１の表面と共面である、方法。
  13. 請求項９に記載の方法であって、
    前記埋込誘電体層が二酸化シリコンを含む、方法。
  14. 請求項９に記載の方法であって、
    前記埋込誘電体層が異なる誘電体材料の副層を含む、方法。
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