CN101136318A - 用于制造半导体集成电路器件的方法 - Google Patents

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Abstract

公开了制造半导体集成电路器件的方法。所述制造半导体集成电路器件的方法包括：在基层上形成硬掩膜层；在第一方向上在硬掩膜层上形成线牺牲硬掩膜层；在线牺牲硬掩膜层图案上涂覆高分子有机材料层；在第二方向上对高分子有机材料层和线牺牲硬掩膜层图案形成图案；形成矩阵牺牲硬掩膜层图案；通过使用矩阵牺牲硬掩膜层图案作为蚀刻掩膜来对硬掩膜层形成图案，从而形成硬掩膜层图案；以及通过使用硬掩膜层图案作为蚀刻掩膜来对基层形成图案，从而形成下部图案。根据本发明的方法比传统方法更简单并且更便宜。

Description

用于制造半导体集成电路器件的方法
技术领域
本发明涉及制造半导体集成电路器件的方法。更具体地，本发明涉及比传统方法更简单和更便宜的制造半导体集成电路器件的方法。
背景技术
由于对于高密度半导体器件的增长的需求，已经快速地减小了半导体器件的设计规则，以及形成更小的图案来满足该减小的设计规则是至关重要的。然而，由于在光刻工艺中使用的分档器和扫描器的有限分辨率，曾经难以形成较小的图案，尤其是小于100nm的图案。
在现有的半导体制造工艺中已经了很多尝试来制造纵向晶体管，以克服晶体管特性限制和增加在晶片中形成的管芯的数量。为了制造这样的纵向晶体管，必须在半导体衬底上形成圆形柱图案。然而，难以在单个尝试中制造具有小设计规则的柱图案。因此，为了获得柱图案，分两步使用线图案和空间图案来形成具有小设计规则的柱图案。换句话说，通过在一个方向上创建线和空间来形成图案，以及利用氧化层来填充该空间。然后，通过在另一方向上创建线和空间图案，来执行另一图案形成，以及通过去除氧化层来形成柱图案。
然而，为了使用前面解释的方法来形成柱图案，利用氧化层来填充空间，以及因此需要CMP(化学机械抛光)工艺，其中，淀积氧化层，并且使氧化层的顶部平坦。并且，需要蚀刻工艺和清洁工艺来去除已经被形成图案的氧化层。为了在LAL (HF和NH4F)剥离期间防止对准标记的剥离，首先执行I-线光学工艺，以及然后在锁定区域之后执行剥离，从而防止对准标记的剥离。
因此，由于复杂的制造工艺、高成本CMP工艺以及另外的光学工艺，增加了生产成本。
本发明克服了传统技术的这些和其他缺点。
发明内容
本发明提供一种比传统方法更简单和更便宜的制造半导体集成电路器件的方法。
根据本发明的一个方面，提供了一种制造半导体集成电路器件的方法，该方法包括：在基层上形成硬掩膜层；在硬掩膜层上形成牺牲硬掩膜层；通过以线和空间图案的形式对牺牲硬掩膜形成图案，来形成线牺牲硬掩膜层图案，使得它与第一方向平行；通过在线牺牲硬掩膜层图案上涂覆高分子有机材料层，来使线牺牲硬掩膜层图案的上表面平坦；以线和空间图案的形式，对高分子有机材料层和线牺牲硬掩膜层图案形成图案，使得它处于第二方向上，该第二方向与第一方向不平行；通过去除高分子有机材料图案，来形成布置为矩阵形状的矩阵牺牲硬掩膜层图案；利用矩阵牺牲硬掩膜层图案作为蚀刻掩膜，来对硬掩膜层形成图案，从而形成布置为矩阵形状的硬掩膜层图案；以及通过使用硬掩膜层图案作为蚀刻掩膜，来对基层的全部或者部分形成图案，从而形成下部图案。
附图说明
通过参考附图详细地描述本发明的示例性实施例，将使得本发明的以上和其他特征和优点变得更明显，在这些附图中：
图1到13是示出根据本发明的示例性实施例的制造半导体集成电路器件的方法的透视图；以及
图14到24是示出根据本发明的另一示例性实施例的制造半导体集成电路器件的方法的透视图。
具体实施方式
通过参考对于优选实施例的以下详细描述和附图，可以更容易地理解本发明的优点和特征以及获得这些优点和特征的方法。然而，本发明可以实施为很多不同的形式，以及不应被解释为限制为这里所述的实施例。而是，提供这些实施例使得本公开变得详尽和完整，以及将将本发明的原理完全地传达给本领域技术人员，以及本发明仅仅由所附权利要求限定。在说明书各处，相同的参考数字表示相同的元件。
如在这里使用的，术语“和/或”包括一个或多个相关联的列出项的任何和所有组合，以及该术语是用来解释示例性实施例的。应该知道，以上的术语不是限制性的。除非特别指出，单数形式的词也表示复数形式。说明书中使用的术语“包括”可以包括说明书中特别提到的部件、步骤、操作和器件，以及其他部件、步骤、操作和器件。
在下文中，将参考图1到13来描述制造半导体集成电路器件的方法。图1到13是示出根据本发明的示例性实施例的制造半导体集成电路器件的方法。
参考图1，在基层100上形成硬掩膜层110a。
可以在工艺结束时蚀刻基层100，以及该基层100可以是半导体衬底、间层绝缘层以及其他。硬掩膜层110a是方便基层100蚀刻的材料，并且可以具有对于基层100的蚀刻选择性。例如，可以使用氮化硅层或多晶硅层。并且，可以在硬掩膜层110a和基层100之间形成衬垫氧化层(未示出)。
参考图2，在硬掩膜层110a上，顺序地形成第一牺牲硬掩膜层122a、第二牺牲层124a和第三牺牲层126a。
因为第一牺牲硬掩膜层122a具有小于硬掩膜层110a的蚀刻速度，所以在蚀刻硬掩膜层110a时使用第一牺牲硬掩膜层122a作为蚀刻掩膜。第一牺牲硬掩膜层122a可以是无定形碳，其通过涂覆方法或化学汽相淀积(CVD)方法形成。在对第二牺牲硬掩膜层124a上形成的第三牺牲硬掩膜层126a形成图案的同时，第二牺牲硬掩膜层124a防止第一牺牲硬掩膜层122a受损。可以使用在400℃或更低温度下的可叠层作为第二牺牲层124a。第二牺牲层124a可以是氧化硅，例如ALD氧化物、PETEOS、PE-氧化物及其他。
第三牺牲硬掩膜层126a被用来对第二牺牲硬掩膜层124a形成图案，并且具有相对于第二牺牲硬掩膜层124a的蚀刻选择性。换句话说，当第二牺牲硬掩膜层124a包括氧化硅时，第三牺牲硬掩膜层126a具有相对于氧化硅的蚀刻选择性。第三牺牲硬掩膜层126a可以由例如SiN系列化合物例如PE-SiN、SiON等等制成。
根据一些实施例，第一牺牲硬掩膜层122a、第二牺牲硬掩膜层124a和第三牺牲硬掩膜层126a可以分别是：无定形碳；SiN系列化合物例如PE-SiN、SiON等等；以及氧化硅例如ALD氧化物、PETEOS、PE-氧化物等等。
参考图3，在第三牺牲硬掩膜层126a上形成线和空间成形的第一光刻胶图案210。
在第三牺牲硬掩膜层126a的顶部上施加光刻胶之后，利用线和空间成形掩膜形成线和空间成形第一光刻胶图案210，其平行于第一方向。特别地，线和空间图案包括其间限定了空间的多个线。
参考图4，使用第一光刻胶图案210作为蚀刻掩膜，对图3的第三牺牲硬掩膜层126a形成图案，从而形成线第三硬掩膜层图案126b。
也就是说，利用平行于第一方向的线和空间成形第一光刻胶图案210，对第三牺牲硬掩膜层126a形成图案，从而形成线第三牺牲硬掩膜层图案126b，其是线形的并且平行于第一方向。然后，通过灰化和剥除工艺来去除线第三牺牲硬掩膜层图案126b上的第一光刻胶图案210。
参考图5，在第三线牺牲硬掩膜层图案126b上涂覆高分子有机材料层130a。
高分子有机材料层130a是流动型材料，例如ARC(抗反射涂层)或光刻胶(PR)。如果高分子有机材料层130a是光刻胶，则高分子有机材料层130a可以是双层或三层。
通过旋涂来涂覆高分子有机材料层130a。因为高分子有机材料层130a比线第三牺牲硬掩膜层图案126b更高，所以可以利用旋涂工艺来使高分子有机材料层130a的顶部平坦。
如果线第三牺牲硬掩膜层图案126b的空间区域要被氧化层填充，则必须执行另外的平整处理例如CMP，从而使顶部平坦。但是当利用高分子有机材料层130a对线第三牺牲硬掩膜层图案126b进行涂覆时，在旋涂期间使顶部平坦。因此，不需要CMP工艺，所以可以简化制造工艺。并且，省略了昂贵的CMP工艺，所以降低了制造成本。
参考图6，在高分子有机材料层130a上，形成线和空间成形第二光刻胶图案220。
在对高分子有机材料层130a施加光刻胶后，利用光和空间成形掩膜形成不平行于第一方向但平行于第二方向的线和空间成形第二光刻胶图案220。
第一方向和第二方向是不平行的，但是在它们之间具有在0到90度之间的预定角度。图7示出了第一方向基本与第二方向正交的角度情况。
参考图7，利用第二光刻胶图案220作为蚀刻掩膜，来对图6的高分子有机材料层130a和图6的线第三牺牲硬掩膜层图案126b形成图案。
也就是说，利用线和空间成形第二光刻胶图案220，其平行于第二方向，对高分子有机材料层130a和线第三牺牲硬掩膜层图案126b形成图案，所以高分子有机材料图案130b被形成为具有平行于第二方向的线和空间图案。此时，线第三牺牲硬掩膜层图案126b被蚀刻到线第三牺牲硬掩膜层图案126b底部，从而形成矩阵第三牺牲硬掩膜层图案126。
参考图8，去除图7的高分子有机材料图案130b，以暴露矩阵第三牺牲硬掩膜层图案126，其被布置为矩阵形状。
因为高分子有机材料图案130b的组成材料与图7的第二光刻胶图案220的组成材料相似，因此在去除第二光刻胶图案220的同时，可以去除高分子有机材料图案130b。也就是说，可以同时地去除第二光刻胶图案220和高分子有机材料图案130b。
如果同时地去除第二光刻胶图案220和高分子有机材料图案130b，则因为不需要另外的去除工艺或清洁工艺，可以简化制造工艺，以及可以增加制造工艺的产率。
参考图9，利用矩阵第三牺牲硬掩膜层图案126作为蚀刻掩膜，对图8的第二牺牲硬掩膜层124a形成图案，从而形成矩阵第二牺牲硬掩膜层图案124。
利用矩阵第三牺牲硬掩膜层图案126作为掩膜对第二牺牲硬掩膜层124a形成图案的同时，使用可以比矩阵第三牺牲硬掩膜层126更快地蚀刻第二牺牲硬掩膜层124a的蚀刻气体。例如，该蚀刻气体可以包括碳和氟系列的气体。也就是说，因为在第二牺牲硬掩膜层124a的形成图案期间，矩阵第三牺牲硬掩膜层图案126的蚀刻速度被最小化，所以在该步骤之后，可以继续地使用矩阵第三牺牲硬掩膜层图案126作为蚀刻掩膜。
参考图10，使用矩阵第二牺牲硬掩膜层图案124作为蚀刻掩膜，对图9的第一牺牲硬掩膜层122a形成图案，从而形成矩阵第一牺牲硬掩膜层图案122。
如果剩余矩阵第三牺牲硬掩膜层图案126的部分，该矩阵第三牺牲硬掩膜层图案126被用作矩阵第二牺牲硬掩膜层图案124的蚀刻掩膜，则可以使用矩阵第三牺牲硬掩膜层图案126作为蚀刻掩膜，用于对第一牺牲硬掩膜层122a连同矩阵第二牺牲硬掩膜层图案124形成图案。换句话说，即使在形成矩阵第二牺牲硬掩膜层图案124期间部分地去除了矩阵第三牺牲硬掩膜层图案126，在矩阵第一牺牲硬掩膜层图案122的形成期间，依然可以使用矩阵第二牺牲硬掩膜层图案124作为蚀刻掩膜，从而确保矩阵第一牺牲硬掩膜层图案122的适当尺寸。
在使用矩阵第二牺牲硬掩膜层图案124作为蚀刻掩膜对第一牺牲硬掩膜层122a形成图案的同时，使用比矩阵第二牺牲硬掩膜层图案124更多地蚀刻第一牺牲硬掩膜层122a的蚀刻气体。该蚀刻气体可以包括例如氧气。也就是说，因为在第一牺牲硬掩膜层122a的形成图案期间，矩阵第二牺牲硬掩膜层图案124的蚀刻速度被最小化，所以在该步骤之后，可以继续使用矩阵第二牺牲硬掩膜层图案124作为蚀刻掩膜。
参考图11，使用矩阵第一牺牲硬掩膜层图案122作为蚀刻掩膜，对图10的硬掩膜层110a形成图案，从而形成布置为矩阵形状的硬掩膜层图案110。
如果剩余矩阵第三牺牲硬掩膜层图案126和矩阵第二牺牲硬掩膜层图案124的部分，则可以使用矩阵第三牺牲硬掩膜层图案126和矩阵第二牺牲硬掩膜层图案124作为蚀刻掩膜，用于对硬掩膜层110a连同矩阵第一牺牲硬掩膜层图案122形成图案。
参考图12，使用硬掩膜层图案110作为蚀刻掩膜，对图11的基层100的部分或整个形成图案，来形成下部图案102。
如果剩余矩阵第三牺牲硬掩膜层图案126、矩阵第二牺牲硬掩膜层图案124和矩阵第一牺牲硬掩膜层图案122的部分，则可以使用矩阵第三牺牲硬掩膜层图案126、矩阵第二牺牲硬掩膜层图案124和矩阵第一牺牲硬掩膜层图案122作为蚀刻掩膜，用于对基层100连同硬掩膜层图案110形成图案。
参考图13，去除下部图案102上的图12的硬掩膜层图案110。
也就是说，通过去除下部图案102上的硬掩膜层图案110，来完成下部图案102。同时，还去除硬掩膜层图案110上剩余的图12的矩阵第一牺牲硬掩膜层图案122、矩阵第二牺牲硬掩膜层图案124和矩阵第三牺牲硬掩膜层图案126。
如果基层100是半导体衬底，对半导体衬底的部分形成图案，从而可以形成柱。这样，通过形成漏区、栅电极和源区可以完成纵向晶体管。
根据制造具有根据小设计规则的图案的半导体集成电路器件的方法，当由于其小设计规则，不能利用一步就形成图案时，可以将线和空间图案使用两次，来获得准确的图案。
根据该方法，可以简化线和空间图案工艺，从而可以增加产率。特别地，因为利用高分子有机材料层130a来涂覆线第三牺牲硬掩膜层图案126b，因而使高分子有机材料层130a平坦。所以不需要另外的CMP工艺，并且可以简化制造工艺。并且，因为利用第二光刻胶图案220去除高分子有机材料层130b，从而不需要另外的去除工艺或清洁工艺，所以可以进一步简化制造工艺。
在下文中，将参考图14到24描述制造半导体集成电路器件的方法的另一示例性实施例。图14到24是示出根据本发明的另一示例性实施例的制造半导体集成电路器件的方法的透视图。
对于和图1到13中相同的部件使用相同的参考数字，并省略了对应部件的详细描述。
根据本发明的另一示例性实施例的制造半导体集成电路器件的方法除了在硬掩膜层上形成牺牲硬掩膜层的单层之外，与本发明的第一示例性实施例相同。可以根据基层的高度，来调节牺牲硬掩膜层的单层的数量。如果基层不高，可以利用牺牲硬掩膜层的单个单层来形成图案。以下所述的示例性实施例使用包括单个单层的牺牲硬掩膜层。
参考图14，在基层100上形成硬掩膜层110a。
基层100是工艺结束时蚀刻的层，以及可以是例如半导体衬底、间层牺牲硬掩膜层和其他。硬掩膜层110a是方便基层100的蚀刻的材料，并且可以是例如SiN层。并且，可以在硬掩膜层110a和基层100之间形成衬垫氧化物层(未示出)。
参考图15，在硬掩膜层110a上形成牺牲硬掩膜层120a。
因为牺牲硬掩膜层120a具有比硬掩膜层110a的蚀刻速度更小的蚀刻速度，所以在蚀刻硬掩膜层110a的同时使用牺牲硬掩膜层120a作为蚀刻掩膜。牺牲硬掩膜层120a的材料具有对于氧化硅的高蚀刻选择性，例如SiN系列诸如PE-SiN、SiON。
参考图16，在牺牲硬掩膜层120a上形成线和空间成形第一光刻胶图案210。
在对牺牲硬掩膜层120a的顶部施加光刻胶之后，利用线和空间成形掩膜形成第一光刻胶图案210，该第一光刻胶图案210是线和空间成形的，并且平行于第一方向。
参考图17，通过使用第一光刻胶图案210作为蚀刻掩膜，对图16的牺牲硬掩膜层120a形成图案，从而形成线牺牲硬掩膜层图案120b。
也就是说，利用平行于第一方向的线和空间成形第一光刻胶图案210，来对牺牲硬掩膜层120a形成图案，以至于形成线牺牲硬掩膜层图案120b，其平行于第一方向。然后，利用灰化和剥离工艺来去除线牺牲硬掩膜层图案120b上的第一光刻胶图案210。
参考图18，在线牺牲硬掩膜层图案120b上涂覆高分子有机材料层130a。
高分子有机材料层130a是流动型材料，例如ARC(抗反射涂层)或光刻胶(PR)。如果高分子有机材料层130a是光刻胶，则高分子有机材料层130a可以是双层或三层。
利用旋涂来对高分子有机材料层130a进行涂覆。因为高分子有机材料层130a高于线牺牲硬掩膜层图案120b，所以可以利用旋涂工艺来使高分子有机材料层130a的顶部平坦。
如果线牺牲硬掩膜层图案120b的空间区域要被氧化层填充，则必须执行另外的平整工艺例如CMP来使顶部平坦。但是如果线牺牲硬掩膜层图案120b涂覆有高分子有机材料层130a，则在旋涂期间使顶部平坦。因此，不需要CMP工艺，所以可以简化制造工艺。并且，省略了昂贵的CMP工艺，所以可以减少制造成本。
参考图19，在高分子有机材料层130a上形成线和空间成形第二光刻胶图案220。
在对高分子有机材料层130a施加光刻胶之后，利用线和空间成形掩膜，来形成不平行于第一方向但平行于第二方向的线和空间成形光刻胶图案220。
第一方向和第二方向彼此不平行，并且具有预定角度。第一方向和第二方向之间的角度可以在0和90度之间。图19示出第一方向的角度基本上与第二方向垂直的情况。
参考图20，利用第二光刻胶图案220作为蚀刻掩膜，对高分子有机材料层130a和120b形成图案。
也就是说，利用于平行于第二方向的线和空间成形第二光刻胶图案220，来对高分子有机材料层130a和线牺牲硬掩膜层图案120b形成图案。从而，形成高分子有机材料图案130b，其在第二方向上具有线和空间图案。此时，将线牺牲硬掩膜层图案120b蚀刻到线牺牲硬掩膜层图案120b的底部，从而形成矩阵牺牲硬掩膜层图案120。
参考图21，去除图20的高分子有机材料图案130b以暴露以矩阵形状分布的矩阵牺牲硬掩膜层图案120。
因为高分子有机材料图案130b的组成材料与图20的第二光刻胶图案220的组成材料相似，所以可以在去除第二光刻胶图案220的同时去除高分子有机材料图案130b。也就是说，可以同时地去除第二光刻胶图案220和高分子有机材料图案130b。
由于同时地去除第二光刻胶图案220和高分子有机材料图案130b，不需要另外的去除工艺或清洁工艺，所以可以简化制造工艺以及提高制造工艺的产率。
参考图22，利用矩阵牺牲硬掩膜层图案120作为蚀刻掩膜，对图21的硬掩膜层110a形成图案，从而形成布置为矩阵形状的硬掩膜层图案110。
参考图23，使用硬掩膜层图案110作为蚀刻掩膜，对图22的部分或整个基层100形成图案，从而形成下部图案104。
参考图24，去除下部图案104上的图23的硬掩膜层图案110。
也就是说，通过去除下部图案104上的硬掩膜层图案110来完成下部图案104。同时，还去除下部图案104上剩余的图23的硬掩膜层图案110。
如果基层100是半导体衬底，对该半导体衬底的部分形成图案，从而形成柱。在这样的情况下，可以通过形成漏区、栅极和源区来完成纵向晶体管。
如上所述，根据本发明的制造半导体集成电路器件的方法，可以观察到一个或多个以下的效果。首先，线和空间图案可以被使用两次来获得精确图案，因为由于半导体集成电路器件的小设计规则，所以其不能一次形成图案。第二，可以简化制造工艺，以及由于后续的成本降低，所以可以增加产率。
前述是对于本发明的说明，并且不被解释为对其的限制。虽然已经描述了本发明的一些实例实施例，本领域技术人员将容易知道在实例实施例中很多修改是可以的，而不偏离本发明的新颖指导和优点。因此，所有这样的修改意图被包括在以下权利要求中限定的本发明的范围内。

Claims (28)

1.一种制造半导体集成电路器件的方法，该方法包括：
在基层上形成硬掩膜层；
在所述硬掩膜层上形成牺牲硬掩膜层；
通过使所述牺牲硬掩膜层形成图案来形成线牺牲硬掩膜层图案，其中，所述线牺牲硬掩膜层包括平行于第一方向的多个线，这些线之间限定有空间；
通过在所述线牺牲硬掩膜层图案上涂覆高分子有机材料层，来使所述线牺牲硬掩膜层图案的上表面平坦；
以平行于第二方向的之间限定有空间的多个线的方式，使所述高分子有机材料层和所述线牺牲硬掩膜层图案形成图案，所述第二方向不平行于所述第一方向；
通过去除所述高分子有机材料图案，形成布置为矩阵形状的矩阵牺牲硬掩膜层图案；
通过使用所述矩阵牺牲硬掩膜层图案作为蚀刻掩膜使所述硬掩膜层形成图案，形成布置为矩阵形状的硬掩膜层图案；以及
使用所述硬掩膜层图案作为蚀刻掩膜使所述基层形成图案，从而形成下部图案。
2.根据权利要求1所述的方法，其中，所述基层是半导体衬底，以及所述下部图案是柱图案。
3.根据权利要求2所述的方法，进一步包括在其上形成所述柱图案的所述半导体衬底上形成纵向晶体管。
4.根据权利要求1所述的方法，其中，所述硬掩膜层是氮化硅层或多晶硅层。
5.根据权利要求1所述的方法，其中，所述高分子有机材料层是通过旋涂方法来形成的。
6.根据权利要求1所述的方法，其中，所述高分子有机材料层的平坦高度比所述牺牲硬掩膜层图案的平坦高度更高。
7.根据权利要求1所述的方法，其中，所述高分子有机材料层是有机抗反射涂层(ARC)。
8.根据权利要求1所述的方法，其中，所述高分子有机材料层是光刻胶。
9.根据权利要求8所述的方法，其中所述光刻胶是双层或三层。
10.根据权利要求1所述的方法，其中，所述牺牲硬掩膜层具有比所述硬掩膜层的蚀刻速度更小的蚀刻速度。
11.根据权利要求10所述的方法，其中所述牺牲硬掩膜层是PE-SiN或SiON。
12.根据权利要求1所述的方法，其中，所述牺牲硬掩膜层包括顺序叠置的第一牺牲硬掩膜层、第二牺牲硬掩膜层以及第三牺牲硬掩膜层，以及
形成所述矩阵牺牲硬掩膜层图案包括：通过仅仅使所述第三牺牲硬掩膜层形成图案，来形成所述矩阵第三牺牲硬掩膜层图案。
13.根据权利要求12所述的方法，其中，在所述矩阵第三牺牲硬掩膜层图案之后形成所述硬掩膜层图案包括：
通过使用所述矩阵第三牺牲硬掩膜层图案作为蚀刻掩膜使所述第二牺牲硬掩膜层形成图案，来形成矩阵第二牺牲硬掩膜层图案，
通过使用所述矩阵第二牺牲硬掩膜层图案作为蚀刻掩膜使所述第一牺牲硬掩膜层形成图案，从而形成矩阵第一牺牲硬掩膜层图案，以及
通过使用所述矩阵第一牺牲硬掩膜层图案作为蚀刻掩膜使所述硬掩膜层形成图案，从而形成所述硬掩膜层图案。
14.根据权利要求13所述的方法，其中，所述第二牺牲硬掩膜层在形成所述第三牺牲硬掩膜层图案的同时防止所述第一牺牲硬掩膜层被损害。
15.根据权利要求14所述的方法，其中，所述第三牺牲硬掩膜层是PE-SiN或SiON。
16.根据权利要求15所述的方法，其中，所述第二牺牲硬掩膜层是氧化硅。
17.根据权利要求16所述的方法，其中，使用所述矩阵第三牺牲硬掩膜层图案作为蚀刻掩膜来使所述第二牺牲硬掩膜层形成图案包括：使用蚀刻气体，该蚀刻气体对于所述第二牺牲硬掩膜层具有比所述矩阵第三牺牲硬掩膜层图案的蚀刻速度更高的蚀刻速度。
18.根据权利要求17所述的方法，其中，所述蚀刻气体包括碳和氟。
19.根据权利要求17所述的方法，其中，所述第二牺牲硬掩膜层是ALD氧化物、PETEOS或PE-氧化物。
20.根据权利要求16所述的方法，其中使用所述矩阵第二牺牲硬掩膜层图案作为蚀刻掩膜来使所述第一牺牲硬掩膜层形成图案包括：使用蚀刻气体，该蚀刻气体对于所述第一牺牲硬掩膜层具有比所述矩阵第二牺牲硬掩膜层图案的蚀刻速度更大的蚀刻速度。
21.根据权利要求20所述的方法，其中，所述第一牺牲硬掩膜层是无定形碳。
22.根据权利要求21所述的方法，其中所述蚀刻气体包括O2。
23.根据权利要求13所述的方法，其中，所述第一牺牲硬掩膜层具有比所述硬掩膜层的蚀刻速度更小的蚀刻速度。
24.根据权利要求23所述的方法，其中，所述第一牺牲硬掩膜层是无定形碳。
25.根据权利要求12所述的方法，其中，所述第三牺牲硬掩膜层是氧化硅。
26.根据权利要求25所述的方法，其中所述第二牺牲硬掩膜层是PE-SiN或SiON。
27.根据权利要求1所述的方法，进一步包括在所述硬掩膜层和所述基层之间形成衬垫氧化物层。
28.根据权利要求1所述的方法，其中所述第一方向基本上垂直于所述第二方向。
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WD01 Invention patent application deemed withdrawn after publication

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