CN101388328A - 在半导体器件中形成微图案的方法 - Google Patents
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Abstract
本发明提供一种用于在半导体器件中形成微图案的方法,所述方法包括:在衬底上形成蚀刻目标层;在蚀刻目标层上形成第一蚀刻终止层;在第一蚀刻终止层上形成第二蚀刻终止层;在第二蚀刻终止层上形成第一牺牲层;通过选择性地蚀刻第一牺牲层来形成第一牺牲图案;在第二蚀刻终止层和第一牺牲图案上形成第二牺牲层;蚀刻第二牺牲层和第二蚀刻终止层,直至暴露出第一牺牲图案且第二牺牲层仅保留在第一牺牲图案的侧壁上;移除暴露的第一牺牲图案;蚀刻暴露的第二蚀刻终止层掩模以限定多个第一结构;蚀刻第一蚀刻终止层;和蚀刻蚀刻目标层。
Description
相关申请
本发明要求2007年9月12日提交的韩国专利申请No.2007-0092643的优先权,其全文以引用的方式并入本文中。
技术领域
本发明涉及一种用于制造半导体器件的方法,更具体涉及一种用于在半导体器件中形成微图案的方法。
背景技术
近来,随着半导体变得高度集成,需要40nm以下的线与间隔(lineand space,LS)。然而,典型曝光设备不能形成60nm以下的LS。因此,引入双重图案化技术(DPT)以使用典型曝光设备来获得60nm以下的微细LS。
图1A至图1D为说明通过DPT工艺形成典型微图案的方法的截面图。
参考图1A,在衬底100上形成蚀刻目标层101。在所得结构上顺序地形成第一硬掩模102和第二硬掩模103。
在第二硬掩模103上形成光刻胶层。使用光掩模对光刻胶层实施包括曝光及显影工艺的掩模工艺,以形成第一光刻胶图案104。
参考图1B,使用第一光刻胶图案104对第二硬掩模103实施蚀刻工艺。因此,形成第二硬掩模图案103A。
在第一硬掩模102和第二硬掩模图案103A上形成光刻胶层。
参考图1C,实施掩模工艺以在第二硬掩模图案103A之间形成第二光刻胶图案105。
参考图1D,使用第二掩模图案103A和第二光刻胶图案105作为蚀刻掩模来蚀刻第一硬掩模102。因此,形成第一硬掩模图案102A。
使用硬掩模图案102A作为蚀刻掩模来蚀刻蚀刻目标层101。因此,形成线型微图案。
发明内容
本发明的实施方案涉及一种用于在半导体器件中形成微图案的方法。本发明可通过消除在DPT工艺期间所实施的两个掩模工艺中的之一来改进关键尺寸的线宽均匀性。
根据本发明的一方面,提供一种用于形成半导体器件的方法。该方法包括:在衬底上形成蚀刻目标层;在蚀刻目标层上形成第一蚀刻终止层;在第一蚀刻终止层上形成第二蚀刻终止层;在第二蚀刻终止层上形成第一牺牲层;通过选择性地蚀刻第一牺牲层来形成第一牺牲图案;在第二蚀刻终止层和第一牺牲图案上形成第二牺牲层,第二牺牲层与第一牺牲图案共形;蚀刻第二牺牲层和第二蚀刻终止层,直至第一牺牲图案基本暴露和第二牺牲层仅余留在第一牺牲图案的侧壁上,余留的第二牺牲层限定第二牺牲图案;移除暴露的第一牺牲图案,第二牺牲图案限定暴露出第二蚀刻终止层的开口;使用第二牺牲图案作为蚀刻掩模来蚀刻暴露的第二蚀刻终止层以限定多个第一结构,在蚀刻暴露的第二蚀刻终止层时第一蚀刻终止层用作蚀刻阻挡层;使用第一结构作为蚀刻掩模来蚀刻第一蚀刻终止层以限定多个第二结构;和通过使用第二结构作为蚀刻掩模来蚀刻蚀刻目标层。
附图说明
图1A至图1D为说明提供DPT工艺形成典型微图案的方法的截面图。
图2A至图2I为描述根据本发明实施方案用于在半导体器件上形成微图案的方法的截面图。
具体实施方式
本发明的实施方案涉及一种用于在半导体器件中形成微图案的方法。参考附图,层和区域的所示厚度被放大以便于解释。当第一层被称为在第二层“上”或在衬底“上”时,可意味着第一层直接形成在第二层或衬底上,或也可指第三层可存在于第一层与衬底之间。此外,在整个本发明的各种实施方案中,不同附图中相同或相似的附图标记表示相同或相似的元件。
图2A至图2I为描述根据本发明实施方案的用于在半导体器件中形成微图案的方法的截面图。在此实施方案中,将形成在栅电极上的硬掩模用作蚀刻目标层,以在半导体器件上形成微图案。
参考图2A,在衬底200上形成用作蚀刻目标层的硬掩模201。硬掩模可包括选自以下中的一种:氧化物层、氮化物层、氧氮化物层、含碳层(例如,非晶碳层)、多晶硅层,及其堆叠结构。例如,氧化物层可以是氧化硅(SiO2)层,氮化物层可以是氮化硅(Si3N4)层。氧氮化物层可以是氧氮化硅(SiON)层。
在硬掩模201上形成第一蚀刻终止层202。第一蚀刻终止层202可包括相对于硬掩模201具有高蚀刻选择性比的材料。例如,第一蚀刻终止层202可包括选自以下中的一种:氧化物层(例如,SiO2层)、氮化物层(例如,Si3N4层)、氧氮化物层(例如,SiON层),和多晶硅层(例如,掺杂或未掺杂的多晶硅层)。
在第一蚀刻终止层202上形成第二蚀刻终止层203。第二蚀刻终止层203可包括相对于第一蚀刻终止层202具有高蚀刻选择性的材料。特别地,第二蚀刻终止层203可包括用于后续第二牺牲层209(参考图2D)中的材料。例如,第二蚀刻终止层203可以是选自以下中的一种:氧化物层(例如,SiO2层)、氮化物层(例如,Si3N4层)、氧氮化物层(例如,SiON层),和多晶硅层(例如,掺杂或未掺杂的多晶硅层)。第二蚀刻终止层203形成为具有大于至约的厚度。在一个实施方案中,第二蚀刻终止层203形成为具有不大于约的厚度。
在第二蚀刻终止层203上形成第一牺牲层204。第一牺牲层204可包括相对于第二蚀刻终止层203具有蚀刻选择性的材料。例如,第一牺牲层204可包括针对其在干或湿蚀刻工艺期间的移除速率进行选择的材料。具体而言,第一牺牲层204可包括氧化物层(例如,SiO2层)或可提供湿蚀刻工艺而容易地移除的旋涂层或可提供干蚀刻工艺而容易地移除的多晶硅层(或非晶碳层)。氧化物层可包括原硅酸四乙酯(TEOS)层或高深宽比工艺(high aspect ratio process,HARP)层。旋涂层可包括旋涂介电质(SOD)层或旋涂玻璃(AOG)层。第一牺牲层204形成为具有足够厚度,以便当蚀刻第二蚀刻终止层203时不被移除。例如,第一牺牲层204形成为具有约500至约的厚度。
在第一牺牲层204上形成硬掩模(未图示)。这是因为当蚀刻第一牺牲层204时由于浸没式(immersion)光刻胶图案而可能造成图案缺陷,特别是图案变形及蚀刻选择性比的减小。因此,可另外使用硬掩模来蚀刻第一牺牲层204。
可在第一牺牲层204上形成抗反射层207。在此,抗反射层207可包括底部抗反射涂层(BARC)的单层或介电抗反射涂层(DARC)205和BARC层206的多层。例如,DARC层205可包括具有1.95的折射率及0.53的消光系数的材料。BARC层206可包括有机材料。
在抗反射层207上形成光刻胶图案208。此时,实施形成光刻胶图案208的曝光工艺以具有约1:3的LS比率。
参考图2B,使用光刻胶图案208来蚀刻抗反射层207和第一牺牲图案204。使用第二蚀刻终止层203作为蚀刻阻挡层来实施该蚀刻工艺以暴露第二蚀刻终止层203。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。
参考图2C,移除光刻胶图案208(参考图2B)和抗反射图案207A(参考图2B)。移除工艺可以是使用氧(O2)等离子体的灰化工艺。使用该工艺不会改变第一牺牲图案204A的轮廓。
参考图2D,在包括第一牺牲图案204A的第二蚀刻终止层203上形成第二牺牲层209。第二牺牲层209形成为沿着包括第一牺牲图案204A的所得结构具有基本均匀的厚度。应沿着第一牺牲图案204A的侧壁保持基本均匀的厚度,因为这将变成最终掩模图案。为了保持沿着侧壁的垂直轮廓,第二牺牲层209包括具有精细特征(即,大于约0.9的阶梯覆盖率)的材料。此处,阶梯覆盖率表示沉积材料的均匀性程度。即,阶梯覆盖率表示第一厚度T1(例如,沉积在第一蚀刻终止层203上的材料)和第二厚度T2(例如,沉积在第一牺牲图案204A的侧壁上的材料)的比率。因此,大于约0.9的阶梯覆盖率表示到第二厚度T2与第一厚度T1的比率为约0.9:1。
同样地,为了获得大于约0.9的阶梯覆盖率,可通过原子层沉积(A1。D)工艺形成第二牺牲层209。此外,第二牺牲层209可包括用于第二蚀刻终止层203中的材料或具有与第二蚀刻终止层203相类似的蚀刻速率的材料。第二牺牲层209与第二蚀刻终止层203的蚀刻比率可为约1:1。
参考图2E,实施各向异性蚀刻工艺以暴露第一蚀刻终止层202。各向异性蚀刻工艺(垂直方向)移除第一牺牲图案204A的顶部上以及第二蚀刻终止层203的顶部上的第二牺牲层209。然而,第一牺牲图案204A的侧壁上的牺牲层209在垂直方向上具有足够材料,以致于其在蚀刻期间不会全部被移除。这允许第一牺牲图案204A的侧壁上的牺牲层209和第一牺牲图案204A在蚀刻第二蚀刻终止层203时用作掩模。蚀刻的第二牺牲层209和第二蚀刻终止层203分别形成为第二牺牲图案209A和第二蚀刻终止图案203A。蚀刻工艺可以是等离子体蚀刻设备中的各向异性干蚀刻工艺(例如,回蚀工艺)。
参考图2F,选择性地移除第一牺牲图案204A(参考图2E)。移除工艺可以是使用第二牺牲图案209A和第二蚀刻终止图案203A作为蚀刻阻挡层的湿蚀刻工艺或干式蚀刻工艺。例如,当第一牺牲图案204A包括氧化物层时,可使用包括约50:1至约100:1的比率的HF和去离子水(DIW)的稀氟化氢(DHF)或包括约20:1至约300:1的比率的NH4F和HF的缓冲氧化物蚀刻剂(BOE)来实施湿式蚀刻工艺。当第一牺牲图案204A包括非晶碳层时,可使用氮气(N2)和O2来实施干蚀刻工艺。当第一牺牲图案204A包括多晶硅层时,可使用HBr气体来实施干蚀刻工艺。
参考图2G,使用第二牺牲图案209A作为掩模和使用第一蚀刻终止层202作为蚀刻阻挡层来选择性地蚀刻第二终止图案203A。蚀刻工艺可以是在等离子体蚀刻设备中的各向异性干蚀刻工艺(例如,回蚀工艺)。因此,在第一蚀刻终止层202上形成余留图案210。余留图案210包括余留的第二牺牲图案209B和余留的第二蚀刻终止图案203B。
即使第二牺牲图案209A在图2E所示的蚀刻工艺之后形成为牛角形状,但是通过图2G所示的回蚀工艺而移除了牛角型的第二牺牲图案209A。因此,余留图案210形成为具有图2G所示的轮廓。
参考图2H,使用余留图案210作为蚀刻阻挡层来蚀刻第一蚀刻终止层202。蚀刻工艺可以是湿蚀刻工艺或干蚀刻工艺。优选实施干蚀刻工艺。在此,将蚀刻的第一蚀刻终止层202称为第一蚀刻终止图案202A。
参考图2I,使用余留图案210和第一蚀刻终止图案202A作为蚀刻阻挡层来蚀刻硬掩模201。获得硬掩模图案201A(或目标图案)。接着使用硬掩模图案来蚀刻衬底200。蚀刻工艺可以是湿蚀刻工艺或干蚀刻工艺。优选实施干式蚀刻工艺。因此,形成具有1:3的LS比率的硬掩模微图案。
在本发明中,仅通过一次掩模工艺而形成可通过DPT工艺而形成的品质的微图案。并且,可改进用于线宽均匀性的关键尺寸(在典型DPT工艺期间通过未对准来增加)。
虽然已关于特定实施方案描述了本发明,但本发明的上述实施方案为说明性的而非限制性的。在本发明中,硬掩模用作蚀刻目标层。然而,蚀刻目标层可以是用于半导体器件的任何其它材料(例如,导电层)。对于本领域技术人员而言显而易见的是,可在不脱离如所附权利要求所限定的本发明的精神及范畴的情况下进行各种改变及修改。
Claims (16)
1.一种用于形成半导体器件的方法,所述方法包括:
在衬底上形成蚀刻目标层;
在所述蚀刻目标层上形成第一蚀刻终止层;
在所述第一蚀刻终止层上形成第二蚀刻终止层;
在所述第二蚀刻终止层上形成第一牺牲层;
通过选择性地蚀刻所述第一牺牲层形成第一牺牲图案;
在所述第二蚀刻终止层和所述第一牺牲图案上形成第二牺牲层,所述第二牺牲层与所述第一牺牲图案共形;
蚀刻所述第二牺牲层和所述第二蚀刻终止层,直至基本上暴露所述第一牺牲图案并且所述第二牺牲层仅余留在所述第一牺牲图案的侧壁上,所述余留第二牺牲层限定第二牺牲图案;
移除所述暴露的第一牺牲图案,所述第二牺牲图案限定暴露出所述第二蚀刻终止层的开口;
使用所述第二牺牲图案作为蚀刻掩模来蚀刻所述暴露的第二蚀刻终止层以限定多个第一结构,在蚀刻所述暴露的第二蚀刻终止层时所述第一蚀刻终止层用作蚀刻阻挡层;
使用所述第一结构作为蚀刻掩模来蚀刻所述第一蚀刻终止层以限定多个第二结构;和
通过使用所述第二结构作为蚀刻掩模来蚀刻所述蚀刻目标层。
2.根据权利要求1的方法,其中所述第二蚀刻终止层与所述第二牺牲层包括不同的材料。
3.根据权利要求1的方法,其中所述第二蚀刻终止层与所述第二牺牲层包括具有基本相同蚀刻速率的材料。
4.根据权利要求1的方法,其中所述第二牺牲层具有与所述第一牺牲层明显不同的蚀刻特征。
5.根据权利要求4的方法,其中所述第二蚀刻终止层具有与所述第一蚀刻终止层明显不同的蚀刻特征。
6.根据权利要求5的方法,其中所述第一牺牲层包括选自以下中的一种:氧化物层、旋涂层、多晶硅层和非晶碳层。
7.根据权利要求1的方法,还包括在所述第一牺牲层上形成抗反射层。
8.根据权利要求7的方法,其中所述抗反射层包括底部抗反射涂层(BARC)。
9.根据权利要求8的方法,其中所述抗反射层具有介电抗反射涂层(DARC)和所述BARC层的堆叠结构。
10.根据权利要求1的方法,其中通过干蚀刻工艺或湿蚀刻工艺来实施所述第一牺牲图案的移除。
11.根据权利要求10的方法,其中使用氮(N2)和氧(O2)气体或溴化氢(HBr)气体或其组合来实施所述干蚀刻工艺。
12.根据权利要求10的方法,其中使用稀氟化氢(DHF)或缓冲氧化物蚀刻剂(BOE)来实施所述湿蚀刻工艺。
13.根据权利要求1的方法,其中所述第一结构包括所述第二牺牲图案和所述第二蚀刻终止层。
14.根据权利要求13的方法,其中所述第二结构包括所述第二牺牲图案、所述第二蚀刻终止层和所述第一蚀刻终止层。
15.根据权利要求1的方法,其中蚀刻所述蚀刻目标层以形成目标图案。
16.根据权利要求1的方法,其中所述蚀刻目标层为选自以下中的一种:氧化物层、氮化物层、氧氮化物层、非晶层、多晶硅层,及其堆叠结构。
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Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
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TW (1) | TW200913012A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103681232A (zh) * | 2012-09-04 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN104701145A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5568340B2 (ja) * | 2010-03-12 | 2014-08-06 | 東京エレクトロン株式会社 | プラズマエッチング方法及びプラズマエッチング装置 |
KR101215645B1 (ko) * | 2010-12-09 | 2012-12-26 | 에스케이하이닉스 주식회사 | 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법 |
KR101972159B1 (ko) * | 2012-08-24 | 2019-08-16 | 에스케이하이닉스 주식회사 | 실리콘함유하드마스크를 구비한 반도체장치 및 그 제조 방법 |
JP6096438B2 (ja) * | 2012-08-27 | 2017-03-15 | 東京エレクトロン株式会社 | プラズマエッチング方法及びプラズマエッチング装置 |
US8889558B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US8889559B2 (en) | 2012-12-12 | 2014-11-18 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
US8999852B2 (en) | 2012-12-12 | 2015-04-07 | Micron Technology, Inc. | Substrate mask patterns, methods of forming a structure on a substrate, methods of forming a square lattice pattern from an oblique lattice pattern, and methods of forming a pattern on a substrate |
US8937018B2 (en) * | 2013-03-06 | 2015-01-20 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
KR102323660B1 (ko) | 2015-10-13 | 2021-11-08 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6638879B2 (en) * | 2001-12-06 | 2003-10-28 | Macronix International Co., Ltd. | Method for forming nitride spacer by using atomic layer deposition |
KR100459724B1 (ko) * | 2002-09-11 | 2004-12-03 | 삼성전자주식회사 | 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법 |
US7052956B2 (en) * | 2003-10-31 | 2006-05-30 | Hynix Semiconductor Inc. | Method for forming capacitor of semiconductor device |
US6849531B1 (en) * | 2003-11-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phosphoric acid free process for polysilicon gate definition |
US6955961B1 (en) * | 2004-05-27 | 2005-10-18 | Macronix International Co., Ltd. | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution |
US7087532B2 (en) * | 2004-09-30 | 2006-08-08 | International Business Machines Corporation | Formation of controlled sublithographic structures |
KR100574999B1 (ko) | 2004-12-06 | 2006-04-28 | 삼성전자주식회사 | 반도체소자의 패턴 형성방법 |
US7396781B2 (en) * | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
KR100685903B1 (ko) | 2005-08-31 | 2007-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
-
2007
- 2007-09-12 KR KR1020070092643A patent/KR100965775B1/ko not_active IP Right Cessation
-
2008
- 2008-06-28 US US12/164,012 patent/US20090068842A1/en not_active Abandoned
- 2008-07-04 TW TW097125353A patent/TW200913012A/zh unknown
- 2008-09-05 JP JP2008228829A patent/JP2009071306A/ja active Pending
- 2008-09-10 CN CNA2008101495171A patent/CN101388328A/zh active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103681232A (zh) * | 2012-09-04 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN103681232B (zh) * | 2012-09-04 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
CN104701145A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
CN104701145B (zh) * | 2013-12-10 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
US20090068842A1 (en) | 2009-03-12 |
KR20090027430A (ko) | 2009-03-17 |
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PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090318 |