CN105719957A - 用于通过线端缩减切割部件的光刻技术 - Google Patents

用于通过线端缩减切割部件的光刻技术 Download PDF

Info

Publication number
CN105719957A
CN105719957A CN201510960940.XA CN201510960940A CN105719957A CN 105719957 A CN105719957 A CN 105719957A CN 201510960940 A CN201510960940 A CN 201510960940A CN 105719957 A CN105719957 A CN 105719957A
Authority
CN
China
Prior art keywords
hard mask
workpiece
patterning
parts
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510960940.XA
Other languages
English (en)
Other versions
CN105719957B (zh
Inventor
严永松
陈俊光
高克斌
谢艮轩
刘如淦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105719957A publication Critical patent/CN105719957A/zh
Application granted granted Critical
Publication of CN105719957B publication Critical patent/CN105719957B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
    • H01L21/4757—After-treatment
    • H01L21/47573—Etching the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Drying Of Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

提供了图案化诸如集成电路工件的工件的技术。在示例性的实施例中，所述方法包括接收指定将在工件上形成的多个部件的数据集。基于多个部件的第一组部件实施工件的硬掩模的第一图案化，并将第一间隔件材料沉积在图案化硬掩模的侧壁上。基于第二组部件实施第二图案化，并将第二间隔件材料沉积在第一间隔件材料的侧壁上。基于第三组部件实施第三图案化。使用由图案化的硬掩模层、第一间隔件材料或第二间隔件材料中的至少一个的剩余部分限定的图案选择性加工工件的部分。本发明实施例涉及用于通过线端缩减切割部件的光刻技术。

Description

用于通过线端缩减切割部件的光刻技术
技术领域
本发明实施例涉及用于通过线端缩减切割部件的光刻技术。
背景技术
半导体集成电路(IC)产业经历了快速增长。在IC发展过程中，功能密度(即，每芯片面积上互连器件的数量)通常增大了而几何尺寸(即，使用制造工艺可以做出的最小的元件(或线))减小了。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而带来益处。然而，这种按比例缩小工艺也伴随着增大了设计和制造引入这些IC器件的复杂度，因而为了实现这些进步，需要器件制造中的相似进步。
只作为一个实例，光刻的发展对减小器件尺寸至关重要。通常，光刻是在标靶上形成图案。在称为光刻(photolithography)的一种类型的光刻中，诸如紫外光的辐射在冲击标靶上的光刻胶涂层之前通过掩模或从掩模反射。光刻将图案从掩模转印到光刻胶上，然后将光刻胶选择性去除以暴露图案。然后，标靶经历采用剩余光刻胶的形状以在标靶上建立部件的加工步骤。称为直写光刻的另一种类型的光刻使用激光、电子束(e-束)、离子束或其他狭窄聚焦的发射以暴露光刻胶涂层或直接图案化材料层。E-束光刻是最常见类型的直写光刻类型之一，并且通过引导准直电子流到达将被暴露的区域，可用于以显著的精确度去除、添加、或以其他方式改变材料层。
为了追求更小的器件部件的临界尺寸(CD)，可实施多重光刻图案化迭代以限定单组部件。然而，由于光刻迭代之间的复杂相互作用，许多这种工艺包括特针对于将使用的光刻技术的严格设计规则。与特定光刻流有关的设计规则并不是所有设计都可接受的。因此，尽管现有光刻技术通常是足够的，但并未证明它们满足所有方面的要求。用于多重图案化的改进技术可放宽现有设计规则，克服现有限制，并且从而能实现制造更稳定的电路器件。
发明内容
根据本发明的一些实施例，提供了一种方法，包括：接收工件，所述工件包括设置在所述工件上的材料层和硬掩模材料；实施所述硬掩模材料的光刻图案化以在所述硬掩模材料中限定凹槽；在图案化的所述硬掩模材料的凹槽内沉积间隔件以限定至少两个物理分离的部件区；以及基于由图案化的所述硬掩模材料和所述凹槽内的所述间隔件限定的图案选择性加工所述工件的部分。
根据本发明的另一些实施例，还提供了一种图案化工件的方法，所述方法包括：接收指定将在所述工件上形成的多个部件的数据集；基于所述多个部件的第一组部件实施所述工件的硬掩模的第一图案化；之后，在图案化的所述硬掩模的侧壁上沉积第一间隔件材料；基于所述多个部件的第二组部件实施所述硬掩模的第二图案化；之后，在所述第一间隔件材料的侧壁上沉积第二间隔件材料；基于所述多个部件的第三组部件实施所述工件的第三图案化；以及使用由硬掩模层、所述第一间隔件材料或所述第二间隔件材料中的至少一个的剩余部分限定的图案选择性地加工所述工件的部分，所述剩余部分在实施所述第一图案化、所述第二图案化以及所述第三图案化之后保留。
根据本发明的又一些实施例，还提供了一种图案化材料层的方法，所述方法包括：接收包括所述材料层和硬掩模层的工件；根据将在所述工件上形成的第一组部件图案化所述硬掩模层；在图案化的所述硬掩模层的侧面上沉积第一间隔材料；之后，根据将在所述工件上形成的第二组部件图案化所述硬掩模层；在所述硬掩模层或所述第一间隔材料中的至少一个的至少一个侧面上沉积第二间隔材料；之后，根据将在所述工件上形成的第三组部件图案化所述第一间隔材料；以及将由所述硬掩模层、所述第一间隔层或所述第二间隔层中的至少一个限定的图案转印至所述材料层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的各个方面用于图案化工件的第一光刻方法的流程图。
图1B至图1H是根据本发明的各个方面经历第一光刻方法的工件的部分的透视图。
图1I是根据本发明的各个方面经历第一光刻方法的工件的另一部分的顶视图。
图2A是根据本发明的各个方面用于图案化工件的第二光刻方法的流程图。
图2B至图2H是根据本发明的各个方面经历第二光刻方法的工件的部分的透视图。
图2I是根据本发明的各个方面经历第二光刻方法的工件的另一部分的顶视图。
图3是根据本发明的各个方面用于图案化工件的方法的流程图。
图4是根据本发明的各个方面指定将在工件上形成的图案的设计数据库的图示。
图5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A以及16A是根据本发明的各个方面经历图案化方法的工件的部分的顶视图。
图5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B以及16B是根据本发明的各个方面经历图案化方法的工件的部分的截面图。
图17是根据本发明的各个方面经历图案化方法的工件的扫描电子显微镜(SEM)图像。
图18是可操作以实施本发明的技术的计算系统的系统图。
具体实施方式
本发明一般地涉及IC器件制造，且更具体地，涉及光刻图案化工件以形成部件组的系统和技术。
以下公开内容提供了许多不同的实施例或实例以实现本发明的不同特征。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各实施例中重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。例如，如果将附图中的器件翻过来，则描述为在其他元件或部件“下部”或“之下”的元件将被定位于在其他元件或部件“上方”。因此，示例性术语“在…下方”可包括在…上方和在…下方的方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明涉及使用光刻图案化诸如半导体衬底的工件。本发明的技术同样适用于宽范围的光刻技术，包括光刻和直写光刻。这种光刻技术的一些实例参考图1A至图1I进行描述。图1A是根据本发明的各个方面用于图案化工件的第一光刻方法100的流程图。应当理解，在方法100之前、期间和之后可提供额外步骤，并且对于方法100的其他实施例可替换或消除一些描述的步骤。图1B至图1H是根据本发明的各个方面的经历第一光刻方法的工件150的部分的透视图。图1I是根据本发明的各个方面经历第一光刻方法的工件150的另一部分的顶视图。为了清楚和便于说明，将部件的一些元件简化。
参考图1A的框102和参考图1B，接收包括衬底152的工件150，在所述衬底上可形成其他材料。用于集成电路(IC)制造的一种常见类型的衬底152为块状硅衬底。可选地，衬底152可包括元素(单元素)半导体，诸如在晶体结构中的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；非半导体材料，诸如钠钙玻璃、熔融二氧化硅、熔融石英和/或氟化钙(CaF2)；和/或其组合。可能的衬底152还包括绝缘体上硅(SOI)衬底。通过注氧隔离(SIMOX)、晶圆接合和/或其他适当方法制造SOI衬底。在其他实例中，衬底152可包括多层半导体结构。
衬底152可包括诸如源极/漏极区的不同掺杂区(例如，p-型阱或n-型阱)。取决于设计要求，掺杂区可掺杂诸如磷或砷的p-型掺杂剂和/或诸如硼或BF2的n-型掺杂剂。可直接在衬底上、在P-阱结构中、在N-阱结构中、在双阱结构中或使用凸起结构形成掺杂区。可通过注入掺杂剂原子、原位掺杂外延生长和/或其他适当的技术形成掺杂区。在一些实施例中，掺杂区包括可降低短沟道效应(例如，穿透效应)并且可通过倾斜角离子注入或其他适当技术形成的光晕/口袋区。
衬底152还可包括在其上方形成的各种材料层。在示出的实施例中，工件150包括将被图案化的材料层154和设置在材料层154上的硬掩模层156。当然，本领域技术人员认识到衬底152可具有许多材料层和/或硬掩模层。可基于蚀刻剂选择性选择材料层和硬掩模层的适当材料，并且在各个示例性实施例中，材料层154和硬掩模层156具有不同的蚀刻剂选择性，从而使得可使用相应的蚀刻剂去除各个层而不大量蚀刻其他层。例如，其中图案化技术用于图案化层间电介质(ILD)以形成互连结构的各个实施例，材料层154包括诸如半导体氧化物、半导体氮化物和/或半导体氮氧化物的半导体和/或介电材料；并且硬掩模层156包括诸如不同半导体、介电材料、金属氮化物(例如，TiN、TaN等)、金属氧化物、金属氮氧化物和/或金属碳化物的具有不同蚀刻剂选择性的不同材料。
衬底152还可包括调整以适应在随后的图案化步骤中使用的特定技术和能量源的诸如光刻胶和/或电子束光刻胶的光刻敏感光刻胶158。示例性光刻胶158包括当暴露于辐射时导致材料经历性能变化的光敏材料。该性能变化可用于选择性去除光刻胶层158的曝光(在正性光刻胶的情况下)或未曝光(在负性光刻胶的情况下)的部分。
参考图1A的框104以及参考图1C，将光刻胶层158图案化。可使用包括光刻和/或直写光刻的任何适当光刻技术实施图案化。示例性光刻图案化工艺包括光刻胶层的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶层、冲洗和干燥(例如，硬烘烤)。示例性直写图案化工艺包括使用电子束或其他能量源扫描光刻胶层的表面同时改变能量源的强度以改变由光刻胶层的各个区接收的剂量。
在许多常规图案化技术中，多次曝光用于限定单组部件。例如，第一曝光可限定对应于一个或多个部件的较大区域，而第二曝光(常称为线切割)限定较大区域的去除的部分以分离部件。然而，在多次曝光工艺中，正确对准曝光是挑战性的且对准误差可能使工件不能用。因此，图1A-1I的实施例提供了使用线端缩减工艺分离部件的技术，线端缩减工艺可分离部件而无需单独的线切割曝光。
在图1C的实例中，光刻胶层158中的单个凹槽用于限定两个独立的、隔开的和不连接的部件。通常，部件区通过标记160指示。沟槽内的部件区160通过线端连接部件162连接。可在任何两个部件之间添加线端连接部件162并且当部件间隔小于某些最小阈值距离时可使用。在示出的实施例中，线端连接部件162具有比部件区160更窄的宽度。宽度选择为使得沉积在线端连接部件162内的间隔件材料跨过线端连接部件162并物理分隔开部件区160。
参考图1A的框106以及图1D，在剩余的光刻胶158的侧壁上形成间隔件164。间隔件164可包括任何适当材料(例如，金属氧化物、金属氮化物、金属氮氧化物、金属碳化物、半导体、电介质等)并且可选择为具有与硬掩模层156不同的蚀刻剂选择性。可通过包括原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)和/或其他适当的沉积技术的任何适当工艺沉积间隔件164的材料。在一个这种实施例中，通过ALD和各向异性(定向性)蚀刻技术共形沉积间隔件164的材料，例如实施各向异性等离子体蚀刻以去除间隔件164的沉积在光刻胶层158和硬掩模层156的水平面上的部分。按照该方式，只有间隔件164的沉积在光刻胶层158的垂直面上的部分保留。
在其他实施例中，使用湿化学反应物来沉积间隔件164的材料，湿化学反应物选择为与光刻胶层158反应从而产生形成间隔件164的沉淀。可将工件150冲洗以去除未反应的反应物并且可实施各向异性蚀刻以去除间隔件164的沉积在光刻胶层158和硬掩模层156的水平面上的部分。
使用该线端缩减技术可提供许多优点。例如，如上所述，通过使用线端缩减和相关的线端连接部件160，可消除线切割工艺。反过来，这可避免与额外的光刻图案化步骤有关的复杂化和缺陷。在一些应用中，消除线切割工艺减少用于图案化材料层154的硬掩模层的数量。作为另一个实例，由于在硬掩模层156的侧壁上形成间隔件164，因此在框104中形成的硬掩模层156中的沟槽在线宽方向上比将形成的部件宽。由于许多光刻工艺在最小可分解线宽的极限处操作，因此在硬掩模层156中形成较宽沟槽可允许放宽一些光刻规则并且可允许形成尽可能小的部件。当然，这些优点仅为示例性的，并且任何特殊实施例不需要优点。
参考图1A的框108以及图1E，蚀刻硬掩模层156的暴露的部分以将光刻胶层158和间隔件164的图案转印至硬掩模层156。蚀刻可包括任何适当的蚀刻技术，包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其他适当技术，并且可选择蚀刻技术和化学蚀刻剂以产生暴露的硬掩模层156的基本上各向同性的蚀刻而没有光刻胶层158和/或间隔件164的大量蚀刻。参考图1F，在蚀刻硬掩模层156之后可去除光刻胶层158和/或间隔件164。
蚀刻的硬掩模层156可用于选择性加工任何下面的衬底152和/或材料层(例如，层154)的部分。就此而言，可结合任何蚀刻工艺、沉积工艺、注入工艺、外延工艺和/或任何其他制造工艺使用硬掩模层156。在一些实例中，使用硬掩模层156图案化材料层154以形成互连结构。在一个这种实例中，参考图1A的框110以及图1G，使用包括干蚀刻、湿蚀刻、反应离子蚀刻、灰化的任何适当蚀刻技术和/或其他适当的蚀刻技术将材料层154的暴露的部分图案化。在蚀刻之后，可去除硬掩模层156的任何剩余的部分。
参考图1A的框112以及图1H，将一层或多层导电材料166沉积在图案化的材料层154上，包括在蚀刻部分内。适当的导电材料166包括金属、金属氧化物、金属氮化物、金属氮氧化物、金属碳化物和/或非金属导体，并且在一个这种实施例中，导电材料166包括设置在材料层154上的TiN阻挡层和设置在阻挡层上的含铜填充材料。可使用化学机械抛光/平坦化(CMP)工艺或其他适当技术去除导电材料166的在材料层154之上延伸的任何部分。
还可将技术应用于工件150的在线宽方向上偏移(offset)的部件。因此，图1I示出工件150的另一区域，其中线端连接部件162用于实施线端缩减以分隔偏移部件。图1I示出形成图1A的框106中描述的间隔件之后的工件150。方法100同样地进行，并且在许多实施例中，工件150包括如图1B至图1H中所示的线宽方向上对齐的部件以及如图1I中所示的偏移的部件。
然而，方法100的实例在光刻胶层158的垂直侧壁上形成间隔件164并且使用组合的间隔件164和光刻胶层158以图案化硬掩模层156，在另外的实施例中，光刻胶层158用于图案化硬掩模层156并随后在硬掩模层156上形成间隔件164。参考图2A至图I描述使用后面技术的一些实施例。图2A是根据本发明的各个方面用于图案化工件的第二光刻方法200的流程图。应当理解，可在方法200之前、期间和之后提供额外的步骤，并且对于方法200的其他实施例可替换或去除所描述的一些步骤。图2B至图2H是根据本发明的各个方面的经历第二光刻方法的工件150的部分的透视图。图2I是根据本发明的各个方面经历第二光刻方法的工件150的另一部分的顶视图。为了清楚和便于说明，图的一些元件被简化。
参考图2A的框202以及图2B，接收包括衬底152的工件150，在衬底上可形成其他材料。在一些实施例中，衬底152包括材料层154、硬掩模层156和光刻胶层158，各自与图1A至图I的那些基本上类似。参考图2A的框204以及图2C，将光刻胶层158图案化。可基本上按照图1A的框104描述的方法实施图案化并且可使用包括光刻和/或直写光刻的任何适当的光刻技术。在图2C的实例中，光刻胶层158中的单个凹槽用于限定两个独立的、隔开的和不连接的部件。通常，部件区通过标记160指示。沟槽内的部件区160通过线端连接部件162连接。可在任何两个部件之间添加线端连接部件162并且当部件间隔小于某些最小阈值距离时可使用。在示出的实施例中，线端连接部件162具有比部件区160更窄的宽度。宽度选择为使得沉积在线端连接部件162内的间隔件材料将跨过线端连接部件162并物理分隔开部件区160。
参考图2A的框206以及图2D，图案化的光刻胶158用于选择性去除硬掩模层156的部分。这将光刻胶158的图案转印至硬掩模层156。蚀刻可包括任何适当的蚀刻技术，包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化和/或其他适当技术，并且可选择蚀刻技术和化学蚀刻剂以产生暴露的硬掩模层156的基本上各向同性的蚀刻而没有光刻胶层158的大量蚀刻。参考图2E，在蚀刻硬掩模层156之后可去除剩余的光刻胶层158。
参考图2A的框208以及图2F，在剩余的硬掩模层156的侧壁上形成间隔件164。间隔件164可与图1A至图1I的间隔件基本上相似并且可包括任何适当的材料(例如，金属氧化物、金属氮化物、金属氮氧化物、金属碳化物、半导体、电介质等)。间隔件164的材料可选择为具有与材料层154不同的蚀刻剂选择性。可通过任何适当的工艺沉积间隔件164的材料，适当的工艺包括原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)和/或其他适当的沉积技术。在一个这种实施例中，通过ALD和各向异性(定向性)蚀刻技术共形沉积间隔件164的材料，例如实施各向异性等离子体蚀刻以去除间隔件164的沉积在硬掩模层156和材料层154的水平面上的部分。按照该方式，只有间隔件164的沉积在硬掩模层156的垂直面上的部分保留。
在其他实施例中，使用湿化学反应物来沉积间隔件164的材料，湿化学反应物选择为与光刻胶层158反应从而产生形成间隔件164的沉淀。可将工件150冲洗以去除未反应的反应物并且可实施各向异性蚀刻以去除间隔件164的沉积在硬掩模层156和材料层154的水平面上的部分。
间隔件164和硬掩模层156可用于选择性加工任何下面的衬底152和/或材料层(例如，层154)的部分。就此而言，可结合任何蚀刻工艺、沉积工艺、注入工艺、外延工艺和/或任何其他制造工艺使用间隔件164和硬掩模层156。在一些实例中，使用间隔件164和硬掩模层156将材料层154图案化以形成互连结构。在一个这种实例中，参考图2A的框210以及图2G，使用包括干蚀刻、湿蚀刻、反应离子蚀刻、灰化的任何适当蚀刻技术和/或其他适当的蚀刻技术将材料层154的暴露的部分图案化。在蚀刻之后，可去除间隔件164和/或硬掩模层156的任何剩余的部分。
参考图2A的框212以及图2H，将一层或多层导电材料164沉积在图案化的材料层154上，包括在蚀刻部分内。适当的导电材料164包括金属、金属氧化物、金属氮化物、金属氮氧化物、金属碳化物和/或非金属导体，并且在一个这种实施例中，导电材料164包括设置在材料层154上的TiN阻挡层和设置在阻挡层上的含铜填充材料。可使用化学机械抛光/平坦化(CMP)工艺或其他适当技术去除导电材料164的在材料层154之上延伸的任何部分。
还可将技术应用于工件150的在线宽方向上偏移(offset)的部件。因此，图2I示出工件150的另一区域，其中线端连接部件162用于实施线端缩减以分隔偏移部件。图2I示出形成图2A的框208中描述的间隔件之后的工件150。方法200同样地进行，并且在许多实施例中，工件150包括如在图2B至图2H所示的线宽方向上对齐的部件以及图2I所示的偏移的部件。
现在参考图3至图17描述光刻图案化技术的进一步的实施例。图3是根据本发明的各个方面的图案化工件500的方法300的流程图。应当理解，可在方法300之前、期间和之后提供额外的步骤并且对于方法300的其他实施例可替换或消除所描述的一些步骤。图4是根据本发明的各个方面指定将在工件上形成的图案的设计数据库的图示。图5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A以及16A是根据本发明的各个方面的经历图案化方法的工件500的部分的顶视图。图5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B以及16B是根据本发明的各个方面经历图案化方法的工件的部分的相应截面图。在图5A中通过基准线501示出横截面。图17是根据本发明的各个方面经历图案化方法的工件500的扫描电子显微镜(SEM)图像1700。为了清楚和便于说明，图的一些元件被简化。
参考图3的框302以及图4，在计算系统处接收设计数据库400。设计数据库400包括许多将在工件上形成的部件402并且表示以存储在永久计算机可读介质上的数据文件的形式呈现这些部件。对于表示包括GDSII、OASIS、CIF(CaltechIntermediateForm)以及(应用材料的注册商标)的部件402存在不同设计标准，并且在各个实施例中，设计数据库400表示这些和/或其他适当形式的部件402。在示出的实施例中，部件402对准在轨迹(track)404中。虽然没有要求将部件402与轨迹404对齐，但轨迹通常用于根据最小间隔对齐部件402。
参考图3的框304以及图4，部分地基于它们所对齐的轨迹404，将部件402组。在图4的示出的实施例中，轨迹404相应于三个组，根据重复模式标记A、B和C。在该实例中，组A中的部件402具有相对于组中的其他部件402的第一节距(pitch)(例如，中心与中间的空间间距)，且组B中的部件402具有相对于组中的其他部件402的相似的节距。然而，在该实例中，组C中的部件具有较小的节距，部分因为组C与每一个其他的轨迹404相关。为了支持该较小的节距，可实施设计规则以确保组C中部件402的保真度。例如，设计规则可能要求最小间隔的组C部件被组B部件或组A部件分隔开。在另一个实例中，设计规则可能禁止组B部件或组A部件的线端出现在最小间隔的组C部件之间。这些和其他设计规则可能对设计数据库400施加不期望的限制。因此，方法300的技术提供了免于所有这些设计规则限制的多重图案化技术。这给予设计者更大的余地，这可能起杠杆作用以简化路径选择并且在更小的面积内形成更多的部件402。
参考图3的框306，为了光刻制备提供包括分组的部件的设计数据库400。在一个这种实例中，掩模室或其他实体通过将亚分辨率辅助图形、衬线、锤头和/或其他增强件添加至数据库部件402对设计数据库400实施光学邻近效应修正(OPC)。下面更详细地描述其他类型的光学补偿。框306中实施的一些光刻制备步骤特定于将实施的光刻技术的类型。例如，对于直写光刻技术，制备可包括基于设计数据库400的部件402，产生发射器强度值的集合和/或发射器(例如，激光、电子束发射器、离子束发射器等)的其他光束控制。
对于光刻技术，制备可包括基于设计数据库400产生一个或多个掩模(例如，反射和/或穿透(transmissive)掩模)。在一个这种实例中，掩模室使用设计数据库400制造掩模或掩模组。在一些这种实施例中，电子束或电子束阵列用于通过暴露形成在掩模上的电子束光刻胶的部分图案化掩模。然后，图案化光刻胶用于去除诸如掩模的吸收层的光学层的区域。额外地或者可选地，电子束通过烧蚀直接去除光学层或者通过实施针尖(pinpoint)沉积添加至光学层。直接烧蚀和沉积常用于校正掩模缺陷。就此而言，在制造掩模后，掩模室实施掩模检测以确定制造的掩模是否包括任何缺陷。取决于存在的缺陷的数量和类型，可修复或回收掩模。
参考框308-324，该制备的结果，不论它是掩模组、直写指令或其他光刻代表，都可用于图案化工件的一个或多个材料层。图5A和5B示出一个这种适当的工件500。示例性工件包括衬底502，在衬底上可形成其他材料。衬底502可能与图1A至图1I和/或2A至图2I的衬底152基本上类似并且可包括元素半导体、化合物半导体、非半导体材料和/或其组合。
衬底502还可包括在其上形成的各个材料层。在示出的实施例中，工件500包括将被图案化的材料层504和设置在材料层上的两个硬掩模层(层506和层508)。这些可能与在图1A至图1I和/或2A至图2I的上下文中描述的那些基本上类似。当然，本领域技术人员将意识到衬底502可具有多种材料层和/或硬掩模层。可基于蚀刻剂选择性选择材料层和硬掩模层的适当材料，并且在各个示例性实施例中，材料层504、硬掩模层506和硬掩模层508具有不同的蚀刻剂选择性，从而使得可使用相应的蚀刻剂去除各个层而没有大量蚀刻其他层。例如，其中图案化技术用于图案化层间电介质(ILD)以形成互连结构的各个实施例，材料层504包括诸如半导体氧化物、半导体氮化物和/或半导体氮氧化物的半导体和/或介电材料；硬掩模层506包括诸如金属氮化物(例如，TiN、TaN等)、金属氧化物、金属氮氧化物、金属碳化物、半导体和/或电介质的具有不同蚀刻剂选择性的不同材料；并且硬掩模层508仍包括诸如不同金属氮化物、金属氧化物、金属氮氧化物、金属碳化物、半导体和/或电介质的另一种材料。在一个这种实施例中，材料层504包括氮氧化硅，硬掩模层506包括氮化钛，且硬掩模层508包括非晶硅。
工件500还可包括调整以适应在随后的图案化步骤中使用的特定技术和能量源的诸如光刻胶和/或电子束光刻胶的光刻敏感光刻胶510。示例性光刻胶510包括当暴露于辐射时导致材料经历性能变化的光敏材料。该性能变化可用于选择性去除光刻胶层510的曝光(在正性光刻胶的情况下)或未曝光(在负性光刻胶的情况下)的部分。
参考框308以及图6A和6B，实施工件500的第一图案化以在光刻胶层510中形成第一图案。可使用包括光刻和/或直写光刻的任何适当的光刻技术实施图案化。示例性光刻图案化工艺包括光刻胶层510的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶层510、冲洗和干燥(例如，硬烘烤)。示例性直写图案化工艺包括使用电子束或其他能量源扫描光刻胶层510的表面同时改变能量源的强度以改变由光刻胶层510的各个区接收的剂量。通过工件500的第一图案化在光刻胶层510中形成的图案基于设计数据库400，并且特别地基于组A中的部件402。具体地，在示出的实施例中，图案化的光刻胶层510覆盖每个组B轨迹，暴露不邻近线端连接部件608的每个组C轨迹(下面更详细地说明)，并且暴露其中将形成部件402的那些组A轨迹。参考图6A，已将轨迹404叠加在工件500上以标记这些部件组的相对位置。在示出的实施例中，设置图案形状的边缘使得随后在图案化的硬掩模层508上形成的间隔件沿着组C轨迹的不邻近线端连接部件608的那些部分延伸。这在随后的附图中变得更明显。
能够看出，在工件500上形成的图案与设计数据库400的部件402有关而且包括在框306中对设计数据库400进行的修改。为了进一步说明这一点，由虚线框602表示将形成的两个组A部件。在示出的实施例中，如分别通过参考标记604和606指示的，光刻胶510的相应的图案化的区域在平行于相应的轨迹404的方向上以及在垂直于相应轨迹404的方向上更大。光刻胶510的图案化区域还包括由虚线框608表示的线端连接部件。线端连接部件608可能与图1A至图1I和/或2A至图2I的线端连接部件162基本上类似，就此而言，可在任何两个间隔小于最小阈值距离的组A部件之间添加线端连接部件608。在示出的实施例中，线端连接部件区在垂直于轨迹404的方向上具有比部件区更窄的宽度。在框306的工艺期间可对设计数据库400进行这些光学修正(扩展的部件区和线端连接部件608)及其他修正，或者可对掩模或直写指令组进行这些光学修正及其他修正而不需更新设计数据库400。
参考图3的框310以及图7A和7B，通过包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化的任何适当的蚀刻工艺和/或其他适当技术将光刻胶510的图案转印至工件500的剩余部分。可选择蚀刻工艺和/或蚀刻试剂以蚀刻硬掩模层508而不大量蚀刻硬掩模层506。在图案化硬掩模层508之后可剥离任何剩余的光刻胶510。
参考图3的框312以及图8A和8B，在剩余的硬掩模层508的侧壁上形成第一间隔件802。第一间隔件802可包括任何适当的材料(例如，金属氧化物、金属氮化物、金属氮氧化物、金属碳化物、半导体、电介质等)，第一间隔件802可选择为具有与周围层(例如，硬掩模层508、硬掩模层506等)不同的蚀刻剂选择性。在示例性实施例中，第一间隔件802包括TiO以将它与非晶硅硬掩模层508和含TiN的硬掩模层506区分。
可通过包括原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)的任何适当的工艺和/或其他适当的沉积技术沉积第一间隔件802的材料。在一个这种实施例中，通过ALD和各向异性(定向性)蚀刻技术共形沉积第一间隔件802的材料，例如实施各向异性等离子体蚀刻以去除第一间隔件802的沉积在硬掩模层508和硬掩模层506的水平面上的部分。按照该方式，只有第一间隔件802的沉积在硬掩模层508的垂直面上的那些部分保留。
在其他实施例中，使用选择为与硬掩模层508反应从而产生形成第一间隔件802的沉淀的湿化学反应物来沉积第一间隔件802的材料。可将工件500冲洗以去除未反应的反应物并且可实施各向异性蚀刻以去除第一间隔件802的沉积在硬掩模层508和硬掩模层506的水平面上的部分。
参考图3的框314以及图9A和9B，在工件500上形成第二光刻胶902(例如，光刻胶、电子束光刻胶等)并将其图案化以形成第二图案。可通过包括光刻和/或直写光刻并且可为与用于图案化第一光刻胶层510的技术不同的类型的任何适当的技术实施图案化。在第二光刻胶层902中形成的图案基于设计数据库400，并且特别是基于组B中的部件402。在示出的实施例中，图案化的光刻胶层902覆盖每个组A轨迹，暴露每个组C轨迹，并且暴露组B轨迹中的将形成部件402的那些部分。
参考图3的框316以及图10A和10B，通过去除硬掩模层508的被第二光刻胶902暴露的那些部分将第二光刻胶902的图案转印至工件500。转印可使用包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化的任何适当的蚀刻工艺和/或其他适当技术完成。可选择蚀刻工艺和/或蚀刻试剂以蚀刻硬掩模层508而不大量蚀刻硬掩模层506和/或第一间隔件802。在图案化硬掩模层508之后可剥离任何剩余的第二光刻胶902材料。
参考图3的框318以及图11A和11B，在第一间隔件802的侧壁上和/或硬掩模层508的任何剩余的部分上形成第二间隔件1102。第二间隔件1102可包括任何适当的材料(例如，金属氧化物、金属氮化物、金属氮氧化物、金属碳化物、半导体、电介质等)，第二间隔件1102可选择为具有与周围层(例如，硬掩模层508、硬掩模层506、第一间隔件802等)不同的蚀刻剂选择性。在示例性实施例中，第二间隔件1102包括二氧化硅以将它与含TiO的第一间隔件802、非晶硅硬掩模层508和含TiN的硬掩模层506区分。
与第一间隔件802类似，可通过包括原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强CVD(PECVD)的任何适当的工艺和/或其他适当的沉积技术沉积第二间隔件1102的材料。在一个这种实施例中，通过ALD共形沉积第二间隔件1102的材料并随后使用各向异性(定向性)蚀刻技术蚀刻以去除第二间隔件1102的沉积在硬掩模层508、硬掩模层506和/或第一间隔件802的水平面上的部分。按照该方式，只有第二间隔件1102的沉积在第一间隔件802和/或硬掩模层508的垂直面上的那些部分保留。
在其他实施例中，使用选择为与工件500的材料反应从而产生形成第二间隔件1102的沉淀的湿化学反应物来沉积第二间隔件1102的材料。可将工件500冲洗以去除未反应的反应物并且可实施各向异性蚀刻以去除第二间隔件1102的沉积在硬掩模层508、硬掩模层506和/或第一间隔件802的水平面上的部分。
参考图3的框320以及图12A和12B，在工件500上形成第三光刻胶1202(例如，光刻胶、电子束光刻胶等)并将其图案化以形成第三图案。可通过包括光刻和/或直写光刻并且可为与用于图案化第一光刻胶层510和第二光刻胶层902的技术不同的类型的任何适当的技术实施图案化。在第三光刻胶1202中形成的图案基于设计数据库400，并且特别是基于组C中的部件402。在示出的实施例中，图案化的光刻胶层1202暴露组C轨迹中将形成部件402的那些部分。
参考图3的框322以及图13A和13B，通过去除被第三光刻胶1202暴露的第一间隔件802的那些部分将第三光刻胶1202的图案转印至工件500。转印可使用包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化的任何适当的蚀刻工艺和/或其他适当技术完成。可选择蚀刻工艺和/或蚀刻试剂以蚀刻第一间隔件802而不会大量蚀刻包括第二间隔件1102的周围材料层。在图案化之后可剥离任何剩余的光刻胶1202。此时，完成的图案由硬掩模层508、第一间隔件802和/或第二间隔件1102的剩余部分限定。可使用该图案选择性加工工件而无需任何进一步的图案化。然而，在一些实施例中，作为该加工的一部分，首先将图案转印至另一个硬掩模层(例如，硬掩模层506)。
因此，参考图3的框324以及图14A和14B，使用硬掩模层508、第一间隔件802和/或第二间隔件1102的任何剩余部分图案化硬掩模层506。可使用包括湿蚀刻、干蚀刻、反应离子蚀刻、灰化的任何适当的蚀刻工艺和/或其他适当的技术完成该图案化。在图案化硬掩模层506后，可去除硬掩模层508、第一间隔件802和/或第二间隔件1102的剩余的部分。
从前述内容能够看出，该图案化技术具有其他多重图案化技术所没有的若干优点。例如，线端连接部件608(图6A所示)允许精确控制线端间隔而无需单独的线切割图案化步骤。避免线切割图案化步骤可减少硬掩模层的数量并且可避免与额外图案化步骤有关的掩模成本和时间。额外地，在一些实施例中，该技术允许在区域(例如，在最小间隔的组C部件之间)中形成线端，而在其他技术中不允许在该区域中形成线端。当然，这些优点仅为示例性的，并且没有优点是任何特定实施例所需要的。
使用框302至324的技术，基于三次迭代的光刻图案化以形成设计数据库400中规定的图案而在硬掩模层506中形成图案。然后，硬掩模层506可用于选择性加工下面的衬底502和/或材料层(例如，层504)。可结合任何蚀刻工艺、沉积工艺、注入工艺、外延工艺和/或任何其他制造工艺使用图案化硬掩模层506。在图3的框326以及图15A和15B的上下文中描述的一些实例中，使用硬掩模层506将材料层504图案化以形成互连结构。这样做，使用包括干蚀刻、湿蚀刻、反应离子蚀刻、灰化的任何适当蚀刻技术和/或其他适当的蚀刻技术将材料层504的暴露的部分图案化。在蚀刻之后，可去除硬掩模层506的任何剩余的部分。
参考框328以及图16A和16B，将一层或多层导电材料1602沉积在图案化材料层504上，包括在蚀刻部分内。适当的导电材料1602包括金属、金属氧化物、金属氮化物、金属氮氧化物、金属碳化物和/或非金属导体，并且在一个这种实施例中，导电材料1602包括设置在材料层504上的TiN阻挡层和设置在阻挡层上的含铜填充材料。可使用化学机械抛光/平坦化(CMP)工艺或其他适当技术去除导电材料1602的在材料层504之上延伸的任何部分。
图17是根据本发明的各个方面经历图案化方法的工件500的有注释的扫描电子显微镜(SEM)图像。在示出的实施例中，有一些非线性部件部分，特别是在组B和C中，其实例通过参考标记1702和1704指示。然而，在许多应用中该非线性对完成的工件500具有最小的电和/或性能影响，并且是本技术提供的益处的可接受的折衷，诸如在最小间隔的组C部件之间形成线端而没有额外图案化步骤的负担的能力。
图18是可操作以实施本发明的技术的计算系统1800的系统图。计算系统1800可包括诸如微控制器或专用中央处理器(CPU)的处理器1802，非暂时性计算机可读存储介质1804(例如，硬盘驱动器、随机存取存储器(RAM)、光盘只读存储器(CD-ROM)等)，诸如图形处理器(GPU)的视频控制器1806和诸如以太网控制器或无线通信控制器的网络通信设备1808。就此而言，在一些实施例中，计算系统1800是可编程的并被程序化以执行包括与分组部件、准备用于光刻的设计数据库400和基于设计数据库400图案化工件500有关的那些工艺。因此，应当理解，使用存储在处理系统可访问的非暂时性计算机可读介质上或中的相应指令通过计算系统1800可执行根据本发明的各个方面的计算系统1800的任何操作。就此而言，可操作计算系统1800以执行结合图1A、2A和/或3描述的一项或多项任务。
本实施例可采用整套硬件实施例、整套软件实施例或包括硬件和软件元素的实施例的形式。此外，本发明的实施例可采取可从有形计算机可使用或计算机可读介质获取的计算机程序产品的形式，所述介质提供用于通过或结合计算机或任何指令执行系统使用的程序代码。为了本说明的目的，有形计算机可使用或计算机可读介质可为任何装置，所述装置可存储用于通过或结合指令执行系统、装置或器件使用的程序。介质可包括非易失性存储器，所述非易失性存储器包括磁存储器、固态存储器、光存储器、高速缓冲存储器、随机存取存储器(RAM)。
因此，本发明提供了用于在工件上形成部件的技术，所述技术提供了更大的设计灵活性和更少的设计限制。在一些实施例中，提供的方法包括接收包括在其上设置的材料层和硬掩模材料的工件。实施硬掩模材料的光刻图案化以限定在其中的凹槽。将间隔件材料沉积在图案化的硬掩模材料的凹槽内以限定至少两个物理分离的部件区，并且基于图案化的硬掩模材料和位于凹槽内的间隔件材料限定的图案选择性加工工件的部分。在一些这样的实施例中，位于凹槽内的间隔件材料的沉积包括实施间隔件材料的基本共形沉积和实施蚀刻工艺，蚀刻工艺配置为保留间隔件材料的位于硬掩模层的侧面上的部分。在一些这样的实施例中，加工工件的部分包括基于图案蚀刻材料层的暴露部分和在蚀刻的材料层内沉积导电材料。
在另外的实施例中，提供的方法包括接收指定将在工件上形成的多个部件的数据组。基于多个部件的第一组部件实施工件的硬掩模的第一图案化；和此后，将第一间隔件材料沉积在图案化的硬掩模的侧壁上。基于多个部件的第二组部件实施硬掩模的第二图案化；和此后，将第二间隔件材料沉积在第一间隔件材料的侧壁上。基于多个部件的第三组部件实施工件的第三图案化。通过图案化的硬掩模层、第一间隔件材料或第二间隔件材料的至少一个的剩余部分限定的图案选择性加工工件的部分，剩余部分在实施第一图案化、第二图案化以及第三图案化之后保留。在一个这种实施例中，第一图案化的实施包括形成位于第一组部件的第一部件区和第一组部件的第二部件区之间的连接部件。连接部件可具有小于每个第一部件区和第二部件区的宽度。
在另外的实施例中，提供了图案化材料层的方法。方法包括接收包括材料层和硬掩模层的工件。根据将在工件上形成的第一组部件将硬掩模层图案化。将第一间隔材料沉积在图案化的硬掩模层的侧面上，此后，根据将在工件上形成的第二组部件将硬掩模层图案化。将第二间隔材料沉积在硬掩模层或第一间隔材料中的至少一个的至少一个侧面上。此后，根据将在工件上形成的第三组部件将第一间隔材料图案化。将图案转印至材料层，图案通过下列中的至少一个限定：硬掩模层、第一间隔层；或第二间隔层。在一些这种实施例中，第一间隔材料的图案化配置为避免第二间隔材料的暴露部分的大量蚀刻。在一些这种实施例中，根据第一组部件的硬掩模层的图案化包括形成位于第一部件和第二部件、每个第一部件集之间的连接部件。
仍在另外的实施例中，提供了半导体制造的方法，所述方法包括接收衬底，所述衬底具有在其上设置的材料层并且具有在材料层上设置的硬掩模材料。识别将在材料层中形成的部件组。根据部件所对齐的轨迹将部件组的部件分组。根据部件组的第一组部件将硬掩模层图案化，和此后，将第一间隔件材料沉积在硬掩模层内。根据部件组的第二组部件将具有在其中沉积的第一间隔件材料的硬掩模层图案化。将与第一间隔件材料不同的第二间隔件材料沉积在硬掩模层内。根据部件组的第三组部件将第一间隔件材料图案化，并且基于由下列中的至少一个限定的图案将材料层图案化：硬掩模层、第一间隔件材料或第二间隔件材料。
根据本发明的一些实施例，提供了一种方法，包括：接收工件，所述工件包括设置在所述工件上的材料层和硬掩模材料；实施所述硬掩模材料的光刻图案化以在所述硬掩模材料中限定凹槽；在图案化的所述硬掩模材料的凹槽内沉积间隔件以限定至少两个物理分离的部件区；以及基于由图案化的所述硬掩模材料和所述凹槽内的所述间隔件限定的图案选择性加工所述工件的部分。
在上述方法中，在所述凹槽内沉积间隔件包括实施间隔件的基本共形沉积和实施蚀刻工艺，所述蚀刻工艺配置为保留间隔件的位于所述硬掩模材料的侧面上的部分。
在上述方法中，所述基本共形沉积包括原子层沉积(ALD)工艺。
在上述方法中，所述基本共形沉积包括将所述硬掩模材料暴露于液体反应物以沉积所述间隔件。
在上述方法中，加工所述工件的部分包括基于所述图案蚀刻所述材料层的暴露部分。
在上述方法中，加工所述工件的部分还包括在蚀刻的所述材料层内沉积导电材料。
根据本发明的另一些实施例，还提供了一种图案化工件的方法，所述方法包括：接收指定将在所述工件上形成的多个部件的数据集；基于所述多个部件的第一组部件实施所述工件的硬掩模的第一图案化；之后，在图案化的所述硬掩模的侧壁上沉积第一间隔件材料；基于所述多个部件的第二组部件实施所述硬掩模的第二图案化；之后，在所述第一间隔件材料的侧壁上沉积第二间隔件材料；基于所述多个部件的第三组部件实施所述工件的第三图案化；以及使用由硬掩模层、所述第一间隔件材料或所述第二间隔件材料中的至少一个的剩余部分限定的图案选择性地加工所述工件的部分，所述剩余部分在实施所述第一图案化、所述第二图案化以及所述第三图案化之后保留。
在上述方法中，所述第三图案化的实施包括选择性去除所述第一间隔件材料的暴露部分。
在上述方法中，所述第三图案化的实施配置为避免所述第二间隔件材料的暴露部分的大量蚀刻。
在上述方法中，所述第一图案化的实施包括在所述第一组部件的第一部件区和所述第一组部件的第二部件区之间形成连接部件，并且其中，所述连接部件具有小于每个第一部件区和第二部件区的宽度。
在上述方法中，所述第一图案化的实施配置为使得所述第一间隔件材料的沉积将所述第一间隔件材料沉积在对应于所述第三组部件的区域内。
在上述方法中，所述第一图案化的实施配置为使得所述第一间隔件材料的沉积将所述第一间隔件材料沉积在对应于第三组部件的每个轨迹内，所述轨迹不邻近用于连接所述第一组部件的两个部件的部件。
在上述方法中，所述第三组部件的组内的轨迹节距不同于所述第一组部件内的轨迹节距和所述第二组部件内的轨迹节距。
在上述方法中，所述第三组部件内的轨迹节距为约所述第一组部件内的轨迹节距和所述第二组部件内的轨迹节距的一半。
在上述方法中，所述工件的部分的加工包括基于由所述剩余部分限定的图案来图案化另一个硬掩模层，所述另一个硬掩模层与图案化的所述硬掩模层不同。
根据本发明的又一些实施例，还提供了一种图案化材料层的方法，所述方法包括：接收包括所述材料层和硬掩模层的工件；根据将在所述工件上形成的第一组部件图案化所述硬掩模层；在图案化的所述硬掩模层的侧面上沉积第一间隔材料；之后，根据将在所述工件上形成的第二组部件图案化所述硬掩模层；在所述硬掩模层或所述第一间隔材料中的至少一个的至少一个侧面上沉积第二间隔材料；之后，根据将在所述工件上形成的第三组部件图案化所述第一间隔材料；以及将由所述硬掩模层、所述第一间隔层或所述第二间隔层中的至少一个限定的图案转印至所述材料层。
在上述方法中，所述第一间隔材料的图案化配置为避免所述第二间隔材料的暴露部分的大量蚀刻。
在上述方法中，根据所述第一组部件图案化所述硬掩模层包括形成位于第一部件和第二部件、每个第一组部件之间的连接部件。
在上述方法中，所述连接部件的宽度小于与所述第一部件相关的区域的宽度以及小于与所述第二部件相关的区域的宽度。
在上述方法中，根据所述第一组部件的所述硬掩模层的图案化配置为使得所述第一间隔材料的沉积将所述第一间隔材料沉积在对应于所述第三组部件的区域内。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
接收工件，所述工件包括设置在所述工件上的材料层和硬掩模材料；
实施所述硬掩模材料的光刻图案化以在所述硬掩模材料中限定凹槽；
在图案化的所述硬掩模材料的凹槽内沉积间隔件以限定至少两个物理分离的部件区；以及
基于由图案化的所述硬掩模材料和所述凹槽内的所述间隔件限定的图案选择性加工所述工件的部分。
2.根据权利要求1所述的方法，其中，在所述凹槽内沉积间隔件包括实施间隔件的基本共形沉积和实施蚀刻工艺，所述蚀刻工艺配置为保留间隔件的位于所述硬掩模材料的侧面上的部分。
3.根据权利要求2所述的方法，其中，所述基本共形沉积包括原子层沉积(ALD)工艺。
4.根据权利要求2所述的方法，其中，所述基本共形沉积包括将所述硬掩模材料暴露于液体反应物以沉积所述间隔件。
5.根据权利要求1所述的方法，其中，加工所述工件的部分包括基于所述图案蚀刻所述材料层的暴露部分。
6.根据权利要求5所述的方法，其中，加工所述工件的部分还包括在蚀刻的所述材料层内沉积导电材料。
7.一种图案化工件的方法，所述方法包括：
接收指定将在所述工件上形成的多个部件的数据集；
基于所述多个部件的第一组部件实施所述工件的硬掩模的第一图案化；
之后，在图案化的所述硬掩模的侧壁上沉积第一间隔件材料；
基于所述多个部件的第二组部件实施所述硬掩模的第二图案化；
之后，在所述第一间隔件材料的侧壁上沉积第二间隔件材料；
基于所述多个部件的第三组部件实施所述工件的第三图案化；以及
使用由硬掩模层、所述第一间隔件材料或所述第二间隔件材料中的至少一个的剩余部分限定的图案选择性地加工所述工件的部分，所述剩余部分在实施所述第一图案化、所述第二图案化以及所述第三图案化之后保留。
8.根据权利要求7所述的方法，其中，所述第三图案化的实施包括选择性去除所述第一间隔件材料的暴露部分。
9.根据权利要求7所述的方法，其中，所述第三图案化的实施配置为避免所述第二间隔件材料的暴露部分的大量蚀刻。
10.一种图案化材料层的方法，所述方法包括：
接收包括所述材料层和硬掩模层的工件；
根据将在所述工件上形成的第一组部件图案化所述硬掩模层；
在图案化的所述硬掩模层的侧面上沉积第一间隔材料；
之后，根据将在所述工件上形成的第二组部件图案化所述硬掩模层；
在所述硬掩模层或所述第一间隔材料中的至少一个的至少一个侧面上沉积第二间隔材料；
之后，根据将在所述工件上形成的第三组部件图案化所述第一间隔材料；以及
将由所述硬掩模层、所述第一间隔层或所述第二间隔层中的至少一个限定的图案转印至所述材料层。
CN201510960940.XA 2014-12-19 2015-12-18 用于通过线端缩减切割部件的光刻技术 Active CN105719957B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462094759P 2014-12-19 2014-12-19
US62/094,759 2014-12-19
US14/835,495 2015-08-25
US14/835,495 US9613850B2 (en) 2014-12-19 2015-08-25 Lithographic technique for feature cut by line-end shrink

Publications (2)

Publication Number Publication Date
CN105719957A true CN105719957A (zh) 2016-06-29
CN105719957B CN105719957B (zh) 2019-04-02

Family

ID=56097790

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510960940.XA Active CN105719957B (zh) 2014-12-19 2015-12-18 用于通过线端缩减切割部件的光刻技术

Country Status (5)

Country Link
US (4) US9613850B2 (zh)
KR (1) KR101831035B1 (zh)
CN (1) CN105719957B (zh)
DE (1) DE102015116124B4 (zh)
TW (1) TWI581333B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048292B2 (en) * 2012-10-25 2015-06-02 Micron Technology, Inc. Patterning methods and methods of forming electrically conductive lines
US9613850B2 (en) 2014-12-19 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique for feature cut by line-end shrink
CN106373880B (zh) * 2015-07-22 2021-05-25 联华电子股份有限公司 半导体元件及其形成方法
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR20200050576A (ko) * 2018-11-02 2020-05-12 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 패턴 형성방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136318A (zh) * 2006-08-29 2008-03-05 三星电子株式会社 用于制造半导体集成电路器件的方法
WO2009058744A1 (en) * 2007-11-01 2009-05-07 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034403A (en) 1998-06-25 2000-03-07 Acer Semiconductor Manufacturing, Inc. High density flat cell mask ROM
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8562843B2 (en) 2011-10-18 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit method with triple patterning
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8524605B1 (en) 2012-04-16 2013-09-03 Vigma Nanoelectronics Fabrication and mask design methods using spatial frequency sextupling technique
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8697538B1 (en) 2012-11-07 2014-04-15 Winbond Electronics Corp. Method of forming pattern in substrate
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9431267B2 (en) 2012-12-03 2016-08-30 Applied Materials, Inc. Semiconductor device processing tools and methods for patterning substrates
US9613850B2 (en) 2014-12-19 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lithographic technique for feature cut by line-end shrink

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136318A (zh) * 2006-08-29 2008-03-05 三星电子株式会社 用于制造半导体集成电路器件的方法
WO2009058744A1 (en) * 2007-11-01 2009-05-07 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US20120208361A1 (en) * 2011-02-14 2012-08-16 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device

Also Published As

Publication number Publication date
CN105719957B (zh) 2019-04-02
KR20160075366A (ko) 2016-06-29
TWI581333B (zh) 2017-05-01
DE102015116124A1 (de) 2016-06-23
US10388523B2 (en) 2019-08-20
KR101831035B1 (ko) 2018-04-04
US20170207081A1 (en) 2017-07-20
US9984876B2 (en) 2018-05-29
US9613850B2 (en) 2017-04-04
DE102015116124B4 (de) 2023-05-04
US20190378712A1 (en) 2019-12-12
US10763113B2 (en) 2020-09-01
US20160181110A1 (en) 2016-06-23
TW201633404A (zh) 2016-09-16
US20180277358A1 (en) 2018-09-27

Similar Documents

Publication Publication Date Title
US11748540B2 (en) Method and structure for mandrel and spacer patterning
US10763113B2 (en) Lithographic technique for feature cut by line-end shrink
US8219939B2 (en) Method of creating photolithographic masks for semiconductor device features with reduced design rule violations
US8304172B2 (en) Semiconductor device fabrication using a multiple exposure and block mask approach to reduce design rule violations
CN107949907B (zh) 包含导电线的半导体装置及形成半导体装置的方法
US7550361B2 (en) Trench structure and method for co-alignment of mixed optical and electron beam lithographic fabrication levels
US20170148666A1 (en) Device manufacture and packaging method thereof
US20240096756A1 (en) Mehtod of making semiconductor device having self-aligned interconnect structure
US20160293422A1 (en) Methods for integrated circuit design and fabrication
US8840796B2 (en) Integrated circuit method with triple patterning
US9911606B2 (en) Mandrel spacer patterning in multi-pitch integrated circuit manufacturing
EP3097581B1 (en) Double patterning method of forming semiconductor active areas and isolation regions
US20240046021A1 (en) Method of fin selection for improved performance in semiconductor devices
US20220414309A1 (en) Method and structure for mandrel patterning
KR20230032840A (ko) 관통 실리콘 비아와 통합된 정전기 방전 보호 셀 및 안테나
US20120295432A1 (en) Method of forming semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant