KR101831035B1 - 라인 단부 수축에 의한 피쳐 컷을 위한 리소그래픽 기법 - Google Patents

라인 단부 수축에 의한 피쳐 컷을 위한 리소그래픽 기법 Download PDF

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Abstract

집적 회로 워크피스와 같은 워크피스를 패터닝하기 위한 기법이 제공된다. 예시적인 실시예에서, 방법은 워크피스 상에 형성될 복수의 피쳐들을 명시하는 데이터세트를 수용하는 단계를 포함한다. 워크피스의 하드마스크의 제1 패터닝이 복수의 피쳐들의 제1 세트의 피쳐들에 기반하여 수행되고, 제1 스페이서 재료는 패터닝된 하드마스크의 측벽 상에 성막된다. 제2 패터닝이 제2 세트의 피쳐들에 기반하여 수행되고, 제2 스페이서 재료가 제1 스페이서 재료의 측벽 상에 성막된다. 제3 패터닝이 제3 세트의 피쳐들에 기반하여 수행된다. 워크피스의 일부분은 패터닝된 하드마스크 층, 제1 스페이서 재료, 또는 제2 스페이서 재료 중 적어도 하나의 잔존물에 의해 정의되는 패턴을 사용하여 선택적으로 프로세싱된다.

Description

라인 단부 수축에 의한 피쳐 컷을 위한 리소그래픽 기법{LITHOGRAPHIC TECHNIQUE FOR FEATURE CUT BY LINE-END SHRINK}
반도체 집적 회로(IC) 산업은 급속도의 성장을 경험해왔다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가해온 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 관련 비용을 낮춤으로써 이익을 제공한다. 그러나 그러한 스케일링 다운은 또한 이들 IC들을 포함하는 디바이스들의 설계 및 제조에서의 증가된 복잡성에 의해 달성되었고, 이러한 진보들이 실현되기 위해서는 디바이스 제조에서의 유사한 개발들이 요구된다.
단지 일 예로서, 리소그래피에서의 진보들은 디바이스 사이즈를 감소시키는데 중요했다. 일반적으로, 리소그래피는 타겟 상에 패턴을 형성하는 것이다. 포토리소그래피로서 지칭되는 한 타입의 리소그래피에서, 자외선 광과 같은 복사선이 타겟 상의 포토레지스트 코팅에 부딪치기 전에 마스크를 관통하거나 마스크로부터 반사된다. 포토리소그래피는 마스크로부터 포토레지스트로 패턴을 전사하며, 이는 그 후 패턴을 드러내기 위하여 선택적으로 제거된다. 타겟은 그 후 타겟 상에 피쳐들을 생성하기 위하여 나머지 포토레지스트의 형상을 활용하는 프로세싱 단계들을 겪는다. 직접 기록 리소그래피로서 지칭되는 다른 타입의 리소그래피는 레지스트 코팅을 노출시키기 위해 또는 재료 층을 직접 패터닝하기 위해 레이저, 전자 빔(e-빔), 이온 빔, 또는 다른 좁은 집속 방출(narrow-focused emission)을 사용한다. e-빔 리소그래피는 직접 기록 리소그래피의 가장 흔한 타입들 중 하나이며, 시준된 전자 스트림을 노출될 영역에 지향시킴으로써, 현저한 정확성을 가지고 재료 층을 제거, 부가, 또는 다른 방식으로 변화시키는데 사용될 수 있다.
디바이스 피쳐들의 훨씬 더 작은 임계 치수(CD, critical dimension)들을 추구하기 위하여, 복수의 리소그래피 패터닝 반복(iteration)들이 단일 세트의 피쳐들을 정의하기 위해 수행될 수 있다. 그러나, 리소그래피 반복들 사이의 복잡한 상호작용들로 인하여, 복수의 그러한 프로세스들은 사용될 리소그래피 기법들 특유의 엄격한 설계 규칙들을 수반한다. 특정 리소그래피 흐름과 연관되는 설계 규칙들은 모든 설계들에 적합하지는 않을 수 있다. 따라서, 현존하는 리소그래피 기법들은 일반적으로 적절하나, 이들 기법들이 모든 양상들에서 완전히 만족스러운 것으로 판명되지는 않았다. 다중 패터닝을 위한 향상된 기법들은 현존하는 설계 규칙들을 완화시키고, 현존하는 제한들을 극복하며, 그에 의해 훨씬 더 강력한 회로 디바이스들이 제조되는 것을 가능하게 할 수 있다.
따라서, 본 개시물은 더 큰 설계 플렉서빌리티 및 더 적은 설계 제약들을 제공하는, 워크피스 상에 피쳐들을 형성하기 위한 기법을 제공한다. 몇몇 실시예들에서, 제공되는 방법은 재료 층 및 재료 층 상부에 배치된 하드마스크 재료를 포함하는 워크피스를 수용하는 단계를 포함한다. 하드마스크 재료의 리소그래피 패터닝이 내부에 리세스를 정의하기 위하여 수행된다. 적어도 2개의 물리적으로 분리된 피쳐 영역들을 정의하기 위하여 패터닝된 하드마스크 재료의 리세스 내에 스페이서가 성막되고, 리세스 내에 스페이서 및 패터닝된 하드마스크 재료에 의하여 정의되는 패턴에 기반하여, 워크피스의 일부분이 선택적으로 프로세싱된다. 그러한 몇몇 실시예들에서, 리세스 내에 스페이서를 성막하는 단계는, 스페이서의 실질적으로 컨포멀한 성막을 수행하는 단계, 및 하드마스크 층의 측면 상에 스페이서의 일부분을 남기도록 구성되는 에칭 프로세스를 수행하는 단계를 포함한다. 그러한 몇몇 실시예들에서, 워크피스의 일부분을 프로세싱하는 단계는, 패턴에 기반하여 재료 층의 노출된 부분을 에칭하는 단계, 및 에칭된 재료 층 내에 도전성 재료를 성막하는 단계를 포함한다.
추가 실시예들에서, 제공되는 방법은, 워크피스 상에 형성될 복수의 피쳐들을 명시하는 데이터세트를 수신하는 단계를 포함한다. 복수의 피쳐들 중 제1 세트의 피쳐들에 기반하여, 워크피스의 하드마스크의 제1 패터닝이 수행되고; 그 후, 패터닝된 하드마스크의 측벽 상에 제1 스페이서 재료가 성막된다. 복수의 피쳐들 중 제2 세트의 피쳐들에 기반하여, 하드마스크의 제2 패터닝을 수행되고; 그 후, 제1 스페이서 재료의 측벽 상에 제2 스페이서 재료가 성막된다. 복수의 피쳐들 중 제3 세트의 피쳐들에 기반하여, 워크피스의 제3 패터닝이 수행된다. 하드마스크 층, 제1 스페이서 재료 또는 제2 스페이서 재료 중 적어도 하나의 잔존부에 의해 정의되는 패턴을 사용하여, 워크피스의 일부분이 선택적으로 프로세싱되며, 잔존부는 제1 패터닝, 제2 패터닝 및 제3 패터닝을 수행한 이후에 남아있는 것이다. 그러한 일 실시예에서, 제1 패터닝을 수행하는 단계는, 제1 세트의 피쳐들의 제1 피쳐 영역과 제1 세트의 피쳐들의 제2 피쳐 영역 사이에 링킹(linking) 피쳐를 형성하는 단계를 포함한다. 링킹 피쳐는 제1 피쳐 영역 및 제2 피쳐 영역 각각보다 작은 폭을 가질 수 있다.
추가적 실시예들에서, 재료 층을 패터닝하는 방법이 제공된다. 방법은 재료 층 및 하드마스크 층을 포함하는 워크피스를 수용하는 단계를 포함한다. 하드마스크 층은 워크피스 상에 형성될 제1 세트의 피쳐들에 따라 패터닝된다. 제1 이격 재료(spacing material)는 패터닝된 하드마스크 층의 측면 상에 성막되고, 그 후, 워크피스 상에 형성될 제2 세트의 피쳐들에 따라 하드마스크 층은 패터닝된다. 하드마스크 층 또는 제1 이격 재료 중 적어도 하나의 적어도 한 측면 상에 제2 이격 재료가 성막된다. 그 후, 워크피스 상에 형성될 제3 세트의 피쳐들에 따라 제1 이격 재료는 패터닝된다. 하드마스크 층, 제1 이격 재료 또는 제2 이격 재료 중 적어도 하나에 의하여 정의되는 패턴이 재료 층에 전사된다. 그러한 몇몇 실시예들에서, 제1 이격 재료의 패터닝은 제2 이격 재료의 노출된 부분의 유효 에칭을 방지하도록 구성된다. 그러한 몇몇 실시예들에서, 제1 세트의 피쳐들에 따른 하드마스크 층의 패터닝은 각각 제1 세트의 피쳐들인, 제1 피쳐 및 제2 피쳐 사이에 링킹 피쳐를 형성하는 것을 포함한다.
또 다른 실시예들에서, 상부에 배치된 재료층 및 재료층 상에 배치된 하드마스크 층을 갖는 기판을 수용하는 단계를 포함하는 반도체 제조의 방법이 제공된다. 재료 층 내에 형성될 피쳐드르이 세트가 식별된다. 피쳐들의 세트의 피쳐들은 피쳐들이 정렬되는 트랙들에 따라 그룹핑된다. 하드마스크 층은 피쳐들의 세트의 제1 그룹의 피쳐들에 따라 패터닝되고, 그 후 제1 스페이서 재료가 하드마스크 층 내에 성막된다. 내부에 성막된 제1 스페이서 재료를 갖는 하드마스크 층은 피쳐들의 세트의 제2 그룹의 피쳐들에 따라 패터닝된다. 하드마스크 층 내에 제1 스페이서 재료와 상이한 제2 스페이서 재료가 성막된다. 제1 스페이서 재료는 피쳐들의 세트의 제3 그룹의 피쳐들에 따라 패터닝되고, 재료 층은 하드마스크 층, 제1 이격 재료, 또는 제2 이격 재료 중 적어도 하나에 의하여 정의되는 패턴에 기반하여 패터닝된다.
본 개시내용은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 도시되지는 않으며, 단지 예시를 목적으로 사용된다는 것이 강조된다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 본 개시물의 다양한 양상들에 따른 워크피스를 패터닝하기 위한 제1 리소그래피 방법의 흐름도이다.
도 1b-1h는 본 개시물의 다양한 양상들에 따른 제1 리소그래피 방법을 겪는 워크피스의 일부분의 사시도들이다.
도 1i는 본 개시물의 다양한 양상들에 따른 제1 리소그래피 방법을 겪는 워크피스의 다른 부분의 상면도이다.
도 2a는 본 개시물의 다양한 양상들에 따른 워크피스를 패터닝하기 위한 제2 리소그래피 방법의 흐름도이다.
도 2b-2h는 본 개시물의 다양한 양상들에 따른 제2 리소그래피 방법을 겪는 워크피스의 일부분의 사시도들이다.
도 2i는 본 개시물의 다양한 양상들에 따른 제2 리소그래피 방법을 겪는 워크피스의 다른 부분의 상면도이다.
도 3은 본 개시물의 다양한 양상들에 따른 워크피스를 패터닝하기 위한 방법의 흐름도이다.
도 4는 본 개시물의 다양한 양상들에 따른 워크피스 상에 형성될 패턴을 명시하는 설계 데이터베이스의 대표도이다.
도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪는 워크피스의 일부분의 상면도들이다.
도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪는 워크피스의 일부분의 단면도들이다.
도 17은 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪은 워크피스의 주사 전자 현미경(SEM, scanning-electron microscope) 이미지이다.
도 18은 본 개시물의 기법들을 수행하도록 작동가능한 컴퓨팅 시스템의 시스템도이다.
본 개시물은 일반적으로 IC 디바이스 제조에 관련되며, 더욱 구체적으로는 피쳐들의 세트를 형성하기 위하여 워크피스를 리소그래피 패터닝하기 위한 시스템 및 기법에 관련된다.
다음의 개시내용은 개시내용의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들은 본 개시내용을 간략화하기 위하여 하기에 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "아래 놓인", "아래", "하부", "위에 놓인", "상부" 등은 도면들에 예시된 바와 같은 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 이외에 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 예를 들어, 도면들에서 디바이스가 뒤집히면, 다른 엘리먼트들 또는 피쳐들 "아래" 또는 "아래쪽에" 있는 것으로 설명된 엘리먼트들은 다른 엘리먼트들 또는 피쳐들 "위에" 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위 및 아래의 배향 모두를 포괄할 수 있다. 장치는 다르게 배향(90도 또는 다른 배향들로 회전)될 수 있으며, 따라서 본 명세서에 사용되는 공간적으로 상대적인 지시자들은 유사하게 해석될 수 있다.
본 개시물은 리소그래피를 사용한 반도체 기판과 같은 워크피스의 패터닝과 관련된다. 본 개시물의 기법들은 포토리소그래피 및 직접 기록 리소그래피를 포함하는 광범위한 리소그래피 기법들에 동일하게 적용된다. 그러한 리소그래피 기법의 몇몇 예들이 도 1a-i를 참고로 하여 설명된다. 도 1a는 본 개시물의 다양한 양상들에 따라 워크피스를 패터닝하기 위한 제1 리소그래피 방법(100)의 흐름도이다. 방법(100) 이전에, 방법(100) 동안에 그리고 방법(100) 이후에 추가의 단계들이 제공될 수 있으며, 설명된 단계들 중 일부는 방법(100)의 다른 실시예들에 대해 교체되거나 제거될 수 있다는 것이 이해된다. 도 1b-1h는 본 개시물의 다양한 양상들에 따른 제1 리소그래피 방법을 겪는 워크피스(150)의 일부분의 사시도들이다. 도 1i는 본 개시물의 다양한 양상들에 따른 제1 리소그래피 방법을 겪는 워크피스(150)의 다른 부분의 상면도이다. 설명의 명료성 및 용이성을 위해, 도면들의 몇몇 엘리먼트들은 간략화되었다.
도 1a의 블록(102) 및 도 1b를 참고하면, 다른 재료들이 상부에 형성될 수 있는 기판(152)을 포함하는 워크피스(150)가 수용된다. 집적 회로(IC) 제조에서 사용되는 하나의 흔한 타입의 기판(152)은 벌크 실리콘 기판이다. 대안적으로, 기판(152)은 결정 구조의 실리콘 또는 게르마늄과 같은 원소(단일 원소) 반도체; 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 소다-라인 글라스, 용융 실리카, 용융 석영 및/또는 칼슘 불화물(CaF2)과 같은 비-반도체 재료; 및/또는 이들의 조합물들을 포함할 수 있다. 가능한 기판들(152)은 SOI(silicon-on-insulator) 기판을 더 포함한다. SOI 기판들은 산소 주입에 의한 분리(SIMOX, separation by implantation of oxygen), 웨이퍼 본딩 및/또는 다른 적절한 방법들을 사용하여 제조된다. 다른 예들에서, 기판(152)은 다층 반도체 구조물을 포함할 수 있다.
기판(152)은 소스/드레인 영역들과 같은 다양한 도핑된 영역들(예를 들어, p-타입 웰(well)들 또는 n-타입 웰들)을 포함할 수 있다. 도핑된 영역들은 설계 요건들에 따라, 인 또는 비소와 같은 p-타입 도펀트들 및/또는 붕소 또는 BF2와 같은 n-타입 도펀트들로 도핑될 수 있다. 도핑된 영역들은 융기형(raised) 구조물을 사용하여, 또는 P-웰 구조물 내에, N-웰 구조물 내에, 듀얼-웰 구조물 내에, 기판 상에 직접 형성될 수 있다. 도핑된 영역들은 도펀트 원자들의 주입, 인-시튜 도핑된 에피택셜 성장, 및/또는 다른 적절한 기법들에 의하여 형성될 수 있다. 몇몇 실시예들에서, 도핑된 영역들은 쇼트 채널 효과(short channel effect)들(예를 들어, 펀치-쓰루 효과(punch-through effect)들)을 감소시킬 수 있는 할로/포켓(halo/pocket) 영역들을 포함하며, 경사각 이온 주입 또는 다른 적절한 기법에 의하여 형성될 수 있다.
기판(152)은 그 위에 형성된 다양한 재료 층들을 더 포함할 수 있다. 예시된 실시예에서, 워크피스(150)는 패터닝될 재료 층(154) 및 재료 층(154) 상에 배치되는 하드마스크 층(156)을 포함한다. 물론, 본 기술분야의 당업자는 기판(152)이 임의의 개수의 재료층들 및/또는 하드마스크 층들을 가질 수 있다는 것을 인식할 것이다. 재료 층(들) 및 하드마스크 층(들)에 대해 적합한 재료들은 에천트 선택도에 기반하여 선택될 수 있으며, 다양한 예시적 실시예들에서, 재료 층(154) 및 하드마스크 층(156)은 각각의 층이 다른 층의 유효 에칭 없이 대응 에천트를 사용하여 제거될 수 있도록, 상이한 에천트 선택도들을 갖는다. 예를 들어, 상호접속 구조물을 형성하기 위하여 패터닝 기법이 층간 유전체(ILD, inter-layer dielectric)를 패터닝하는데 사용되는 다양한 실시예들에서, 재료 층(154)은 반도체 산화물, 반도체 질화물 및/또는 반도체 산질화물과 같은 반도체 및/또는 유전체 재료를 포함하고; 하드마스크 층(156)은 상이한 반도체, 유전채 재료, 금속 질화물(예를 들어, TiN, TaN, 등), 금속 산화물, 금속 산질화물 및/또는 금속 탄화물과 같은 상이한 에천트 선택도를 갖는 상이한 재료를 포함한다.
기판(152)은 후속 패터닝 단계들에서 사용되는 특정 기법 및 에너지 소스에 맞춰진 포토레지스트 및/또는 e-빔 레지스트와 같은 리소그래피 민감성(lithographically-sensitive) 레지스트(158)를 더 포함할 수 있다. 예시적인 레지스트(158)는 복사선에 노출될 때 재료가 특성 변화를 겪게 하는 감광선 재료를 포함한다. 이러한 특성 변화는 레지스트 층(158)의 노출된 부분(포지시브 톤 레지스트(positive tone resist)의 경우) 또는 노출되지 않은(네거티브 톤 레지스트(negative tone resist)의 경우) 부분을 선택적으로 제거하는데 사용될 수 있다.
도 1a의 블록(104) 및 도 1c를 참고하면, 레지스트 층(158)은 패터닝된다. 패터닝은 포토리소그래피 및/또는 직접-기록 리소그래피를 포함하는 임의의 적절한 리소그래피 기법을 사용하여 수행될 수 있다. 예시적인 포토리소그래피 패터닝 프로세스는 레지스트 층의 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 층의 현상, 세정(rinsing) 및 건조(예를 들어, 하드 베이킹)를 포함한다. 예시적인 직접-기록 패터닝 프로세스는 레지스트 층의 다양한 영역들에 의하여 수용되는 선량(dosage)을 변화시키기 위해 에너지 소스의 세기를 변경하면서 e-빔 또는 다른 에너지 소스로 레지스트 층의 표면을 스캐닝하는 것을 포함한다.
복수의 종래의 패터닝 기법들에서, 다중 노광이 단일 세트의 피쳐들을 정의하는데 사용된다. 예를 들어, 제1 노광은 하나 이상의 피쳐들에 대응하는 큰 영역들을 정의할 수 있는 반면, 제2 노광(종종 라인-컷(line-cut)으로서 지칭됨)은 피쳐들을 분리시키기 위해 제거하도록 큰 영역들의 세그먼트(segment)들을 정의한다. 그러나 다중 노광 프로세스에서 노광들을 정확하게 정렬(align)하는 것은 도전 과제이며, 정렬 에러들은 워크피스를 사용불가능하게 할 수 있다. 따라서, 도 1a-1i의 실시예들은 개별적 라인-컷 노광 없이 피쳐들을 분리할 수 있는 라인-단부 수축 프로세스를 사용하여 피쳐들을 분리하기 위한 기법을 제공한다.
도 1c의 예에서, 레지스트 층(158)의 단일 리세스는 2개의 독립적이고 분리된, 비-연결 피쳐들을 정의하는데 사용된다. 피쳐 영역들은 일반적으로 마커(160)에 의해 표시된다. 트렌치 내의 피쳐 영역들(160)은 라인-단부 링킹 피쳐(162)에 의하여 연결된다. 라인-단부 링킹 피쳐(162)는 임의의 2개의 피쳐들 사이에 부가될 수 있으며, 피쳐들이 몇몇 최소 문턱치 미만으로 이격될 때 사용될 수 있다. 예시된 실시예에서, 라인-단부 링킹 피쳐(162)는 피쳐 영역들(160)보다 좁은 폭을 갖는다. 폭은 라인-단부 링킹 피쳐(162) 내에 성막된 스페이서 재료가 라인-단부 링킹 피쳐(162)를 가로지르고 피쳐 영역들(160)을 물리적으로 분리하도록 선택된다.
도 1a의 블록(106) 및 도 1d를 참고하면, 스페이서(164)는 나머지 레지스트(158)의 측벽들 상에 형성된다. 스페이서(164)는 임의의 적절한 재료(예를 들어, 금속 산화물, 금속 질화물, 금속 산질화물, 금속 탄화물, 반도체, 유전체 등)를 포함할 수 있으며, 하드마스크 층(156)과 상이한 에천트 선택도를 갖도록 선택될 수 있다. 스페이서(164)의 재료는 원자층 증착(ALD, atomic layer deposition), 화학 기상 증착(CVD, chemical vapor deposition), 플라즈마 강화 CVD(PECVD, plasma-enhanced CVD), 및/또는 다른 적절한 성막 기법들을 포함하는 임의의 적절한 프로세스에 의하여 성막될 수 있다. 그러한 일 실시예에서, 스페이서(164)의 재료는 ALD에 의해 컨포멀하게 성막되고, 이방성(방향성) 에칭 기법, 예컨대 이방성 플라즈마 에칭은 레지스트 층(158) 및 하드마스크 층(156)의 수평 표면들 상에 성막된 스페이서(164)의 부분들을 제거하기 위하여 수행된다. 이러한 방식으로, 레지스트 층(158)의 수직 표면들 상에 성막된 스페이서(164)의 그러한 부분들만이 남아있게 된다.
다른 실시예들에서, 스페이서(164)의 재료는 스페이서(164)를 형성하는 침전물을 생성하기 위해 레지스트 층(158)과 반응하도록 선택된 습식 화학 반응물을 사용하여 성막된다. 워크피스(150)는 미반응 반응물을 제거하기 위하여 세정될 수 있고, 레지스트 층(158) 및 하드마스크 층(156)의 수평 표면들 상에 성막된 스페이서(164)의 부분들을 제거하기 위하여 이방성 에칭이 수행될 수 있다.
이러한 라인-단부 수축 기법의 사용은 많은 장점들을 제공할 수 있다. 예를 들어, 상기 언급한 바와 같이, 라인-단부 수축 및 연관된 라인-단부 링킹 피쳐들(160)을 사용함으로써, 라인-컷 프로세스는 제거될 수 있다. 결국, 이것은 부가적인 리소그래피 패터닝 단계와 연관되는 복잡성들 및 결함들을 방지할 수 있다. 몇몇 애플리케이션들에서, 라인-컷 프로세스의 제거는 재료층(154)을 패터닝하는데 사용되는 하드마스크 층들의 개수를 감소시킨다. 다른 예로서, 스페이서(164)는 하드마스크 층(156)의 측벽들 상에 형성되기 때문에, 블록(104)에서 형성되는 하드마스크 층(156) 내의 트렌치는 형성될 피쳐보다 라인 폭 방향으로 더 넓다. 복수의 리소그래피 프로세스들은 최소 해결가능 라인 폭의 최종 한계선에서 작동하기 때문에, 하드마스크 층(156) 내의 더 넓은 트렌치의 형성은 몇몇 리소그래피 규칙들이 완화되게 할 수 있으며, 다른 방식으로 가능할 더 작은 피쳐들의 형성을 허용할 수 있다. 물론, 이들 장점들은 단지 예시이며, 임의의 특정 실시예에 대해 장점이 요구되는 것은 아니다.
도 1a의 블록(108) 및 도 1e를 참고하여, 스페이서(164) 및 레지스트 층(158)의 패턴을 하드마스크 층(156)에 전사하기 위하여 하드마스크 층(156)의 노출된 부분은 에칭된다. 에칭은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 기법을 포함할 수 있으며, 에칭 기법 및 에천트 화학물질은 스페이서(164) 및/또는 레지스트 층(158)의 실질적인 에칭 없이 노출된 하드마스크 층(156)의 실질적으로 등방성 에칭을 발생시키도록 선택될 수 있다. 도 1f를 참고하여, 레지스트 층(158) 및/또는 스페이서(164)는 하드마스크 층(156)의 에칭 이후에 제거될 수 있다.
에칭된 하드마스크 층(156)은 기판(152) 및/또는 재료 층들(예를 들어, 층(154))의 임의의 아래 놓인 부분을 선택적으로 프로세싱하는데 사용될 수 있다. 이와 관련하여, 하드마스크 층(156)은 임의의 에칭 프로세스, 성막 프로세스, 주입 프로세스, 에피택시 프로세스 및/또는 임의의 다른 제조 프로세스와 결합하여 사용될 수 있다. 몇몇 예시들에서, 재료 층(154)은 상호접속 구조물을 형성하기 위하여 하드마스크 층(156)을 사용하여 패터닝된다. 그러한 일예에서, 도 1a의 블록(110) 및 도 1g를 참고하여, 재료 층(154)의 노출된 부분들은 건식 에칭, 습식 에칭, 반응성 이온 에칭, 애싱 및/또는 다른 적절한 에칭 기법을 포함하는 임의의 적절한 에칭 기법을 사용하여 패터닝된다. 에칭 이후에, 하드마스크 층(156)의 임의의 나머지 부분이 제거될 수 있다.
도 1a의 블록(112) 및 도 1h를 참고하면, 도전성 재료(166)의 하나 이상의 층들이 에칭된 부분 내에 포함되는 패터닝된 재료 층(154) 상에 성막된다. 적절한 도전성 재료들(166)은 금속들, 금속 산화물들, 금속 질화물들, 금속 산질화물들, 금속 탄화물들, 및/또는 비금속성 도전체들을 포함하며, 그러한 일 실시예에서, 도전성 재료(166)는 재료 층(154) 상에 배치된 TiN 배리어 층 및 배리어 층 상에 배치된 구리 함유 충전 재료를 포함한다. 재료 층(154) 위에서 연장되는 도전성 재료(166)의 임의의 부분은 화학 기계적 연마/평탄화(CMP, chemical-mechanical polishing/planarization) 프로세스 또는 다른 적절한 기법을 사용하여 제거될 수 있다.
기법은 라인 폭 방향으로 오프셋되는 워크피스(150)의 피쳐들에 또한 적용될 수 있다. 따라서, 도 1i는 라인-단부 링킹 피쳐(162)가 오프셋 피쳐들을 분리시키기 위해 라인-단부 수축을 수행하는데 사용되는 워크피스(150)의 다른 영역을 예시한다. 도 1i는 도 1a의 블록(106)에 설명된 스페이서의 형성에 후속하는 워크피스(150)를 보여준다. 방법(100)은 동일하게 진행되고, 여러 실시예들에서, 워크피스(150)는 도 1i에 도시된 바와 같은 오프셋 뿐 아니라 도 1b-1h에 도시된 바와 같은 라인 폭 방향으로 정렬되는 피쳐들을 포함한다.
방법(100)의 예는 레지스트 층(158)의 수직 측벽들 상에 스페이서(164)를 형성하고, 조합된 스페이서(164) 및 레지스트 층(158)을 사용하여 하드마스크 층(156)을 패터닝하는 반면, 추가적 실시예들에서, 레지스트 층(158)은 하드마스크 층(156)을 패터닝하는데 사용되고, 스페이서(164)가 후속하여 하드마스크 층(156) 상에 형성된다. 후속 기법을 이용하는 몇몇 실시예들이 도 2a-i를 참고하여 설명된다. 도 2a는 본 개시물의 다양한 양상들에 따른 워크피스를 패터닝하기 위한 제2 리소그래피 방법(200)의 흐름도이다. 방법(200) 이전에, 방법(200) 동안에, 그리고 방법(200) 이후에, 부가적인 단계들이 제공될 수 있으며, 설명된 단계들 중 몇몇은 방법(200)의 다른 실시예에 대하여 교체되거나 제거될 수 있다는 것이 이해된다. 도 2b-2h는 본 개시물의 다양한 양상들에 따른 제2 리소그래피 방법을 겪는 워크피스(150)의 일부분의 사시도들이다. 도 2i는 본 개시물의 다양한 양상들에 따른 제2 리소그래피 방법을 겪는 워크피스(150)의 다른 부분의 상면도이다. 설명의 명료성 및 용이성을 위하여, 도면들의 몇몇 엘리먼트들은 간략화되었다.
도 2a의 블록(202) 및 도 2b를 참고하여, 다른 재료들이 상부에 형성될 수 있는 기판(152)을 포함하는 워크피스(150)가 수용된다. 몇몇 실시예들에서, 기판(152)은 재료 층(154), 하드마스크 층(156) 및 레지스트 층(158)을 포함하며, 이들 각각은 실질적으로 도 1a-i의 것들과 유사하다. 도 2a의 블록(204) 및 도 2c를 참고하여, 레지스트 층(158)은 패터닝된다. 패터닝은 실질적으로 도 1a의 블록(104)과 관련하여 설명된 바와 같이 수행될 수 있으며, 포토리소그래피 및/또는 직접 기록 리소그래피를 포함하는 임의의 적절한 리소그래피 기법을 이용할 수 있다. 도 2c의 예에서, 레지스트 층(158) 내의 단일 리세스는 2개의 독립적이고 분리된 비-연결 피쳐들을 정의하는데 사용된다. 피쳐 영역들은 일반적으로 마커(160)에 의하여 표시된다. 트렌치 내의 피쳐 영역들(160) 라인-단부 링킹 피쳐(162)에 의하여 연결된다. 라인-단부 링킹 피쳐(162)는 임의의 2개의 피쳐들 사이에 부가될 수 있으며, 피쳐들이 몇몇 최소 문턱치 미만으로 이격될 때 사용될 수 있다. 예시된 실시예에서, 라인-단부 링킹 피쳐(162)는 피쳐 영역들(160)보다 좁은 폭을 갖는다. 폭은 라인-단부 링킹 피쳐(162) 내에 성막된 스페이서 재료가 라인-단부 링킹 피쳐(162)를 가로지르고 피쳐 영역들(160)을 물리적으로 분리하도록 선택된다.
도 2a의 블록(206) 및 도 2d를 참고하여, 패터닝된 레지스트(158)는 하드마스크 층(156)의 일부분을 선택적으로 제거하는데 사용된다. 이것은 레지스트(158)의 패턴을 하드마스크 층(156)에 전사한다. 에칭은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 기법을 포함할 수 있으며, 에칭 기법 및 에천트 화학물질은 레지스트 층(158)의 실질적 에칭 없이 노출된 하드마스크 층(156)의 실질적으로 등방성 에칭을 발생시키도록 선택될 수 있다. 도 2e를 참고하여, 나머지 레지스트 층(158)은 하드마스크 층(156)의 에칭 이후에 제거될 수 있다.
도 2a의 블록(208) 및 도 2f를 참고하여, 스페이서(164)는 나머지 하드마스크 층(156)의 측벽들 상에 형성된다. 스페이서(164)는 실질적으로 도 1a-1i의 것들과 유사할 수 있으며, 임의의 적절한 재료(예를 들어, 금속 산화물, 금속 질화물, 금속 산질화물, 금속 탄화물, 반도체, 유전체 등)를 포함할 수 있다. 스페이서(164)의 재료는 재료 층(154)과 상이한 에천트 선택도를 갖도록 선택될 수 있다. 스페이서(164)의 재료는 원자층 증착(ALD), 화학 기상 증착(CVD), 플라즘 강화 CVD(PECVD), 및/또는 다른 적절한 성막 기법들을 포함하는 임의의 적절한 프로세스에 의하여 성막될 수 있다. 그러한 일 실시예에서, 스페이서(164)의 재료는 ALD에 의하여 컨포멀하게 성막되며, 이방성 플라즈마 에칭과 같은 이방성(방향성) 에칭 기법이 하드마스크 층(156) 및 재료 층(154)의 수평 표면들 상에 성막되는 스페이서(164)의 부분들을 제거하기 위하여 수행된다. 이러한 방식으로, 하드마스크 층(156)의 수직 표면들 상에 성막되는 스페이서(164)의 그러한 부분들만이 남겨진다.
다른 실시예들에서, 스페이서(164)의 재료는 스페이서(164)를 형성하는 침전물을 생성하기 위하여 하드마스크 층(156)과 반응하도록 선택되는 습식 화학 반응물을 사용하여 성막된다. 워크피스(150)는 미반응 반응물을 제거하기 위하여 세정될 수 있으며, 이방성 에칭이 하드마스크 층(156) 및 재료 층(154)의 수평 표면들 상에 성막되는 스페이서(164)의 부분들을 제거하기 위하여 수행될 수 있다.
스페이서(164) 및 하드마스크 층(156)은 재료 층들(예를 들어, 층(154)) 및/또는 기판(152)의 임의의 아래 놓인 부분을 선택적으로 프로세싱하는데 사용될 수 있다. 이와 관련하여, 스페이서(164) 및 하드마스크 층(156)은 임의의 에칭 프로세스, 성막 프로세스, 주입 프로세스, 에피택시 프로세스 및/또는 임의의 다른 제조 프로세스와 결합하여 사용될 수 있다. 몇몇 예시들에서, 재료 층(154)은 상호접속 구조물을 형성하기 위하여 스페이서(164) 및 하드마스크 층(156)을 사용하여 패터닝된다. 그러한 일 예에서, 도 2a의 블록(210) 및 도 2g를 참고하여, 재료 층(154)의 노출된 부분들은 건식 에칭, 습식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 에칭 기법을 포함하는 임의의 적절한 에칭 기법을 사용하여 패터닝된다. 에칭 이후에, 스페이서(164) 및/또는 하드마스크 층(156)의 임의의 나머지 부분은 제거될 수 있다.
도 2a의 블록(212) 및 도 2h를 참고하여, 도전성 재료(164)의 하나 이상의 층들은 에칭된 부분에 포함되도록 패터닝된 재료 층(154) 상에 성막된다. 적절한 도전성 재료들(164)는 금속들, 금속 산화물들, 금속 질화물들, 금속 산질화물들, 금속 탄화물들 및/또는 비금속성 도전체들을 포함하며, 그러한 일 실시예에서, 도전성 재료(164)는 재료 층(154) 상에 배치된 TiN 배리어 층 및 배리어 층 상에 배치된 구리 함유 충전 재료를 포함한다. 재료 층(154) 위에 연장되는 도전성 재료(164)의 임의의 부분은 화학 기계적 연마/평탄화(CMP) 프로세스 또는 다른 적절한 기법을 사용하여 제거될 수 있다.
기법은 또한 라인 폭 방향으로 오프셋되는 워크피스(150)의 피쳐들에 적용될 수 있다. 따라서, 도 2i는 라인-단부 링킹 피쳐(162)가 오프셋 피쳐들을 분리하기 위하여 라인 단부 수축을 수행하는데 사용되는 워크피스(150)의 다른 영역을 예시한다. 도 2i는 도 2a의 블록(208)에 설명되는 스페이서의 형성에 후속하는 워크피스(150)를 보여준다. 방법(200)은 동일하게 진행되며, 많은 실시예들에서, 워크피스(150)는 도 2i에 도시된 것과 같이 오프셋될 뿐 아니라 도 2b-2h에 도시된 것과 같이 라인 폭 방향으로 정렬되는 피쳐들을 포함한다.
리소그래피 패터닝 기법의 추가적 실시예들이 이제 도 3-17을 참고하여 설명될 것이다. 도 3은 본 개시물의 다양한 양상들에 따른 워크피스(500)를 패터닝하기 위한 방법(300)의 흐름도이다. 부가적인 단계들이 방법(300) 이전에, 방법(300) 동안에, 방법(300) 이후에 제공될 수 있으며, 설명된 단계들 중 일부는 방법(300)의 다른 실시예들에 대해 교체되거나 제거될 수 있다는 것이 이해된다. 도 4는 본 개시물의 다양한 양상들에 따른 워크피스 상에 형성될 패턴을 명시하는 설계 데이터베이스(400)의 대표도이다. 도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪는 워크피스(500)의 일부분의 상면도들이다. 도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪는 워크피스(500)의 일부분의 단면도들이다. 기준선(501)에 의하여 도 5a에 단면이 도시된다. 도 17은 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪은 워크피스(500)의 주사 전자 현미경(SEM) 이미지(1700)이다. 설명의 명료성 및 용이성을 위하여, 도면들의 몇몇 엘리먼트들은 간략화되었다.
도 3의 블록(302) 및 도 4를 참고하여, 설계 데이터베이스(400)가 컴퓨팅 시스템에서 수신된다. 설계 데이터베이스(400)는 워크피스 상에 형성될 임의의 개수의 피쳐들(402)을 포함하며, 비-일시적 컴퓨터 판독가능 매체 상에 저장된 데이터 파일의 형태로 이들 피쳐들을 나타낸다. GDSII, OASIS, CIF(Caltech Intermediate Form), 및 MEBES®(어플라이드 머티리얼스(Applied Materials) 사의 등록 상표)를 포함하는 피쳐들(402)을 나타내기 위한 다양한 설계 표준들이 존재하며, 다양한 실시예들에서, 설계 데이터베이스(400)는 이들 및/또는 다른 적절한 포맷들로 피쳐들(402)을 나타낸다. 예시된 실시예에서, 피쳐들(402)은 트랙들(404)에 정렬된다. 피쳐(402)가 트랙(404)과 정렬되도록 요구하지 않음에도 불구하고, 트랙들은 통상적으로 최소 이격에 따라 피쳐들(402)을 정렬하는데 사용된다.
도 3의 블록(304) 및 도 4를 참고하여, 피쳐들(402)은 그들이 정렬되는 트랙들(404)에 부분적으로 기초하여 그룹핑된다. 도 4의 예시된 실시예에서, 트랙들(404)은 반복 패턴에 따라, A, B 및 C로 라벨붙여진 3개 그룹들에 대응한다. 이 예에서, 그룹 A 내의 피쳐들(402)은 그 그룹 내의 다른 피쳐들(402)에 관하여 제1 피치(예를 들어, 중앙 대 중앙 이격 간격(enter-to-center spacing interval))를 갖고, 그룹 b 내의 피쳐들(402)은 그 그룹 내의 다른 피쳐들(402)에 관하여 유사한 피치를 갖는다. 그러나 이 예에서, 그룹 C 내의 피쳐들은 부분적으로 그룹 C가 다른 트랙(404)과 연관되기 때문에, 더 작은 피치를 갖는다. 이러한 더 작은 피치를 지원하기 위하여, 설계 규칙들은 그룹 C 내의 피쳐들(402)의 신뢰도를 보장하도록 구현될 수 있다. 예를 들어, 설계 규칙은 최소 이격된 그룹 C 피쳐들이 그룹 B 피쳐 또는 그룹 A 피쳐 중 어느 하나에 의하여 분리되도록 요구할 수 있다. 다른 예에서, 설계 규칙은 그룹 B 피쳐들 또는 그룹 A 피쳐들의 라인 단부들이 최소 이격된 그룹 C 피쳐들 사이에서 발생하는 것을 방지할 수 있다. 이들 설계 규칙들은 설계 데이터베이스(400)에 원치 않는 제약들을 줄 수 있다. 따라서, 방법(300)의 기법은 이들 설계 규칙들 전부 또는 일부로부터 자유로운 복수의 패터닝 기법을 제공한다. 이것은 설계자들에게 더 큰 자유를 주며, 이는 더 작은 면적 내에 더 많은 피쳐들(402)을 형성하고 배선을 간략화하도록 레버리징될 수 있다.
도 3의 블록(306)을 참고하여, 그룹핑된 피쳐들을 포함하는 설계 데이터베이스(400)는 리소그래피 준비를 위해 제공된다. 그러한 일 예에서, 마스크 하우스 또는 다른 엔티티는 서브-해상도(sub-resolution) 보조 피쳐들을 부가함으로써, 설계 데이터베이스(400)에 대해 광 근접 보정(OPC, optical proximity correction)을 수행한다. 다른 타입의 광학 보상들이 하기에 더욱 상세하게 설명된다. 블록(306)에서 수행되는 몇몇 리소그래피 준비 단계들은 수행될 리소그래피 기법의 타입 특유의 것이다. 예를 들어, 직접 기록 리소그래피 방법에 대해, 준비는 설계 데이터베이스(400)의 피쳐들(402)에 기반하여, 이미터(예를 들어, 레이저, e-빔 이미터, 이온 빔 이미터 등)에 대한 이미터 강도 값들의 세트 및/또는 다른 빔 제어들을 발생시키는 것을 포함할 수 있다.
포토리소그래피 기법을 위해, 준비는 설계 데이터베이스(400)에 기반하여 하나 이상의 마스크들(예를 들어, 반사성 및/또는 투과성 마스크들)을 발생시키는 것을 포함할 수 있다. 그러한 일 예에서, 마스크 하우스는 마스크 또는 마스크 세트를 제조하기 위하여 설계 데이터베이스(400)를 사용한다. 몇몇 그러한 실시예들에서, e-빔 또는 e-빔 어레이는 마스크 상에 형성된 빔 레지스트의 위치들을 노출시킴으로써 마스크를 패터닝하는데 사용된다. 패터닝된 레지스트는 그 후 마스크의 흡수 층과 같은 광학 층의 영역들을 제거하는데 사용된다. 부가적으로 또는 대안적으로, e-빔은 광학 층을 삭마(ablation)에 의하여 직접 제거하거나, 또는 핀포인트 성막을 수행함으로써 광학 층에 부가된다. 직접 삭마 또는 성막은 종종 마스크 결함들을 수정하는데 사용된다. 이와 관련하여, 마스크가 제조된 이후에, 마스크 하우스는 제조된 마스크가 임의의 결함들을 포함하는지를 결정하기 위하여 마스크 검사를 수행한다. 존재하는 결함들의 타입 및 개수에 따라, 마스크는 보수되거나 재활용될 수 있다.
블록들(308-324)을 참고하여, 이것아 마스크 세트, 직접 기록 명령어들 또는 다른 리소그래피적 표현이든간에, 이러한 준비의 결과는 워크피스의 하나 이상의 재료층들을 패터닝하는데 사용된다. 도 5a 및 5b는 하나의 그러한 적절한 워크피스(500)를 보여준다. 예시적인 워크피스는 다른 재료들이 형성될 수 있는 기판(502)을 포함한다. 기판(502)은 도 1a-1i 및/또는 2a-2i의 기판(152)과 실질적으로 유사할 수 있으며, 원소 반도체, 화합물 반도체, 비-반도체 재료 및/또는 이들의 조합물을 포함할 수 있다.
기판(502)은 기판 위에 형성된 다양한 재료 층들을 또한 포함할 수 있다. 예시된 실시예에서, 예시된 실시예에서, 워크피스(500)는 패터닝될 재료 층(504) 및 재료층 상에 배치되는 2개의 하드마스크 층들(층(506) 및 층(508))을 포함한다. 이들은 도 1a-1i 및/또는 2a-2i의 문맥에서 설명된 것들과 실질적으로 유사할 수 있다. 물론, 본 기술분야의 당업자는 기판(502)이 임의의 개수의 재료층들 및/또는 하드마스크 층들을 가질 수 있다는 것을 인식할 것이다. 재료층들 및 하드마스크 층들을 위한 적절한 재료들은 에천트 선택도에 기반하여 선택될 수 있으며, 다양한 예시적 실시예들에서, 재료 층(504), 하드마스크 층(506), 및 하드마스크 층(508)은 각각의 층이 다른 층들의 유효 에칭 없이 대응 에천트를 사용하여 제거될 수 있도록 상이한 에천트 선택도들을 갖는다. 예를 들어, 상호접속 구조물을 형성하기 위하여 층간 유전체(ILD)를 패터닝하는데 패터닝 기법이 사용되는 다양한 실시예들에서, 재료 층(504)은 반도체 및/또는 유전체 재료들, 예컨대 반도체 산화물, 반도체 질화물 및/또는 반도체 산질화물을 포함하고; 하드마스크 층(506)은 금속 질화물(예를 들어, TiN, TaN, 등), 금속 산화물, 금속 산질화물, 금속 탄화물, 반도체 및/또는 유전체와 같은 상이한 에천트 선택도를 갖는 상이한 재료들을 포함하며; 하드마스크 층(508)은 상이한 금속 질화물, 금속 산화물, 금속 산질화물, 금속 탄화물, 반도체 및/또는 유전체와 같은 또 다른 재료를 포함한다. 그러한 일 실시예에서, 재료 층(504)은 실리콘 산질화물을 포함하고, 하드마스크 층(506)은 티타늄 질화물을 포함하고, 하드마스크 층(508)은 비정질 실리콘을 포함한다.
워크피스(500)는 후속 패터닝 단계들에서 사용되는 특정 기법 및 에너지 소스에 맞춰진 포토레지스트 및/또는 e-빔 레지스트와 같은 리소그래픽 민감성 레지스트(510)를 더 포함할 수 있다. 예시적인 레지스트(510)는 복사선에 노출될 때, 재료가 특성 변화를 겪게 하는 감광성 재료를 포함한다. 이러한 특성 변화는 레지스트 층(510)의 노출된 부분(포지티브 톤 레지스트의 경우) 또는 비-노출 부분(네거티브 톤 레지스트의 경우)을 선택적으로 제거하는데 사용될 수 있다.
블록(308) 및 도 6a 및 6b를 참고하여, 워크피스(500)의 제1 패터닝이 레지스트 층(510) 내에 제1 패턴을 형성하기 위해 수행된다. 패터닝은 포토리소그래피 및/또는 직접 기록 리소그래피를 포함하는 임의의 적절한 리소그래피 기법을 사용하여 수행될 수 있다. 예시적인 포토리소그래피 패터닝 프로세스는 레지스트 층(510)의 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 층(510)의 현상, 세정 및 건조(예를 들어, 하드 베이킹)를 포함한다. 예시적인 직접 기록 패터닝 프로세는 레지스트 층(510)의 다양한 영역들에 의하여 수용되는 선량을 변경하기 위해 에너지 소스의 세기를 변경하면서, e-빔 또는 다른 에너지 소스로 레지스트 층(510)의 표면을 스캐닝하는 것을 포함한다. 워크피스(500)의 제1 패터닝에 의하여 레지스트 층(510)에 형성된 패턴은 설계 데이터베이스(400)에, 특히 그룹 A 내의 피쳐들(402)에 기반한다. 구체적으로, 예시된 실시예에서, 패터닝된 레지스트 층(510)은 각각의 그룹 B 트랙을 커버하고, (하기에 더욱 상세히 설명되는) 라인-단부 링킹 피쳐(608)에 인접하지 않은 각각의 그룹 C 트랙을 노출시키며, 피쳐(402)가 형성될 이들 그룹 A 트랙들을 노출시킨다. 도 6a를 참고하여, 트랙들(404)은 이들 피쳐 그룹들의 상대 위치들을 마킹하기 위하여 워크피스(500) 상에 겹쳐졌다. 예시된 실시예에서, 패턴 형상의 에지들은, 패터닝된 하드마스크 층(508) 상에 후속하여 형성되는 스페이서가 라인-단부 링킹 피쳐(608)에 인접하지 않은 그룹 C 트랙들의 그러한 부분들을 따라 연장하도록 위치된다. 이것은 후속 도면들에서 더욱 명확해진다.
도시된 바와 같이, 워크피스(500) 상에 형성된 패턴은 설계 데이터베이스(400)의 피쳐들(402)에 관련되나, 블록(306)에서 설계 데이터베이스(400)에 대해 이루어진 변형들을 또한 포함한다. 이 점을 추가로 예시하기 위해, 형성될 2개의 그룹 A 피쳐들은 점선 박스들(602)에 의해 표현된다. 예시된 실시예에서, 레지스트(510)의 대응 패터닝된 영역은 각각 참조 마커들(604 및 606)에 의해 표시되는 바와 같이 개별적 트랙(404)에 평행한 방향으로 그리고 개별적 트랙(404)에 직각인 방향으로 더 크다. 레지스트(510)의 패터닝된 영역은 또한 점선 박스(608)에 의하여 표현되는 라인-단부 링킹 피쳐를 포함한다. 라인 라인-단부 링킹 피쳐들(608)은 도 1a-1i 및/또는 2a-2i의 라인-단부 링킹 피쳐들(162)과 실질적으로 유사할 수 있으며, 이와 관련하여, 라인-단부 링킹 피쳐들(608)은 몇몇 최소 문턱치 미만으로 이격된 임의의 2개의 그룹 A 피쳐들 사이에 부가될 수 있다. 예시된 실시예에서, 라인-단부 링킹 피쳐 영역은 피쳐 영역보다 트랙(404)에 직각으로 더 좁은 폭을 갖는다. 이들 광학적 수정들(확장된 피쳐 영역 및 라인-단부 링킹 피쳐들(608)) 및 그외의 것들은 블록(306)의 프로세싱 동안에 설계 데이터베이스(400)에 대해 이루어질 수 있거나, 또는 설계 데이터베이스(400)를 업데이트하지 않고 직접-기록 명령어들의 세트 또는 마스크에 대해 이루어질 수 있다.
도 3의 블록(310) 및 도 7a 및 7b를 참고하여, 레지스트(510)의 패턴은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 프로세스에 의하여 워크피스(500)의 나머지에 전사된다. 에칭 프로세스 및/또는 에칭 시약들은 하드마스크 층(506)의 유효 에칭 없이 하드마스크 층(508)을 에칭하도록 선택될 수 있다. 임의의 남아 있는 레지스트(510)는 하드마스크 층(508)의 패터닝에 후속하여 스트립핑될 수 있다.
도 3의 블록(312) 및 도 8a 및 8b를 참고하여, 제1 스페이서(802)는 남아있는 하드마스크 층(508)의 측벽들 상에 형성된다. 제1 스페이서(802)는 임의의 적절한 재료(예를 들어, 금속 산화물, 금속 질화물, 금속 산질화물, 금속 탄화물, 반도체, 유전체, 등)를 포함할 수 있으며, 이는 주위 층들(예를 들어, 하드마스크 층(508), 하드마스크 층(506), 등)과 상이한 에천트 선택도를 갖도록 선택될 수 있다. 예시적인 실시예에서, 제1 스페이서(802)는 비정질 실리콘 하드마스크 층(508) 및 TiN-함유 하드마스크 층(506)으로부터 그것을 구분하기 위하여 TiO를 포함한다.
제1 스페이서(802)의 재료는 원자층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 및/또는 다른 적절한 성막 기법들을 포함하는 임의의 적절한 프로세스에 의하여 성막될 수 있다. 그러한 일 실시예에서, 제1 스페이서(802)의 재료는 ALD에 의하여 컨포멀하게 성막되며, 이방성 플라즈마 에칭과 같은 이방성(방향성) 에칭 기법은 하드마스크 층(508) 및 하드마스크 층(506)의 수평 표면들 상에 성막되는 제1 스페이서(802)의 부분들을 제거하기 위하여 수행된다. 이러한 방식으로, 하드마스크 층(508)의 수직 표면들 상에 성막되는 제1 스페이서(802)의 그러한 부분들만이 남아있게 된다.
다른 실시예들에서, 제1 스페이서(802)의 재료는 제1 스페이서(802)를 형성하는 침전물을 생성하기 위하여 하드마스크 층(508)과 반응하도록 선택되는 습식 화학 반응물을 사용하여 성막된다. 워크피스(500)는 미반응 반응물을 제거하기 위하여 세정될 수 있으며, 이방성 에칭은 하드마스크 층(508) 및 하드마스크 층(506)의 수평 표면들 상에 성막되는 제1 스페이서(802)의 부분들을 제거하기 위하여 수행될 수 있다.
도 3의 블록(314) 및 도 9a 및 9b를 참고하여, 제2 레지스트(902)(예를 들어, 포토레지스트, e-빔 레지스트, 등)가 워크피스(500) 상에 형성되고, 제2 패턴을 형성하기 위해 패터닝된다. 패터닝은 포토리소그래피 및/또는 직접 기록 리소그래피를 포함하는 임의의 적절한 기법에 의하여 수행될 수 있으며, 제1 레지스트 층(510)을 패터닝하는데 사용되는 기법과 상이한 타입일 수 있다. 제2 레지스트 층(902) 내에 형성되는 패턴은 설계 데이터베이스(400), 특히 그룹 B 내의 피쳐들(402)에 기반한다. 예시된 실시예에서, 패터닝된 레지스트 층(902)은 각각의 그룹 A 트랙을 커버하고, 각각의 그룹 C 트랙을 노출시키고, 피쳐(402)가 형성될 그룹 B 트랙들의 그러한 부분들을 노출시킨다.
도 3의 블록(316) 및 도 10a 및 10b를 참고하여, 제2 레지스트(902)의 패턴은 제2 레지스트(902)에 의하여 노출되는 하드마스크 층(508)의 그러한 부분들을 제거함으로써 워크피스(500)에 전사된다. 전사는 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 프로세스를 사용하여 달성될 수 있다. 에칭 프로세스 및/또는 에칭 시약들은 하드마스크 층(506) 및/또는 제1 스페이서(802)의 유효 에칭 없이 하드마스크 층(508)을 에칭하도록 선택될 수 있다. 임의의 잔존하는 제2 레지스트(902) 재료는 하드마스크 층(508)의 패터닝에 후속하여 스트립핑될 수 있다.
도 3의 블록(318) 및 도 11a 및 11b를 참고하여, 제2 스페이서(1102)는 제1 스페이서(802)의 측벽들 및/또는 하드마스크 층(508)의 임의의 잔존하는 부분 상에 형성된다. 제2 스페이서(1102)는 임의의 적절한 재료(예를 들어, 금속 산화물, 금속 질화물, 금속 산질화물, 금속 탄화물, 반도체, 유전체, 등)를 포함할 수 있으며, 이는 주위 층들(예를 들어, 하드마스크 층(508), 하드마스크 층(506), 제1 스페이서(802), 등)과 상이한 에천트 선택도를 갖도록 선택될 수 있다. 예시적인 실시예에서, 제2 스페이서(1102)는 TiO-함유 제1 스페이서(802), 비정질 실리콘 하드마스크 층(508), 및 TiN-함유 하드마스크 층(506)로부터 그것을 구분하기 위하여 실리콘 이산화물을 포함한다.
제1 스페이서(802)와 유사하게, 제2 스페이서(1102)의 재료는 원자층 증착(ALD), 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 및/또는 다른 적절한 성막 기법들을 포함하는 임의의 적절한 프로세스에 의하여 성막될 수 있다. 그러한 일 실시예에서, 제2 스페이서(1102)의 재료는 ALD에 의하여 컨포멀하게 성막되고, 후속하여 하드마스크 층(508), 하드마스크 층(506), 및/또는 제1 스페이서(802)의 수평 표면들 상에 성막되는 제2 스페이서(1102)의 부분들을 제거하기 위하여 이방성(방향성) 에칭 기법을 사용하여 에칭된다. 이러한 방식으로, 제1 스페이서(802) 및/또는 하드마스크 층(508)의 수직 표면들 상에 성막되는 제2 스페이서(1102)의 그러한 부분들만이 남아있게 된다.
다른 실시예들에서, 제2 스페이서(1102)의 재료는 제2 스페이서(1102)를 형성하는 침전물을 생성하기 위항 워크피스(500)의 재료들과 반응하도록 선택되는 습식 화학 반응물을 사용하여 성막된다. 워크피스(500)는 미반응 반응물을 제거하기 위하여 세정될 수 있으며, 이방성 에칭은 하드마스크 층(508), 하드마스크 층(506), 및/또는 제1 스페이서(802)의 수평 표면들 상에 성막되는 제2 스페이서(1102)의 부분들을 제거하기 위하여 수행될 수 있다.
도 3의 블록(320) 및 도 12a 및 12b를 참고하여, 제3 레지스트(1202)(예를 들어, 포토레지스트, e-빔 레지스트, 등)는 워크피스(500) 상에 형성되고, 제3 패턴을 형성하기 위하여 패터닝된다. 패터닝은 포토리소그래피 및/또는 직접 기록 리소그래피를 포함하는 임의의 적절한 기법에 의하여 수행될 수 있으며, 제1 레지스트 층(510) 및 제2 레지스트 층(902)을 패터닝하는데 사용되는 기법과 상이한 타입일 수 있다. 제3 레지스트(1202)에 형성되는 패턴은 설계 데이터베이스(400)에, 특히 그룹 C 내의 피쳐들(402)에 기반한다. 예시된 실시예에서, 패터닝된 레지스트 층(1202)은 피쳐(402)가 형성될 그룹 C 트랙들의 그러한 부분들을 노출시킨다.
도 3의 블록(322) 및 도 13a 및 13b를 참고하여, 제3 레지스트(1202)의 패턴은 제3 레지스트(1202)에 의하여 노출되는 제1 스페이서(802)의 그러한 부분들을 제거함으로써 워크피스(500)에 전사된다. 전사는 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 프로세스를 사용하여 달성될 수 있다. 에칭 프로세스 및/또는 에칭 시약들은 제2 스페이서(1102)를 포함하는 주위 재료 층들의 유효 에칭 없이 제1 스페이서(802)를 에칭하도록 선택될 수 있다. 임의의 잔존하는 레지스트(1202)는 패터닝에 후속하여 스트립핑될 수 있다. 이 점에서, 완성된 패턴은 하드마스크 층(508), 제1 스페이서(802), 및/또는 제2 스페이서(1102)의 잔존물에 의하여 정의되었다. 워크피스는 임의의 추가적 패터닝 없이 이러한 패턴을 사용하여 선택적으로 프로세싱될 수 있다. 그러나 몇몇 실시예들에서, 이러한 프로세싱의 일부로서, 패턴은 먼저 다른 하드마스크 층(예를 들어, 하드마스크 층(506))에 전사된다.
따라서, 도 3의 블록(324) 및 도 14a 및 14b를 참고하여, 하드마스크 층(506)는 하드마스크 층(508), 제1 스페이서(802), 및/또는 제2 스페이서(1102)의 임의의 잔존 부분들을 사용하여 패터닝된다. 이러한 패터닝은 습식 에칭, 건식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 기법을 포함하는 임의의 적절한 에칭 프로세스를 사용하여 달성될 수 있다. 하드마스크 층(506)의 패터닝에 후속하여, 하드마스크 층(508), 제1 스페이서(802), 및/또는 제2 스페이서(1102)의 잔존 부분들은 제거될 수 있다.
앞선 설명으로부터 알 수 있는 바와 같이, 이러한 패터닝 기법은 다른 복수의 패터닝 기법들에서 발견되지 않는 수 개의 장점들을 갖는다. 예를 들어, 라인-단부 링킹 피쳐(608)(도 6a에 도시됨)는 개별적 라인-컷 패터닝 단계 없이 라인-단부 이격의 정확한 제어를 허용한다. 라인-컷 패터닝 단계를 방지하는 것은 하드마스크 층들의 개수를 감소시킬 수 있으며, 추가적 패터닝 단계와 연관되는 마스크 비용 및 시간을 회피할 수 있다. 부가적으로, 몇몇 실시예들에서, 이러한 기법은 라인-단부들이 그들이 다른 기법들에서 허용되지 않는 영역들에서(예를 들어, 최소 이격된 그룹 C 피쳐들 사이에) 형성되도록 허용한다. 물론, 이들 장점들은 단지 예시적이며, 장점이 임의의 특정 실시예에 대하여 요구되는 것은 아니다.
블록들(302-324)의 기법을 사용하여, 설계 데이터베이스(400)에 명시된 패턴을 형성하기 위하여 리소그래피 패터닝의 3회 반복들에 기반하여 패턴이 하드마스크 층(506) 내에 형성된다. 하드마스크 층(506)은 그 후 아래 놓인 기판(502) 및/또는 재료 층들(예를 들어, 층(504))을 선택적으로 프로세싱하는데 사용될 수 있다. 패터닝된 하드마스크 층(506)은 임의의 에칭 프로세스, 성막 프로세스, 주입 프로세스, 에피택시 프로세스 및/또는 임의의 다른 제조 프로세스와 결합하여 사용될 수 있다. 몇몇 예시들에서, 도 3의 블록(326) 및 도 15a 및 15b의 문맥에서 설명하여, 재료 층(504)은 상호접속 구조물을 형성하기 위하여 하드마스크 층(506)을 사용해 패터닝된다. 그렇게 하기 위해, 재료 층(504)의 노출된 부분들은 건식 에칭, 습식 에칭, 반응성 이온 에칭, 애싱, 및/또는 다른 적절한 에칭 기법을 포함하는 임의의 적절한 에칭 기법을 사용하여 패터닝된다. 에칭 이후에, 하드마스크 층(506)의 임의의 잔존 부분이 제거될 수 있다.
블록(328) 및 도 16a 및 16b를 참고하여, 도전성 재료(1602)의 하나 이상의 층들은 에칭된 부분에 포함되도록 패터닝된 재료 층(504) 상에 성막된다. 적절한 도전성 재료들(1602)은 금속들, 금속 산화물들, 금속 질화물들, 금속 산질화물들, 금속 탄화물들, 및/또는 비금속성 도전체들을 포함하며, 그러한 일 실시예에서, 도전성 재료(1602)는 재료 층(504) 상에 배치되는 TiN 배리어 층 및 배리어 층 상에 배치되는 구리-함유 충전 재료를 포함한다. 재료 층(504) 위에 연장되는 도전성 재료(1602)의 임의의 부분은 화학-기계적 연마/평탄화(CMP) 프로세스 또는 다른 적절한 기법을 사용하여 제거될 수 있다.
도 17은 본 개시물의 다양한 양상들에 따른 패터닝 방법을 겪은 워크피스(500)의 주석판(annotated) 주사 전자 현미경(SEM) 이미지이다. 예시된 실시예들에서, 특히 그룹들 B 및 C 내에 몇몇 비선형적 피쳐 부분들이 존재하며, 이들의 예시들은 참조 마커들(1702 및 1704)에 의하여 표시된다. 그러나 여러 애플리케이션들에서, 이러한 비선형성은 완성된 워크피스(500)에 대해 최소한의 전기적 및/또는 성능 영향을 갖고, 추가 패터닝 단계들의 부담 없이 최소한으로 이격된 그룹 C 피쳐들 사이에 라인-단부들을 형성하는 능력과 같은, 본 기법에 의해 제공되는 이점들에 대한 수용가능한 트레이드오프이다.
도 18은 본 개시물의 기법들을 수행하도록 작동가능한 컴퓨팅 시스템(1800)의 시스템도이다. 컴퓨팅 시스템(1800)은 전용 중앙 처리 장치(CPU) 또는 마이크로제어기와 같은 프로세서(1802), 비-일시적 컴퓨터 판독가능 저장 매체(1804)(예를 들어, 하드 드라이브, 랜덤 액세스 메모리(RAM), 컴팩트 디스크 판독 전용 메모리(CD-ROM), 등), 그래픽 처리 장치(GPU)와 같은 비디오 제어기(1806), 또는 무선 통신 제어기를 포함할 수 있다. 이와 관련하여, 몇몇 실시예들에서, 컴퓨팅 시스템(1800)은 피쳐들의 그룹핑, 리소그래피를 위한 설계 데이터베이스(400)의 준비, 및 설계 데이터베이스(400)에 기반한 워크피스(500)의 패터닝과 연관되는 것들을 포함하는 프로세스들을 실행하도록 프로그래밍가능하고, 프로그래밍된다. 따라서, 본 개시물의 양상들에 따른 컴퓨팅 시스템(1800)의 임의의 동작은 프로세싱 시스템에 의하여 액세스가능한 비-일시적 컴퓨터 판독가능 매체에 또는 매체 상에 저장된 대응 명령어들을 사용하여 컴퓨팅 시스템(1800)에 의해 구현될 수 있다는 것이 이해된다. 이와 관련하여, 컴퓨팅 시스템(1800)은 도 1a, 2a 및/또는 3과 관련하여 설명된 태스크들 중 하나 이상을 수행하도록 작동가능하다.
본 실시예들은 완전한 하드웨어 실시예, 완전한 소프트웨어 실시예, 또는 하드웨어 및 소프트웨어 엘리먼트들 모두를 포함하는 실시예의 형태를 취할 수 있다. 뿐만 아니라, 본 개시물의 실시예들은 컴퓨터 또는 임의의 명령어 실행 시스템에 의해 또는 그와 결합하여 사용하기 위한 프로그램 코드를 제공하는 유형의(tangible) 컴퓨터 사용가능 또는 컴퓨터 판독가능 매체 로부터 액세스가능한 컴퓨터 프로그램 물건의 형태를 취할 수 있다. 이러한 설명을 목적으로, 유형의 컴퓨터-사용가능 또는 컴퓨터-판독가능 매체는 명령어 실행 시스템, 장치 또는 디바이스에 의해 또는 그와 결합하여 사용하기 위한 프로그램을 저장할 수 있는 임의의 장치일 수 있다. 매체는 자기 저장소, 고상 저장소(solid-state storage), 광학 저장소, 캐시 메모리, 랜덤 액세스 메모리(RAM)를 포함하는 비휘발성 메모리를 포함할 수 있다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변형하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 워크피스를 패터닝하는 방법에 있어서,
    재료 층 및 상기 재료 층 상부에 배치된 하드마스크 재료를 포함하는 워크피스를 수용하는 단계;
    내부에 리세스를 정의하기 위하여 상기 하드마스크 재료의 리소그래피 패터닝을 수행하는 단계로서, 패터닝된 하드마스크 재료는 또한 링킹 피쳐를 정의하는 것인, 상기 리소그래피 패터닝을 수행하는 단계;
    상기 리세스 내에 적어도 2개의 물리적으로 분리된 피쳐 영역들을 정의하기 위하여 상기 패터닝된 하드마스크 재료의 리세스 내에 스페이서를 성막하는 단계로서, 상기 링킹 피쳐는 상기 적어도 2개의 물리적으로 분리된 피쳐 영역들 사이에 배치된 것인, 상기 스페이서를 성막하는 단계; 및
    상기 리세스 내에 상기 스페이서 및 상기 패터닝된 하드마스크 재료에 의하여 정의되는 패턴에 기반하여, 상기 워크피스의 일부분을 선택적으로 프로세싱하는 단계
    를 포함하는, 워크피스를 패터닝하는 방법.
  2. 제1항에 있어서,
    상기 리세스 내에 스페이서를 성막하는 단계는, 상기 스페이서의 컨포멀한 성막을 수행하는 단계 및 상기 하드마스크 재료의 측면 상에 상기 스페이서의 일부분을 남기도록 구성되는 에칭 프로세스를 수행하는 단계를 포함하는 것인, 워크피스를 패터닝하는 방법.
  3. 제1항에 있어서,
    상기 워크피스의 일부분을 프로세싱하는 단계는, 상기 패턴에 기반하여 상기 재료 층의 노출된 부분을 에칭하는 단계를 포함하는 것인, 워크피스를 패터닝하는 방법.
  4. 워크피스를 패터닝하는 방법에 있어서,
    상기 워크피스 상에 형성될 복수의 피쳐들을 명시하는 데이터세트를 수신하는 단계;
    상기 복수의 피쳐들 중 제1 세트의 피쳐들에 기반하여, 상기 워크피스의 하드마스크의 제1 패터닝을 수행하는 단계;
    그 후, 상기 패터닝된 하드마스크의 측벽 상에 제1 스페이서 재료를 성막하는 단계;
    상기 복수의 피쳐들 중 제2 세트의 피쳐들에 기반하여, 상기 하드마스크의 제2 패터닝을 수행하는 단계;
    그 후, 상기 제1 스페이서 재료의 측벽 상에 제2 스페이서 재료를 성막하는 단계;
    상기 복수의 피쳐들 중 제3 세트의 피쳐들에 기반하여, 상기 워크피스의 제3 패터닝을 수행하는 단계; 및
    상기 하드마스크, 상기 제1 스페이서 재료 또는 상기 제2 스페이서 재료 중 적어도 하나의 잔존부에 의해 정의되는 패턴을 사용하여, 상기 워크피스의 일부분을 선택적으로 프로세싱하는 단계
    를 포함하며, 상기 잔존부는 상기 제1 패터닝, 상기 제2 패터닝 및 상기 제3 패터닝을 수행한 이후에 남아있는 것인, 워크피스를 패터닝하는 방법.
  5. 제4항에 있어서,
    상기 제3 패터닝을 수행하는 단계는, 상기 제1 스페이서 재료의 노출된 부분을 선택적으로 제거하는 단계를 포함하는 것인, 워크피스를 패터닝하는 방법.
  6. 제4항에 있어서,
    상기 제3 패터닝을 수행하는 단계는 상기 제2 스페이서 재료의 노출된 부분의 유효(significant) 에칭을 방지하도록 구성되는 것인, 워크피스를 패터닝하는 방법.
  7. 제4항에 있어서,
    상기 제1 패터닝을 수행하는 단계는, 상기 제1 세트의 피쳐들의 제1 피쳐 영역과 상기 제1 세트의 피쳐들의 제2 피쳐 영역 사이에 링킹(linking) 피쳐를 형성하는 단계를 포함하며,
    상기 링킹 피쳐는 상기 제1 피쳐 영역 및 상기 제2 피쳐 영역 각각보다 작은 폭을 갖는 것인, 워크피스를 패터닝하는 방법.
  8. 제4항에 있어서,
    상기 제1 패터닝을 수행하는 단계는, 상기 제1 스페이서 재료의 성막이 상기 제3 세트의 피쳐들에 대응하는 영역 내에 상기 제1 스페이서 재료를 성막하도록 구성되는 것인, 워크피스를 패터닝하는 방법.
  9. 제4항에 있어서,
    상기 제3 세트의 피쳐들이, 상기 제1 세트의 피쳐들 내의 트랙 피치(track pitch) 및 상기 제2 세트의 피쳐들 내의 트랙 피치와 상이한, 상기 제3 세트의 피쳐들 내의 트랙 피치를 갖는 것인, 워크피스를 패터닝하는 방법.
  10. 재료 층을 패터닝하는 방법에 있어서,
    상기 재료 층 및 하드마스크 층을 포함하는 워크피스를 수용하는 단계;
    상기 워크피스 상에 형성될 제1 세트의 피쳐들에 따라 상기 하드마스크 층을 패터닝하는 단계;
    상기 패터닝된 하드마스크 층의 측면 상에 제1 이격 재료(spacing material)를 성막하는 단계;
    그 후, 상기 워크피스 상에 형성될 제2 세트의 피쳐들에 따라 상기 하드마스크 층을 패터닝하는 단계;
    상기 하드마스크 층 또는 상기 제1 이격 재료 중 적어도 하나의 적어도 한 측면 상에 제2 이격 재료를 성막하는 단계;
    그 후, 상기 워크피스 상에 형성될 제3 세트의 피쳐들에 따라 상기 제1 이격 재료를 패터닝하는 단계; 및
    상기 하드마스크 층, 상기 제1 이격 재료 또는 상기 제2 이격 재료 중 적어도 하나에 의하여 정의되는 패턴을 상기 재료 층에 전사하는 단계
    를 포함하는, 재료 층을 패터닝하는 방법.
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