KR20230032840A - 관통 실리콘 비아와 통합된 정전기 방전 보호 셀 및 안테나 - Google Patents

관통 실리콘 비아와 통합된 정전기 방전 보호 셀 및 안테나 Download PDF

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신용 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
티에스엠씨 차이나 컴퍼니 리미티드
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Abstract

반도체 디바이스는 기판의 관통 실리콘 비아(through-silicon via, TSV) 구역에 있고 기판을 관통하여 연장되는 관통 실리콘 비아(TSV); 상기 TSV의 제1 단부에 근접하고 상기 TSV 구역과 접촉하며, 서로 병렬로 전기적으로 연결된 다이오드들의 세트를 포함하는 ESD 셀; 상기 TSV의 제2 단부에 전기적으로 연결된 안테나 패드; 및 상기 안테나 패드에 전기적으로 연결되고 상기 TSV의 장축과 평행한 제1 방향으로 연장되는 안테나를 포함한다. 상기 반도체 디바이스는 상기 기판에서 상기 안테나 패드와 동일한 측에서 상기 TSV에 평행하게 연장되는 전도성 필라(conductive pillar)를 포함하고, 상기 전도성 필라의 제1 단부는 상기 안테나 패드에 전기적으로 연결되고, 상기 전도성 필라의 제2 단부는 상기 ESD 셀의 상기 다이오드들의 세트에 전기적으로 연결된다.

Description

관통 실리콘 비아와 통합된 정전기 방전 보호 셀 및 안테나{ELECTROSTATIC DISCHARGE PROTECTION CELL AND ANTENNA INTEGRATED WITH THROUGH SILICON VIA}
반도체 디바이스에서 정전기 방전(electrostatic discharge, ESD)은 반도체 디바이스의 작동에 있어서 실패율 증가, 제조 프로세스 동안 결함 수준의 증가 및 제조 비용 상승과 연관된다. 반도체 디바이스는 반도체 디바이스의 트랜지스터 또는 기타 회로 요소에 손상을 유발하는 순간적인 큰 전압의 가능성을 줄이기 위해 ESD 보호 디바이스를 포함한다.
반도체 디바이스는 무선 주파수(RF) 신호를 다른 디바이스로 송신 및 수신하기 위해 통합된 안테나를 포함하여 제조된다. 반도체 디바이스의 표면을 가로질러 연장되는 안테나 리드(leads)는 반도체 디바이스가 캡슐화되어 회로 기판에 본딩되기 전에 일부 제조 프로세스에서 정전기 축적 및 ESD의 원인이 된다.
일부 반도체 디바이스에서는, ESD 보호 디바이스 및 통합된 안테나 리드가 반도체 디바이스의 표면 상의 인접 영역들에서 반도체 디바이스의 표면을 가로질러 연장된다.
본 개시의 양태들은 첨부 도면들과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들이 일정한 비율로 도시되지는 않았음이 언급된다. 실제로, 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스(100)의 평면도이다.
도 2는 일부 실시예에 따른 반도체 디바이스의 평면도이다.
도 3은 일부 실시예에 따른 반도체 디바이스의 단면도이다.
도 4a 내지 도 4d는 일부 실시예에 따른 ESD 셀의 회로도이다.
도 5a 내지 도 5b는 일부 실시예에 따른 반도체 디바이스의 평면도이다.
도 6은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
도 7은 일부 실시예에 따른 전자 프로세스 제어(electronic process control, EPC) 시스템의 블록도이다.
도 8은 집적회로(IC) 디바이스를 제조하기 위한 일부 실시예에 따른 IC 제조 시스템 및 이와 관련된 IC 제조 흐름의 블록도이다.
도 9는 일부 실시예에 따른 IC 디바이스를 제조하기 위해 팹/프론트 엔드/파운드리(Fab/Front End/Foundry) 내에 정의된 다양한 프로세싱부들의 개략도이다.
다음의 개시는 제공되는 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시예들 또는 예들을 제공한다. 본 개시를 단순하게 하기 위해 구성요소, 값, 동작, 재료, 배열 등의 특정 예가 하기에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 다른 구성요소, 값, 동작, 재료, 배열 등이 고려될 수 있다. 예를 들어, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향 배치(90도 회전되거나 다른 방향으로)될 수 있으며, 본 명세서에서 사용된 공간적으로 상대적인 설명어구는 그에 따라 유사하게 해석될 수 있다.
반도체 디바이스를 제조할 때, 반도체 디바이스의 회로 요소들을 통해 전류를 흐르게 하는 과도 전압(transient voltages)에 의해 유발되는 디바이스의 손상을 방지하기 위해 주의가 기울여진다. 예를 들어, 제조 프로세스 중에 반도체 디바이스는 캐리어에서 들어올려져, 정렬 툴에 배치되고, 프로세싱 챔버로 이동되고, 캐리어로 반환된다. 반도체 디바이스들을 포함하는 웨이퍼가 제조 프로세스 동안 조작되거나 핸들링되는 각각의 경우는 정전기가 디바이스에 축적되고 반도체 디바이스의 회로 부분들을 통해 이동하는 전류를 생성할 기회를 제공한다. 반도체 제조업체는 과도 전압 및 반도체 디바이스의 회로 부분들을 통해 이동하는 전류로부터 회로 부분들을 보호하기 위해 반도체 디바이스에 정전기 방전(ESD) 보호 디바이스를 포함시킨다.
또한, 일부 반도체 디바이스들에는 전자 디바이스들 간의 무선 통신을 용이하게 하기 위해 디바이스 구조의 일부로서 안테나들이 포함된다. 일부 경우에, 반도체 디바이스들은 반도체 디바이스가 위치되는 기판의 표면을 가로질러 배열되는 안테나들을 포함한다. 유사하게, 반도체 디바이스들에서의 ESD 보호부(ESD protection)는 흔히 반도체 디바이스가 위치되는 기판의 표면에 걸쳐 분포되는 회로 요소들을 포함한다. 따라서, 반도체 디바이스에 대해 안테나 또는 안테나 어레이, 및 ESD 보호부를 위해 할당된 기판의 영역은 로직 트랜지스터, 메모리 등과 같은 다른 회로 요소들을 위해서는 사용 불가능한 영역이다.
본 개시의 일부 실시예에서, 안테나 어레이와 통합된 ESD 보호부를 구비하는 반도체 디바이스가 기술되고, 여기서 ESD 보호부 및 안테나 어레이는 관통 실리콘 비아(through silicon via, TSV) 주위에 분포되며 상기 TSV는 반도체 디바이스의 기판 내로 관통한다. 본 명세서에서 하기에 설명된 방식으로 TSV 주위에 ESD 보호부 및 안테나 어레이를 배열함으로써, 더 많은 영역이 로직 트랜지스터, SRAM 등과 같은 회로 요소들을 위해 사용 가능하게 된다. 그 결과, 반도체 디바이스의 전체적인 크기를 감소시킬 수 있다.
도 1은 일부 실시예에 따른 반도체 디바이스(100)의 평면도이다.
도 1에서, TSV(102)는 TSV 구역(Z1) 내에 위치되고 원주(circumference)(C1)를 갖는다. TSV 구역은 반도체 디바이스의 다른 피처들로부터 전기적 격리를 제공하는 TSV를 둘러싸는 영역이다. 기판의 상부 표면에서, TSV 구역은 반도체 디바이스의 셀들(예를 들어, 도 4a의 ESD 셀(400) 참조)과 경계를 이루는 기판 재료의 영역을 포함한다. 트랜지스터 및 기타 회로 요소들을 제조하는 프로세스 이후에 제조되는 반도체 디바이스의 레벨에서, TSV 구역은 반도체 디바이스의 기판 레벨에서의 TSV 구역과 동일한 치수를 갖는 유전체 재료를 포함한다. TSV 구역(Z1)은 TSV 구역 재료(104)를 포함하고, TSV 구역 둘레(perimeter)(P1)를 갖는다. 반도체 디바이스(100)에서, TSV 구역 재료(104)는 TSV(102)가 관통하여 연장되는 기판의 반도체 재료이다. TSV(102)는 제1 방향으로 연장되는 치수(D1) 및 제1 방향에 수직인 제2 방향으로 연장되는 제2 치수(D2)를 갖는 TSV 구역 재료(104) 내에서 중앙에 위치된다. 일부 실시예에 따르면, 제1 치수(D1)는 4마이크로미터(㎛) 이상 6㎛ 이하이다. 일부 실시예에 따르면, 제2 치수(D2)는 4㎛ 이상 6㎛ 이하이다. 약 6㎛보다 큰 제1 치수(D1) 및 제2 치수(D2)를 갖는 실시예의 경우, TSV 주위의 TSV 구역의 영역은 ESD 보호 구역의 다이오드들과 TSV 사이의 절연 파괴(dielectric breakdown) 또는 ESD 손상으로부터 어떠한 추가적인 보호도 제공하지 않는다. 약 4㎛보다 작은 제1 치수(D1) 및 제2 치수(D2)를 갖는 실시예의 경우, 반도체 디바이스는 ESD 보호 구역에서의 ESD 셀에 대한 TSV의 근접으로 인해 ESD 손상 및 절연 파괴의 더 큰 위험에 처하게 된다. 일부 실시예에서, D1은 D2와 동일하다. 일부 실시예에서, D1은 D2와 상이하다.
반도체 디바이스(100)에서는, ESD 보호부가 TSV 구역 둘레(P1)를 따라 그리고 TSV(102) 주위로 연장되는 ESD 보호 구역(Z2) 내에서 전기적으로 병렬로 연결된 다이오드들(도시되지는 않았지만, 도 4의 ESD 셀(400) 참조)에 의해 제공된다. ESD 보호 구역(Z2)의 다이오드들은 ESD 보호 구역(Z2)에서 서로 접촉하여 배열된 ESD 셀들(도시되지 않음)에 위치된다. 반도체 디바이스(100)에서, ESD 보호 구역(Z2)은 TSV 구역 둘레(P1) 주위에 연장되는 에지들(108)에 배열된 ESD 셀들의 어레이를 포함한다. 반도체 디바이스(100)에서 ESD 보호 구역(Z2)의 모서리들은 다이오드들을 포함하지 않는 더미(dummy) 셀들을 포함한다. 일부 실시예에서, TSV 주위에 연장되는 보호 구역은 정사각형이다. 일부 실시예에서, TSV 주위에 연장되는 ESD 보호 구역은 직사각형이다. 일부 실시예에서, TSV 주위에 연장되는 ESD 보호 구역은 비직선(non-rectilinear) 형상을 갖는다. 일부 실시예에서, ESD 보호 구역들의 모서리들은 ESD 보호를 위해 구성된 다른 회로 요소들을 위한 다이오드들을 갖는 셀들을 포함한다. 일부 실시예에서, ESD 보호를 위해 구성된 다른 회로 요소들은 커패시터를 포함한다.
반도체 디바이스(100)에서는, 디바이스 필드(109)가 ESD 보호 구역(Z2)의 바깥쪽 둘레 주위에 연장되고 복수의 필드 영역들(110, 110b)을 더 포함한다. 필드 영역들(110)은 ESD 보호 구역(Z2)에 있는 ESD 셀 어레이의 에지들(108)과 접촉하는 짧은 변(short side)을 갖는다. 필드 영역들(110b)은 ESD 보호 구역(Z2)에 있는 ESD 셀 어레이의 에지들(108)과 접촉하는 긴 변(long side)을 갖는다. 반도체 디바이스(100)에서, 단일의 필드 영역(110b)은 ESD 보호 구역(Z2)의 에지(108)와 접촉한다. 일부 실시예에서, 다수의 필드 영역들(110b)은 그 긴 변에 의해 ESD 보호 구역(Z2)의 에지(108)와 직접 접촉하여 위치된다. 필드 영역들(110, 110b)은 내부에 회로 요소들을 수용하기 위해 긴 치수와 짧은 치수를 갖는다. 일부 실시예에서, 필드 영역은 로직 트랜지스터들을 포함한다. 일부 실시예에서, 필드 영역은 메모리 셀들을 포함한다. 일부 실시예에서, 필드 영역은 커패시터들을 포함한다. 일부 실시예에서, 필드 영역은 반도체 디바이스에 대해 신호 및/또는 전력을 전달하기 위한 전도성 라인들을 포함한다. 일부 실시예에서, 필드 영역은 회로 요소들이 없고 ESD 손상으로부터 반도체 디바이스를 보호하기 위해 ESD 보호 구역(Z2) 주위에 버퍼를 제공한다.
반도체 디바이스(100)에서, 디바이스 필드(109)는 격리 구조체(112, 114, 116)에 의해 둘러싸여 있다. 일부 실시예에서, 격리 구조체들은 단일의 제조 단계에서 제조되고 디바이스 필드(109) 주위에 연속적으로 연장된다. 일부 실시예에서, 격리 구조체들(112, 114, 116)은 기판 재료 안으로 퇴적된 유전체 재료이다. 디바이스 필드(109) 및 격리 구조체(112, 114, 116)는 ESD 보호 구역(Z2)의 바깥쪽 둘레 주위로 연장되는 디바이스 구역(Z3) 내에 위치된다.
도 2는 일부 실시예에 따른 반도체 디바이스(200)의 평면도이다. 반도체 디바이스(100)의 대응하는 요소들과 유사한 구조 및 기능을 갖는 반도체 디바이스(200)의 요소들은 100씩 증가된 동일한 식별 번호를 갖는다. 반도체 디바이스(200)에서, TSV 구역(Z1)은 제1 TSV(202a) 및 제2 TSV(202b)를 포함한다. 제1 TSV(202a)는 제1 TSV 원주(C1a)를 갖는다. 제2 TSV(202b)는 제2 TSV 원주(C1b)를 갖는다. TSV 구역(Z1)은 제1 방향으로 연장되는 제1 치수(D1) 및 제1 방향에 수직인 제2 방향으로 연장되는 제2 치수(D3)를 갖는다. 반도체 디바이스(200)에서, 제2 치수(D3)는 제1 치수(D1)의 대략 2배이다.
반도체 디바이스(200)에서, 다수의 필드 영역들(210b)은 필드 영역(210b)의 긴 변이 ESD 보호 구역(Z2)의 에지(208)와 접촉하여 배열된다. 일부 실시예에서, 단일의 필드 영역(210b)은 필드 영역(210b)의 긴 변이 ESD 보호 구역(Z2)의 에지(208)와 접촉하여 배열된다.
반도체 디바이스(200)는 2개의 TSV: 제1 TSV(202a) 및 제2 TSV(202b)를 포함한다. 다수의 TSV를 포함하는 반도체 디바이스는 하나의 안테나 패드(예를 들어, 하기의 도 3의 반도체 디바이스(300)의 안테나 패드(314) 참조)에 전기적으로 연결된 수직으로 배열된 안테나들을 포함함으로써 더 큰 공간 절약을 나타내고, 단일의 TSV와 대조적으로, 두 개의 TSV들을 둘러싸는 TSV 구역에 더 큰 ESD 셀 주변을 가짐으로써, ESD로부터 보호를 제공하는 회로 요소들을 위해 더 큰 공간을 남겨둘 수 있다. 일부 실시예에서, 단일의 TSV 구역(Z1)에서 TSV들의 수가 증가함에 따라, ESD 셀들(아래의 도 4의 ESD 셀(400) 참조)의 다이오드들의 수는 TSV 구역(Z2)의 면적 증가에 따라 선형적으로 감소하고, 반도체 디바이스에서 인접한 TSV들 사이의 분리를 위해 할당되는 감소된 면적으로 유사한 양의 ESD 보호를 제공한다. 일부 실시예에서, 단일의 TSV 구역(Z1)에 포함되는 TSV들의 수는 1 내지 10의 범위이다. 일부 실시예에서, 단 한 줄(single row)의 ESD 셀들에 의해 둘러싸인 TSV 구역(Z1)에서 10개보다 많은 TSV들을 가지면 반도체 디바이스에 대한 ESD 보호의 양이 감소된다. 하나 이상의 TSV 주위로(around) 경계를 형성하는 ESD 셀들을 갖는 반도체 디바이스의 일부 실시예에서는, 반도체 디바이스를 위해 기판의 표면에 걸쳐 측방향으로(laterally) 분산되는 TSV, TSV 격리 및 ESD 보호부를 위한 별도의 영역을 가지는 반도체 디바이스에 비해, [1] TSV, [2] TSV 구역(Z1), 및 [3] ESD 보호부를 위해 할당되는 면적을 약 30% 감소시킨다.
도 3은 일부 실시예에 따른 반도체 디바이스(300)의 단면도이다. 반도체 디바이스(100) 및 반도체 디바이스(200)는 구조에 있어서 반도체 디바이스(300)와 유사하다. 위에서 설명된 반도체 디바이스(100) 및 반도체 디바이스(200)의 평면도는 기판(302)의 상부 표면(305)에서의 반도체 디바이스(300)의 뷰와 유사하고, ESD 셀들(ESD 셀(306a) 및 ESD 셀(306a)로부터 TSV(304)의 반대편에 있는 ESD 셀(306b) 참조)의 위치를 보여준다. TSV(304)는 상부 표면(305)에서 하부 표면(307)으로 기판(302)을 관통하여 연장된다. 반도체 디바이스(300)에서, TSV 구역(Z1), ESD 보호 구역(Z2), 및 디바이스 구역(Z3)은 반도체 디바이스(100)에 대한 위의 설명에서와 유사한 방식으로 표시된다. 반도체 디바이스(300)의 단면도에서, TSV(304)는 기판(302)의 상부 표면(305)보다 위로 연장된다. 반도체 디바이스(300)에서, TSV(304)의 제1 단부(311)는 기판(302)에 대해 ESD 셀들(306a, 306b)과 반대 측에 있고, TSV(304)의 제2 단부(313)는 기판(302)에 대해 ESD 셀들(306a, 306b)과 동일한 측에 있다. TSV 구역(Z1)은 기판(302)의 상부 표면(305)으로부터 회로 요소들이 배제되는, 반도체 디바이스의 배제 구역(exclusion zone)이다. 일부 실시예에서, 배제 구역은 TSV의 측면들을 따라 안테나 패드(314)까지 위쪽으로 연장된다. 접지 링(ground ring)(319)이 기판의 상부 표면(305)에 있는 ESD 셀들(306a, 306b)과 TSV(304)의 측벽들 사이에 있다. 일부 실시예에서, 접지링(319)은 ESD 셀들(306a, 306b)보다 기판 내로 더 깊게 연장된다. 일부 실시예에서, 접지링은 접지링(319)과 상기 접지링(319) 주위의 ESD 셀들(306a, 306b) 사이의 최소 거리보다 TSV(304) 측벽들에 더 가깝다.
안테나 패드(314)는 TSV(304)의 제2 단부(313)에 인접한다. 반도체 디바이스(300)에서, 안테나 패드(314)는 TSV(304)의 제2 단부(313)와 직접 접촉한다. 일부 실시예에서, 안테나 패드(314)는 유전체 재료층에 의해 TSV(304)의 제2 단부(313)로부터 분리되고, 안테나 패드(314)로부터 TSV(304)의 제2 단부(313)로 연장되는 적어도 하나의 콘택 또는 비아에 의해 TSV에 전기적으로 연결된다.
안테나 패드(314)는 전도성 필라들(conductive pillars)(310a, 310b)에 의해 기판(302)의 ESD 셀(306a, 306b)에 각각 전기적으로 연결된다. 전도성 필라(310a)는 ESD 셀(306a) 및 전도성 라인(312a)에 전기적으로 연결된다. 전도성 필라(310b)는 ESD 셀(306b) 및 전도성 라인(312b)에 전기적으로 연결된다. 전도성 라인(312a) 및 전도성 라인(312b)은 안테나 패드(314)에 전기적으로 연결된다. 일부 실시예에서, 전도성 라인들은 안테나 패드(314)에 직접 전기적으로 연결된다.
반도체 디바이스(300)에서, 안테나들(316a, 316b)은 안테나 패드(314)로부터 기판(302)을 향해 연장된다. 안테나(316a)는 전도성 필라(310a)에 근접하여 안테나 패드(314)에 전기적으로 연결되고 전도성 필라(310a)와 TSV(304) 사이에 있다. 안테나(316b)는 기판에 대해 ESD 셀들과 동일한 측에서 안테나 패드(314)에 연결된다. 안테나(316b)는 전도성 필라(310b)와 TSV(304) 사이에 있다.
도 4a는 일부 실시예에 따른 ESD 셀(400)의 개략도이다. ESD 셀(400)은 제1 파워 레일(402) 및 제2 파워 레일(404)을 포함한다. 제1 파워 레일(402)은 VDD 레일이고 제2 파워 레일(404)은 VSS 레일이다. ESD 셀(400)은 신호 라인(406)을 포함한다. 일부 실시예에서, 신호 라인(406)은 ESD 셀(400)의 다이오드들에 대한 입력 라인으로서 동작한다. 제2 트랜지스터 세트(408)는 제2 파워 레일(404)과 신호 라인(406) 사이에 전기적으로 병렬로 연결된 N-타입 트랜지스터들(NMOS 트랜지스터들)을 포함한다. 제1 트랜지스터 세트(410)는 제1 파워 레일(402)과 신호 라인(406) 사이에 전기적으로 병렬로 연결된 P-타입 트랜지스터들(PMOS 트랜지스터들)을 포함한다. 제1 트랜지스터 세트(410)와 제2 트랜지스터 세트(408)는 동일한 수의 트랜지스터들을 포함한다. 제1 트랜지스터 세트(410) 및 제2 트랜지스터 세트(408)에서 트랜지스터들은 ESD 셀(400)에서 다이오드의 역할을 한다. ESD 셀(400)은 제1 파워 레일(402), 제2 파워 레일(404) 및 신호 라인(406)에 의해 서로 병렬로 전기적으로 연결된 다이오드들(412a-412i)를 포함한다. 일부 실시예에서, ESD 셀에서 다이오드들의 수는 2개 이상 20개 이하이다. 단 하나의 다이오드를 갖는 ESD 셀들의 일부 실시예에서, ESD 셀의 전류 처리 능력(current-handling capacity)은 정전기 방전으로 인한 손상으로부터 반도체 디바이스를 보호하기에 불충분하다. 20개보다 많은 다이오드들을 갖는 ESD 셀들의 실시예에서, 추가적인 다이오드들(예를 들어, 다이오드 21, 22 등)을 위해 할당되는 영역은 로직 트랜지스터들, 메모리, 또는 기타 회로 요소들에 사용 가능한 영역으로부터 제외되고, 각각의 추가되는 다이오드로 정전기 방전으로 인한 손상에 대해 증분되는 보호(incremental protection)는 상당히 감소된다. 본 명세서에 설명되는 ESD 셀의 다이오드들은 ESD 보호부에 대해 PN 접합부 역할을 하며, 다이오드를 통해 전류를 구동하기에 충분한 전위(ESD 셀의 다이오드 수에 따라 다름)를 갖는 과도 전압과 관련된 전류를 우회시킨다(divert).
ESD 셀(400)에서, 신호 라인(406)에 의해 전달되는 전압이 큰 경우, 제1 파워 레일(402)에서의 전압(예를 들어, VDD)에 대해, 제1 트랜지스터 세트(410)의 P-타입 트랜지스터들(예를 들어, 다이오드들(412a-412i)의 P-타입 트랜지스터)이 전류를 도통하기 위해 활성화된다. ESD 셀(400)에서, 신호 라인(406)에 의해 운반되는 전압이 작은 경우, 제2 파워 레일(404)에서의 전압(예를 들어, VSS)에 대해, 제2 트랜지스터 세트(408)의 N-타입 트랜지스터들(예를 들어, 다이오드들(412a-412i)의 N-타입 트랜지스터)이 전류를 도통하기 위해 활성화된다.
도 4b는 전술한 바와 같은 ESD 셀(400)의 구조와 유사한 구조를 갖는 ESD 셀(420)의 개략도이다. ESD 셀(400)의 대응하는 요소와 동일한 구조 또는 기능을 갖는 ESD 셀(420)의 요소들은 명확성을 위해 동일한 식별 번호를 갖는다. ESD 셀(420)에서, 신호 라인(406)은 제1 다이오드(409)의 출력 및 제2 다이오드(411)의 입력에 전기적으로 연결된다. 제1 다이오드(409)의 입력은 접지(예를 들어, 제2 파워 레일(404))에 전기적으로 연결된다. 제2 다이오드(411)의 출력은 제1 파워 레일(402)(예를 들어, VDD)에 전기적으로 연결된다. 제1 다이오드(409)는 ESD 셀(400)의 제2 트랜지스터 세트(408)와 기능적으로 동등하다. 제2 다이오드(411)는 ESD 셀(400)의 제1 트랜지스터 세트(410)와 기능적으로 동등하다.
도 4c는 일부 실시예에 따른 ESD 셀(450)의 개략도이다. ESD 셀(450)에서, ESD 셀(400)의 대응하는 요소와 동일한 구조 및 기능을 갖는 요소들 및 구조들은 50씩 증가된 동일한 식별 번호를 갖는다. ESD 셀(450)에서, 제1 트랜지스터 세트(460)에 있는 P-타입 트랜지스터들의 게이트 전극들은 제1 파워 레일(452)에 병렬로 전기적으로 연결되지 않는다. 상기 P-타입 트랜지스터들의 게이트 전극은 플로팅(floating) 게이트 전극이다. 유사하게, ESD 셀(450)에서, 제2 트랜지스터 세트(458)에서 N-타입 트랜지스터들의 게이트 전극들은 제2 파워 레일(454)에 병렬로 전기적으로 연결되지 않는다. 더 정확히 말하면, 제2 트랜지스터 세트(458)에 있는 N-타입 트랜지스터들의 게이트 전극은 플로팅 게이트 전극이다.
이론과 신념에 따르면, 제1 트랜지스터 세트(460)의 P-타입 트랜지스터들의 플로팅 게이트 전극들 및 제2 트랜지스터 세트(458)의 N-타입 트랜지스터들의 플로팅 게이트 전극들은, ESD 셀(450)에서 발생하는 ESD 이벤트의 지속기간에 대해 느리게 변화하는 잔류 커패시턴스(residual capacitance)를 갖는다. 따라서 제1 트랜지스터 세트(460)의 P-타입 트랜지스터들의 플로팅 게이트 전극들 및 제2 트랜지스터 세트(458)의 N-타입 트랜지스터들의 플로팅 게이트 전극들은 ESD 셀(450)에서 ESD 이벤트의 지속기간에 대해 느리게 변화하는 바이어스(bias)를 트랜지스터들의 채널 영역들에 인가하고, 제1 트랜지스터 세트(460)의 트랜지스터들 및 제2 트랜지스터 세트(458)의 트랜지스터들은 게이트 전극들이 파워 레일들에 연결되어 있는 ESD 셀(400)에 존재하는 것과 상이한 바이어스 전압을 갖는 다이오드들로서 기능한다. 따라서, ESD 셀(450)은 ESD 이벤트에 대해 ESD 셀(400)과 상이한 감도의 정도(degree of sensitivity)를 나타내고, ESD 셀(400)의 제1 트랜지스터 세트(410) 및 제2 트랜지스터 세트(408)에 근접한 인터커넥트 구조체와 비교하여 감소된 복잡도(complexity)를 갖는, 제1 트랜지스터 세트(460) 및 제2 트랜지스터 세트(458)의 트랜지스터들에 근접한 인터커넥트 구조체를 갖는다.
도 4d는 전술한 바와 같은 ESD 셀(400)의 구조와 유사한 구조를 갖는 ESD 셀(470)의 개략도이다. ESD 셀(420)의 대응하는 요소와 동일한 구조 또는 기능을 갖는 ESD 셀(470)의 요소들은 50씩 증가된 동일한 식별 번호를 갖는다. ESD 셀(470)에서, 신호 라인(456)은 제1 다이오드(459)의 출력 및 제2 다이오드(461)의 입력에 전기적으로 연결된다. 제1 다이오드(459)의 입력은 접지(예를 들어, 제2 파워 레일(454))에 전기적으로 연결된다. 제2 다이오드(461)로부터의 출력은 제1 파워 레일(452)(예를 들어, VDD)에 전기적으로 연결된다. 제1 다이오드(459)는 ESD 셀(450)의 제2 트랜지스터 세트(458)와 기능적으로 동등하다. 제2 다이오드(461)는 ESD 셀(450)의 제1 트랜지스터 세트(460)와 기능적으로 동등하다.
도 5a는 일부 실시예에 따른 반도체 디바이스(500)의 평면도이다.
반도체 디바이스(500)에서, TSV(508a)는 접지링(506) 내에 원주(C1)를 갖는다. TSV(508a)는 치수(D7) 내의 TSV 직경을 갖는다. 접지링(506)은 둘레(P3)를 갖는다. 반도체 디바이스(500)의 단면도는 전술한 바와 같은 반도체 디바이스(300)에서 기판(302)의 상부 표면(305)에서 취한 단면도에 대응한다.
TSV 구역(Z1)은 접지링(506)을 포함하는 반도체 기판(502)의 상부 표면의 영역이다. 이격 거리(D8)는 접지링(506)과 TSV(508a)의 원주(C1) 사이에서 측정된 가장 작은 거리이다. 일부 실시예에 따르면, 이격 거리(D8)는 0.3㎛ 이상 1㎛ 이하이다. 일부 실시예에 따르면, 접지링과 TSV 사이의 이격 거리(D8)가 0.3㎛미만인 반도체 디바이스는 절연 파괴의 가능성이 높아진다. 일부 실시예에 따르면, 접지링과 TSV 사이의 이격 거리(D8)가 1㎛보다 큰 반도체 디바이스는 반도체 디바이스 레이아웃의 프론트 엔드(front end)에서 트랜지스터들 또는 회로 요소들에 대한 ESD 손상 가능성이 증가하고/하거나 기판의 접지링 주위의 TSV 구역에 근접한 트랜지스터들 또는 다른 회로 요소들에 영향을 미치는 기생 커패시턴스(parasitic capacitance)가 유도될 수 있다.
TSV 구역(Z1)은 접지링(506) 및 TSV(508a) 주위로 연장되는 둘레(P1)를 갖는다. 이격 거리(D5)는 TSV(508a) 주위의 프론트 엔드 오브 라인(front end of line, FEOL) 배제 구역(도시되지 않았지만, TSV 구역(Z1)의 형상에 상응함)과의 사이의 최소 거리에 해당한다. 일부 실시예에 따르면, 이격 거리(D5)는 1㎛ 이상 2㎛ 이하이다. 일부 실시예에 따르면, 1㎛보다 작은 이격 거리(D5)를 갖는 반도체 디바이스는 TSV와 반도체 디바이스의 트랜지스터 영역에서의 회로 요소들 사이의 절연 파괴의 증가된 가능성과 연관된다. 일부 실시예에 따르면, 2㎛보다 큰 이격 거리(D5)를 갖는 반도체 디바이스는 반도체 디바이스의 백 엔드(back end)에서 TSV와 회로 요소들(전도성 라인들 또는 비아들) 사이의 절연 파괴 또는 ESD 손상에 대한 감소된 보호부의 이점 없이 증가된 다이(die) 면적 및 제조 비용과 연관된다.
둘레(P1) 내의 둘레(P2)는 TSV 구역(Z1) 상에 투영된 백 엔드 오브 라인(back end of line, BEOL) 배제 구역(504)의 경계 또는 바깥쪽 에지에 대응한다. 일부 실시예에 따르면, 이격 거리(D6)는 TSV 구역(Z1)에 투영된 BEOL 배제 구역(504)의 최소 치수이다. 일부 실시예에 따르면, 이격 거리(D6)는 0.5㎛ 내지 1.5㎛의 범위이다. 일부 실시예에 따르면, 1.5㎛보다 큰 이격 거리(D6)를 갖는 BEOL 배제 구역은 낭비되는 공간 반도체 디바이스 레이아웃과 연관되어, 제조 비용 및 다이 면적을 증가시킨다. 일부 실시예에 따르면, 0.5㎛보다 작은 이격 거리를 갖는 BEOL 배제 구역은 반도체 디바이스 인터커넥트 구조체의 백 엔드에서 TSV와 전도성 라인들 또는 콘택들/비아들 사이에 절연 파괴의 증가된 가능성과 연관된다.
ESD 셀(510)은 TSV(508a) 주위의 TSV 구역(Z1)의 둘레(P1)와 직접 접촉한다. 일부 실시예에 따르면, ESD 셀들은 TSV 구역(Z1)의 전체 둘레(P1) 주위로 연장된다. 일부 실시예에 따르면, ESD 셀들은 TSV 구역(Z1)의 변들(sides)과 접촉하고 더미 셀들은 TSV 구역(Z1)의 모서리들(corners)에 위치된다.
도 5b는 일부 실시예에 따른 반도체 디바이스(530)의 평면도이다. 반도체 디바이스(530)에서, 안테나 패드(512)는 기판에 대해 ESD 셀들과 동일한 측에 있는 TSV(508b)의 단부에 인접한다(예를 들어, 도 3의 반도체 디바이스(300)에서 안테나 패드(314) 및 ESD 셀(306a) 참조). 반도체 디바이스(530)에서, 안테나 패드(512)는 TSV(508b)의 단부 위에 있다. 일부 실시예에 따르면, 안테나 패드는 관통 실리콘 비아의 단부와 직접 접촉한다. 일부 실시예에서, 안테나 패드는 TSV의 단부로부터 분리되고 복수의 콘택들(예를 들어, 콘택들(514) 참조)에 의해 TSV에 전기적으로 연결된다.
도 6은 일부 실시예에 따른 반도체 디바이스를 제조하는 방법의 흐름도이다.
방법(600)은 ESD 셀들의 어레이가 기판 위에 제조되는 공정(602)을 포함한다. 반도체 디바이스의 ESD 셀은 ESD 손상을 줄이기 위해 과도 전압에 의해 생성되는 전류를 변조하기 위해 전기적으로 병렬로 연결된 복수의 다이오드를 포함한다. 일부 실시예에서, ESD 셀의 다이오드들은 반도체 재료의 기판의 상부 표면을 따른 평면 트랜지스터들(planar transistors)을 포함한다. 일부 실시예에서, ESD 셀의 다이오드들은 반도체 재료 기판으로부터 에칭된 반도체 재료의 핀들을 갖는 핀 전계효과 트랜지스터들(FinFET)을 포함한다. 일부 실시예에서, ESD 셀의 다이오드들은 기판 위에 제조되는 게이트 올 어라운드 트랜지스터들(GAA 트랜지스터들)을 포함한다. 일부 실시예에서, 기판의 반도체 재료는 진성 실리콘(intrinsic silicon), 도핑된 실리콘, 실리콘 게르마늄(silicon germanium), 갈륨 아세나이드(gallium arsenide), 또는 트랜지스터 제조에 사용되는 다른 반도체 재료를 포함한다. 일부 실시예에서, GAA 트랜지스터를 제조하기 위해 사용되는 기판은 실리콘, 실리콘 게르마늄, 실리콘 다이옥사이드(silicon dioxide), 실리콘 온 인슐레이터(silicon on insulator, SOI) 기판, 또는 3차원 집적회로 또는 GAA 트랜지스터를 제조하기에 적합한 일부 다른 기판을 포함한다.
ESD 셀의 다이오드는 VDD-타입 파워 레일과 신호 라인에 전기적으로 연결되는 NMOS 트랜지스터와, 신호 라인과 VSS-타입 파워 레일에 전기적으로 연결되는 PMOS 트랜지스터를 포함한다. 다수의 다이오드들을 갖는 ESD 셀에서, 각각의 NMOS 트랜지스터는 VDD-타입 파워 레일과 신호 라인에 병렬로 전기적으로 연결되고, 각각의 PMOS 트랜지스터는 VSS-타입 파워 레일과 신호 라인에 병렬로 전기적으로 연결된다.
일부 실시예에서, 트랜지스터의 반도체 재료 채널 영역은 진성 실리콘, 실리콘 게르마늄, 갈륨 아세나이드, 또는 이 분야의 기술자들에게 알려진 기타 반도체 재료를 포함한다.
일부 실시예에 따르면, VSS-타입 파워 레일과 VDD-타입 파워 레일은 기판의 동일한 면(side) 상에 있다. 일부 실시예에 따르면, VSS-타입 파워 레일과 VDD-타입 파워 레일은 기판의 반대 면들(opposite sides) 상에 있다. 일부 실시예에서, 파워 레일들은 구리 전해도금(electrodeposition)에 의해 제조된다. 일부 실시예에서, 파워 레일은 알루미늄 또는 구리와 알루미늄의 합금을 포함한다.
방법(600)은 구역 경계 피처들의 어레이가 제조되는 공정(604)을 포함한다.
일부 실시예에 따르면, 구역 경계 피처들(zone boundary features)은 TSV 구역 외부의 반도체 디바이스의 요소들을 TSV 구역 내의 반도체 디바이스의 요소들로부터 전기적으로 격리하기 위해 반도체 재료 기판에 에칭된 개구부 안으로 퇴적된 유전체 재료의 부분들을 포함한다. 예를 들어, 일부 실시예에 따르면, 구역 경계 피처(예를 들어, 격리 구조체)는 ESD 셀들에서 트랜지스터들 위에 유전체 재료의 층을 퇴적하고, TSV 구역 둘레 주위의 상기 유전체 재료 아래의 반도체 재료 또는 기판의 일 부분을 노출시키기 위해 에칭 프로세스를 수행함으로써 제조된다. TSV 구역의 둘레를 따라 반도체 재료 또는 기판 내에 트렌치를 형성하기 위해 추가 에칭 프로세스가 수행되고, 기판 또는 반도체 재료에 있는 개구부 및 ESD 셀들 위에 퇴적된 유전체 재료의 층을 관통하여 형성된 개구부 내로 유전체 재료를 부가하기 위해 퇴적 프로세스가 수행된다. 따라서, ESD 셀들 내의 트랜지스터들 사이, TSV와, TSV 구역 외부의 SRAM 또는 로직 트랜지스터들과 같은 반도체 디바이스 구성요소들 사이의 전기적 간섭이 감소된다. 일부 실시예에 따르면, TSV 구역의 둘레 주위의 기판 또는 반도체 재료에 있는 개구부 내로의 유전체 재료의 퇴적은 화학 기상 퇴적 프로세스(CVD 프로세스)에 의해 수행된다. 일부 실시예에 따르면, 기판 또는 반도체 재료에 있는 개구부 내로 퇴적되는 유전체 재료는 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드-나이트라이드(silicon oxide-nitride) 등을 포함한다. 일부 실시예에 따르면, TSV 구역 외부의 기판 또는 반도체 재료의 표면에 의해 반도체 디바이스의 요소들로부터 TSV 및/또는 ESD 셀들을 전기적으로 격리하기 위해, 고 유전상수(high-k) 유전체 재료가 기판 또는 반도체 재료의 개구부에 퇴적된다.
방법(600)은 관통 실리콘 비아를 위한 접지링이 제조되는 공정(606)을 포함한다.
일부 실시예에 따르면, 접지링은 TSV 주위의 기판 또는 반도체 재료에 개구부를 에칭함으로써 제조된다. 일부 실시예에서, 접지링은 TSV 주위의 기판 또는 반도체 재료, 및 TSV 구역의 둘레 주위의 ESD 셀들 위에 퇴적된 유전체 재료층을 에칭함으로써 제조된다. 일부 실시예에 따르면, 접지링은 개구부 내로 퇴적되고 라이너(liner) 재료에 의해 기판 또는 반도체 재료로부터 분리되는 티타늄(titanium), 탄탈륨(tantalum), 백금(platinum), 팔라듐(palladium), 코발트(cobalt), 또는 텅스텐(tungsten)과 같은 전도성 재료를 포함한다. 일부 실시예에 따르면, 라이너 재료는 티타늄 나이트라이드(titanium nitride), 탄탈륨 나이트라이드(tantalum nitride), 코발트(cobalt), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드 나이트라이드(silicon oxide nitride) 등을 포함한다. 라이너 재료를 형성하기 위한 퇴적 프로세스는 화학 기상 퇴적(CVD) 또는 원자층 퇴적(ALD)을 포함한다. 일부 실시예에 따르면, 접지링을 위한 전도성 재료를 퇴적하기 위한 퇴적 프로세스는 스퍼터링 프로세스이다. 일부 실시예에 따르면, ESD 셀들 위에 퇴적된 유전체 재료층 및/또는 기판의 상부 표면으로부터 과도한 라이너 재료 및/또는 전도성 재료를 제거하기 위해 화학적 기계적 연마(CMP) 단계가 수행된다.
방법(600)은 반도체 디바이스의 인터커넥트 구조체가 제조되는 공정(608)을 포함한다.
공정(608)에서, 유전체 재료의 복수의 층들이 반도체 디바이스의 ESD 셀들 위에 퇴적되고, 전도성 라인들 및 비아들이 그 내부의 개구부에 제조된다. 일부 실시예에 따르면, 반도체 디바이스의 인터커넥트 구조체는 로직 트랜지스터, SRAM 등과 같은 기판의 표면에 있는 회로 요소들로부터 복수의 유전체 재료층들을 관통하여 반도체 디바이스의 상부 표면까지 연장된다.
방법(600)은 일부 실시예에 따라 전도성 필라가 반도체 디바이스에 제조되는 공정(610)을 포함한다.
일부 실시예에 따르면, 반도체 디바이스에 전도성 필라를 제조하는 단계는 반도체 디바이스의 인터커넥트 구조체의 제조와 함께 달성되며, 여기서 전도성 필라는 ESD 셀들로부터 상기 ESD 셀들 위의 TSV의 단부를 향해 연장되는 콘택들, 비아들, 및 전도성 라인들 또는 전도성 라인 세그먼트들을 포함한다. 일부 실시예에 따르면, 반도체 디바이스에 전도성 필라를 제조하는 단계는 ESD 고종횡비 콘택(high aspect ratio contact, ESD HARC)를 제조하는 것을 포함한다. 고종횡비 콘택 또는 HARC는, HARC를 위해 형성된 개구부가 ESD HARC의 상단에서 하단까지 매끄럽고 및/또는 연속적인 측벽을 갖도록 반도체 디바이스의 다수의 층들을 통해 에칭 프로세스를 수행함으로써 제조된다. 일부 실시예에 따르면, 라이너 재료가 ESD HARC을 위한 개구부에 퇴적되고, 전도성 재료가 개구부에 퇴적된다. 일부 실시예에 따르면, ESD HARC를 위한 전도성 재료는 구리, 알루미늄, 코발트, 텅스텐, 백금, 팔라듐 등을 포함한다.
방법(600)은 인터커넥트 구조체를 관통하여 안테나가 제조되는 공정(612)을 포함한다.
일부 실시예에 따르면, 인터커넥트 구조체를 관통하여 안테나를 제조하는 단계는 전도성 필라와 TSV의 측벽 사이의 BEOL 배제 구역 내에 안테나 고종횡비 콘택(안테나 HARC)를 제조하는 것을 포함한다. 고종횡비 콘택, 또는 HARC는 안테나 HARC를 위해 형성된 개구부가 안테나 HARC 측벽의 상당한 부분(substantial portion)을 따라 매끄럽고 및/또는 연속적인 측벽을 갖도록 반도체 디바이스의 다수의 층들을 관통하여 에칭 프로세스를 수행함으로써 제조된다. 일부 실시예에 따르면, 라이너 재료가 안테나 HARC를 위한 개구부에 퇴적되고 전도성 재료가 라이너 위의 개구부에 퇴적된다. 일부 실시예에 따르면, 안테나 HARC를 위한 전도성 재료는 구리, 알루미늄, 코발트, 텅스텐, 백금, 팔라듐 등을 포함한다. 일부 실시예에서, 라이너의 퇴적은, 예를 들어 화학 기상 퇴적 프로세스 또는 ALD 프로세스에 의해 수행된다. 일부 실시예에서, 안테나 HARC로의 전도성 재료의 퇴적은 스퍼터링 프로세스에 의해 수행된다.
일부 실시예에 따르면, 안테나 HARC는 에칭 정지층에 의해 ESD 셀들 위에 먼저 퇴적된 유전체 재료층 및/또는 기판으로부터 분리된다. 전도성 필라 HARC와 달리, 안테나 HARC는 전도성 필라보다 TSV의 장축(major axis)에 평행하게 연장되는 더 작은 치수를 갖고, 또는 기판에 대해 방법(600)의 공정(602)에서 제조되는 ESD 셀들과 동일한 측의 TSV의 부분보다 TSV의 장축에 평행하게 연장되는 더 작은 치수를 갖는다.
방법(600)은 관통 실리콘 비아(TSV)가 제조되는 공정(614)을 포함한다.
일부 실시예에 따르면, 반도체 디바이스를 관통하여 TSV를 제조하는 단계는 유전체 재료층 위에 패터닝 재료층을 퇴적하는 단계, 패턴을 상기 패터닝 재료층에 전사하는 단계, 전사된 패턴에 대응하는 패터닝 재료층의 개구부를 통해 유전체 재료의 상부 표면을 노출시키는 단계를 포함한다. 반도체 디바이스를 관통하여 TSV를 제조하는 단계는 유전체 재료층 아래의 기판을 노출시키기 위해 유전체 재료층을 관통하여 제1 에칭 프로세스를 수행하는 단계, 및 기판 전체를 관통하여 연장되는 개구부를 형성하기 위해 제2 에칭 프로세스를 수행하는 단계를 더 포함한다.
반도체 디바이스를 관통하여 TSV를 제조하는 단계는 기판 전체를 관통하는 그리고 유전체 재료층을 관통하는 개구부에 전도성 재료를 퇴적하는 단계를 더 포함한다. 일부 실시예에서, TSV는 구리, 알루미늄, 또는 구리와 알루미늄의 합금으로 채워진다.
방법(600)은 안테나 패드가 제조되는 공정(616)을 포함한다.
안테나 패드는 유전체 재료층 위에 패터닝 재료층을 퇴적하는 단계, 패턴을 패터닝 재료층에 전사하는 단계, 및 전사된 패턴에 대응하는 패터닝 재료층의 개구부를 통해 유전체 재료의 상부 표면을 노출시키는 단계와 관련된 공정들을 수행함으로써 제조된다. 안테나 패드를 제조하는 단계는, [1] 기판에 대해 ESD 셀들과 동일한 측에 있는 TSV의 단부, 및 [2] 기판에 대해 ESD 셀들과 동일한 측에 있는 TSV의 단부와 직접 접촉하도록 제조된 콘택들 또는 비아들(예를 들어, 도 5b의 콘택들(512) 참조) 중 하나를 노출시키기 위해 유전체 재료층을 관통하여 에칭 프로세스를 수행하는 단계를 더 포함한다. 안테나 패드를 제조하는 단계는, TSV 단부와 직접 접촉하는 콘택들의 TSV 단부를 노출시키기 위한 에칭 프로세스 동안 형성된 개구부에 전도성 안테나 패드 재료를 부가하는 단계를 더 포함한다. 일부 실시예에서, 전도성 안테나 패드 재료를 부가하는 단계는 라이너 층을 추가하고, 구리 전기도금(electroplating)을 수행하는 것을 포함한다. 일부 실시예에서, 전도성 안테나 패드 재료를 부가하는 단계는 안테나 패드 개구부를 채우기 위해 스퍼터링 프로세스를 수행하는 것을 포함한다.
방법(600)은 안테나 패드가 안테나 및 전도성 필라에 전기적으로 연결되는 공정(618)을 포함한다. 일부 실시예에서, 안테나에 안테나 패드를 전기적으로 연결하는 단계는 공정(616) 동안 수행되고, 여기서 안테나 및 TSV는 전도성 안테나 패드 재료, 또는 안테나 및 필라 각각의 단부에 전기적으로 연결되는 비아들의 퇴적 동안 각각 노출되어 있다.
일부 실시예에서, 안테나 패드는 안테나 패드와 동일한 유전체 재료층에 있는 전도성 라인에 의해 전도성 필라에 전기적으로 연결된다. 일부 실시예에서, 전도성 안테나 패드 재료는 안테나 패드 개구부가 전도성 안테나 패드 재료로 채워지는 것과 동일한 TSV 위에 안테나 패드 개구부를 제조하는 프로세스 동안 형성된 트렌치에 부가된다.
도 7은 일부 실시예에 따른 전자 프로세스 제어(EPC) 시스템(700)의 블록도이다. 방법들은 위에서 상세히 설명된 GAA 구조의 일부 실시예에 대응하는 셀 레이아웃 다이어그램을 생성하기 위해 시스템들을 사용하고, 이러한 시스템의 일부 실시예에 따른, 예를 들어 EPC 시스템(700)을 사용한다. 일부 실시예에서, EPC 시스템(700)은 하드웨어 프로세서(702) 및 비일시적 컴퓨터 판독가능 저장매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 컴퓨터 판독가능 저장매체(704)는 무엇보다도, 컴퓨터 프로그램 코드(또는 명령어)(706), 즉 실행가능한 명령어 세트를 인코딩, 즉, 저장한다. 하드웨어 프로세서(702)에 의한 컴퓨터 프로그램 코드(706)의 실행은 본 명세서에 설명된 구조들 및 방법들 중 하나 이상에 따라 여기에 설명된 방법들 중 적어도 일부를 구현하는 EPC 툴을 (적어도 부분적으로) 나타낸다.
하드웨어 프로세서(702)는 버스(718)를 통해 컴퓨터 판독가능 저장매체(704)에 전기적으로 연결된다. 하드웨어 프로세서(702)는 또한 버스(718)에 의해 I/O 인터페이스(712)에 전기적으로 연결된다. 네트워크 인터페이스(714)는 또한 버스(718)를 통해 하드웨어 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(714)는 네트워크(716)에 연결되어 하드웨어 프로세서(702)와 컴퓨터 판독가능 저장매체(704) 모두가 네트워크(716)를 통해 외부 요소들에 연결될 수 있다. 하드웨어 프로세서(702)는 컴퓨터 판독가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성되어, EPC 시스템(700)이 언급된 프로세스들 및/또는 방법들 중 적어도 일부를 수행하기 위해 사용 가능하게 한다. 하나 이상의 실시예에서, 하드웨어 프로세서(702)는 중앙처리장치(CPU), 멀티프로세서, 분산처리시스템, 주문형 집적회로(ASIC), 및/또는 적절한 프로세싱 유닛이다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장매체(704)는 전자, 자기, 광학, 전자기, 적외선, 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터 판독가능 저장매체(704)는 반도체 또는 솔리드 스테이트(solid-state) 메모리, 자기 테이프, 착탈식 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 읽기전용 메모리(ROM), 강성(rigid) 자기 디스크, 및/또는 광 디스크를 포함한다. 광 디스크를 사용하는 하나 이상의 실시예에서, 컴퓨터 판독가능 저장매체(704)는 컴팩트 디스크 읽기전용 메모리(CD ROM), CD R/W(compact disk-read/write), 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예에서, 컴퓨터 판독가능 저장매체(704)는 EPC 시스템(700)(여기서 그러한 실행은 EPC 툴을 (적어도 부분적으로) 나타냄)이 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부를 수행하는 데 사용 가능하게 하도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 저장매체(704)는 또한 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예에서, 컴퓨터 판독가능 저장매체(704)는, 일부 실시예에서 제어 알고리즘, 프로세스 변수 및 상수, 타겟 범위, 설정값(set points), 프로그래밍 제어 데이터, 및 다양한 프로세스의 통계적 프로세스 제어(statistical process control, SPC) 및/또는 모델 예측 제어(model predictive control, MPC) 기반 제어를 가능하게 하기 위한 코드를 포함하는 프로세스 제어 데이터(708)를 저장한다.
EPC 시스템(700)은 I/O 인터페이스(712)를 포함한다. I/O 인터페이스(712)는 외부 회로에 연결된다. 하나 이상의 실시예에서, I/O 인터페이스(712)는 하드웨어 프로세서(702)에 정보 및 명령을 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린, 및/또는 커서 방향 키를 포함한다.
EPC 시스템(700)은 또한 하드웨어 프로세서(702)에 연결된 네트워크 인터페이스(714)를 포함한다. 네트워크 인터페이스(714)는 EPC 시스템(700)이 하나 이상의 다른 컴퓨터 시스템들이 연결된 네트워크(716)와 통신하도록 허용한다. 네트워크 인터페이스(714)는 BLUETOOTH, WIFI, WIMAX, GPRS 또는 WCDMA와 같은 무선 네트워크 인터페이스; 또는 이더넷, USB, 또는 IEEE 1364와 같은 유선 네트워크 인터페이스를 포함한다. 하나 이상의 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 둘 이상의 EPC 시스템(700)에서 구현된다.
EPC 시스템(700)은 원하는 집적회로 디바이스를 생산하기 위해 미리 정해진 일련의 제조 공정들을 수행할 이온 주입 툴, 에칭 툴, 퇴적 툴, 코팅 툴, 린싱 툴, 클리닝 툴, 화학적 기계적 평탄화(CMP) 툴, 테스팅 툴, 검사 툴, 이송 시스템 툴, 및 열 처리 툴 중 하나 이상을 포함하는 제조 툴(720)에 정보를 전송하거나 이로부터 정보를 수신하도록 구성된다. 상기 정보는 특정 제조 프로세스의 실행, 진행 및/또는 완료를 제어, 모니터링 및/또는 평가하는 데 사용되는 운용 데이어(operational data), 파라미터 데이터(parametric data), 테스트 데이터 및 기능 데이터 중 하나 이상을 포함한다. 프로세스 툴 정보는 컴퓨터 판독가능 저장매체(704)에 저장 및/또는 그로부터 검색된다.
EPC 시스템(700)은 I/O 인터페이스(712)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(712)를 통해 수신되는 정보는 하드웨어 프로세서(702)에 의한 프로세싱을 위한 명령어, 데이터, 프로그래밍 데이터, 예를 들어 층 두께, 이격거리, 구조 및 층 저항, 및 피처 크기를 지정하는 설계 규칙, 프로세스 성능 이력, 타겟 범위, 설정값 및/또는 기타 파라미터 중 하나 이상을 포함한다. 정보는 버스(718)를 통해 하드웨어 프로세서(702)로 전송된다. EPC 시스템(700)은 I/O 인터페이스(712)를 통해 사용자 인터페이스(UI)와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(710)로 컴퓨터 판독가능 매체(704)에 저장된다.
일부 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 프로세서에 의한 실행을 위한 독립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 추가적인 소프트웨어 애플리케이션의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그인(plug-in)으로 구현된다. 일부 실시예에서, 언급된 프로세스들 및/또는 방법들 중 적어도 하나는 EPC 툴의 일부인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예에서, 언급된 프로세스들 및/또는 방법들의 일부 또는 전부는 EPC 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다.
일부 실시예에서, 프로세스들은 비일시적인 컴퓨터 판독가능 기록매체에 저장된 프로그램의 기능(functions)으로서 실현된다. 비일시적인 컴퓨터 판독가능 기록매체의 예는 이에 국한되는 것은 아니지만, 외부/착탈식 및/또는 내부/내장형 스토리지 또는 메모리 유닛, 예를 들어 DVD와 같은 광 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리 중 하나 이상을 포함한다.
도 8은 IC 디바이스를 제조하기 위한 일부 실시예에 따른 집적회로(IC) 제조 시스템(800) 및 이와 관련된 IC 제조 흐름의 블록도이다. 일부 실시예에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크 및 (B) 반도체 집적회로 층의 적어도 하나의 구성요소 중 적어도 하나가 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은 디자인 하우스(820), 마스크 하우스(830), 및 IC 제조자/제작자("팹(fab)")(850)와 같은 엔티티들을 포함하며, 이들은 IC 디바이스(860) 제조와 관련된 설계, 개발, 및 제조 사이클 및/또는 서비스에 있어서 서로 상호작용한다. 웨이퍼 상에 다수의 IC 디바이스들을 형성하기 위한 제조 프로세스가 완료되면, 최종 IC 디바이스 제품을 얻기 위해 웨이퍼는 디바이스에 따라, 프로그래밍, 전기 테스트 및 패키징을 위해 선택적으로 백엔드(backend) 또는 백 엔드 오브 라인(BEOL)(880)으로 보내진다. 제조 시스템(800)에서 상기 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예에서, 통신 네트워크는 단일의 네트워크이다. 일부 실시예에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 서로 상이한 네트워크이다.
통신 네트워크는 유선 및/또는 무선 통신 채널을 포함한다. 각 엔티티는 하나 이상의 다른 엔티티들과 상호 작용하고 하나 이상의 다른 엔티티들에 서비스를 제공하고/하거나 하나 이상의 다른 엔티티들로부터 서비스를 받는다. 일부 실시예에서, 디자인 하우스(820), 마스크 하우스(830), 및 IC Fab(850) 중 둘 이상은 하나의 더 큰 회사에 의해 소유된다. 일부 실시예에서, 디자인 하우스(820), 마스크 하우스(830) 및 IC Fab(850) 중 둘 이상은 공통의 시설에 공존하고 공통의 자원을 사용한다.
디자인 하우스(또는 디자인 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 IC 디바이스(860)를 위해 설계된 다양한 기하학적 패턴을 포함한다. 기하학적 패턴은 제조될 IC 디바이스(860)의 다양한 구성요소들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴에 대응한다. 다양한 층들은 결합되어 다양한 IC 피처들을 형성한다.
예를 들어, IC 설계 레이아웃 다이어그램(822)의 일 부분은 반도체 기판(예를 들어, 실리콘 웨이퍼) 및 반도체 기판 상에 배치된 다양한 재료층들에 형성될, 활성 영역, 게이트 전극, 소스 및 드레인, 층간 상호접속의 금속 라인 또는 비아, 및 본딩 패드를 위한 개구부와 같은 다양한 IC 피처들을 포함한다. 디자인 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 배선 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 패턴에 대한 정보를 갖는 하나 이상의 데이터 파일로 제공된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
수정되지 않은 IC 설계 레이아웃 다이어그램과 비교하여, 수정된(modified) IC 설계 레이아웃 다이어그램의 패턴은, 예를 들어 집적회로의 기생 커패시턴스를 줄이기 위해 적절한 방법에 의해 조정되므로, 상기 수정된 IC 설계 레이아웃 다이어그램은 레이아웃 다이어그램에서 전도성 라인의 위치를 변경한 결과, 및 일부 실시예에서는, 내부에 위치되는 용량성 격리 구조체를 형성하기 위한 피처들이 없는 수정된 IC 설계 레이아웃 다이어그램을 갖는 IC 구조와 비교하여, IC 설계 레이아웃 다이어그램에 기생 커패시턴스를 추가로 줄이기 위해 용량성 격리 구조체와 관련된 피처들을 삽입한 결과를 반영한다.
마스크 하우스(830)는 마스크 데이터 준비(832) 및 마스크 제작(844)을 포함한다. 마스크 하우스(830)는 IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크(또는 포토마스크, 또는 레티클)(845)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는 마스크 데이터 준비(832)를 수행하고, 여기서 IC 설계 레이아웃 다이어그램(822)은 대표 데이터 파일(representative data file)("RDF")로 변환된다. 마스크 데이터 준비(832)는 마스크 제작(844)에 RDF를 제공한다. 마스크 제작(844)은 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 RDF를 마스크(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 변환한다. IC 설계 레이아웃 다이어그램(822)은 마스크 라이터의 특정 특성 및/또는 IC Fab(850)의 요구사항에 부합하도록 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제작(844)은 별개의 요소로서 도시되어 있다. 일부 실시예에서, 마스크 데이터 준비(832) 및 마스크 제작(844)은 집합적으로 마스크 데이터 준비로 지칭될 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는 회절, 간섭, 기타 프로세스 효과 등에서 발생할 수 있는 것과 같은 이미지 오차를 보상하기 위해 리소그래피 향상 기술을 사용하는 광 근접 보정(optical proximity correction, OPC)을 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예에서, 마스크 데이터 준비(832)는 축외(off-axis) 조명, 분해능 미만 어시스트 피처(sub-resolution assist features), 위상 시프팅 마스크, 기타 적절한 기술 등 또는 이들의 조합과 같은 추가적인 해상도 향상 기술(resolution enhancement techniques, RET)을 포함한다. 일부 실시예에서, OPC를 역 이미징(inverse imaging) 문제로 취급하는 역 리소그래피 기술(inverse lithography technology, ILT)이 또한 사용된다.
일부 실시예에서, 마스크 데이터 준비(832)는 반도체 제조 프로세스 등에서의 변동성을 고려하여 충분한 마진을 보장하기 위해, 특정 기하학적 및/또는 연결성 제약을 포함하는 마스크 생성 규칙 세트를 사용하여 OPC에서 프로세스들을 거친 IC 설계 레이아웃 다이어그램(822)을 검사하는 마스크 규칙 검사기(mask rule checker, MRC)를 포함한다. 일부 실시예에서, MRC는 IC 설계 레이아웃 다이어그램(822)을 수정하여 마스크 제작(844) 동안의 제한을 보상하고, 이는 마스크 생성 규칙을 충족시키기 위해 OPC에 의해 수행된 수정의 일부를 원상태로 되돌릴 수 있다.
일부 실시예에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC Fab(850)에 의해 구현될 프로세싱을 시뮬레이션하는 리소그래피 프로세스 검사(lithography process checking, LPC)를 포함한다. LPC는 IC 디바이스(860)와 같은 시뮬레이션된 제조된 디바이스를 생성하기 위해 IC 설계 레이아웃 다이어그램(822)에 기초하여 이 프로세싱을 시뮬레이션한다. LPC 시뮬레이션에서 프로세싱 파라미터는 IC 제조 사이클의 다양한 프로세스와 관련된 파라미터, IC를 제조하는 데 사용되는 툴과 관련된 파라미터, 및/또는 제조 프로세스의 다른 측면을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도(depth of focus)("DOF"), 마스크 오차 향상 인자(mask error enhancement factor)("MEEF"), 기타 적절한 인자 등, 또는 이들의 조합과 같은 다양한 인자를 고려한다. 일부 실시예에서, 시뮬레이션된 제조된 디바이스가 LPC에 의해 생성된 후, 시뮬레이션된 디바이스가 설계 규칙을 충족하기에 형상이 충분히 가깝지 않은 경우, OPC 및/또는 MRC가 IC 설계 레이아웃 다이어그램(822)을 추가로 정제하기 위해 반복된다.
마스크 데이터 준비(832)에 대한 상기 설명은 명확성을 위해 단순화되었음을 이해해야 한다. 일부 실시예에서, 마스크 데이터 준비(832)는 제조 규칙에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 로직 연산(logic operation)(LOP)과 같은 추가적인 피처들을 포함한다. 추가적으로, 마스크 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용되는 프로세스들이 다양한 상이한 순서로 실행될 수 있다. 마스크 데이터 준비(832) 후 및 마스크 제작(844) 동안, 마스크(845) 또는 마스크 그룹(845)이 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 제작된다. 일부 실시예에서, 마스크 제작(844)은 IC 설계 레이아웃 다이어그램(822)에 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 일부 실시예에서, 전자빔(e-빔) 또는 다중 e-빔의 메커니즘이 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(845) 상에 패턴을 형성하는 데 사용된다. 마스크(845)는 다양한 기술로 형성될 수 있다. 일부 실시예에서, 마스크(845)는 바이너리(binary) 기술을 사용하여 형성된다. 일부 실시예에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 이미지 감광 재료층(image sensitive material layer)(예를 들어, 포토레지스트)을 노광시키는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 영역에 의해 차단되고 투명 영역을 통해 투과한다. 일 예에서, 마스크(845)의 바이너리 마스크 버전은 투명 기판(예를 들어, 용융 석영) 및 바이너리 마스크의 불투명 영역에 코팅된 불투명 재료(예를 들어, 크롬)를 포함한다.
다른 예에서, 마스크(845)는 위상 시프트 기술을 사용하여 형성된다. 마스크(845)의 위상 시프트 마스크(phase shift mask, PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴에서의 다양한 피처들은 해상도 및 이미징 품질을 향상시키기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇠되는 PSM 또는 교번하는 PSM일 수 있다. 마스크 제작(844)에 의해 생성된 마스크(들)는 다양한 프로세스에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(853)에 다양한 도핑된 영역을 형성하기 위한 이온 주입 프로세스에서, 반도체 웨이퍼(853)에 다양한 에칭 영역을 형성하기 위한 에칭 프로세스에서, 및/또는 다른 적절한 프로세스에서 사용된다. IC Fab(850)은 웨이퍼 제작(852)을 포함한다. IC Fab(850)은 다양한 상이한 IC 제품들을 제작하기 위한 하나 이상의 제조 시설을 포함하는 IC 제작 비즈니스이다. 일부 실시예에서, IC Fab(850)은 반도체 파운드리이다. 예를 들어, 다수의 IC 제품들의 프론트 엔드 제작(프론트-엔드-오브-라인(FEOL) 제작)을 위한 제조 시설이 있을 수 있는 한편, 제2 제조 시설은 IC 제품들의 상호접속 및 패키징을 위한 백 엔드 제작(백-엔드-오브-라인(BEOL) 제작)을 제공할 수 있고, 제3 제조 시설은 파운드리 비즈니스에 대해 다른 서비스를 제공할 수 있다.
웨이퍼 제작(852)은 포토레지스트, 폴리이미드(polyimide), 실리콘 옥사이드, 실리콘 나이트라이드(예를 들어, Si3N4, SiON, SiC, SiOC), 또는 이들의 조합의 하나 이상의 층을 포함하는 마스크 재료로 구성된, 반도체 기판 상에 형성되는 마스크 재료의 패턴화된 층을 형성하는 것을 포함한다. 일부 실시예에서, 마스크(845)는 마스크 재료의 단일 층을 포함한다. 일부 실시예에서, 마스크(845)는 마스크 재료의 다수의 층을 포함한다.
일부 실시예에서, 마스크 재료는 조명 소스에 대한 노출에 의해 패터닝된다. 일부 실시예에서, 조명 소스는 전자빔 소스이다. 일부 실시예에서, 조명 소스는 빛을 방출하는 램프이다. 일부 실시예에서, 상기 빛은 자외선이다. 일부 실시예에서, 상기 빛은 가시광선이다. 일부 실시예에서, 상기 빛은 적외선이다. 일부 실시예에서, 조명 소스는 서로 상이한(UV, 가시광선 및/또는 적외선) 빛의 조합을 방출한다.
마스크 패터닝 공정에 이어서, 마스크에 의해 덮이지 않은 영역, 예를 들어 패턴의 개방된 영역에 있는 핀들이 에칭되어, 상기 노출된 영역(들) 내의 하나 이상의 구조체의 치수를 변경한다. 일부 실시예에서, 에칭은 일부 실시예에 따라 플라즈마 에칭, 또는 액체 화학적 에칭 용액으로 수행된다. 상기 액체 화학적 에칭 용액은 시트르산(C6H8O7), 과산화수소(H2O2), 질산(HNO3), 황산(H2SO4), 염산(HCl), 아세트산(CH3CO2H), 플루오린화 수소산(HF), 완충 플루오린화 수소산(BHF), 인산(H3PO4), 플루오린화 암모늄(NH4F), 수산화칼륨(KOH), 에틸렌디아민 피로카테콜(ethylenediamine pyrocatechol)(EDP), 수산화테트라메틸암모늄(tetramethylammonium hydroxide)(TMAH), 또는 이들의 조합과 같은 하나 이상의 에칭제를 포함한다.
일부 실시예에서, 에칭 프로세스는 건식 에칭 또는 플라즈마 에칭 프로세스이다. 기판 재료의 플라즈마 에칭은 전자기장에 의해 여기되어 이온으로 해리되는 할로겐-함유 반응성 가스 사용하여 수행된다. 반응성 또는 에칭제 가스는 예를 들어 CF4, SF6, NF3, Cl2, CCL2F2, SiCl4, BCl2, 또는 이들의 조합을 포함하지만, 다른 반도체 재료의 에칭제 가스도 본 개시의 범위 내에서 고려된다. 이온은 교번하는 전자기장에 의해 또는 이 기술분야에 알려진 플라즈마 에칭 방법에 따른 고정 바이어스(fixed bias)에 의해 노출된 재료를 타격(strike)하도록 가속된다.
일부 실시예에서, 에칭 프로세스는 기능적 영역(functional area)(들)에서 노출되는 구조체를 산소 함유 분위기에서 제공하여 노출되는 구조체의 외측 부분을 산화시키는 단계와, 그 다음 산화된 재료를 제거하고 수정된 구조체를 남기기 위해, 위에 설명된 바와 같은 플라즈마 에칭 또는 액체 화학적 에칭과 같은 화학적 트리밍 프로세스를 포함한다. 일부 실시예에서, 산화 후 이어지는 화학적 트리밍이 수행되어 노출되는 재료에 대해 더 큰 치수 선택성을 제공하고 제조 프로세스 동안 우발적인 재료 제거 가능성을 감소시킨다. 일부 실시예에서, 노출되는 구조체는 게이트 구조체가 게이트 구조체의 측면을 덮는 유전체 지지 매체에 매립되어 있는 게이트-올-어라운드(GAA)의 나노시트 및/또는 게이트 구조체를 포함한다. 일부 실시예에서, 기능적 영역의 게이트 구조체의 노출되는 부분들은 유전체 지지 매체의 상부 표면보다 위에 있는 게이트 구조체들의 상부 표면 및 측면이고, 여기서 유전체 지지 매체의 상부 표면은 나노시트 스택들의 상부 표면 아래의 레벨로 리세싱되었지만, 여전히 나노시트 스택 측면들의 하부 부분을 덮고 있다.
IC Fab(850)은 IC 디바이스(860)를 제작하기 위해 마스크 하우스(830)에 의해 제작된 마스크(들)(845)을 사용한다. 따라서, IC Fab(850)은 IC 디바이스(860)를 제작하기 위해 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용한다. 일부 실시예에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하여 IC Fab(850)에 의해 제조된다. 일부 실시예에서, IC 제작은 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노광을 수행하는 것을 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 그 위에 형성된 재료층들을 갖는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 다양한 도핑 영역, 유전체 피처, 다중레벨 인터커넥트 등(후속 제조 단계들에서 형성됨) 중 하나 이상을 더 포함한다.
도 9는 도 7, 구체적으로 블록(708, 720) 및 도 8, 구체적으로 블록(850)에서 제안된 일부 실시예에 따라 IC 디바이스를 제조하기 위한 팹/프론트 엔드/파운드리 내에 정의된 다양한 프로세싱부들의 개략도이다. 프론트 엔드 오브 라인(FEOL) IC 디바이스 제조에 사용되는 프로세싱부들은 전형적으로 다양한 프로세싱부들 사이에서 웨이퍼들을 이동시키기 위한 웨이퍼 이송 공정(902)을 포함한다. 일부 실시예에서, 웨이퍼 이송 공정은 도 7에 따른 그리고 프로세스 제어 공정을 제공하는 데 사용되는 전자 프로세스 제어(EPC) 시스템에 통합될 것이고, 웨이퍼들이 적시에 프로세싱되고 프로세스 흐름에 의해 결정된 대로 적절한 프로세싱부들에 순차적으로 전달되도록 보장한다. 일부 실시예에서, EPC 시스템은 또한 정의된 프로세싱 장비의 적절한 작동을 위한 제어 및/또는 품질 보장(quality assurance) 및 파라미터 데이터를 제공할 것이다. 예를 들어, 포토리소그래피 공정(904), 에칭 공정(906), 이온 주입 공정(908), 클린업/스트립 공정(910), 화학적 기계적 연마(CMP) 공정(912), 에피택셜 성장 공정(914), 퇴적 공정(916) 및 열 처리(918)를 제공하는 다양한 프로세싱부들이 웨이퍼 이송 공정(902)에 의해 상호 연결될 것이다.
집적회로(IC) 제조 시스템 및 이와 관련된 IC 제조 흐름에 관한 추가적인 세부사항들이, 예를 들어 2016년 2월 9일에 허여된 미국특허 No. 9,256,709, 2015년 10월 1일에 공개된 미국출원공개 No. 20150278429, 2014년 2월 6일에 공개된 미국출원공개 No. 20140040838, 및 2007년 8월 21일에 허여된 미국특허 No. 7,260,442에 설명되어 있으며, 이들 각각은 그 전체 내용이 참조로 본 명세서에 편입된다.
본 개시에서는, 안테나 어레이가 TSV 주위의 반도체 디바이스의 FEOL 배제 구역 및 BEOL 배제 구역 내에 수직 방향으로(예를 들어, TSV의 장축과 평행하게) 배열되는 반도체 디바이스가 설명되어 있다. 안테나 어레이는 TSV의 원주 주위에 부분적으로(partly) 또는 완전히(completely) 배열된다. 접지링은 반도체 디바이스에서 기판 상부 표면과 동일한 레벨에서 TSV 주위로 연장된다. 반도체 디바이스에 대한 ESD 보호부가 반도체 디바이스에서 기판 레벨에 위치되는 ESD 셀들에 의해 제공된다. ESD 셀들은 전기적으로 병렬로 연결되고, 전도성 필라에 의해 TSV의 상단(예를 들어, 기판에 대해 ESD 셀들과 동일한 측의 단부)에서 안테나 패드에 연결되는 복수의 다이오드들을 포함한다. ESD 셀들은 안테나 패드에 의해 안테나 어레이에 전기적으로 연결된다. ESD 셀들에서 다이오드의 수는 2개 이상 20개 이하의 범위이다. 일부 실시예에서, 전도성 필라 및 안테나 어레이의 안테나는 고종횡비 콘택, 또는 HARC 구조체이다.
본 개시의 양태들은 기판의 관통 실리콘 비아(through-silicon via, TSV) 구역 내의 관통 실리콘 비아(TSV) - 상기 TSV는 상기 기판을 관통하여 연장됨 -; 상기 TSV의 제1 단부에 근접하고 상기 TSV 구역과 접촉하는 ESD 셀 - 상기 ESD 셀은 서로 병렬로 전기적으로 연결된 다이오드들의 세트를 포함함 -; 상기 TSV의 제2 단부에 전기적으로 연결된 안테나 패드; 상기 안테나 패드에 전기적으로 연결되고 제1 방향으로 연장되는 안테나 - 상기 제1 방향은 상기 TSV의 장축과 평행함 -; 및 상기 기판에 대해 상기 안테나 패드와 동일한 측에서 상기 제1 방향으로 상기 TSV와 평행하게 연장되는 전도성 필라(conductive pillar) - 상기 전도성 필라의 제1 단부는 상기 안테나 패드에 전기적으로 연결되고, 상기 전도성 필라의 제2 단부는 상기 ESD 셀의 상기 다이오드들의 세트에 전기적으로 연결됨 - 를 포함하는 반도체 디바이스에 관한 것이다. 일부 실시예에서, 상기 안테나 패드는 상기 TSV의 제2 단부와 직접 접촉한다. 일부 실시예에서, 상기 안테나는 상기 TSV로부터 제1 이격 거리에 있고, 상기 전도성 필라는 상기 TSV로부터 제2 이격 거리에 있고, 상기 제2 이격 거리는 상기 제1 이격 거리보다 크다. 일부 실시예에서, 상기 반도체 디바이스는 상기 TSV로부터 상기 제1 이격 거리에서 상기 TSV에 평행하게 연장되고 상기 TSV의 원주(circumference) 주위를 통해 분포되는 안테나 라인들(antenna lines)의 세트를 더 포함하고, 상기 제1 이격 거리는 상기 TSV와 상기 TSV 구역의 둘레(perimeter) 간의 가장 작은 거리보다 더 작은 거리이다. 일부 실시예에서, 반도체 디바이스는 상기 TSV의 상기 제1 단부에 근접한 ESD 셀들의 세트를 포함하고, 상기 ESD 셀들의 세트는 상기 TSV 구역의 둘레를 따라 배열되고 TSV 구역 주위로 연장된다. 일부 실시예에서, 각각의 ESD 셀의 다이오드의 개수는 2 이상 20 이하이다. 일부 실시예에서, 상기 전도성 필라는 비아들(vias) 및 라인 세그먼트들(line segments)의 세트를 포함한다. 일부 실시예에서, 상기 안테나는 매끄러운 측벽을 갖는 전도성 재료를 포함한다.
본 개시의 양태들은 기판 위에 반도체 디바이스를 위한 ESD 셀을 제조하는 단계 - 상기 ESD 셀은 서로 병렬로 연결된 다수의 다이오드를 포함함 -; 상기 반도체 디바이스의 상기 ESD 셀에 전기적으로 연결되는 전도성 필라를 제조하는 단계; 상기 기판을 관통하여 연장되는 관통 실리콘 비아(through-silicon via, TSV)를 제조하는 단계 - 상기 TSV는 TSV 구역 둘레를 갖는 TSV 구역 내에서 상기 기판을 관통하여 연장되고, 상기 TSV의 제1 단부는 기판에 대해 상기 ESD 셀과 동일한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에 대해 상기 ESD 셀과 상이한 측에 있음 -; 상기 기판에 대해 ESD 셀과 동일한 측에서 상기 TSV에 평행하게 연장되는 안테나를 제조하는 단계; 및 상기 TSV, 상기 안테나, 및 상기 전도성 필라에 전기적으로 연결되는 안테나 패드를 제조하는 단계를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것이다. 일부 실시예에서, 상기 ESD 셀을 제조하는 단계는 상기 TSV 구역 외부에 상기 TSV 구역 둘레를 따라 상기 ESD 셀을 제조하는 단계를 포함한다. 일부 실시예에서, 상기 안테나를 제조하는 단계는 상기 TSV 구역 둘레와 상기 TSV의 측벽 사이에 상기 안테나를 제조하는 단계를 더 포함한다. 일부 실시예에서, 상기 안테나를 제조하는 단계는 상기 기판 위의 유전체 재료를 관통하여 고종횡비 콘택(high aspect ratio contact) 에칭 프로세스를 수행하는 단계를 더 포함한다. 일부 실시예에서, 상기 방법은 상기 ESD 셀 및 상기 TSV 구역에 근접하여 상기 기판 위에 접지링(ground ring)을 제조하는 단계를 포함한다.
본 개시의 양태들은 기판 및 반도체 디바이스 인터커넥트 구조체의 관통 실리콘 비아(TSV) 구역을 관통하여 연장되는 관통 실리콘 비아(TSV); 상기 기판의 제1 면에 근접한 ESD 셀들의 세트 - 상기 ESD 셀들의 세트는 상기 TSV의 원주 주위에 연장되고, 상기 ESD 셀들의 세트의 각각의 ESD 셀은 전기적으로 병렬로 연결된 다이오드들의 세트를 포함하고, 상기 TSV의 제1 단부는 상기 기판에 대해 상기 ESD 셀들의 세트와 상이한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에 대해 상기 ESD 셀들의 세트와 동일한 측에 있음 -; 전도성 필라들의 세트 - 각각의 전도성 필라의 제1 단부는 하나의 ESD 셀에 전기적으로 연결되고, 각각의 전도성 필라의 제2 단부는 상기 TSV의 상기 제2 단부에 근접함 -; 안테나 패드 - 상기 안테나 패드는 상기 TSV의 상기 제2 단부에 근접하고, 상기 TSV의 상기 제2 단부에 전기적으로 연결되고, 상기 전도성 필라들의 세트의 전도성 필라들에 전기적으로 연결됨 -; 및 상기 TSV에 평행한 상기 TSV 구역을 관통하여 연장되고 상기 안테나 패드에 전기적으로 연결된 안테나들의 세트를 포함하는 반도체 디바이스에 관한 것이다. 일부 실시예에서, 상기 ESD 셀들의 세트의 각각의 ESD 셀은 동일한 수의 다이오드를 가진다. 일부 실시예에서, 상기 ESD 셀들의 세트의 각각의 ESD 셀에 있는 다이오드의 수는 2 이상 20 이하이다. 일부 실시예에서, 상기 안테나들의 세트의 각각의 안테나는 안테나 고종횡비 콘택(안테나 HARC)를 더 포함한다. 일부 실시예에서, 상기 전도성 필라들의 세트의 각각의 전도성 필라는 ESD 고종횡비 콘택(ESD HARC)를 더 포함한다. 일부 실시예에서, 상기 전도성 필라들의 세트의 각각의 전도성 필라는 상기 ESD 셀들의 세트의 대응하는 ESD 셀을 상기 안테나 패드에 전기적으로 연결하는 복수의 콘택들 및 전도성 라인들을 더 포함한다. 일부 실시예에서, 상기 안테나 패드는 상기 TSV의 상기 제2 단부와 직접 접촉한다. 이상의 내용은 이 분야의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징의 개요를 설명한다. 이 분야의 기술자는 여기에 소개된 실시예들과 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 또한 이 분야의 기술자는 그러한 균등한 구성은 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 이루어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
기판의 관통 실리콘 비아(through-silicon via, TSV) 구역 내의 관통 실리콘 비아(TSV) - 상기 TSV는 상기 기판을 관통하여 연장됨 -;
상기 TSV의 제1 단부에 근접하고 상기 TSV 구역과 접촉하는 ESD 셀 - 상기 ESD 셀은 서로 병렬로 전기적으로 연결된 다이오드들의 세트를 포함함 -;
상기 TSV의 제2 단부에 전기적으로 연결된 안테나 패드;
상기 안테나 패드에 전기적으로 연결되고 제1 방향으로 연장되는 안테나 - 상기 제1 방향은 상기 TSV의 장축과 평행함 -; 및
상기 기판에서 상기 안테나 패드와 동일한 측에서 상기 제1 방향으로 상기 TSV와 평행하게 연장되는 전도성 필라(conductive pillar) - 상기 전도성 필라의 제1 단부는 상기 안테나 패드에 전기적으로 연결되고, 상기 전도성 필라의 제2 단부는 상기 ESD 셀의 상기 다이오드들의 세트에 전기적으로 연결됨 -
를 포함하는, 반도체 디바이스.
실시예 2. 실시예 1에 있어서,
상기 안테나 패드는 상기 TSV의 제2 단부와 직접 접촉하는, 반도체 디바이스.
실시예 3. 실시예 1에 있어서,
상기 안테나는 상기 TSV로부터 제1 이격 거리에 있고, 상기 전도성 필라는 상기 TSV로부터 제2 이격 거리에 있고, 상기 제2 이격 거리는 상기 제1 이격 거리보다 큰, 반도체 디바이스.
실시예 4. 실시예 3에 있어서,
상기 TSV로부터 상기 제1 이격 거리에서 상기 TSV에 평행하게 연장되고 상기 TSV의 원주(circumference) 주위를 통해 분포되는 안테나 라인들의 세트를 더 포함하고, 상기 제1 이격 거리는 상기 TSV와 상기 TSV 구역의 둘레(perimeter) 간의 가장 작은 거리보다 더 작은 거리인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서,
상기 TSV의 상기 제1 단부에 근접한 ESD 셀들의 세트를 더 포함하고, 상기 ESD 셀들의 세트는 상기 TSV 구역의 둘레를 따라 배열되고 상기 TSV 구역 주위로 연장되는, 반도체 디바이스.
실시예 6. 실시예 1에 있어서,
각각의 ESD 셀의 다이오드의 개수는 2 이상 20 이하인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서,
상기 전도성 필라는 비아들 및 라인 세그먼트들의 세트를 포함하는, 반도체 디바이스.
실시예 8. 실시예 1에 있어서,
상기 안테나는 매끄러운 측벽을 갖는 전도성 재료를 포함하는, 반도체 디바이스.
실시예 9. 반도체 디바이스의 제조 방법에 있어서,
기판 위에 반도체 디바이스를 위한 ESD 셀을 제조하는 단계 - 상기 ESD 셀은 서로 병렬로 연결된 다수의 다이오드를 포함함 -;
상기 반도체 디바이스의 상기 ESD 셀에 전기적으로 연결되는 전도성 필라를 제조하는 단계;
상기 기판을 관통하여 연장되는 관통 실리콘 비아(through-silicon via, TSV)를 제조하는 단계 - 상기 TSV는 TSV 구역 둘레를 갖는 TSV 구역 내에서 상기 기판을 관통하여 연장되고, 상기 TSV의 제1 단부는 상기 기판에서 상기 ESD 셀과 동일한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에서 상기 ESD 셀과 상이한 측에 있음 -;
상기 기판에서 상기 ESD 셀과 동일한 측에서 상기 TSV에 평행하게 연장되는 안테나를 제조하는 단계; 및
상기 TSV, 상기 안테나, 및 상기 전도성 필라에 전기적으로 연결되는 안테나 패드를 제조하는 단계
를 포함하는, 반도체 디바이스의 제조 방법.
실시예 10. 실시예 9에 있어서,
상기 ESD 셀을 제조하는 단계는 상기 TSV 구역 외부에 상기 TSV 구역 둘레를 따라 상기 ESD 셀을 제조하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 11. 실시예 10에 있어서,
상기 안테나를 제조하는 단계는 상기 TSV 구역 둘레와 상기 TSV의 측벽 사이에 상기 안테나를 제조하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 12. 실시예 9에 있어서,
상기 안테나를 제조하는 단계는 상기 기판 위의 유전체 재료를 관통하여 고종횡비 콘택(high aspect ratio contact) 에칭 프로세스를 수행하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 13. 실시예 9에 있어서,
상기 ESD 셀 및 상기 TSV 구역에 근접하여 상기 기판 위에 접지링(ground ring)을 제조하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 14. 반도체 디바이스에 있어서,
기판 및 반도체 디바이스 인터커넥트 구조체의 관통 실리콘 비아(TSV) 구역을 관통하여 연장되는 관통 실리콘 비아(TSV);
상기 기판의 제1 면에 근접한 ESD 셀들의 세트 - 상기 ESD 셀들의 세트는 상기 TSV의 원주 주위에 연장되고, 상기 ESD 셀들의 세트의 각각의 ESD 셀은 전기적으로 병렬로 연결된 다이오드들의 세트를 포함하고, 상기 TSV의 제1 단부는 상기 기판에서 상기 ESD 셀들의 세트와 상이한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에서 상기 ESD 셀들의 세트와 동일한 측에 있음 -;
전도성 필라들의 세트 - 각각의 전도성 필라의 제1 단부는 하나의 ESD 셀에 전기적으로 연결되고, 각각의 전도성 필라의 제2 단부는 상기 TSV의 상기 제2 단부에 근접함 -;
안테나 패드 - 상기 안테나 패드는 상기 TSV의 상기 제2 단부에 근접하고, 상기 TSV의 상기 제2 단부에 전기적으로 연결되고, 상기 전도성 필라들의 세트의 전도성 필라들에 전기적으로 연결됨 -; 및
상기 TSV에 평행하게 상기 TSV 구역을 관통하여 연장되고 상기 안테나 패드에 전기적으로 연결된 안테나들의 세트
를 포함하는, 반도체 디바이스.
실시예 15. 실시예 14에 있어서,
상기 ESD 셀들의 세트의 각각의 ESD 셀은 동일한 수의 다이오드를 가지는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 ESD 셀들의 세트의 각각의 ESD 셀에 있는 다이오드의 수는 2 이상 내지 20 이하의 범위인, 반도체 디바이스.
실시예 17. 실시예 14에 있어서,
상기 안테나들의 세트의 각각의 안테나는 안테나 고종횡비 콘택(안테나 HARC)을 더 포함하는, 반도체 디바이스.
실시예 18. 실시예 14에 있어서,
상기 전도성 필라들의 세트의 각각의 전도성 필라는 ESD 고종횡비 콘택(ESD HARC)을 더 포함하는, 반도체 디바이스.
실시예 19. 실시예 14에 있어서,
상기 전도성 필라들의 세트의 각각의 전도성 필라는 상기 ESD 셀들의 세트의 대응하는 ESD 셀을 상기 안테나 패드에 전기적으로 연결하는 복수의 콘택들 및 전도성 라인들을 더 포함하는, 반도체 디바이스.
실시예 20. 실시예 14에 있어서,
상기 안테나 패드는 상기 TSV의 상기 제2 단부와 직접 접촉하는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판의 관통 실리콘 비아(through-silicon via, TSV) 구역 내의 관통 실리콘 비아(TSV) - 상기 TSV는 상기 기판을 관통하여 연장됨 -;
    상기 TSV의 제1 단부에 근접하고 상기 TSV 구역과 접촉하는 ESD 셀 - 상기 ESD 셀은 서로 병렬로 전기적으로 연결된 다이오드들의 세트를 포함함 -;
    상기 TSV의 제2 단부에 전기적으로 연결된 안테나 패드;
    상기 안테나 패드에 전기적으로 연결되고 제1 방향으로 연장되는 안테나 - 상기 제1 방향은 상기 TSV의 장축과 평행함 -; 및
    상기 기판에서 상기 안테나 패드와 동일한 측에서 상기 제1 방향으로 상기 TSV와 평행하게 연장되는 전도성 필라(conductive pillar) - 상기 전도성 필라의 제1 단부는 상기 안테나 패드에 전기적으로 연결되고, 상기 전도성 필라의 제2 단부는 상기 ESD 셀의 상기 다이오드들의 세트에 전기적으로 연결됨 -
    를 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 안테나 패드는 상기 TSV의 제2 단부와 직접 접촉하는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 안테나는 상기 TSV로부터 제1 이격 거리에 있고, 상기 전도성 필라는 상기 TSV로부터 제2 이격 거리에 있고, 상기 제2 이격 거리는 상기 제1 이격 거리보다 큰, 반도체 디바이스.
  4. 제3항에 있어서,
    상기 TSV로부터 상기 제1 이격 거리에서 상기 TSV에 평행하게 연장되고 상기 TSV의 원주(circumference) 주위를 통해 분포되는 안테나 라인들의 세트를 더 포함하고, 상기 제1 이격 거리는 상기 TSV와 상기 TSV 구역의 둘레(perimeter) 간의 가장 작은 거리보다 더 작은 거리인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 TSV의 상기 제1 단부에 근접한 ESD 셀들의 세트를 더 포함하고, 상기 ESD 셀들의 세트는 상기 TSV 구역의 둘레를 따라 배열되고 상기 TSV 구역 주위로 연장되는, 반도체 디바이스.
  6. 제1항에 있어서,
    각각의 ESD 셀의 다이오드의 개수는 2 이상 20 이하인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 전도성 필라는 비아들 및 라인 세그먼트들의 세트를 포함하는, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 안테나는 매끄러운 측벽을 갖는 전도성 재료를 포함하는, 반도체 디바이스.
  9. 반도체 디바이스의 제조 방법에 있어서,
    기판 위에 반도체 디바이스를 위한 ESD 셀을 제조하는 단계 - 상기 ESD 셀은 서로 병렬로 연결된 다수의 다이오드를 포함함 -;
    상기 반도체 디바이스의 상기 ESD 셀에 전기적으로 연결되는 전도성 필라를 제조하는 단계;
    상기 기판을 관통하여 연장되는 관통 실리콘 비아(through-silicon via, TSV)를 제조하는 단계 - 상기 TSV는 TSV 구역 둘레를 갖는 TSV 구역 내에서 상기 기판을 관통하여 연장되고, 상기 TSV의 제1 단부는 상기 기판에서 상기 ESD 셀과 동일한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에서 상기 ESD 셀과 상이한 측에 있음 -;
    상기 기판에서 상기 ESD 셀과 동일한 측에서 상기 TSV에 평행하게 연장되는 안테나를 제조하는 단계; 및
    상기 TSV, 상기 안테나, 및 상기 전도성 필라에 전기적으로 연결되는 안테나 패드를 제조하는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 및 반도체 디바이스 인터커넥트 구조체의 관통 실리콘 비아(TSV) 구역을 관통하여 연장되는 관통 실리콘 비아(TSV);
    상기 기판의 제1 면에 근접한 ESD 셀들의 세트 - 상기 ESD 셀들의 세트는 상기 TSV의 원주 주위에 연장되고, 상기 ESD 셀들의 세트의 각각의 ESD 셀은 전기적으로 병렬로 연결된 다이오드들의 세트를 포함하고, 상기 TSV의 제1 단부는 상기 기판에서 상기 ESD 셀들의 세트와 상이한 측에 있고, 상기 TSV의 제2 단부는 상기 기판에서 상기 ESD 셀들의 세트와 동일한 측에 있음 -;
    전도성 필라들의 세트 - 각각의 전도성 필라의 제1 단부는 하나의 ESD 셀에 전기적으로 연결되고, 각각의 전도성 필라의 제2 단부는 상기 TSV의 상기 제2 단부에 근접함 -;
    안테나 패드 - 상기 안테나 패드는 상기 TSV의 상기 제2 단부에 근접하고, 상기 TSV의 상기 제2 단부에 전기적으로 연결되고, 상기 전도성 필라들의 세트의 전도성 필라들에 전기적으로 연결됨 -; 및
    상기 TSV에 평행하게 상기 TSV 구역을 관통하여 연장되고 상기 안테나 패드에 전기적으로 연결된 안테나들의 세트
    를 포함하는, 반도체 디바이스.
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