JP3313668B2 - データ処理装置、情報記憶媒体 - Google Patents
データ処理装置、情報記憶媒体Info
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- 238000009792 diffusion process Methods 0.000 claims description 18
- 230000006870 function Effects 0.000 description 15
- 238000003672 processing method Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 9
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- 238000010586 diagram Methods 0.000 description 6
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Description
【０００１】
【発明の属する技術分野】本発明は、セルベースブロッ
クとゲートアレイブロックとを配列してマスタスライス
を自動的にデータ生成するデータ処理装置と、コンピュ
ータに各種の処理動作を実行させるためのプログラムが
ソフトウェアとして格納されている情報記憶媒体とに関
する。
クとゲートアレイブロックとを配列してマスタスライス
を自動的にデータ生成するデータ処理装置と、コンピュ
ータに各種の処理動作を実行させるためのプログラムが
ソフトウェアとして格納されている情報記憶媒体とに関
する。
【０００２】
【従来の技術】従来、集積回路を設計する手法の一つと
してマスタスライス方式がある。これはマスタスライス
と呼称される回路基板を用意しておくもので、この回路
基板に各種の基礎的な回路要素を事前に配列しておく。
ただし、その回路要素は配線されていないので、ユーザ
が所望の配線を形成することで各種の集積回路を形成す
ることができる。
してマスタスライス方式がある。これはマスタスライス
と呼称される回路基板を用意しておくもので、この回路
基板に各種の基礎的な回路要素を事前に配列しておく。
ただし、その回路要素は配線されていないので、ユーザ
が所望の配線を形成することで各種の集積回路を形成す
ることができる。
【０００３】現在では、マスタスライス方式の回路設計
を支援するデータ処理装置もあり、このようなデータ処
理装置は、例えば、集積回路の設計を支援する制御プロ
グラムがインストールされたコンピュータシステムなど
からなる。このようなデータ処理装置のデータ処理方法
では、マスタスライスの回路基板もＣＡＤ(ComputerAid
ed Design)データとして用意されており、そこにユーザ
が所望の配線をデータ入力して集積回路のＣＡＤデータ
を完成することになる。
を支援するデータ処理装置もあり、このようなデータ処
理装置は、例えば、集積回路の設計を支援する制御プロ
グラムがインストールされたコンピュータシステムなど
からなる。このようなデータ処理装置のデータ処理方法
では、マスタスライスの回路基板もＣＡＤ(ComputerAid
ed Design)データとして用意されており、そこにユーザ
が所望の配線をデータ入力して集積回路のＣＡＤデータ
を完成することになる。
【０００４】さらに、現在のマスタスライス方式の回路
設計では、マスタスライスの回路基板に基礎的な回路要
素を単純に配列しておかず、ゲートアレイブロックとセ
ルベースブロックと隙間充填ブロックとを、ユーザが設
計する集積回路の設計データに対応して配列しておくこ
とが一般的である。
設計では、マスタスライスの回路基板に基礎的な回路要
素を単純に配列しておかず、ゲートアレイブロックとセ
ルベースブロックと隙間充填ブロックとを、ユーザが設
計する集積回路の設計データに対応して配列しておくこ
とが一般的である。
【０００５】ゲートアレイブロックは、相互に配線され
ることなく配列されている複数のトランジスタ素子から
なり、ユーザが所望によりトランジスタ素子を配線する
ことで各種のロジック回路を形成することができる。セ
ルベースブロックは、所定の機能を発生するように配線
された複数の回路素子からなり、各種のロジック回路と
して複数種類が事前に用意される。
ることなく配列されている複数のトランジスタ素子から
なり、ユーザが所望によりトランジスタ素子を配線する
ことで各種のロジック回路を形成することができる。セ
ルベースブロックは、所定の機能を発生するように配線
された複数の回路素子からなり、各種のロジック回路と
して複数種類が事前に用意される。
【０００６】隙間充填ブロックは、ゲートアレイブロッ
クとセルベースブロックとの隙間に配置されるもので、
ゲートアレイブロックとセルベースブロックとの回路の
干渉を防止する。これらのブロックをユーザが所望する
集積回路の設計データに対応して配列すれば、例えば、
特定の形式や規模の集積回路に最適なマスタスライスが
データ生成されるので、そのユーザは配線の変更により
自身の生産設備などに最適な各種の集積回路を簡単に設
計することができる。
クとセルベースブロックとの隙間に配置されるもので、
ゲートアレイブロックとセルベースブロックとの回路の
干渉を防止する。これらのブロックをユーザが所望する
集積回路の設計データに対応して配列すれば、例えば、
特定の形式や規模の集積回路に最適なマスタスライスが
データ生成されるので、そのユーザは配線の変更により
自身の生産設備などに最適な各種の集積回路を簡単に設
計することができる。
【０００７】ここで、上述のようにマスタスライスをデ
ータ生成する従来のデータ処理装置のデータ処理方法を
以下に簡単に説明する。まず、前述のようにゲートアレ
イブロックと複数種類のセルベースブロックと隙間充填
ブロックとをネットリストに事前にデータ登録してお
き、重複サイト領域を情報ファイルとしてデータ登録し
ておく。
ータ生成する従来のデータ処理装置のデータ処理方法を
以下に簡単に説明する。まず、前述のようにゲートアレ
イブロックと複数種類のセルベースブロックと隙間充填
ブロックとをネットリストに事前にデータ登録してお
き、重複サイト領域を情報ファイルとしてデータ登録し
ておく。
【０００８】重複サイト領域は、各種ブロックを配置で
きる領域を定義するもので、ゲートサイト領域とセルサ
イト領域とが重複されて定義されている。ゲートサイト
領域は、ゲートアレイブロックを配置することができ、
重複サイト領域は、セルベースブロックと隙間充填ブロ
ックとを配置することができる。
きる領域を定義するもので、ゲートサイト領域とセルサ
イト領域とが重複されて定義されている。ゲートサイト
領域は、ゲートアレイブロックを配置することができ、
重複サイト領域は、セルベースブロックと隙間充填ブロ
ックとを配置することができる。
【０００９】上述のような各種データを用意した状態
で、ユーザが設計する集積回路に対応した所望の設計デ
ータをデータ処理装置にデータ入力すると、その設計デ
ータに対応して特定のセルベースブロックがセルサイト
領域の特定の位置に配置される。
で、ユーザが設計する集積回路に対応した所望の設計デ
ータをデータ処理装置にデータ入力すると、その設計デ
ータに対応して特定のセルベースブロックがセルサイト
領域の特定の位置に配置される。
【００１０】このようにセルベースブロックが配置され
たセルサイト領域にはゲートサイト領域が重複している
ので、このゲートサイト領域のセルベースブロックが配
置されていない位置の全域にゲートアレイブロックが順
番に配列され、最後にセルサイト領域のゲートアレイブ
ロックとセルベースブロックとが配置されていない位置
の全域に隙間充填ブロックが順番に配列される。
たセルサイト領域にはゲートサイト領域が重複している
ので、このゲートサイト領域のセルベースブロックが配
置されていない位置の全域にゲートアレイブロックが順
番に配列され、最後にセルサイト領域のゲートアレイブ
ロックとセルベースブロックとが配置されていない位置
の全域に隙間充填ブロックが順番に配列される。
【００１１】上述のようにしてデータ生成されるマスタ
スライスは、集積回路の設計データに対応した位置に特
定のセルベースブロックが配置されているので、ユーザ
が所望する集積回路に対応した位置に各種のロジック回
路が配置されていることになる。
スライスは、集積回路の設計データに対応した位置に特
定のセルベースブロックが配置されているので、ユーザ
が所望する集積回路に対応した位置に各種のロジック回
路が配置されていることになる。
【００１２】このようなロジック回路が配置されていな
い位置には、ゲートアレイブロックのトランジスタ素子
が配列されているので、そのトランジスタ素子を配線し
て所望のロジック回路を形成することができる。そし
て、セルベースブロックとゲートアレイブロックとのロ
ジック回路を配線すれば、所望の集積回路を形成するこ
とができる。
い位置には、ゲートアレイブロックのトランジスタ素子
が配列されているので、そのトランジスタ素子を配線し
て所望のロジック回路を形成することができる。そし
て、セルベースブロックとゲートアレイブロックとのロ
ジック回路を配線すれば、所望の集積回路を形成するこ
とができる。
【００１３】
【発明が解決しようとする課題】上述したデータ処理装
置のデータ処理方法では、ユーザの所望する集積回路の
設計データに対応してマスタスライスをデータ生成する
ことができる。
置のデータ処理方法では、ユーザの所望する集積回路の
設計データに対応してマスタスライスをデータ生成する
ことができる。
【００１４】なお、複数のトランジスタ素子からなるゲ
ートアレイブロックは、ウェルコンタクトとサブコンタ
クトとの拡散領域などの位置が事前に固定されており、
複数のゲートアレイブロックを直接に隣接させても問題
がない構造に形成されている。しかし、複数種類のセル
ベースブロックは各々構造が相違するため、セルベース
ブロックにゲートアレイブロックを直接に隣接させる
と、拡散領域の干渉などのために障害が発生することが
ある。
ートアレイブロックは、ウェルコンタクトとサブコンタ
クトとの拡散領域などの位置が事前に固定されており、
複数のゲートアレイブロックを直接に隣接させても問題
がない構造に形成されている。しかし、複数種類のセル
ベースブロックは各々構造が相違するため、セルベース
ブロックにゲートアレイブロックを直接に隣接させる
と、拡散領域の干渉などのために障害が発生することが
ある。
【００１５】そこで、前述のようにセルベースブロック
を配置してから空隙にゲートアレイブロックを配列する
場合、セルベースブロックとゲートアレイブロックとが
直接に隣接する位置に障害が発生しないことを確認する
必要があり、障害が発生する場合には、そのゲートアレ
イブロックの配置を解除して隙間充填ブロックを配列す
る必要がある。しかし、これではデータ処理装置のデー
タ処理方法により自動的にデータ生成したマスタスライ
スを、ユーザが手作業で検証して修正することになり、
マスタスライスを良好な効率でデータ生成することがで
きない。
を配置してから空隙にゲートアレイブロックを配列する
場合、セルベースブロックとゲートアレイブロックとが
直接に隣接する位置に障害が発生しないことを確認する
必要があり、障害が発生する場合には、そのゲートアレ
イブロックの配置を解除して隙間充填ブロックを配列す
る必要がある。しかし、これではデータ処理装置のデー
タ処理方法により自動的にデータ生成したマスタスライ
スを、ユーザが手作業で検証して修正することになり、
マスタスライスを良好な効率でデータ生成することがで
きない。
【００１６】例えば、上述のようにデータ生成したマス
タスライスのセルベースブロックとゲートアレイブロッ
クとが直接に隣接する位置に障害が発生しないことを確
認し、障害が発生する場合にゲートアレイブロックの配
置を解除して隙間充填ブロックを配列することを、デー
タ処理装置により完全に自動化することは不可能ではな
い。しかし、これではデータ処理装置の処理動作が複雑
で制御プログラムの規模も増大し、そのデータ処理の所
用時間も増加するので好適でない。
タスライスのセルベースブロックとゲートアレイブロッ
クとが直接に隣接する位置に障害が発生しないことを確
認し、障害が発生する場合にゲートアレイブロックの配
置を解除して隙間充填ブロックを配列することを、デー
タ処理装置により完全に自動化することは不可能ではな
い。しかし、これではデータ処理装置の処理動作が複雑
で制御プログラムの規模も増大し、そのデータ処理の所
用時間も増加するので好適でない。
【００１７】また、予めセルベースブロックやゲートア
レイブロックに相互の干渉を防止する領域を追加してお
き、マスタスライスのセルベースブロックとゲートアレ
イブロックとが直接に隣接しても障害が発生しないよう
にする手法がある。しかし、これでは干渉を防止する領
域がオーバーヘッドとなるため、集積回路の占有面積が
無用に増加することになる。
レイブロックに相互の干渉を防止する領域を追加してお
き、マスタスライスのセルベースブロックとゲートアレ
イブロックとが直接に隣接しても障害が発生しないよう
にする手法がある。しかし、これでは干渉を防止する領
域がオーバーヘッドとなるため、集積回路の占有面積が
無用に増加することになる。
【００１８】本発明は上述のような課題に鑑みてなされ
たものであり、セルベースブロックとゲートアレイブロ
ックとが隣接する位置に障害が発生しないマスタスライ
スを簡単なデータ処理で自動的にデータ生成できるデー
タ処理装置、本発明のデータ処理方法の処理動作をコン
ピュータに実行させるためのプログラムがソフトウェア
として格納されている情報記憶媒体、の少なくとも一つ
を提供することを目的とする。
たものであり、セルベースブロックとゲートアレイブロ
ックとが隣接する位置に障害が発生しないマスタスライ
スを簡単なデータ処理で自動的にデータ生成できるデー
タ処理装置、本発明のデータ処理方法の処理動作をコン
ピュータに実行させるためのプログラムがソフトウェア
として格納されている情報記憶媒体、の少なくとも一つ
を提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明のデータ処理装置
は、相互に配線されることなく配列されている複数のト
ランジスタ素子からなるゲートアレイブロックをデータ
記憶しているゲート記憶手段と、所定の機能を発生する
ように配線された複数の回路素子からなる複数種類のセ
ルベースブロックをデータ記憶しているセル記憶手段
と、前記ゲートアレイブロックと前記セルベースブロッ
クとの隙間に配置される隙間充填ブロックをデータ記憶
している隙間記憶手段と、セルベースブロックと隙間充
填ブロックとを配置できるセルサイト領域およびゲート
アレイブロックを配置できるゲートサイト領域が重複さ
れて定義されている重複サイト領域をデータ記憶してい
るサイト記憶手段と、前記ゲートアレイブロックと同一
サイズで前記ゲートサイト領域に配列される位置が半分
だけシフトするダミーゲートブロックをデータ記憶して
いるダミー記憶手段と、設計する集積回路に対応した設
計データが外部入力される設計入力手段と、前記設計デ
ータに対応して特定の前記セルベースブロックを前記セ
ルサイト領域の特定の位置に配置するセル配置手段と、
前記ゲートサイト領域の前記セルベースブロックが配置
されていない位置の全域に前記ダミーゲートブロックを
順番に配列するダミー配列手段と、前記セルサイト領域
の前記ダミーゲートブロックと前記セルベースブロック
とが配置されていない位置の全域に前記隙間充填ブロッ
クを順番に配列する隙間配列手段と、前記ダミーゲート
ブロックの配置を解除するダミー解除手段と、前記ゲー
トサイト領域の前記ダミーゲートブロックの配置が解除
された位置の全域に前記ゲートアレイブロックを順番に
配列するゲート配列手段と、前記セルサイト領域の前記
ゲートアレイブロックと前記セルベースブロックと前記
隙間充填ブロックとが配置されていない位置の全域に前
記隙間充填ブロックを順番に配列する隙間充填手段と、
を具備している。
は、相互に配線されることなく配列されている複数のト
ランジスタ素子からなるゲートアレイブロックをデータ
記憶しているゲート記憶手段と、所定の機能を発生する
ように配線された複数の回路素子からなる複数種類のセ
ルベースブロックをデータ記憶しているセル記憶手段
と、前記ゲートアレイブロックと前記セルベースブロッ
クとの隙間に配置される隙間充填ブロックをデータ記憶
している隙間記憶手段と、セルベースブロックと隙間充
填ブロックとを配置できるセルサイト領域およびゲート
アレイブロックを配置できるゲートサイト領域が重複さ
れて定義されている重複サイト領域をデータ記憶してい
るサイト記憶手段と、前記ゲートアレイブロックと同一
サイズで前記ゲートサイト領域に配列される位置が半分
だけシフトするダミーゲートブロックをデータ記憶して
いるダミー記憶手段と、設計する集積回路に対応した設
計データが外部入力される設計入力手段と、前記設計デ
ータに対応して特定の前記セルベースブロックを前記セ
ルサイト領域の特定の位置に配置するセル配置手段と、
前記ゲートサイト領域の前記セルベースブロックが配置
されていない位置の全域に前記ダミーゲートブロックを
順番に配列するダミー配列手段と、前記セルサイト領域
の前記ダミーゲートブロックと前記セルベースブロック
とが配置されていない位置の全域に前記隙間充填ブロッ
クを順番に配列する隙間配列手段と、前記ダミーゲート
ブロックの配置を解除するダミー解除手段と、前記ゲー
トサイト領域の前記ダミーゲートブロックの配置が解除
された位置の全域に前記ゲートアレイブロックを順番に
配列するゲート配列手段と、前記セルサイト領域の前記
ゲートアレイブロックと前記セルベースブロックと前記
隙間充填ブロックとが配置されていない位置の全域に前
記隙間充填ブロックを順番に配列する隙間充填手段と、
を具備している。
【００２０】従って、本発明のデータ処理装置によるデ
ータ処理方法では、ゲートアレイブロックがゲート記憶
手段にデータ記憶され、複数種類のセルベースブロック
がセル記憶手段にデータ記憶され、隙間充填ブロックが
隙間記憶手段にデータ記憶され、重複サイト領域がサイ
ト記憶手段にデータ記憶され、ダミーゲートブロックが
ダミー記憶手段にデータ記憶されている状態で、設計す
る集積回路に対応した設計データが設計入力手段に外部
入力される。すると、この設計データに対応して特定の
セルベースブロックをセル配置手段がセルサイト領域の
特定の位置に配置し、このセルベースブロックが配置さ
れなかった位置のゲートサイト領域の全域にダミー配列
手段がダミーゲートブロックを順番に配列し、セルサイ
ト領域のダミーゲートブロックとセルベースブロックと
が配置されていない位置の全域に隙間配列手段が隙間充
填ブロックを順番に配列する。つぎに、ダミーゲートブ
ロックの配置をダミー解除手段が解除し、このゲートサ
イト領域のダミーゲートブロックの配置が解除された位
置の全域にゲート配列手段がゲートアレイブロックを順
番に配列する。最後に、セルサイト領域のゲートアレイ
ブロックとセルベースブロックと隙間充填ブロックとが
配置されていない位置の全域に隙間充填手段が隙間充填
ブロックを順番に配列するので、マスタスライスが自動
的にデータ生成されることになる。このようにデータ生
成されるマスタスライスでは、セルベースブロックとゲ
ートアレイブロックとが直接に隣接することがなく、セ
ルベースブロックとゲートアレイブロックとは必ず隙間
充填ブロックを介して隣接することになる。
ータ処理方法では、ゲートアレイブロックがゲート記憶
手段にデータ記憶され、複数種類のセルベースブロック
がセル記憶手段にデータ記憶され、隙間充填ブロックが
隙間記憶手段にデータ記憶され、重複サイト領域がサイ
ト記憶手段にデータ記憶され、ダミーゲートブロックが
ダミー記憶手段にデータ記憶されている状態で、設計す
る集積回路に対応した設計データが設計入力手段に外部
入力される。すると、この設計データに対応して特定の
セルベースブロックをセル配置手段がセルサイト領域の
特定の位置に配置し、このセルベースブロックが配置さ
れなかった位置のゲートサイト領域の全域にダミー配列
手段がダミーゲートブロックを順番に配列し、セルサイ
ト領域のダミーゲートブロックとセルベースブロックと
が配置されていない位置の全域に隙間配列手段が隙間充
填ブロックを順番に配列する。つぎに、ダミーゲートブ
ロックの配置をダミー解除手段が解除し、このゲートサ
イト領域のダミーゲートブロックの配置が解除された位
置の全域にゲート配列手段がゲートアレイブロックを順
番に配列する。最後に、セルサイト領域のゲートアレイ
ブロックとセルベースブロックと隙間充填ブロックとが
配置されていない位置の全域に隙間充填手段が隙間充填
ブロックを順番に配列するので、マスタスライスが自動
的にデータ生成されることになる。このようにデータ生
成されるマスタスライスでは、セルベースブロックとゲ
ートアレイブロックとが直接に隣接することがなく、セ
ルベースブロックとゲートアレイブロックとは必ず隙間
充填ブロックを介して隣接することになる。
【００２１】上述のようなデータ処理装置において、前
記ゲートアレイブロックは、ウェルコンタクトとサブコ
ンタクトとの拡散領域を中心に一対のトランジスタ素子
が配列されており、前記ダミーゲートブロックは、一対
のトランジスタ素子の両側にウェルコンタクトとサブコ
ンタクトとの拡散領域が配列されており、前記ゲートサ
イト領域は、前記ゲートアレイブロックと前記ダミーゲ
ートブロックとが配列される位置が前記トランジスタ素
子と前記拡散領域との配置の方向により規定されている
ことも可能である。
記ゲートアレイブロックは、ウェルコンタクトとサブコ
ンタクトとの拡散領域を中心に一対のトランジスタ素子
が配列されており、前記ダミーゲートブロックは、一対
のトランジスタ素子の両側にウェルコンタクトとサブコ
ンタクトとの拡散領域が配列されており、前記ゲートサ
イト領域は、前記ゲートアレイブロックと前記ダミーゲ
ートブロックとが配列される位置が前記トランジスタ素
子と前記拡散領域との配置の方向により規定されている
ことも可能である。
【００２２】なお、本発明で云う各種手段は、その機能
を実現するように形成されていれば良く、例えば、所定
の機能を発生する専用のハードウェア、所定の機能がプ
ログラムにより付与されたコンピュータ、プログラムに
よりコンピュータの内部に実現された所定の機能、これ
らの組み合わせ、等を許容する。
を実現するように形成されていれば良く、例えば、所定
の機能を発生する専用のハードウェア、所定の機能がプ
ログラムにより付与されたコンピュータ、プログラムに
よりコンピュータの内部に実現された所定の機能、これ
らの組み合わせ、等を許容する。
【００２３】例えば、ゲート記憶手段やセル記憶手段な
どの各種の記憶手段は、各種データを記憶したものであ
れば良く、例えば、ＲＯＭ(Read Only Memory)やＲＡＭ
(Random Access Memory)等の情報記憶媒体の記憶エリア
などを許容する。設計入力手段とは、設計データの外部
入力を受け付けるものであれば良く、手動操作によるデ
ータ入力を受け付けるキーボード、信号受信によるデー
タ入力を受け付ける通信Ｉ／Ｆ(Interface)、ＦＤ(Flop
py Disc)やＣＤ(Compact Disc)−ＲＯＭ等の情報記憶媒
体から記録データをデータ読出するドライブデバイス、
等を許容する。
どの各種の記憶手段は、各種データを記憶したものであ
れば良く、例えば、ＲＯＭ(Read Only Memory)やＲＡＭ
(Random Access Memory)等の情報記憶媒体の記憶エリア
などを許容する。設計入力手段とは、設計データの外部
入力を受け付けるものであれば良く、手動操作によるデ
ータ入力を受け付けるキーボード、信号受信によるデー
タ入力を受け付ける通信Ｉ／Ｆ(Interface)、ＦＤ(Flop
py Disc)やＣＤ(Compact Disc)−ＲＯＭ等の情報記憶媒
体から記録データをデータ読出するドライブデバイス、
等を許容する。
【００２４】本発明の情報記憶媒体は、コンピュータが
読取自在なソフトウェアが格納されている情報記憶媒体
であって、相互に配線されることなく配列されている複
数のトランジスタ素子からなるゲートアレイブロック
と、所定の機能を発生するように配線された複数の回路
素子からなる複数種類のセルベースブロックと、前記ゲ
ートアレイブロックと前記セルベースブロックとの隙間
に配置される隙間充填ブロックと、セルベースブロック
と隙間充填ブロックとを配置できるセルサイト領域およ
びゲートアレイブロックを配置できるゲートサイト領域
が重複されて定義されている重複サイト領域と、前記ゲ
ートアレイブロックと同一サイズで前記ゲートサイト領
域に配列される位置が半分だけシフトするダミーゲート
ブロックと、のデータ登録を受け付けること、設計する
集積回路に対応した設計データの外部入力を受け付ける
こと、前記設計データに対応して特定の前記セルベース
ブロックを前記セルサイト領域の特定の位置に配置する
こと、前記ゲートサイト領域の前記セルベースブロック
が配置されていない位置の全域に前記ダミーゲートブロ
ックを順番に配列すること、前記セルサイト領域の前記
ダミーゲートブロックと前記セルベースブロックとが配
置されていない位置の全域に前記隙間充填ブロックを順
番に配列すること、前記ダミーゲートブロックの配置を
解除すること、前記ゲートサイト領域の前記ダミーゲー
トブロックの配置が解除された位置の全域に前記ゲート
アレイブロックを順番に配列すること、前記セルサイト
領域の前記ゲートアレイブロックと前記セルベースブロ
ックと前記隙間充填ブロックとが配置されていない位置
の全域に前記隙間充填ブロックを順番に配列すること、
を前記コンピュータに実行させるためのプログラムが格
納されている。
読取自在なソフトウェアが格納されている情報記憶媒体
であって、相互に配線されることなく配列されている複
数のトランジスタ素子からなるゲートアレイブロック
と、所定の機能を発生するように配線された複数の回路
素子からなる複数種類のセルベースブロックと、前記ゲ
ートアレイブロックと前記セルベースブロックとの隙間
に配置される隙間充填ブロックと、セルベースブロック
と隙間充填ブロックとを配置できるセルサイト領域およ
びゲートアレイブロックを配置できるゲートサイト領域
が重複されて定義されている重複サイト領域と、前記ゲ
ートアレイブロックと同一サイズで前記ゲートサイト領
域に配列される位置が半分だけシフトするダミーゲート
ブロックと、のデータ登録を受け付けること、設計する
集積回路に対応した設計データの外部入力を受け付ける
こと、前記設計データに対応して特定の前記セルベース
ブロックを前記セルサイト領域の特定の位置に配置する
こと、前記ゲートサイト領域の前記セルベースブロック
が配置されていない位置の全域に前記ダミーゲートブロ
ックを順番に配列すること、前記セルサイト領域の前記
ダミーゲートブロックと前記セルベースブロックとが配
置されていない位置の全域に前記隙間充填ブロックを順
番に配列すること、前記ダミーゲートブロックの配置を
解除すること、前記ゲートサイト領域の前記ダミーゲー
トブロックの配置が解除された位置の全域に前記ゲート
アレイブロックを順番に配列すること、前記セルサイト
領域の前記ゲートアレイブロックと前記セルベースブロ
ックと前記隙間充填ブロックとが配置されていない位置
の全域に前記隙間充填ブロックを順番に配列すること、
を前記コンピュータに実行させるためのプログラムが格
納されている。
【００２５】従って、本発明の情報記憶媒体に格納され
ているプログラムをコンピュータに読み取らせて対応す
る処理動作を実行させると、このコンピュータは、ゲー
トアレイブロックと複数種類のセルベースブロックと隙
間充填ブロックと重複サイト領域とダミーゲートブロッ
クとのデータ登録を受け付け、設計する集積回路に対応
した設計データの外部入力を受け付ける。この設計デー
タに対応して特定のセルベースブロックをセルサイト領
域の特定の位置に配置し、ゲートサイト領域のセルベー
スブロックが配置されていない位置の全域にダミーゲー
トブロックを順番に配列し、セルサイト領域のダミーゲ
ートブロックとセルベースブロックとが配置されていな
い位置の全域に隙間充填ブロックを順番に配列する。つ
ぎに、ダミーゲートブロックの配置を解除し、ゲートサ
イト領域のダミーゲートブロックの配置が解除された位
置の全域にゲートアレイブロックを順番に配列する。最
後に、セルサイト領域のゲートアレイブロックとセルベ
ースブロックと隙間充填ブロックとが配置されていない
位置の全域に隙間充填ブロックを順番に配列するので、
マスタスライスが自動的にデータ生成されることにな
る。このようにデータ生成されるマスタスライスでは、
セルベースブロックとゲートアレイブロックとが直接に
隣接することがなく、セルベースブロックとゲートアレ
イブロックとは必ず隙間充填ブロックを介して隣接する
ことになる。
ているプログラムをコンピュータに読み取らせて対応す
る処理動作を実行させると、このコンピュータは、ゲー
トアレイブロックと複数種類のセルベースブロックと隙
間充填ブロックと重複サイト領域とダミーゲートブロッ
クとのデータ登録を受け付け、設計する集積回路に対応
した設計データの外部入力を受け付ける。この設計デー
タに対応して特定のセルベースブロックをセルサイト領
域の特定の位置に配置し、ゲートサイト領域のセルベー
スブロックが配置されていない位置の全域にダミーゲー
トブロックを順番に配列し、セルサイト領域のダミーゲ
ートブロックとセルベースブロックとが配置されていな
い位置の全域に隙間充填ブロックを順番に配列する。つ
ぎに、ダミーゲートブロックの配置を解除し、ゲートサ
イト領域のダミーゲートブロックの配置が解除された位
置の全域にゲートアレイブロックを順番に配列する。最
後に、セルサイト領域のゲートアレイブロックとセルベ
ースブロックと隙間充填ブロックとが配置されていない
位置の全域に隙間充填ブロックを順番に配列するので、
マスタスライスが自動的にデータ生成されることにな
る。このようにデータ生成されるマスタスライスでは、
セルベースブロックとゲートアレイブロックとが直接に
隣接することがなく、セルベースブロックとゲートアレ
イブロックとは必ず隙間充填ブロックを介して隣接する
ことになる。
【００２６】なお、本発明で云う情報記憶媒体とは、コ
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたハードウェアであ
れば良く、例えば、コンピュータを一部とする装置に固
定されているＲＯＭやＨＤＤ(Hard Disc Drive)、コン
ピュータを一部とする装置に着脱自在に装填されるＣＤ
−ＲＯＭやＦＤ、等を許容する。
ンピュータに各種処理を実行させるためのプログラムが
ソフトウェアとして事前に格納されたハードウェアであ
れば良く、例えば、コンピュータを一部とする装置に固
定されているＲＯＭやＨＤＤ(Hard Disc Drive)、コン
ピュータを一部とする装置に着脱自在に装填されるＣＤ
−ＲＯＭやＦＤ、等を許容する。
【００２７】また、本発明で云うコンピュータとは、ソ
フトウェアからなるプログラムを読み取って対応する処
理動作を実行できる装置であれば良く、例えば、ＣＰＵ
(Central Processing Unit)を主体として、これにＲＯ
ＭやＲＡＭやＩ／Ｆ等の各種デバイスが必要により接続
された装置などを許容する。
フトウェアからなるプログラムを読み取って対応する処
理動作を実行できる装置であれば良く、例えば、ＣＰＵ
(Central Processing Unit)を主体として、これにＲＯ
ＭやＲＡＭやＩ／Ｆ等の各種デバイスが必要により接続
された装置などを許容する。
【００２８】なお、本発明でソフトウェアに対応した各
種動作をコンピュータに実行させることは、各種デバイ
スをコンピュータに動作制御させることなども許容す
る。例えば、コンピュータに各種データのデータ登録を
受け付けさせることは、コンピュータが事前に接続され
ているＲＡＭ等の情報記憶媒体に各種データを格納する
ことや、コンピュータが一部として具備している内部メ
モリに各種データを格納することや、本発明の情報記憶
媒体がＦＤ等の場合に、そこにコンピュータが各種デー
タを格納すること、等を許容する。
種動作をコンピュータに実行させることは、各種デバイ
スをコンピュータに動作制御させることなども許容す
る。例えば、コンピュータに各種データのデータ登録を
受け付けさせることは、コンピュータが事前に接続され
ているＲＡＭ等の情報記憶媒体に各種データを格納する
ことや、コンピュータが一部として具備している内部メ
モリに各種データを格納することや、本発明の情報記憶
媒体がＦＤ等の場合に、そこにコンピュータが各種デー
タを格納すること、等を許容する。
【００２９】
【発明の実施の形態】本発明の実施の一形態を図面を参
照して以下に説明する。なお、図１は本発明の実施の一
形態であるデータ処理装置の論理構造を示す模式図、図
２は物理構造を示すブロック図、図３は複数種類のセル
ベースブロックの一つを示す模式的な平面図、図４はゲ
ートアレイブロックを示す模式的な平面図、図５は隙間
充填ブロックを示す模式的な平面図、図６はダミーゲー
トブロックを示す模式的な平面図、図７(ａ)はセルサイ
ト領域を示す模式的な平面図、同図(ｂ)はゲートサイト
領域を示す模式的な平面図、図８は重複サイト領域を示
す模式的な平面図、図９は本実施の形態のデータ処理方
法を示すフローチャート、図１０はデータ処理方法の前
半部を示す工程図、図１１はデータ処理方法の後半部を
示す工程図、図１２はデータ生成されたマスタスライス
を示す模式的な平面図、である。
照して以下に説明する。なお、図１は本発明の実施の一
形態であるデータ処理装置の論理構造を示す模式図、図
２は物理構造を示すブロック図、図３は複数種類のセル
ベースブロックの一つを示す模式的な平面図、図４はゲ
ートアレイブロックを示す模式的な平面図、図５は隙間
充填ブロックを示す模式的な平面図、図６はダミーゲー
トブロックを示す模式的な平面図、図７(ａ)はセルサイ
ト領域を示す模式的な平面図、同図(ｂ)はゲートサイト
領域を示す模式的な平面図、図８は重複サイト領域を示
す模式的な平面図、図９は本実施の形態のデータ処理方
法を示すフローチャート、図１０はデータ処理方法の前
半部を示す工程図、図１１はデータ処理方法の後半部を
示す工程図、図１２はデータ生成されたマスタスライス
を示す模式的な平面図、である。
【００３０】本発明の実施の一形態であるデータ処理装
置１００は、パーソナルコンピュータなどと呼称される
一般的なコンピュータシステムからなり、図２に示すよ
うに、コンピュータの主体となるハードウェアとして、
ＣＰＵ１０１を具備している。
置１００は、パーソナルコンピュータなどと呼称される
一般的なコンピュータシステムからなり、図２に示すよ
うに、コンピュータの主体となるハードウェアとして、
ＣＰＵ１０１を具備している。
【００３１】このＣＰＵ１０１には、バスライン１０２
により、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、
ＦＤ１０６が装填されるＦＤＤ(FD Drive)１０７、ＣＤ
−ＲＯＭ１０８が装填されるＣＤドライブ１０９、キー
ボード１１０、マウス１１１、ディスプレイ１１２、通
信Ｉ／Ｆ１１３、等のハードウェアが接続されている。
により、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、
ＦＤ１０６が装填されるＦＤＤ(FD Drive)１０７、ＣＤ
−ＲＯＭ１０８が装填されるＣＤドライブ１０９、キー
ボード１１０、マウス１１１、ディスプレイ１１２、通
信Ｉ／Ｆ１１３、等のハードウェアが接続されている。
【００３２】本実施の形態のデータ処理装置１００で
は、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、ＦＤ
１０６、ＣＤ−ＲＯＭ１０８等のハードウェアが情報記
憶媒体に相当し、これらの少なくとも一個に各種動作に
必要な制御プログラムや各種データがソフトウェアとし
てデータ記憶されている。
は、ＲＯＭ１０３、ＲＡＭ１０４、ＨＤＤ１０５、ＦＤ
１０６、ＣＤ−ＲＯＭ１０８等のハードウェアが情報記
憶媒体に相当し、これらの少なくとも一個に各種動作に
必要な制御プログラムや各種データがソフトウェアとし
てデータ記憶されている。
【００３３】例えば、ＣＰＵ１０１に各種の処理動作を
実行させる制御プログラムは、ＦＤ１０６やＣＤ−ＲＯ
Ｍ１０８に事前に格納されている。このようなソフトウ
ェアはＨＤＤ１０５に事前にインストールされており、
データ処理装置１００の起動時にＲＡＭ１０４に複写さ
れてＣＰＵ１０１に読み取られる。
実行させる制御プログラムは、ＦＤ１０６やＣＤ−ＲＯ
Ｍ１０８に事前に格納されている。このようなソフトウ
ェアはＨＤＤ１０５に事前にインストールされており、
データ処理装置１００の起動時にＲＡＭ１０４に複写さ
れてＣＰＵ１０１に読み取られる。
【００３４】このようにＣＰＵ１０１が適正なプログラ
ムを読み取って各種の処理動作を実行することにより、
本実施の形態のデータ処理装置１００には、図１に示す
ように、セル記憶手段１１、ゲート記憶手段１２、隙間
記憶手段１３、ダミー記憶手段１４、サイト記憶手段１
５、設計入力手段２１、セル配置手段２２、ダミー配列
手段２３、隙間配列手段２４、ダミー解除手段２５、ゲ
ート配列手段２６、隙間充填手段２７、データ出力手段
２８、等の各種手段が各種機能として論理的に実現され
ている。
ムを読み取って各種の処理動作を実行することにより、
本実施の形態のデータ処理装置１００には、図１に示す
ように、セル記憶手段１１、ゲート記憶手段１２、隙間
記憶手段１３、ダミー記憶手段１４、サイト記憶手段１
５、設計入力手段２１、セル配置手段２２、ダミー配列
手段２３、隙間配列手段２４、ダミー解除手段２５、ゲ
ート配列手段２６、隙間充填手段２７、データ出力手段
２８、等の各種手段が各種機能として論理的に実現され
ている。
【００３５】上述の各種の記憶手段１１〜１５は、ＲＡ
Ｍ１０４等の制御プログラムに対応してＣＰＵ１０１が
認識できるようにＨＤＤ１０５等に構築された記憶エリ
アに相当し、その一つであるセル記憶手段１１は、複数
種類のセルベースブロック３１をデータ記憶している。
Ｍ１０４等の制御プログラムに対応してＣＰＵ１０１が
認識できるようにＨＤＤ１０５等に構築された記憶エリ
アに相当し、その一つであるセル記憶手段１１は、複数
種類のセルベースブロック３１をデータ記憶している。
【００３６】このようにセル記憶手段１１にデータ記憶
されているセルベースブロック３１は、図３に示すよう
に、トランジスタ素子などの複数の回路素子からなる
が、その回路素子は所定の機能を発生するように配線さ
れている。なお、複数種類のセルベースブロック３１
は、その機能によりロジック回路の構造も相違している
が、例えば、図示するように、両側にウェルコンタクト
やサブコンタクトの拡散領域３２，３３が配置されてい
ることもある。
されているセルベースブロック３１は、図３に示すよう
に、トランジスタ素子などの複数の回路素子からなる
が、その回路素子は所定の機能を発生するように配線さ
れている。なお、複数種類のセルベースブロック３１
は、その機能によりロジック回路の構造も相違している
が、例えば、図示するように、両側にウェルコンタクト
やサブコンタクトの拡散領域３２，３３が配置されてい
ることもある。
【００３７】ゲート記憶手段１２は、ゲートアレイブロ
ック３５を所定形式でデータ記憶しており、このように
データ記憶されているゲートアレイブロック３５は、図
４に示すように、一対のトランジスタ素子３６により左
右対称の構造に形成されている。
ック３５を所定形式でデータ記憶しており、このように
データ記憶されているゲートアレイブロック３５は、図
４に示すように、一対のトランジスタ素子３６により左
右対称の構造に形成されている。
【００３８】これら一対のトランジスタ素子３６は、ゲ
ートポリ３７、ｐチャネルの拡散領域３８、ｎチャネル
の拡散領域３９、等で形成されており、縦方向に配列さ
れたウェルコンタクトとサブコンタクトとの拡散領域３
２，３３を中心に横方向に配列されている。
ートポリ３７、ｐチャネルの拡散領域３８、ｎチャネル
の拡散領域３９、等で形成されており、縦方向に配列さ
れたウェルコンタクトとサブコンタクトとの拡散領域３
２，３３を中心に横方向に配列されている。
【００３９】隙間記憶手段１３は、隙間充填ブロック４
１をデータ記憶しており、その隙間充填ブロック４１
は、図５に示すように、縦方向に配列されたウェルコン
タクトとサブコンタクトとの拡散領域３２，３３からな
るので、セルベースブロック３１とゲートアレイブロッ
ク３５との干渉を防止する構造に形成されている。
１をデータ記憶しており、その隙間充填ブロック４１
は、図５に示すように、縦方向に配列されたウェルコン
タクトとサブコンタクトとの拡散領域３２，３３からな
るので、セルベースブロック３１とゲートアレイブロッ
ク３５との干渉を防止する構造に形成されている。
【００４０】ダミー記憶手段１４は、ダミーゲートブロ
ック４２をデータ記憶しており、このダミーゲートブロ
ック４２は、図６に示すように、ダミーゲートブロック
４２は、一対のトランジスタ素子３６の両側にウェルコ
ンタクトとサブコンタクトとの拡散領域３２，３３が配
列されている。つまり、ダミーゲートブロック４２は、
前述のゲートアレイブロック３５を横方向に二つに分割
し、その二つを入れ替えた構造に形成されている。
ック４２をデータ記憶しており、このダミーゲートブロ
ック４２は、図６に示すように、ダミーゲートブロック
４２は、一対のトランジスタ素子３６の両側にウェルコ
ンタクトとサブコンタクトとの拡散領域３２，３３が配
列されている。つまり、ダミーゲートブロック４２は、
前述のゲートアレイブロック３５を横方向に二つに分割
し、その二つを入れ替えた構造に形成されている。
【００４１】サイト記憶手段１５は、重複サイト領域５
０をデータ記憶しており、この重複サイト領域５０は、
図７および図８に示すように、セルサイト領域５１とゲ
ートサイト領域５２とを重複させて定義した構造からな
る。セルサイト領域５１は、図７(ａ)に示すように、セ
ルベースブロック３１を配置できる構造に設定されてお
り、ゲートサイト領域５２は、同図(ｂ)に示すように、
ゲートアレイブロック３５と隙間充填ブロック４１とダ
ミーゲートブロック４２とを配置できる構造に設定され
ている。
０をデータ記憶しており、この重複サイト領域５０は、
図７および図８に示すように、セルサイト領域５１とゲ
ートサイト領域５２とを重複させて定義した構造からな
る。セルサイト領域５１は、図７(ａ)に示すように、セ
ルベースブロック３１を配置できる構造に設定されてお
り、ゲートサイト領域５２は、同図(ｂ)に示すように、
ゲートアレイブロック３５と隙間充填ブロック４１とダ
ミーゲートブロック４２とを配置できる構造に設定され
ている。
【００４２】より詳細には、前述した各種ブロック３
１，３５，４１，４２の縦方向のサイズは同一であり、
これは各サイト領域５１，５２とも同一である。ただ
し、各種ブロック３１，３５，４１，４２の横方向のサ
イズは相互に相違しているが、これは所定の基準サイズ
の整数倍として設定されている。
１，３５，４１，４２の縦方向のサイズは同一であり、
これは各サイト領域５１，５２とも同一である。ただ
し、各種ブロック３１，３５，４１，４２の横方向のサ
イズは相互に相違しているが、これは所定の基準サイズ
の整数倍として設定されている。
【００４３】つまり、最終的にデータ生成されるマスタ
スライス５３では、そのゲートアレイブロック３５の内
部のトランジスタ素子３６を所望により配線し、このよ
うに内部が配線されたゲートアレイブロック３５やセル
ベースブロック３１も所望により相互に配線する。
スライス５３では、そのゲートアレイブロック３５の内
部のトランジスタ素子３６を所望により配線し、このよ
うに内部が配線されたゲートアレイブロック３５やセル
ベースブロック３１も所望により相互に配線する。
【００４４】そこで、このような配線が配置される位置
が事前に規定されており、これが配線格子５４として各
種サイト領域５０〜５２にもデータ設定されている。そ
して、このような配線格子５４の配列ピッチの整数倍と
して各種ブロック３１，３５，４１，４２の横方向のサ
イズが規定されており、例えば、隙間充填ブロック４１
が等倍、ゲートアレイブロック３５とダミーゲートブロ
ック４２が１０倍、セルベースブロック３１は種類によ
る数倍、とされている。
が事前に規定されており、これが配線格子５４として各
種サイト領域５０〜５２にもデータ設定されている。そ
して、このような配線格子５４の配列ピッチの整数倍と
して各種ブロック３１，３５，４１，４２の横方向のサ
イズが規定されており、例えば、隙間充填ブロック４１
が等倍、ゲートアレイブロック３５とダミーゲートブロ
ック４２が１０倍、セルベースブロック３１は種類によ
る数倍、とされている。
【００４５】また、ゲートアレイブロック３５とダミー
ゲートブロック４２とはゲートサイト領域５２に配置で
きる位置が規定されており、これが図４，図６，図７に
は“通常Ｆ”および“反転Ｆ”で表記してある。前述の
ようにダミーゲートブロック４２はゲートアレイブロッ
ク３５の左右を入れ替えた構造からなるので、ゲートア
レイブロック３５とダミーゲートブロック４２とは左側
と右側との“通常Ｆ，反転Ｆ”が相互に相反している。
ゲートブロック４２とはゲートサイト領域５２に配置で
きる位置が規定されており、これが図４，図６，図７に
は“通常Ｆ”および“反転Ｆ”で表記してある。前述の
ようにダミーゲートブロック４２はゲートアレイブロッ
ク３５の左右を入れ替えた構造からなるので、ゲートア
レイブロック３５とダミーゲートブロック４２とは左側
と右側との“通常Ｆ，反転Ｆ”が相互に相反している。
【００４６】このため、ゲートサイト領域５２にゲート
アレイブロック３５とダミーゲートブロック４２とを配
列した場合、その位置は相互に半分だけシフトするよう
に規定されている。なお、隙間充填ブロック４１には方
向性および位置の規定がなく、ゲートサイト領域５２の
全部の位置に配列される。
アレイブロック３５とダミーゲートブロック４２とを配
列した場合、その位置は相互に半分だけシフトするよう
に規定されている。なお、隙間充填ブロック４１には方
向性および位置の規定がなく、ゲートサイト領域５２の
全部の位置に配列される。
【００４７】なお、本実施の形態では、ゲートアレイブ
ロック３５は左右方向を反転させてゲートサイト領域５
２に配置することも可能とされている。同様に、セルベ
ースブロック３１およびセルサイト領域５１にも配置の
方向と位置とが規定されているが、セルベースブロック
３１は左右方向を反転して配置できるように規定されて
いる。
ロック３５は左右方向を反転させてゲートサイト領域５
２に配置することも可能とされている。同様に、セルベ
ースブロック３１およびセルサイト領域５１にも配置の
方向と位置とが規定されているが、セルベースブロック
３１は左右方向を反転して配置できるように規定されて
いる。
【００４８】また、ここでは説明を簡略化するために各
ブロック３５等が横方向に一次元状に配列される横長の
重複サイト領域５０を例示しているが、実際には横長の
重複サイト領域５０が縦方向に配列されていて各ブロッ
ク３５等は二次元状に配置される。
ブロック３５等が横方向に一次元状に配列される横長の
重複サイト領域５０を例示しているが、実際には横長の
重複サイト領域５０が縦方向に配列されていて各ブロッ
ク３５等は二次元状に配置される。
【００４９】設計入力手段２１は、ＲＡＭ１０４等に保
持されている制御プログラムに対応してＣＰＵ１０１が
キーボード１１０の入力操作やＦＤＤ１０７によるデー
タ読出を認識する機能に相当し、設計する集積回路に対
応した設計データの外部入力を受け付ける。
持されている制御プログラムに対応してＣＰＵ１０１が
キーボード１１０の入力操作やＦＤＤ１０７によるデー
タ読出を認識する機能に相当し、設計する集積回路に対
応した設計データの外部入力を受け付ける。
【００５０】セル配置手段２２は、ＲＡＭ１０４等に保
持されている制御プログラムに対応してＣＰＵ１０１が
所定のデータ処理を実行する機能に相当し、設計入力手
段２１の入力データに対応してサイト記憶手段１５とセ
ル記憶手段１１との記憶データをデータ読出し、図１０
(ａ)に示すように、設計データに対応して特定のセルベ
ースブロック３１を重複サイト領域５０のセルサイト領
域５１の特定の位置に配置する。
持されている制御プログラムに対応してＣＰＵ１０１が
所定のデータ処理を実行する機能に相当し、設計入力手
段２１の入力データに対応してサイト記憶手段１５とセ
ル記憶手段１１との記憶データをデータ読出し、図１０
(ａ)に示すように、設計データに対応して特定のセルベ
ースブロック３１を重複サイト領域５０のセルサイト領
域５１の特定の位置に配置する。
【００５１】以下の各種手段もＲＡＭ１０４等の制御プ
ログラムに対応したＣＰＵ１０１の処理機能に相当し、
ダミー配列手段２３は、ダミー記憶手段１４からダミー
ゲートブロック４２をデータ読出し、上述のようにセル
配置手段２２によりセルサイト領域５１にセルベースブ
ロック３１が配置された重複サイト領域５０のゲートサ
イト領域５２において、同図(ｂ)に示すように、セルベ
ースブロック３１が配置されていない位置の全域にダミ
ーゲートブロック４２を順番に配列する。
ログラムに対応したＣＰＵ１０１の処理機能に相当し、
ダミー配列手段２３は、ダミー記憶手段１４からダミー
ゲートブロック４２をデータ読出し、上述のようにセル
配置手段２２によりセルサイト領域５１にセルベースブ
ロック３１が配置された重複サイト領域５０のゲートサ
イト領域５２において、同図(ｂ)に示すように、セルベ
ースブロック３１が配置されていない位置の全域にダミ
ーゲートブロック４２を順番に配列する。
【００５２】前述のようにダミーゲートブロック４２の
横幅は基準サイズの１０倍であるので、前述のように任
意の横幅のセルベースブロック３１を任意の位置に配置
してからダミーゲートブロック４２を順番に配列する
と、セルベースブロック３１とダミーゲートブロック４
２との間には基準サイズの“０倍〜９倍”の隙間が発生
することになる。
横幅は基準サイズの１０倍であるので、前述のように任
意の横幅のセルベースブロック３１を任意の位置に配置
してからダミーゲートブロック４２を順番に配列する
と、セルベースブロック３１とダミーゲートブロック４
２との間には基準サイズの“０倍〜９倍”の隙間が発生
することになる。
【００５３】隙間配列手段２４は、上述のようにセルベ
ースブロック３１とダミーゲートブロック４２とが配置
された重複サイト領域５０のセルサイト領域５１におい
て、同図(ｃ)に示すように、ダミーゲートブロック４２
とセルベースブロック３１とが配置されていない位置の
全域に隙間充填ブロック４１を順番に配列する。上述の
ようにセルベースブロック３１とダミーゲートブロック
４２との間には基準サイズの“０倍〜９倍”の隙間が発
生しているので、ここに“零個〜九個”の隙間充填ブロ
ック４１が隙間なく配列される。
ースブロック３１とダミーゲートブロック４２とが配置
された重複サイト領域５０のセルサイト領域５１におい
て、同図(ｃ)に示すように、ダミーゲートブロック４２
とセルベースブロック３１とが配置されていない位置の
全域に隙間充填ブロック４１を順番に配列する。上述の
ようにセルベースブロック３１とダミーゲートブロック
４２との間には基準サイズの“０倍〜９倍”の隙間が発
生しているので、ここに“零個〜九個”の隙間充填ブロ
ック４１が隙間なく配列される。
【００５４】ダミー解除手段２５は、図１１(ａ)に示す
ように、上述のように隙間充填ブロック４１が配列され
てからダミーゲートブロック４２の配置を解除し、ゲー
ト配列手段２６は、同図(ｂ)に示すように、ゲートサイ
ト領域５２のダミーゲートブロック４２の配置が解除さ
れた位置の全域にゲートアレイブロック３５を順番に配
列する。
ように、上述のように隙間充填ブロック４１が配列され
てからダミーゲートブロック４２の配置を解除し、ゲー
ト配列手段２６は、同図(ｂ)に示すように、ゲートサイ
ト領域５２のダミーゲートブロック４２の配置が解除さ
れた位置の全域にゲートアレイブロック３５を順番に配
列する。
【００５５】前述のように、ダミーゲートブロック４２
とゲートアレイブロック３５とは、横幅は同一であるが
ゲートサイト領域５２に配列される位置が相互に半分だ
けシフトするので、ゲートアレイブロック３５はダミー
ゲートブロック４２が配列されていた位置に基準サイズ
の“５倍”の隙間が両側に発生する状態で配列されるこ
とになる。
とゲートアレイブロック３５とは、横幅は同一であるが
ゲートサイト領域５２に配列される位置が相互に半分だ
けシフトするので、ゲートアレイブロック３５はダミー
ゲートブロック４２が配列されていた位置に基準サイズ
の“５倍”の隙間が両側に発生する状態で配列されるこ
とになる。
【００５６】隙間充填手段２７は、上述のようにセルベ
ースブロック３１と隙間充填ブロック４１とゲートアレ
イブロック３５とが配置された重複サイト領域５０のセ
ルサイト領域５１において、同図(ｃ)に示すように、ゲ
ートアレイブロック３５とセルベースブロック３１と隙
間充填ブロック４１とが配置されていない位置の全域に
隙間充填ブロック４１を順番に配列する。
ースブロック３１と隙間充填ブロック４１とゲートアレ
イブロック３５とが配置された重複サイト領域５０のセ
ルサイト領域５１において、同図(ｃ)に示すように、ゲ
ートアレイブロック３５とセルベースブロック３１と隙
間充填ブロック４１とが配置されていない位置の全域に
隙間充填ブロック４１を順番に配列する。
【００５７】データ出力手段２８は、ＲＡＭ１０４等の
制御プログラムに対応してＣＰＵ１０１がディスプレイ
１１２の表示出力やＦＤＤ１０７のデータ書込を動作制
御する機能に相当し、図１２に示すように、上述のよう
にセルベースブロック３１とゲートアレイブロック３５
と隙間充填ブロック４１とが隙間なく配置された重複サ
イト領域５０のＣＡＤデータを生成結果のマスタスライ
スとしてデータ出力する。
制御プログラムに対応してＣＰＵ１０１がディスプレイ
１１２の表示出力やＦＤＤ１０７のデータ書込を動作制
御する機能に相当し、図１２に示すように、上述のよう
にセルベースブロック３１とゲートアレイブロック３５
と隙間充填ブロック４１とが隙間なく配置された重複サ
イト領域５０のＣＡＤデータを生成結果のマスタスライ
スとしてデータ出力する。
【００５８】上述のような各種手段は、必要によりキー
ボード１１０やディスプレイ１１２等のハードウェアを
利用して実現されるが、その主体はＲＡＭ１０４等の情
報記憶媒体に格納されたソフトウェアに対応して、コン
ピュータのハードウェアであるＣＰＵ１０１が機能する
ことにより実現されている。
ボード１１０やディスプレイ１１２等のハードウェアを
利用して実現されるが、その主体はＲＡＭ１０４等の情
報記憶媒体に格納されたソフトウェアに対応して、コン
ピュータのハードウェアであるＣＰＵ１０１が機能する
ことにより実現されている。
【００５９】このようなソフトウェアは、例えば、複数
種類のセルベースブロック３１とゲートアレイブロック
３５と隙間充填ブロック４１とダミーゲートブロック４
２とをＨＤＤ１０５などの情報記憶媒体にデータ記憶さ
せてネットリストを構築すること、セルサイト領域５１
とゲートサイト領域５２とが重複されて定義されている
重複サイト領域５０の情報ファイルをＨＤＤ１０５など
の情報記憶媒体にデータ記憶させること、キーボード１
１０の入力データなどによる設計データの外部入力を受
け付けること、この外部入力された設計データに対応し
て特定のセルベースブロック３１を重複サイト領域５０
のセルサイト領域５１の特定の位置に配置すること、こ
のセルサイト領域５１にセルベースブロック３１が配置
された重複サイト領域５０のゲートサイト領域５２でセ
ルベースブロック３１が配置されていない位置の全域に
ダミーゲートブロック４２を順番に配列すること、この
セルベースブロック３１とダミーゲートブロック４２と
が配置された重複サイト領域５０のセルサイト領域５１
でダミーゲートブロック４２とセルベースブロック３１
とが配置されていない位置の全域に隙間充填ブロック４
１を順番に配列すること、このように隙間充填ブロック
４１が配列されてからダミーゲートブロック４２の配置
を解除すること、このゲートサイト領域５２のダミーゲ
ートブロック４２の配置が解除された位置の全域にゲー
トアレイブロック３５を順番に配列すること、このゲー
トアレイブロック３５等が配置された重複サイト領域５
０のセルサイト領域５１でゲートアレイブロック３５と
セルベースブロック３１と隙間充填ブロック４１とが配
置されていない位置の全域に隙間充填ブロック４１を順
番に配列すること、このセルベースブロック３１とゲー
トアレイブロック３５と隙間充填ブロック４１とが隙間
なく配置された重複サイト領域５０のＣＡＤデータを生
成結果のマスタスライスとしてディスプレイ１１２のデ
ータ表示などによりデータ出力させること、等の処理動
作をＣＰＵ１０１等に実行させるための制御プログラム
としてＲＡＭ１０４等の情報記憶媒体に格納されてい
る。
種類のセルベースブロック３１とゲートアレイブロック
３５と隙間充填ブロック４１とダミーゲートブロック４
２とをＨＤＤ１０５などの情報記憶媒体にデータ記憶さ
せてネットリストを構築すること、セルサイト領域５１
とゲートサイト領域５２とが重複されて定義されている
重複サイト領域５０の情報ファイルをＨＤＤ１０５など
の情報記憶媒体にデータ記憶させること、キーボード１
１０の入力データなどによる設計データの外部入力を受
け付けること、この外部入力された設計データに対応し
て特定のセルベースブロック３１を重複サイト領域５０
のセルサイト領域５１の特定の位置に配置すること、こ
のセルサイト領域５１にセルベースブロック３１が配置
された重複サイト領域５０のゲートサイト領域５２でセ
ルベースブロック３１が配置されていない位置の全域に
ダミーゲートブロック４２を順番に配列すること、この
セルベースブロック３１とダミーゲートブロック４２と
が配置された重複サイト領域５０のセルサイト領域５１
でダミーゲートブロック４２とセルベースブロック３１
とが配置されていない位置の全域に隙間充填ブロック４
１を順番に配列すること、このように隙間充填ブロック
４１が配列されてからダミーゲートブロック４２の配置
を解除すること、このゲートサイト領域５２のダミーゲ
ートブロック４２の配置が解除された位置の全域にゲー
トアレイブロック３５を順番に配列すること、このゲー
トアレイブロック３５等が配置された重複サイト領域５
０のセルサイト領域５１でゲートアレイブロック３５と
セルベースブロック３１と隙間充填ブロック４１とが配
置されていない位置の全域に隙間充填ブロック４１を順
番に配列すること、このセルベースブロック３１とゲー
トアレイブロック３５と隙間充填ブロック４１とが隙間
なく配置された重複サイト領域５０のＣＡＤデータを生
成結果のマスタスライスとしてディスプレイ１１２のデ
ータ表示などによりデータ出力させること、等の処理動
作をＣＰＵ１０１等に実行させるための制御プログラム
としてＲＡＭ１０４等の情報記憶媒体に格納されてい
る。
【００６０】上述のような構成において、本実施の形態
のデータ処理装置１００によるデータ処理方法を以下に
説明する。まず、本実施の形態のデータ処理装置１００
では、ユーザは最初に所望の構造およびサイズの複数種
類のセルベースブロック３１をデータ生成し、これをＨ
ＤＤ１０５等のネットリストにデータ登録する。
のデータ処理装置１００によるデータ処理方法を以下に
説明する。まず、本実施の形態のデータ処理装置１００
では、ユーザは最初に所望の構造およびサイズの複数種
類のセルベースブロック３１をデータ生成し、これをＨ
ＤＤ１０５等のネットリストにデータ登録する。
【００６１】つぎに、このようなセルベースブロック３
１にサイズを対応させた各ブロック３５，４１，４２も
ネットリストにデータ登録し、セルベースブロック３１
にサイズを対応させた各領域５０〜５２をデータ生成し
てＨＤＤ１０５等に情報ファイルとしてデータ登録す
る。
１にサイズを対応させた各ブロック３５，４１，４２も
ネットリストにデータ登録し、セルベースブロック３１
にサイズを対応させた各領域５０〜５２をデータ生成し
てＨＤＤ１０５等に情報ファイルとしてデータ登録す
る。
【００６２】このように各種データのデータ登録が完了
すると、データ処理装置１００は設計データに対応して
マスタスライスをデータ生成できる状態となる。そこ
で、図９に示すように、ユーザが所望の設計データをデ
ータ生成してキーボード１１０等によりデータ処理装置
１００にデータ入力すると(ステップＳ１)、このデータ
処理装置１００は、外部入力された設計データを解析す
る(ステップＳ２)。
すると、データ処理装置１００は設計データに対応して
マスタスライスをデータ生成できる状態となる。そこ
で、図９に示すように、ユーザが所望の設計データをデ
ータ生成してキーボード１１０等によりデータ処理装置
１００にデータ入力すると(ステップＳ１)、このデータ
処理装置１００は、外部入力された設計データを解析す
る(ステップＳ２)。
【００６３】そこで、複数種類のセルベースブロック３
１から特定の一つを選択するとともに(ステップＳ３)、
セルサイト領域５１の特定の位置を判定し(ステップＳ
４)、図１０(ａ)に示すように、そのセルサイト領域５
１の特定の位置に選択されたセルベースブロック３１を
配置する(ステップＳ４)。
１から特定の一つを選択するとともに(ステップＳ３)、
セルサイト領域５１の特定の位置を判定し(ステップＳ
４)、図１０(ａ)に示すように、そのセルサイト領域５
１の特定の位置に選択されたセルベースブロック３１を
配置する(ステップＳ４)。
【００６４】上述のような処理動作を繰り返して設計デ
ータにデータ設定されているセルベースブロック３１の
全部の配置が完了すると(ステップＳ２〜Ｓ６)、同図
(ｂ)に示すように、このセルベースブロック３１が配置
されなかった位置のゲートサイト領域５２の全域にダミ
ーゲートブロック４２が順番に配列される(ステップＳ
７)。
ータにデータ設定されているセルベースブロック３１の
全部の配置が完了すると(ステップＳ２〜Ｓ６)、同図
(ｂ)に示すように、このセルベースブロック３１が配置
されなかった位置のゲートサイト領域５２の全域にダミ
ーゲートブロック４２が順番に配列される(ステップＳ
７)。
【００６５】このとき、前述のように横幅が基準サイズ
の１０倍のダミーゲートブロック４２が順番に配列され
るとセルベースブロック３１との間に基準サイズの“０
倍〜９倍”の隙間が発生するので、同図(ｃ)に示すよう
に、セルサイト領域５１のダミーゲートブロック４２と
セルベースブロック３１とが配置されていない位置の全
域に隙間充填ブロック４１が順番に配列される(ステッ
プＳ８)。
の１０倍のダミーゲートブロック４２が順番に配列され
るとセルベースブロック３１との間に基準サイズの“０
倍〜９倍”の隙間が発生するので、同図(ｃ)に示すよう
に、セルサイト領域５１のダミーゲートブロック４２と
セルベースブロック３１とが配置されていない位置の全
域に隙間充填ブロック４１が順番に配列される(ステッ
プＳ８)。
【００６６】この隙間充填ブロック４１の配列が完了す
ると、図１１(ａ)に示すように、ダミーゲートブロック
４２の配置が解除され(ステップＳ９)、同図(ｂ)に示す
ように、ダミーゲートブロック４２の配置が解除された
位置のセルサイト領域５１の全域にゲートアレイブロッ
ク３５が順番に配列される(ステップＳ１０)。
ると、図１１(ａ)に示すように、ダミーゲートブロック
４２の配置が解除され(ステップＳ９)、同図(ｂ)に示す
ように、ダミーゲートブロック４２の配置が解除された
位置のセルサイト領域５１の全域にゲートアレイブロッ
ク３５が順番に配列される(ステップＳ１０)。
【００６７】このとき、ゲートアレイブロック３５はダ
ミーゲートブロック４２に対して半分だけシフトした位
置に配列されるので、隙間充填ブロック４１またはセル
ベースブロック３１とゲートアレイブロック３５との間
には基準サイズの“５倍”の隙間が発生することにな
る。
ミーゲートブロック４２に対して半分だけシフトした位
置に配列されるので、隙間充填ブロック４１またはセル
ベースブロック３１とゲートアレイブロック３５との間
には基準サイズの“５倍”の隙間が発生することにな
る。
【００６８】そこで、同図(ｃ)に示すように、セルサイ
ト領域５１のゲートアレイブロック３５とセルベースブ
ロック３１と隙間充填ブロック４１とが配置されていな
い位置の全域に隙間充填ブロック４１が順番に配列され
るので(ステップＳ１１)、図１２に示すように、これで
マスタスライスがデータ生成されたことになる。
ト領域５１のゲートアレイブロック３５とセルベースブ
ロック３１と隙間充填ブロック４１とが配置されていな
い位置の全域に隙間充填ブロック４１が順番に配列され
るので(ステップＳ１１)、図１２に示すように、これで
マスタスライスがデータ生成されたことになる。
【００６９】このようにデータ生成されたマスタスライ
スは、ＨＤＤ１０５などにデータ登録されてからディス
プレイ１１２などでユーザにデータ出力されるので、ユ
ーザはマスタスライスのＣＡＤデータに所望の配線をデ
ータ入力するなどして集積回路のＣＡＤデータを完成す
ることができる。
スは、ＨＤＤ１０５などにデータ登録されてからディス
プレイ１１２などでユーザにデータ出力されるので、ユ
ーザはマスタスライスのＣＡＤデータに所望の配線をデ
ータ入力するなどして集積回路のＣＡＤデータを完成す
ることができる。
【００７０】本実施の形態のデータ処理装置１００のデ
ータ処理方法では、上述のように各種ブロック３５等や
重複サイト領域５０がデータ登録された状態で集積回路
の設計データがデータ入力されると、これに対応したマ
スタスライスを自動的にデータ生成することができる。
ータ処理方法では、上述のように各種ブロック３５等や
重複サイト領域５０がデータ登録された状態で集積回路
の設計データがデータ入力されると、これに対応したマ
スタスライスを自動的にデータ生成することができる。
【００７１】そのとき、データ生成されたマスタスライ
スでは、ゲートアレイブロック３５はセルベースブロッ
ク３１に対して横幅の半分以上の隙間充填ブロック４１
を介して隣接するので、セルベースブロック３１とゲー
トアレイブロック３５との内部回路が干渉する障害を確
実に防止することができる。
スでは、ゲートアレイブロック３５はセルベースブロッ
ク３１に対して横幅の半分以上の隙間充填ブロック４１
を介して隣接するので、セルベースブロック３１とゲー
トアレイブロック３５との内部回路が干渉する障害を確
実に防止することができる。
【００７２】しかも、セルベースブロック３１を配置し
てからダミーゲートブロック４２を配置することで、上
述のようなブロック３１，３５，４１の配置を実現する
ので、例えば、隣接するセルベースブロック３１とゲー
トアレイブロック３５との内部回路を解析して配置を修
正するような複雑な処理が必要なく、障害が発生しない
マスタスライスを簡単な処理で確実にデータ生成するこ
とができる。
てからダミーゲートブロック４２を配置することで、上
述のようなブロック３１，３５，４１の配置を実現する
ので、例えば、隣接するセルベースブロック３１とゲー
トアレイブロック３５との内部回路を解析して配置を修
正するような複雑な処理が必要なく、障害が発生しない
マスタスライスを簡単な処理で確実にデータ生成するこ
とができる。
【００７３】特に、ダミーゲートブロック４２はゲート
アレイブロック３５の左右両側を入れ替えた構造にデー
タ設定されているので、簡単なデータ構造でゲートアレ
イブロック３５とダミーゲートブロック４２との配置の
位置を半分だけシフトさせることができる。
アレイブロック３５の左右両側を入れ替えた構造にデー
タ設定されているので、簡単なデータ構造でゲートアレ
イブロック３５とダミーゲートブロック４２との配置の
位置を半分だけシフトさせることができる。
【００７４】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、ＲＡＭ１０４等にソフトウェアとして
格納されている制御プログラムに従ってＣＰＵ１０１が
動作することにより、データ処理装置１００の各種機能
として各種手段が論理的に実現されることを例示した。
しかし、このような各種手段の各々を固有のハードウェ
アとして形成することも可能であり、一部をソフトウェ
アとしてＲＡＭ１０４等に格納するとともに一部をハー
ドウェアとして形成することも可能である。
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、ＲＡＭ１０４等にソフトウェアとして
格納されている制御プログラムに従ってＣＰＵ１０１が
動作することにより、データ処理装置１００の各種機能
として各種手段が論理的に実現されることを例示した。
しかし、このような各種手段の各々を固有のハードウェ
アとして形成することも可能であり、一部をソフトウェ
アとしてＲＡＭ１０４等に格納するとともに一部をハー
ドウェアとして形成することも可能である。
【００７５】また、上記形態ではＣＤ−ＲＯＭ１０８等
からＨＤＤ１０５に事前にインストールされているソフ
トウェアがデータ処理装置１００の起動時にＲＡＭ１０
４に複写され、このようにＲＡＭ１０４に格納されたソ
フトウェアをＣＰＵ１０１が読み取ることを想定した
が、このようなソフトウェアをＨＤＤ１０５に格納した
ままＣＰＵ１０１に利用させることや、ＲＯＭ１０３に
事前に固定的に格納しておくことも可能である。
からＨＤＤ１０５に事前にインストールされているソフ
トウェアがデータ処理装置１００の起動時にＲＡＭ１０
４に複写され、このようにＲＡＭ１０４に格納されたソ
フトウェアをＣＰＵ１０１が読み取ることを想定した
が、このようなソフトウェアをＨＤＤ１０５に格納した
ままＣＰＵ１０１に利用させることや、ＲＯＭ１０３に
事前に固定的に格納しておくことも可能である。
【００７６】さらに、単体で取り扱える情報記憶媒体で
あるＦＤ１０６やＣＤ−ＲＯＭ１０８にソフトウェアを
格納しておき、このＦＤ１０６等からＨＤＤ１０５やＲ
ＡＭ１０４にソフトウェアをインストールすることも可
能であるが、このようなインストールを実行することな
くＦＤ１０６等からＣＰＵ１０１がソフトウェアを直接
に読み取って処理動作を実行することも可能である。
あるＦＤ１０６やＣＤ−ＲＯＭ１０８にソフトウェアを
格納しておき、このＦＤ１０６等からＨＤＤ１０５やＲ
ＡＭ１０４にソフトウェアをインストールすることも可
能であるが、このようなインストールを実行することな
くＦＤ１０６等からＣＰＵ１０１がソフトウェアを直接
に読み取って処理動作を実行することも可能である。
【００７７】つまり、本発明のデータ処理装置１００の
各種手段をソフトウェアにより実現する場合、そのソフ
トウェアはＣＰＵ１０１が読み取って対応する動作を実
行できる状態に有れば良い。また、上述のような各種手
段を実現する制御プログラムを、複数のソフトウェアの
組み合わせで形成することも可能であり、その場合、単
体の製品となる情報記憶媒体には、本発明のデータ処理
装置１００を実現するための必要最小限のソフトウェア
のみを格納しておけば良い。
各種手段をソフトウェアにより実現する場合、そのソフ
トウェアはＣＰＵ１０１が読み取って対応する動作を実
行できる状態に有れば良い。また、上述のような各種手
段を実現する制御プログラムを、複数のソフトウェアの
組み合わせで形成することも可能であり、その場合、単
体の製品となる情報記憶媒体には、本発明のデータ処理
装置１００を実現するための必要最小限のソフトウェア
のみを格納しておけば良い。
【００７８】例えば、既存のオペレーティングシステム
が実装されているデータ処理装置１００に、ＣＤ−ＲＯ
Ｍ１０８等の情報記憶媒体によりアプリケーションソフ
トを提供するような場合、本発明のデータ処理装置１０
０の各種手段を実現するソフトウェアは、アプリケーシ
ョンソフトとオペレーティングシステムとの組み合わせ
で実現されるので、オペレーティングシステムに依存す
る部分のソフトウェアは情報記憶媒体のアプリケーショ
ンソフトから省略することができる。
が実装されているデータ処理装置１００に、ＣＤ−ＲＯ
Ｍ１０８等の情報記憶媒体によりアプリケーションソフ
トを提供するような場合、本発明のデータ処理装置１０
０の各種手段を実現するソフトウェアは、アプリケーシ
ョンソフトとオペレーティングシステムとの組み合わせ
で実現されるので、オペレーティングシステムに依存す
る部分のソフトウェアは情報記憶媒体のアプリケーショ
ンソフトから省略することができる。
【００７９】また、このように情報記憶媒体に記述した
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体をデータ処理装置１００に直接に装填するこ
とに限定されない。例えば、上述のようなソフトウェア
をホストコンピュータの情報記憶媒体に格納しておき、
このホストコンピュータを通信ネットワークで端末コン
ピュータに接続し、ホストコンピュータから端末コンピ
ュータにデータ通信でソフトウェアを供給することも可
能である。
ソフトウェアをＣＰＵ１０１に供給する手法は、その情
報記憶媒体をデータ処理装置１００に直接に装填するこ
とに限定されない。例えば、上述のようなソフトウェア
をホストコンピュータの情報記憶媒体に格納しておき、
このホストコンピュータを通信ネットワークで端末コン
ピュータに接続し、ホストコンピュータから端末コンピ
ュータにデータ通信でソフトウェアを供給することも可
能である。
【００８０】上述のような場合、端末コンピュータが自
身の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のデータ処理装置１
００に相当することになる。
身の情報記憶媒体にソフトウェアをダウンロードした状
態でスタンドアロンの処理動作を実行することも可能で
あるが、ソフトウェアをダウンロードすることなくホス
トコンピュータとのリアルタイムのデータ通信により処
理動作を実行することも可能である。この場合、ホスト
コンピュータと端末コンピュータとを通信ネットワーク
で接続したシステム全体が、本発明のデータ処理装置１
００に相当することになる。
【００８１】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００８２】本発明のデータ処理装置によるデータ処理
方法では、ゲートアレイブロックがゲート記憶手段にデ
ータ記憶され、複数種類のセルベースブロックがセル記
憶手段にデータ記憶され、隙間充填ブロックが隙間記憶
手段にデータ記憶され、重複サイト領域がサイト記憶手
段にデータ記憶され、ダミーゲートブロックがダミー記
憶手段にデータ記憶されている状態で、設計する集積回
路に対応した設計データが設計入力手段に外部入力され
ると、この設計データに対応して特定のセルベースブロ
ックをセル配置手段がセルサイト領域の特定の位置に配
置し、このセルベースブロックが配置されなかった位置
のゲートサイト領域の全域にダミー配列手段がダミーゲ
ートブロックを順番に配列し、セルサイト領域のダミー
ゲートブロックとセルベースブロックとが配置されてい
ない位置の全域に隙間配列手段が隙間充填ブロックを順
番に配列し、ダミーゲートブロックの配置をダミー解除
手段が解除し、このゲートサイト領域のダミーゲートブ
ロックの配置が解除された位置の全域にゲート配列手段
がゲートアレイブロックを順番に配列し、セルサイト領
域のゲートアレイブロックとセルベースブロックと隙間
充填ブロックとが配置されていない位置の全域に隙間充
填手段が隙間充填ブロックを順番に配列することによ
り、マスタスライスを自動的にデータ生成することがで
き、このようにデータ生成されるマスタスライスでは、
セルベースブロックとゲートアレイブロックとが確実に
所定個数以上の隙間充填ブロックを介して隣接するの
で、セルベースブロックとゲートアレイブロックとの内
部回路が干渉する障害を確実に防止することができ、障
害が確実に防止されているマスタスライスを簡単な処理
で自動的にデータ生成することができる。
方法では、ゲートアレイブロックがゲート記憶手段にデ
ータ記憶され、複数種類のセルベースブロックがセル記
憶手段にデータ記憶され、隙間充填ブロックが隙間記憶
手段にデータ記憶され、重複サイト領域がサイト記憶手
段にデータ記憶され、ダミーゲートブロックがダミー記
憶手段にデータ記憶されている状態で、設計する集積回
路に対応した設計データが設計入力手段に外部入力され
ると、この設計データに対応して特定のセルベースブロ
ックをセル配置手段がセルサイト領域の特定の位置に配
置し、このセルベースブロックが配置されなかった位置
のゲートサイト領域の全域にダミー配列手段がダミーゲ
ートブロックを順番に配列し、セルサイト領域のダミー
ゲートブロックとセルベースブロックとが配置されてい
ない位置の全域に隙間配列手段が隙間充填ブロックを順
番に配列し、ダミーゲートブロックの配置をダミー解除
手段が解除し、このゲートサイト領域のダミーゲートブ
ロックの配置が解除された位置の全域にゲート配列手段
がゲートアレイブロックを順番に配列し、セルサイト領
域のゲートアレイブロックとセルベースブロックと隙間
充填ブロックとが配置されていない位置の全域に隙間充
填手段が隙間充填ブロックを順番に配列することによ
り、マスタスライスを自動的にデータ生成することがで
き、このようにデータ生成されるマスタスライスでは、
セルベースブロックとゲートアレイブロックとが確実に
所定個数以上の隙間充填ブロックを介して隣接するの
で、セルベースブロックとゲートアレイブロックとの内
部回路が干渉する障害を確実に防止することができ、障
害が確実に防止されているマスタスライスを簡単な処理
で自動的にデータ生成することができる。
【００８３】また、上述のようなデータ処理装置におい
て、ゲートアレイブロックは、ウェルコンタクトとサブ
コンタクトとの拡散領域を中心に一対のトランジスタ素
子が配列されており、ダミーゲートブロックは、一対の
トランジスタ素子の両側にウェルコンタクトとサブコン
タクトとの拡散領域が配列されており、ゲートサイト領
域は、ゲートアレイブロックとダミーゲートブロックと
が配列される位置がトランジスタ素子と拡散領域との配
置の方向により規定されていることにより、簡単なデー
タ構造でゲートアレイブロック３５とダミーゲートブロ
ック４２との配置の位置を半分だけシフトさせることが
できる。
て、ゲートアレイブロックは、ウェルコンタクトとサブ
コンタクトとの拡散領域を中心に一対のトランジスタ素
子が配列されており、ダミーゲートブロックは、一対の
トランジスタ素子の両側にウェルコンタクトとサブコン
タクトとの拡散領域が配列されており、ゲートサイト領
域は、ゲートアレイブロックとダミーゲートブロックと
が配列される位置がトランジスタ素子と拡散領域との配
置の方向により規定されていることにより、簡単なデー
タ構造でゲートアレイブロック３５とダミーゲートブロ
ック４２との配置の位置を半分だけシフトさせることが
できる。
【００８４】本発明の情報記憶媒体に格納されているプ
ログラムをコンピュータに読み取らせて対応する処理動
作を実行させると、このコンピュータは、ゲートアレイ
ブロックと複数種類のセルベースブロックと隙間充填ブ
ロックと重複サイト領域とダミーゲートブロックとのデ
ータ登録を受け付け、設計する集積回路に対応した設計
データの外部入力を受け付け、この設計データに対応し
て特定のセルベースブロックをセルサイト領域の特定の
位置に配置し、ゲートサイト領域のセルベースブロック
が配置されていない位置の全域にダミーゲートブロック
を順番に配列し、セルサイト領域のダミーゲートブロッ
クとセルベースブロックとが配置されていない位置の全
域に隙間充填ブロックを順番に配列し、ダミーゲートブ
ロックの配置を解除し、ゲートサイト領域のダミーゲー
トブロックの配置が解除された位置の全域にゲートアレ
イブロックを順番に配列し、セルサイト領域のゲートア
レイブロックとセルベースブロックと隙間充填ブロック
とが配置されていない位置の全域に隙間充填ブロックを
順番に配列することにより、マスタスライスを自動的に
データ生成することができ、このようにデータ生成され
るマスタスライスでは、セルベースブロックとゲートア
レイブロックとが確実に所定個数以上の隙間充填ブロッ
クを介して隣接するので、セルベースブロックとゲート
アレイブロックとの内部回路が干渉する障害を確実に防
止することができ、障害が確実に防止されているマスタ
スライスを簡単な処理で自動的にデータ生成することが
できる。
ログラムをコンピュータに読み取らせて対応する処理動
作を実行させると、このコンピュータは、ゲートアレイ
ブロックと複数種類のセルベースブロックと隙間充填ブ
ロックと重複サイト領域とダミーゲートブロックとのデ
ータ登録を受け付け、設計する集積回路に対応した設計
データの外部入力を受け付け、この設計データに対応し
て特定のセルベースブロックをセルサイト領域の特定の
位置に配置し、ゲートサイト領域のセルベースブロック
が配置されていない位置の全域にダミーゲートブロック
を順番に配列し、セルサイト領域のダミーゲートブロッ
クとセルベースブロックとが配置されていない位置の全
域に隙間充填ブロックを順番に配列し、ダミーゲートブ
ロックの配置を解除し、ゲートサイト領域のダミーゲー
トブロックの配置が解除された位置の全域にゲートアレ
イブロックを順番に配列し、セルサイト領域のゲートア
レイブロックとセルベースブロックと隙間充填ブロック
とが配置されていない位置の全域に隙間充填ブロックを
順番に配列することにより、マスタスライスを自動的に
データ生成することができ、このようにデータ生成され
るマスタスライスでは、セルベースブロックとゲートア
レイブロックとが確実に所定個数以上の隙間充填ブロッ
クを介して隣接するので、セルベースブロックとゲート
アレイブロックとの内部回路が干渉する障害を確実に防
止することができ、障害が確実に防止されているマスタ
スライスを簡単な処理で自動的にデータ生成することが
できる。
【図１】本発明の実施の一形態であるデータ処理装置の
論理構造を示す模式図である。
論理構造を示す模式図である。
【図２】データ処理装置の物理構造を示すブロック図で
ある。
ある。
【図３】複数種類のセルベースブロックの一つを示す模
式的な平面図である。
式的な平面図である。
【図４】ゲートアレイブロックを示す模式的な平面図で
ある。
ある。
【図５】隙間充填ブロックを示す模式的な平面図であ
る。
る。
【図６】ダミーゲートブロックを示す模式的な平面図で
ある。
ある。
【図７】(ａ)はセルサイト領域を示す模式的な平面図、
(ｂ)はゲートサイト領域を示す模式的な平面図である。
(ｂ)はゲートサイト領域を示す模式的な平面図である。
【図８】重複サイト領域を示す模式的な平面図である。
【図９】本実施の形態のデータ処理方法を示すフローチ
ャートである。
ャートである。
【図１０】データ処理方法の前半部を示す工程図であ
る。
る。
【図１１】データ処理方法の後半部を示す工程図であ
る。
る。
【図１２】データ生成されたマスタスライスを示す模式
的な平面図である。
的な平面図である。
１１ セル記憶手段 １２ ゲート記憶手段 １３ 隙間記憶手段 １４ ダミー記憶手段 １５ サイト記憶手段 ２１ 設計入力手段 ２２ セル配置手段 ２３ ダミー配列手段 ２４ 隙間配列手段 ２５ ダミー解除手段 ２６ ゲート配列手段 ２７ 隙間充填手段 ２８ データ出力手段 ３１ セルベースブロック ３２ ウェルコンタクトの拡散領域 ３３ サブコンタクトの拡散領域 ３５ ゲートアレイブロック ３６ トランジスタ素子 ４１ 隙間充填ブロック ４２ ダミーゲートブロック ５０ 重複サイト領域 ５１ セルサイト領域 ５２ ゲートサイト領域 １００ データ処理装置 １０１ コンピュータであるＣＰＵ １０３ 情報記憶媒体であるＲＯＭ １０４ 情報記憶媒体であるＲＡＭ １０５ 情報記憶媒体であるＨＤＤ １０６ 情報記憶媒体であるＦＤ １０８ 情報記憶媒体であるＣＤ−ＲＯＭ
Claims (3)
- 【請求項１】 相互に配線されることなく配列されてい
る複数のトランジスタ素子からなるゲートアレイブロッ
クをデータ記憶しているゲート記憶手段と、 所定の機能を発生するように配線された複数の回路素子
からなる複数種類のセルベースブロックをデータ記憶し
ているセル記憶手段と、 前記ゲートアレイブロックと前記セルベースブロックと
の隙間に配置される隙間充填ブロックをデータ記憶して
いる隙間記憶手段と、 セルベースブロックと隙間充填ブロックとを配置できる
セルサイト領域およびゲートアレイブロックを配置でき
るゲートサイト領域が重複されて定義されている重複サ
イト領域をデータ記憶しているサイト記憶手段と、 前記ゲートアレイブロックと同一サイズで前記ゲートサ
イト領域に配列される位置が半分だけシフトするダミー
ゲートブロックをデータ記憶しているダミー記憶手段
と、 設計する集積回路に対応した設計データが外部入力され
る設計入力手段と、 前記設計データに対応して特定の前記セルベースブロッ
クを前記セルサイト領域の特定の位置に配置するセル配
置手段と、 前記ゲートサイト領域の前記セルベースブロックが配置
されていない位置の全域に前記ダミーゲートブロックを
順番に配列するダミー配列手段と、 前記セルサイト領域の前記ダミーゲートブロックと前記
セルベースブロックとが配置されていない位置の全域に
前記隙間充填ブロックを順番に配列する隙間配列手段
と、 前記ダミーゲートブロックの配置を解除するダミー解除
手段と、 前記ゲートサイト領域の前記ダミーゲートブロックの配
置が解除された位置の全域に前記ゲートアレイブロック
を順番に配列するゲート配列手段と、 前記セルサイト領域の前記ゲートアレイブロックと前記
セルベースブロックと前記隙間充填ブロックとが配置さ
れていない位置の全域に前記隙間充填ブロックを順番に
配列する隙間充填手段と、 を具備しているデータ処理装置。 - 【請求項２】 前記ゲートアレイブロックは、ウェルコ
ンタクトとサブコンタクトとの拡散領域を中心に一対の
トランジスタ素子が配列されており、 前記ダミーゲートブロックは、一対のトランジスタ素子
の両側にウェルコンタクトとサブコンタクトとの拡散領
域が配列されており、 前記ゲートサイト領域は、前記ゲートアレイブロックと
前記ダミーゲートブロックとが配列される位置が前記ト
ランジスタ素子と前記拡散領域との配置の方向により規
定されている請求項１記載のデータ処理装置。 - 【請求項３】 コンピュータが読取自在なソフトウェア
が格納されている情報記憶媒体であって、 相互に配線されることなく配列されている複数のトラン
ジスタ素子からなるゲートアレイブロックと、所定の機
能を発生するように配線された複数の回路素子からなる
複数種類のセルベースブロックと、前記ゲートアレイブ
ロックと前記セルベースブロックとの隙間に配置される
隙間充填ブロックと、セルベースブロックと隙間充填ブ
ロックとを配置できるセルサイト領域およびゲートアレ
イブロックを配置できるゲートサイト領域が重複されて
定義されている重複サイト領域と、前記ゲートアレイブ
ロックと同一サイズで前記ゲートサイト領域に配列され
る位置が半分だけシフトするダミーゲートブロックと、
のデータ登録を受け付けること、 設計する集積回路に対応した設計データの外部入力を受
け付けること、 前記設計データに対応して特定の前記セルベースブロッ
クを前記セルサイト領域の特定の位置に配置すること、 前記ゲートサイト領域の前記セルベースブロックが配置
されていない位置の全域に前記ダミーゲートブロックを
順番に配列すること、 前記セルサイト領域の前記ダミーゲートブロックと前記
セルベースブロックとが配置されていない位置の全域に
前記隙間充填ブロックを順番に配列すること、 前記ダミーゲートブロックの配置を解除すること、 前記ゲートサイト領域の前記ダミーゲートブロックの配
置が解除された位置の全域に前記ゲートアレイブロック
を順番に配列すること、 前記セルサイト領域の前記ゲートアレイブロックと前記
セルベースブロックと前記隙間充填ブロックとが配置さ
れていない位置の全域に前記隙間充填ブロックを順番に
配列すること、 を前記コンピュータに実行させるためのプログラムが格
納されていることを特徴とする情報記憶媒体。
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| JP19323699A JP3313668B2 (ja) | 1999-07-07 | 1999-07-07 | データ処理装置、情報記憶媒体 |
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Family Applications (1)
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