JPH04236668A - Ｌｓｉチップ設計システム - Google Patents
Ｌｓｉチップ設計システムInfo
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- JPH04236668A JPH04236668A JP3004927A JP492791A JPH04236668A JP H04236668 A JPH04236668 A JP H04236668A JP 3004927 A JP3004927 A JP 3004927A JP 492791 A JP492791 A JP 492791A JP H04236668 A JPH04236668 A JP H04236668A
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- JP
- Japan
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- chip
- lsi
- package
- layout
- lsi package
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- Granted
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- 238000007689 inspection Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 239000008188 pellet Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Die Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩチップ設計システ
ム、特に１つのチップと複数の既存ＬＳＩパッケージと
の間の組立条件の検証が同時に行えるＬＳＩチップ設計
システムに関する。
ム、特に１つのチップと複数の既存ＬＳＩパッケージと
の間の組立条件の検証が同時に行えるＬＳＩチップ設計
システムに関する。
【０００２】
【従来の技術】従来、チップ設計はまず、チップ内部の
設計を行うシステムとしてＬＳＩチップレイアウトＣＡ
Ｄがあり、チップ内のトランジスター、チップパッドの
配置、回路配線などを、チップ製造工程等の各種条件に
合致したチップを設計することができる。
設計を行うシステムとしてＬＳＩチップレイアウトＣＡ
Ｄがあり、チップ内のトランジスター、チップパッドの
配置、回路配線などを、チップ製造工程等の各種条件に
合致したチップを設計することができる。
【０００３】次にチップのレイアウト設計が終了した後
、チップと既存のＬＳＩパッケージが組立可能かの組立
検証をパッケージを設計する専用ＣＡＤを用いておこな
っていた。また従来のＬＳＩパッケージ設計専用ＣＡＤ
では、１つのチップと複数種類のＬＳＩパッケージとの
組立検証を同時にできなく、チップを搭載したいＬＳＩ
パッケージの種類数だけ組立検証を行い、不具合な点を
再度ＬＳＩチップレイアウトＣＡＤにおいて、レイアウ
トを変更することを数回繰り返しＬＳＩチップの設計を
行っていた。
、チップと既存のＬＳＩパッケージが組立可能かの組立
検証をパッケージを設計する専用ＣＡＤを用いておこな
っていた。また従来のＬＳＩパッケージ設計専用ＣＡＤ
では、１つのチップと複数種類のＬＳＩパッケージとの
組立検証を同時にできなく、チップを搭載したいＬＳＩ
パッケージの種類数だけ組立検証を行い、不具合な点を
再度ＬＳＩチップレイアウトＣＡＤにおいて、レイアウ
トを変更することを数回繰り返しＬＳＩチップの設計を
行っていた。
【０００４】また既存のＬＳＩパッケージとの間の組立
条件が満足したい時は、新規にチップにあわせてＬＳＩ
パッケージを設計する。
条件が満足したい時は、新規にチップにあわせてＬＳＩ
パッケージを設計する。
【０００５】
【発明が解決しようとする課題】従来のＬＳＩチップ設
計システムは、チップを設計する際、特にＬＳＩパッケ
ージ組立条件を満足させるために重要なパッドのレイア
ウトは、ＬＳＩパッケージとの組立条件は考慮されず、
チップ内の配線等のレイアウトの条件のみで決定される
ため、つぎに既存のＬＳＩパッケージを利用しようとし
た場合、組立条件を満足させるためパッドのレイアウト
を変更させなければならない場合がほとんどであるが、
パッドのレイアウトがほぼ決定されているので再レイア
ウトすることは、高密度に集積してあるチップ内部の配
線や、トランジスターの配置などを修正することが必要
となり困難であるという欠点と、チップレイアウトを行
う前に搭載したいＬＳＩパッケージに合ったパッドのレ
イアウトをきめることは、チップ内の配線や、トランジ
スターの配置の条件が考慮できないため、やはり後でパ
ッドのレイアウトが変更され、再度組立条件をチェック
しなくてはならないという欠点と、１つのチップを複数
種類のＬＳＩパッケージに搭載したい場合、従来のＬＳ
Ｉパッケージ設計専用ＣＡＤでも同時に複数のＬＳＩパ
ッケージとの組立条件を検証できなく、複数種類のＬＳ
Ｉパッケージに対して同時に組立可能な条件を算出する
ことが困難であったという欠点と、既存のＬＳＩパッケ
ージが利用できなく新規にＬＳＩパッケージを設計しな
ければならない場合が多いという欠点があった。
計システムは、チップを設計する際、特にＬＳＩパッケ
ージ組立条件を満足させるために重要なパッドのレイア
ウトは、ＬＳＩパッケージとの組立条件は考慮されず、
チップ内の配線等のレイアウトの条件のみで決定される
ため、つぎに既存のＬＳＩパッケージを利用しようとし
た場合、組立条件を満足させるためパッドのレイアウト
を変更させなければならない場合がほとんどであるが、
パッドのレイアウトがほぼ決定されているので再レイア
ウトすることは、高密度に集積してあるチップ内部の配
線や、トランジスターの配置などを修正することが必要
となり困難であるという欠点と、チップレイアウトを行
う前に搭載したいＬＳＩパッケージに合ったパッドのレ
イアウトをきめることは、チップ内の配線や、トランジ
スターの配置の条件が考慮できないため、やはり後でパ
ッドのレイアウトが変更され、再度組立条件をチェック
しなくてはならないという欠点と、１つのチップを複数
種類のＬＳＩパッケージに搭載したい場合、従来のＬＳ
Ｉパッケージ設計専用ＣＡＤでも同時に複数のＬＳＩパ
ッケージとの組立条件を検証できなく、複数種類のＬＳ
Ｉパッケージに対して同時に組立可能な条件を算出する
ことが困難であったという欠点と、既存のＬＳＩパッケ
ージが利用できなく新規にＬＳＩパッケージを設計しな
ければならない場合が多いという欠点があった。
【０００６】
【課題を解決するための手段】本発明のＬＳＩパッケー
ジ設計システムは、 （Ａ）既に設計が終了しているＬＳＩパッケージの形状
等のデータが複数納められているＬＳＩパッケージデー
タベース、 （Ｂ）ＬＳＩパッケージデータベースより、ＣＡＤ上で
設計を行っているチップのデータ及び、ＬＳＩパッケー
ジ外形，ＬＳＩパッケージ外部ピン数等の条件より条件
に合致するＬＳＩパッケージを検索するＬＳＩパッケー
ジ検索部、 （Ｃ）チップとＬＳＩパッケージを組み立てる作業（ダ
イボンディング、ワイヤーボンディング等）における組
立条件を満足するか検証する組立チェックを複数のＬＳ
Ｉパッケージとの間で同時に行う組立チェック部、（Ｄ
）チップパッドとワイヤーで電気的に接続するＬＳＩパ
ッケージの外部ピンにつながっている内部リードを指定
するピンコネ部、 （Ｅ）チップパッドや、チップ内の配線、トランジスタ
ーなどの配置等の回路レイアウトをおこなう回路レイア
ウト部、とを含んで構成される。
ジ設計システムは、 （Ａ）既に設計が終了しているＬＳＩパッケージの形状
等のデータが複数納められているＬＳＩパッケージデー
タベース、 （Ｂ）ＬＳＩパッケージデータベースより、ＣＡＤ上で
設計を行っているチップのデータ及び、ＬＳＩパッケー
ジ外形，ＬＳＩパッケージ外部ピン数等の条件より条件
に合致するＬＳＩパッケージを検索するＬＳＩパッケー
ジ検索部、 （Ｃ）チップとＬＳＩパッケージを組み立てる作業（ダ
イボンディング、ワイヤーボンディング等）における組
立条件を満足するか検証する組立チェックを複数のＬＳ
Ｉパッケージとの間で同時に行う組立チェック部、（Ｄ
）チップパッドとワイヤーで電気的に接続するＬＳＩパ
ッケージの外部ピンにつながっている内部リードを指定
するピンコネ部、 （Ｅ）チップパッドや、チップ内の配線、トランジスタ
ーなどの配置等の回路レイアウトをおこなう回路レイア
ウト部、とを含んで構成される。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００８】図１は本発明の一実施例を示すブロック図
である。１は中央処理装置（ＣＰＵ）と主記憶装置とを
備えた処理装置、２はマウス、３はキーボード、４はデ
ィスプレー、５は磁気記録装置であり処理装置とのデー
タ，作業指示を入出力する。ユーザーインターフェース
部１０はマウス２，キーボード３より作業指示及びデー
タの入力を受け、各部に作業指示，データを与えたり、
設計対象物であるチップ、チップを搭載したいＬＳＩパ
ッケージ及び、各種エラー表示等をディスプレーに表示
する。ＬＳＩパッゲージデータベース１１は既存のＬＳ
Ｉパッケージの形状データ等のデータが複数登録されて
いる。
である。１は中央処理装置（ＣＰＵ）と主記憶装置とを
備えた処理装置、２はマウス、３はキーボード、４はデ
ィスプレー、５は磁気記録装置であり処理装置とのデー
タ，作業指示を入出力する。ユーザーインターフェース
部１０はマウス２，キーボード３より作業指示及びデー
タの入力を受け、各部に作業指示，データを与えたり、
設計対象物であるチップ、チップを搭載したいＬＳＩパ
ッケージ及び、各種エラー表示等をディスプレーに表示
する。ＬＳＩパッゲージデータベース１１は既存のＬＳ
Ｉパッケージの形状データ等のデータが複数登録されて
いる。
【０００９】ＬＳＩパッケージ選択部１２はユーザイン
ターフェース部１０より指示されたＬＳＩパッケージの
外形条件、外部ピン数及び、１３でのレイアウトされて
いるＬＳＩチップの外形等のデータによって、１１のＬ
ＳＩパッケージデータベースより、条件に合致するパッ
ケージデータを選択し、選択したデータを処理装置１の
主記憶装置に記憶する。チップレイアウト部１３は設計
したいＬＳＩチップの外形を決めたり、トランジスター
配置、チップパッドの配置、内部配線等の設計をユーザ
インターフェース部１０を通し対話的にチップレイアウ
トしそのデータを逐次主記憶装置に記憶していく、一般
的なＬＳＩレイアウトＣＡＤの機能を備えている。
ターフェース部１０より指示されたＬＳＩパッケージの
外形条件、外部ピン数及び、１３でのレイアウトされて
いるＬＳＩチップの外形等のデータによって、１１のＬ
ＳＩパッケージデータベースより、条件に合致するパッ
ケージデータを選択し、選択したデータを処理装置１の
主記憶装置に記憶する。チップレイアウト部１３は設計
したいＬＳＩチップの外形を決めたり、トランジスター
配置、チップパッドの配置、内部配線等の設計をユーザ
インターフェース部１０を通し対話的にチップレイアウ
トしそのデータを逐次主記憶装置に記憶していく、一般
的なＬＳＩレイアウトＣＡＤの機能を備えている。
【００１０】ピンコネ部１４は、ＬＳＩパッケージ選択
部１２により主記憶装置に記憶されているＬＳＩパッケ
ージの内部リードとチップレイアウト部１３でレイアウ
ト中のチップパッドをユーザインターフェース部１０を
通しての指示により接続を設定あるいは変化させる。組
立チェック部１５はチップレイアウト部１３や、ピンコ
ネ処理部１４で組立条件が変化したとき（例えば、パッ
ドを移動したり、ピンコネを行ったとき）、チップレイ
アウト部１３に記録されているチップと複数のＬＳＩパ
ッケージとの間の組立条件をチェックし、結果をディス
プレー４に表示する。
部１２により主記憶装置に記憶されているＬＳＩパッケ
ージの内部リードとチップレイアウト部１３でレイアウ
ト中のチップパッドをユーザインターフェース部１０を
通しての指示により接続を設定あるいは変化させる。組
立チェック部１５はチップレイアウト部１３や、ピンコ
ネ処理部１４で組立条件が変化したとき（例えば、パッ
ドを移動したり、ピンコネを行ったとき）、チップレイ
アウト部１３に記録されているチップと複数のＬＳＩパ
ッケージとの間の組立条件をチェックし、結果をディス
プレー４に表示する。
【００１１】図２は本発明の対象であるチップ、ＬＳＩ
パッケージを示す上面図であり、２０は設計をおこなっ
ているＬＳＩチップ、２１はＬＳＩパッケージの１種類
であるリードフレームの内部リード、２２は内部リード
２１のチップの内部のレイアウトの対象物である内部回
路、２３はＬＳＩパッケージの１種類であるリードフレ
ームでのチップを載せるアイランド、２４はＬＳＩチッ
プ２０の設計を行っているチップのチップパッド、２５
はチップパッドと内部リードを電気的に接続させるボン
ディングワイヤーである。
パッケージを示す上面図であり、２０は設計をおこなっ
ているＬＳＩチップ、２１はＬＳＩパッケージの１種類
であるリードフレームの内部リード、２２は内部リード
２１のチップの内部のレイアウトの対象物である内部回
路、２３はＬＳＩパッケージの１種類であるリードフレ
ームでのチップを載せるアイランド、２４はＬＳＩチッ
プ２０の設計を行っているチップのチップパッド、２５
はチップパッドと内部リードを電気的に接続させるボン
ディングワイヤーである。
【００１２】またこの図２は本発明の一実施例のディス
プレー表示画面例を説明する図であり、ディスプレー上
に設計対象であるチップ２０、内部回路２２、チップパ
ッド２４が表示されておりまたチップ２０を搭載したい
複数のＬＳＩパッケージの内の１つのＬＳＩパッケージ
の内部リード２１とアイランド２３、チップパッドと表
示されているＬＳＩパッケージとの電気的接続を表すボ
ンディングワイヤー２５が表示されている。また表示す
るＬＳＩパッケージと、ボンディングワイヤーは任意の
ＬＳＩパッケージに切り換えることができる。
プレー表示画面例を説明する図であり、ディスプレー上
に設計対象であるチップ２０、内部回路２２、チップパ
ッド２４が表示されておりまたチップ２０を搭載したい
複数のＬＳＩパッケージの内の１つのＬＳＩパッケージ
の内部リード２１とアイランド２３、チップパッドと表
示されているＬＳＩパッケージとの電気的接続を表すボ
ンディングワイヤー２５が表示されている。また表示す
るＬＳＩパッケージと、ボンディングワイヤーは任意の
ＬＳＩパッケージに切り換えることができる。
【００１３】図３は本発明に関連する組立条件の一例を
説明する上面図であり、チップとＬＳＩパッケージの１
種類であるリードフレームとの主な組立条件を説明して
おり、３１はＬＳＩチップ、３２はリードフレームのア
イランド、３３はリードフレームの内部リードとチップ
パッドを電気的に接続させるボンディングワイヤー（以
下ワイヤーと称す）、３４はチップパッド、３５はリー
ドフレームの内部リードである。
説明する上面図であり、チップとＬＳＩパッケージの１
種類であるリードフレームとの主な組立条件を説明して
おり、３１はＬＳＩチップ、３２はリードフレームのア
イランド、３３はリードフレームの内部リードとチップ
パッドを電気的に接続させるボンディングワイヤー（以
下ワイヤーと称す）、３４はチップパッド、３５はリー
ドフレームの内部リードである。
【００１４】つぎの４１〜４６は１つ１つのワイヤーに
対しての組立条件であり、４１はワイヤーの長さの条件
、４２は内部リード上のワイヤーの長さの条件、４３は
チップ上のワイヤーの長さの条件、４４はワイヤーとそ
のワイヤーが交差しているペレットの外部辺との角度の
条件、４５はワイヤーと隣接の内部リードとの間隔の条
件、４６はワイヤーと隣接のチップパッドとの間隔の条
件をそれぞれ示す。
対しての組立条件であり、４１はワイヤーの長さの条件
、４２は内部リード上のワイヤーの長さの条件、４３は
チップ上のワイヤーの長さの条件、４４はワイヤーとそ
のワイヤーが交差しているペレットの外部辺との角度の
条件、４５はワイヤーと隣接の内部リードとの間隔の条
件、４６はワイヤーと隣接のチップパッドとの間隔の条
件をそれぞれ示す。
【００１５】また５０，５１は１つ１つのパッドの組立
条件であり、５０はチップパッドと隣接チップパッドの
間隔の条件を表し、５１はチップパッドの寸法の条件を
表す。また６０はチップの外形とリードフレームのアイ
ランド３２との間隔に関する条件を表す。
条件であり、５０はチップパッドと隣接チップパッドの
間隔の条件を表し、５１はチップパッドの寸法の条件を
表す。また６０はチップの外形とリードフレームのアイ
ランド３２との間隔に関する条件を表す。
【００１６】次に動作を説明する。ユーザーインターフ
ェース１０を通しチップレイアウト部１３を使いチップ
２０の外形等データを入力、チップパッド２４の配置を
含む内部回路２２のレイアウトを対話的に行っていく。 またチップレイアウトの初期の段階、または設計途中で
搭載したいＬＳＩパッケージを変更したいとき等で、設
計をしているチップを搭載したいＬＳＩパッケージをＬ
ＳＩパッケージデータベース１１よりＬＳＩパッケージ
選択部１２を使い選択する。また搭載したいＬＳＩパッ
ケージは複数種類選択可能である。
ェース１０を通しチップレイアウト部１３を使いチップ
２０の外形等データを入力、チップパッド２４の配置を
含む内部回路２２のレイアウトを対話的に行っていく。 またチップレイアウトの初期の段階、または設計途中で
搭載したいＬＳＩパッケージを変更したいとき等で、設
計をしているチップを搭載したいＬＳＩパッケージをＬ
ＳＩパッケージデータベース１１よりＬＳＩパッケージ
選択部１２を使い選択する。また搭載したいＬＳＩパッ
ケージは複数種類選択可能である。
【００１７】さらにピンコネ部１４を使い、設計中のチ
ップのチップパッドと、選択したＬＳＩパッケージの内
部リードとの電気的接続を設定する。その後チップレイ
アウト部１３でのチップのレイアウト作業中、及びピン
コネ部１４でのチップパッドと選択されたＬＳＩパッケ
ージの内部リードの電気的接続を変更したときの様にチ
ップとＬＳＩパッケージの組立条件が変更されたとき即
座に、組立チェック部１５が働き、組立上不具合な点に
ついてユーザーインターフェース部１０を通し、ディス
プレー４にエラーを表示する。
ップのチップパッドと、選択したＬＳＩパッケージの内
部リードとの電気的接続を設定する。その後チップレイ
アウト部１３でのチップのレイアウト作業中、及びピン
コネ部１４でのチップパッドと選択されたＬＳＩパッケ
ージの内部リードの電気的接続を変更したときの様にチ
ップとＬＳＩパッケージの組立条件が変更されたとき即
座に、組立チェック部１５が働き、組立上不具合な点に
ついてユーザーインターフェース部１０を通し、ディス
プレー４にエラーを表示する。
【００１８】このことにより、チップレイアウト設計時
にチップを搭載したい複数のＬＳＩパッケージとの組立
条件を満足させながらチップ内部のレイアウトを行うこ
とができる。最後に設計したチップ及び、組立条件を考
慮したＬＳＩパッケージ、またそのＬＳＩパッケージと
の電気的接続に関するデータを処理装置１より磁気記録
装置５を用い磁気テープに出力する。
にチップを搭載したい複数のＬＳＩパッケージとの組立
条件を満足させながらチップ内部のレイアウトを行うこ
とができる。最後に設計したチップ及び、組立条件を考
慮したＬＳＩパッケージ、またそのＬＳＩパッケージと
の電気的接続に関するデータを処理装置１より磁気記録
装置５を用い磁気テープに出力する。
【００１９】
【発明の効果】以上説明したように、本発明はチップの
設計をする際、チップ内部回路とチップパッドのレイア
ウトをチップを搭載したい複数の既存のＬＳＩパッケー
ジとの間の組立検証を同時に行いながら行うことができ
るＣＡＤシステムであり、チップ内部の回路レイアウト
と搭載したい複数のＬＳＩパッケージとの組立検証を同
時におこなうことにより、再レイアウトを行わずに、既
存のＬＳＩパッケージに搭載できるチップを短時間で設
計でき、また既存ＬＳＩパッケージに搭載できる様に考
慮しながらチップを設計していくので、新規設計ＬＳＩ
パッケージを減らすことによる、ＬＳＩ製品の設計、製
造時間、費用を減らすという効果がある。
設計をする際、チップ内部回路とチップパッドのレイア
ウトをチップを搭載したい複数の既存のＬＳＩパッケー
ジとの間の組立検証を同時に行いながら行うことができ
るＣＡＤシステムであり、チップ内部の回路レイアウト
と搭載したい複数のＬＳＩパッケージとの組立検証を同
時におこなうことにより、再レイアウトを行わずに、既
存のＬＳＩパッケージに搭載できるチップを短時間で設
計でき、また既存ＬＳＩパッケージに搭載できる様に考
慮しながらチップを設計していくので、新規設計ＬＳＩ
パッケージを減らすことによる、ＬＳＩ製品の設計、製
造時間、費用を減らすという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示すＬＳＩパッケージを示す上面図であ
る。
る。
【図３】組立条件の一例を説明するための上面図である
。
。
１１ ＬＳＩパッケージデータベース１２
ＬＳＩパッケージ選択部 １３ チップレイアウト部 １４ ピンコネ部
ＬＳＩパッケージ選択部 １３ チップレイアウト部 １４ ピンコネ部
Claims (1)
- 【請求項１】 （Ａ）既に設計が終了しているＬＳＩ
パッケージの形状等のデータが複数納められているＬＳ
Ｉパッケージデータベース、 （Ｂ）ＬＳＩパッケージデータベースより、ＣＡＤ上で
設計を行っているチップのデータ及び、ＬＳＩパッケー
ジ外形，ＬＳＩパッケージ外部ピン数等の条件より条件
に合致するＬＳＩパッケージを検索するＬＳＩパッケー
ジ検索部、 （Ｃ）チップとＬＳＩパッケージを組み立てる作業（ダ
イボンディング、ワイヤーボンディング等）における組
立条件を満足するか検証する組立チェックを複数のＬＳ
Ｉパッケージとの間で同時に行う組立チェック部、（Ｄ
）チップパッドとワイヤーで電気的に接続するＬＳＩパ
ッケージの外部ピンにつながっている内部リードを指定
するピンコネ部、 （Ｅ）チップパッドや、チップ内の配線、トランジスタ
ーなどの配置等の回路レイアウトをおこなう回路レイア
ウト部、とを備えることを特徴とするＬＳＩチップ設計
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004927A JP2822675B2 (ja) | 1991-01-21 | 1991-01-21 | Ｌｓｉチップ設計システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3004927A JP2822675B2 (ja) | 1991-01-21 | 1991-01-21 | Ｌｓｉチップ設計システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04236668A true JPH04236668A (ja) | 1992-08-25 |
| JP2822675B2 JP2822675B2 (ja) | 1998-11-11 |
Family
ID=11597231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3004927A Expired - Fee Related JP2822675B2 (ja) | 1991-01-21 | 1991-01-21 | Ｌｓｉチップ設計システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822675B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197189A (ja) * | 1983-04-22 | 1984-11-08 | 株式会社日立製作所 | プリント板及びｌｓｉの端子割付方式 |
| JPS6127908A (ja) * | 1984-07-17 | 1986-02-07 | Kao Corp | 肌荒れ防止剤 |
| JPS6442772A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | System for checking design rule for lsi |
| JPH01154279A (ja) * | 1987-12-10 | 1989-06-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02140967A (ja) * | 1988-11-21 | 1990-05-30 | Nec Corp | 自動レイアウト装置 |
-
1991
- 1991-01-21 JP JP3004927A patent/JP2822675B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197189A (ja) * | 1983-04-22 | 1984-11-08 | 株式会社日立製作所 | プリント板及びｌｓｉの端子割付方式 |
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| JPS6442772A (en) * | 1987-08-10 | 1989-02-15 | Nec Corp | System for checking design rule for lsi |
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|---|---|---|---|---|
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822675B2 (ja) | 1998-11-11 |
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