JP2707989B2 - Ｌｓｉ設計支援システム - Google Patents

Ｌｓｉ設計支援システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ設計システムに
関し、特に、ゲートアレイなどの様に事前にＬＳＩパッ
ケージの外部ピン個数より多くのチップパッドをＬＳＩ
チップ上に用意し、組立条件に合致するチップパッドと
ＬＳＩパッケージ内部リードを接続し、ＬＳＩチップと
ＬＳＩパッケージの外部ピンとの電気的接続の設計を行
うＬＳＩ設計支援システムに関する。
【０００２】
【従来の技術】従来のＬＳＩ設計支援システムは、ＬＳ
ＩチップとＬＳＩパッケージとの接続を決める際、ワイ
ヤボンダなどによる実際の組立が可能か手作業で行って
いたが、近年ＬＳＩチップの多ピン化、微細加工化に伴
い、たとえば、特開平２−２３６６７５号公報に示され
るように、コンピュータを利用し、ＬＳＩチップとＬＳ
Ｉパッケージの外部ピンとの電気的接続をする場合、実
際の組立で使用するワイヤボンダなどで組立可能かチェ
ックしながら、対話的にチップパッドとＬＳＩパッケー
ジの内部リードとの接続を指定し、ＬＳＩチップとＬＳ
Ｉパッケージの外部ピン電気的接続関係を決めている。
【０００３】図９は、従来のＬＳＩ設計支援システムの
一例を示すブロック図である。処理装置１は、インタフ
ェース部２１を介しキーボード３、マウス２、磁気記憶
装置５によりデータの入力、処理の指示を行う。またイ
ンタフェース部２１を介し記憶部２２に記憶されている
ＬＳＩチップ、ＬＳＩパッケージ、ワイヤ、エラー等の
データをディスプレイ４に出力し、また処理結果を磁気
記憶装置５、プリンタ６、プロッタ７に出力する。チッ
プデータ入力手段１１は、インタフェース部２１を介
し、チップ外形、パッド座標など、ＬＳＩチップに関す
るデータを記憶部２２に登録する。ＬＳＩパッケージデ
ータ入力手段１２は、インタフェース部２１を介し、Ｌ
ＳＩパッケージの内部リード形状や、その内部リードに
接続されている外部ピン番号などのＬＳＩパッケージに
関するデータを記憶部２２に登録する。ピンコネ手段１
７は、記憶部２２に登録されているチップパッドとＬＳ
Ｉパッケージの内部リード上のボンディング点を指定
し、ワイヤボンダのワイヤの張る位置を指示することに
よりＬＳＩパッケージの外部ピンとチップパッドとの電
気的接続を指定する。組立チェック手段１６は、記憶部
２２に登録されているワイヤの位置およびＬＳＩチップ
に関するデータとＬＳＩパッケージに関するデータから
ＬＳＩチップとＬＳＩパッケージをワイヤボンディング
で組み立てる際、ワイヤ同士がショートしないか、ある
いはワイヤと電気的に独立している他の内部リードとシ
ョートしないかなどをチェックする。またこの組立チェ
ック手段１６によりエラーがあった場合、ピンコネ手段
１７によってワイヤで接続するチップパッドを変更する
などの処置を行う。最後にデータ編集手段１５は、ワイ
ヤによるＬＳＩパッケージ、ＬＳＩチップの組立状態を
表した図面を編集し、インタフェース部２１を介し出力
する。
【０００４】
【発明が解決しようとする課題】上述した従来のＬＳＩ
設計支援システムは、チップパッドとＬＳＩパッケージ
の外部ピンとの電気的接続を決める際、チップパッドと
ＬＳＩパッケージの内部リードとの接続を１つずつマニ
ュアルで指定し、かつその指定した接続がワイヤボンダ
等による実際の組立条件が満足していなかった場合、や
はりマニュアルで組立条件を満足するように修正する。
近年のＬＳＩの多ピン化のため、チップパッドと内部リ
ードの接続の数も増大している。特にゲートアレイなど
の様に事前にＬＳＩパッケージの外部ピン個数より多く
のチップパッドをＬＳＩチップ上に用意してあるＬＳＩ
の場合、より多くのチップパッドから、組立条件に合致
するチップパッドとＬＳＩパッケージ内部リードを接続
することになり、従来のマニュアルでの指定および修正
では時間がかかる様になった。さらにＬＳＩパッケージ
の多品種化が進み、組合せ設計しなくてはならないＬＳ
ＩチップとＬＳＩパッケージの組合せ数も増大し、設計
に時間がかかる問題があった。
【０００５】
【課題を解決するための手段】本発明のＬＳＩ設計支援
システムは、ＬＳＩチップのレイアウト、形状データを
入力するチップデータ入力手段と、前記チップデータ入
力手段で入力したＬＳＩチップを組み込みたいＬＳＩパ
ッケージに関するデータを入力するＬＳＩパッケージデ
ータ入力手段と、前記チップデータ入力手段とＬＳＩパ
ッケージデータ入力手段によって入力したチップとＬＳ
Ｉパッケージを組み立てる作業における組立条件を満足
するかチェックする組立チェック手段と、前記ＬＳＩパ
ッケージデータ入力手段で入力したＬＳＩパッケージの
チップパッドに接続させるべき全ての内部リードに対し
て、前記チップデータ入力手段で入力したＬＳＩチップ
上のチップパッドを自動的に組合せる初期ワイヤ発生手
段と、前記初期ワイヤ発生手段で組合せたチップパッド
と内部リードの組立条件チェックを前記組立チェック手
段を用いて行い、組立条件に合っていない場合、チップ
パッドと内部リードの組合せを自動的に替え、前記ＬＳ
Ｉパッケージデータ入力手段で入力したＬＳＩパッケー
ジのチップパッドに接続させるべき全ての内部リードに
対して、組立可能なチップパッドとの組合せにするワイ
ヤ調節手段とを備えることを特徴とする。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【０００７】 図１は本発明のＬＳＩ設計支援システムの
一実施例を示すプロック図である。
【０００８】この実施例では、図１に示すように、処理
装置１は、インタフェース部２１を介しキーボード３、
マウス２、磁気記憶装置５、ネットワーク８によりデー
タの入力、処理の指示を行う。またインタフェース部２
１を介し記憶部２２に記憶されているＬＳＩチップ、Ｌ
ＳＩパッケージ、ワイヤ、エラー等のデータをディスプ
レイ４に出力し、また処理結果を磁気記憶装置５、プリ
ンタ６、プロッタ７、ネットワーク８に出力する。チッ
プデータ入力手段１１は、インタフェース部２１を介
し、チップ外形、チップパッド座標を含む、ＬＳＩチッ
プレイアウトデータを記憶部２２に登録する。ＬＳＩパ
ッケージデータ入力手段１２は、インタフェース部２１
を介し、ＬＳＩパッケージデータの内部リード形状や、
その内部リードに接続されている外部ピン番号、ノンコ
ネクトにしたい外部ピン番号、実際の組立で使用するワ
イヤボンダの機種および組立条件、組立で使用するワイ
ヤの材質、太さ、およびＬＳＩパッケージの材質を記憶
部２２に登録する。組立チェック手段１６は、記憶部２
２に登録されているワイヤの位置およびＬＳＩチップの
レイアウトデータとＬＳＩパッケージデータ入力手段に
よって登録されているＬＳＩパッケージに関するデータ
からチップパッドとＬＳＩパッケージの内部リードを実
際にワイヤボンディングで組み立てる際、ワイヤ同士が
ショートしないかなど項目をチェックする。初期ワイヤ
発生手段１３は、記憶部２２に登録されているＬＳＩパ
ッケージの内部リードの方向を算出し、その方向ある一
番近い記憶部２２に登録されているチップパッドと接続
するワイヤを記憶部２２に登録する。ワイヤ調節手段１
４は、記憶部２２に登録されているワイヤを組立チェッ
ク手段１６を用いて、ワイヤボンディングでの組立チェ
ックを行い、もし組立エラーが合った場合、ワイヤを接
続させるチップパッドをエラーが解消される方向にある
チップパッドに変更することを、順次繰り返し、記憶部
２２に登録されている全部のチップパッドと接続させる
ＬＳＩパッケージ内部リードに対して組立可能なチップ
パッドと接続するワイヤに直していき、結果を記憶部２
２に登録する。データ編集手段１５は、記憶部２２に登
録されているＬＳＩチップ、ＬＳＩパッケージ、実際に
組み立てるワイヤボンダ機種から、そのワイヤボンダ機
種に合ったデータフォーマットで記憶部２２に登録され
ている全ワイヤのデータおよび組立用の図面を自動的に
編集してインタフェース部２１を介しデータを出力す
る。
【０００９】図２は、ＬＳＩチップとＬＳＩパッケージ
のワイヤボンダによる組立を説明する図である。ＬＳＩ
チップ３０上のチップパッド３２と、ＬＳＩパッケージ
の外部ピン３４に接続されている内部リード３１との上
にワイヤ３３がボンディングされる。このことによって
チップパッドとＬＳＩパッケージの外部ピンは、電気的
に接続される。
【００１０】図３は、ゲートアレイなどの様に事前にＬ
ＳＩパッケージの外部ピン個数より多くのチップパッド
３２をＬＳＩチップ上に用意してあるＬＳＩチップとＬ
ＳＩパッケージの内部リード３１とのワイヤ３３による
接続を説明する図である。ＬＳＩチップ３０上に組み合
わせるＬＳＩパッケージの外部ピン個数より、つまり内
部リードの個数より、多くのチップパッド３２がある。
ＬＳＩパッケージの内部リード３１は、組立条件に合致
するワイヤによってチップパッドと接続されている。
【００１１】図４は、組立チェックの例を説明する図で
ある。ＬＳＩチップ３０上のチップパッド３２とＬＳＩ
パッケージの内部リード３１とがワイヤ３３で接続され
ている場合に、１本ずつのワイヤに着目し組立チェック
を行う。チェックの項目としては、着目したワイヤの始
点と終点の水平距離を表しているワイヤ長４０と、着目
したワイヤと一番近くにある他のワイヤとの間隔を表し
ているワイヤ間隔４２と、着目したワイヤと一番近くに
ある内部リードとの間隔を表しているワイヤ・リード間
隔４１があり、それぞれの値は、一定範囲内でなければ
エラーであることを表す。
【００１２】組立チェックのエラーでは、ワイヤ長４０
の様に着目したワイヤのみでエラーが発生する自己ワイ
ヤエラーと、ワイヤ間隔４２、ワイヤ・リード間隔４１
の様に着目したワイヤとそれ以外のワイヤ、内部リード
との関係でエラーが発生する相互エラーの２種類に分類
される。
【００１３】図５は、本実施例のＬＳＩ設計支援システ
ムにおける初期ワイヤ発生手段を説明する図である。初
期ワイヤ発生手段は、１つのＬＳＩパッケージの内部リ
ード３１に着目し、そのリード方向１０５を求め、その
方向にある一番近いチップパッド（チップパッド１０
０）を求め、着目した内部リード３１と接続させる。
【００１４】つぎにＬＳＩパッケージの内部リード方向
の算出方法を詳しく説明する。内部リード３１上にはワ
イヤをボンディングする位置を表す基本ボンディング点
１０４があり、まず内部リードの輪郭を構成する線の中
からこの基本ボンディング点１０４との距離が一番近い
線であるリード側辺１０２を求め、つぎに内部リードの
輪郭を構成する線の中から求めたリード側辺１０２への
投影点方向より９０度以上の角度を成した投影点方向を
持つ線で基本ボンディング点１０４に距離が一番近いリ
ード側辺１０３を求める。求めたリード側辺１０２、リ
ード側辺１０３の線形状が線分の場合はその線分を、円
弧の場合は基本ボンディング点１０４からの投影点での
円弧の接線を用いて、リード側辺１０２とリード側辺１
０３の２等分線を求める。この求めた２等分線上でＬＳ
Ｉチップ３０側を向いているベクトルがリード方向１０
５となる。
【００１５】つぎにこの内部リード方向に一番近いチッ
プパッドの求め方について詳しく説明する。チップパッ
ド境界線３５は、ＬＳＩチップ３０上の全てのチップパ
ッドの中心座標が含まれず、かつＬＳＩチップ中心を含
む最大矩形となる。第一にこのチップパッド境界線３５
を設定し、前記算出方法で求めた内部リード方向に基本
ボンディング点１０４から、このチップパッド境界線３
５まで延ばした線分に一番距離が近いくかつ既にワイヤ
が接続されていないチップパッド（チップパッド１０
０）が内部リード方向に一番近いチップパッドとなる。
【００１６】図６は、本実施例のＬＳＩ設計支援システ
ムにおけるワイヤ調節手段で用いる自己ワイヤエラーで
のワイヤ調節方法の例を説明する図である。ＬＳＩチッ
プ３０上のチップパッド２１１と内部リード２２１がワ
イヤ２０１で接続されているとする。このワイヤ２０１
で自己ワイヤエラーであるワイヤ長エラーが発生した場
合、チップパッド２１１の両隣のチップパッドで、エラ
ーを解消する方のチップパッドつまりワイヤ長が短くな
る方のチップパッドを求める。求められたチップパッド
２１２にワイヤ２０１を継ぎ替え、内部リード２２１と
チップパッド２１２とをワイヤで接続させる。しかし既
にチップパッド２１２が内部リード２２２とワイヤ２０
２で接続されていた場合、さらにエラーを解消する方に
あるチップパッド２１３にワイヤ２０２を付け替えるこ
とによって、内部リード２２２とチップパッド２１３を
ワイヤで接続させ、１つのパッドに複数のワイヤが接続
されないようにする。
【００１７】図７は、本実施例のＬＳＩ設計支援システ
ムにおけるワイヤ調節手段で用いる相互ワイヤエラーで
のワイヤ調節方法の例を説明する図である。ＬＳＩチッ
プ３０上のチップパッド２１１と内部リード２２１がワ
イヤ２０１で接続され、チップパッド２１２と内部リー
ド２２２がワイヤ２０２で接続されているとする。この
２つのワイヤ２０１とワイヤ２０２の間で相互ワイヤエ
ラーであるワイヤ間隔２３１が小さいというエラーが発
生した場合、互いのチップパッドを遠ざける様にする。
つまりワイヤ２０１はチップパッド２１１からチップパ
ッド２１４に付け替え、ワイヤ２０２は、チップパッド
２１２からチップパッド２１３に付け替える。なおこの
場合ワイヤと内部リードとの接続関係は変更されない。
【００１８】図８は、本実施例のＬＳＩ設計支援システ
ムにおけるワイヤ調節手段の動作を表したフローチャー
トである。
【００１９】ワイヤ調節手段（図１の１４）ではまず全
体の処理の繰り返しをカウントする繰り返しカウンタ値
Ｉに０を代入し初期化する（ステップＡ１）。つぎに順
次処理を行うワイヤを決めるためのワイヤカウンタ値Ｊ
に０を代入し初期化する（ステップＡ２）、つぎに記憶
部（図１の２２）に登録されている組立条件エラーのあ
るワイヤの数を示すエラーカウンタ値Ｋに０を代入して
初期化する（ステップＡ３）、つぎにワイヤカウンタが
示すワイヤに着目し、図４で説明した組立チェック手段
（図１の１６）を用いて組立チェックを行い、チェック
結果を記憶部（図１の２２）に登録する（ステップＡ
４）、ステップＡ４で行った組立チェックで自己ワイヤ
エラーがあるか判断し、自己ワイヤエラーがあった場合
はステップＡ６に進み、無かった場合はステップＡ７に
進む（ステップＡ５）。ステップＡ５で自己ワイヤエラ
ーがあった場合、図６で説明した様に、エラーが発生し
たワイヤ（ワイヤカウンタ値Ｊが示すワイヤ）が接続さ
れているチップパッドの両隣チップパッドで、エラーを
解消する方のチップパッドにワイヤを付け替える。また
付け替えようとしたチップパッドが既に他の内部リード
とワイヤで接続されていた場合は、順次ワイヤの接続す
るチップパッドをずらし、１つのチップパッドに２つ以
上のワイヤが接続されないようにし（ステップＡ６）、
つぎに組立エラーがあったことを表すエラーカウンタ値
Ｋに１を加え（ステップＡ９）、さらにステップＡ１０
に進む。またステップＡ５で自己ワイヤエラーがなかっ
た場合は、ステップＡ４の組立チェックで相互ワイヤエ
ラーがあったか判断し、相互ワイヤエラーがあった場合
ステップＡ８に進み、無かった場合はステップＡ１０に
進む（ステップＡ７）。ステップＡ７で相互ワイヤエラ
ーがあった場合、図７で説明した様に相互エラーが発生
した２つのワイヤがお互いに離れる方向にあるチップパ
ッドにワイヤを付け替える。また付け替えようとしたチ
ップパッドが既に他の内部リードとワイヤで接続されて
いた場合は、順次ワイヤの接続するチップパッドをずら
し、１つのチップパッドに２つ以上のワイヤが接続され
ないようにし（ステップＡ８）、ステップＡ９に進む。
またステップＡ７で相互ワイヤエラーがなかった場合
は、着目するワイヤを表すワイヤカウンタ値Ｊに１を加
え（ステップＡ１０）、ワイヤカウンタ値Ｊが記憶部
（図１の２２）に登録されているワイヤ個数と同じにな
ったか判断し、同じになった場合はステップ１２に進
み、まだ同じになっていない場合は、ステップＡ４に戻
り次のワイヤの組立チェックを行わせる（ステップＡ１
１）。ステップＡ１１でワイヤカウンタ値Ｊが記憶部
（図１の２２）に登録されているワイヤ個数と同じなっ
た場合、全体の処理の繰り返しを表す繰り返しカウンタ
値Ｉに１を加え（ステップＡ１２）、つぎにエラーカウ
ンタ値Ｋが０か判断し、０の場合は、ステップＡ１４に
進み、エラーカウンタ値Ｋ＞０の場合ステップＡ１５に
進む（ステップＡ１３）、ステップＡ１３でワイヤカウ
ンタ値Ｊが０の場合は、記憶部（図１の２２）に登録さ
れている全ワイヤで組立チェックエラーが無いことを表
し、そのことを記憶部（図１の２２）に登録し（ステッ
プＡ１４）、ワイヤ調節手段（図１の１４）の処理を終
了する。またステップＡ１３で、エラーカウンター値Ｋ
＞０の場合は、繰り返しカウンタ値Ｉが設定されている
最大繰り返し回数ｍａｘＩより小さい場合は、ステップ
Ａ２に戻り、また記憶部２２に登録されているワイヤに
対して上記までの処理（ステップＡ２からＡ１３）を行
う。また繰り返しカウンタ値ＩがｍａｘＩと同じになっ
た場合はステップＡ１６に進む（ステップＡ１５）。ス
テップＡ１５で、繰り返しカウンタ値Ｉが最大の繰り返
し回数ｍａｘＩと同じになった場合、記憶部（図１の２
２）に登録されているワイヤの組立エラーを解消できな
かったことを記憶部（図１の２２）に登録し（ステップ
Ａ１６）、ワイヤ調節手段の処理を終了させる。
【００２０】次に主に図１を、補助的に図４、図５、図
６、図７、図８を用いて動作を説明する。チップデータ
入力手段１１で、組み立てたいＬＳＩチップのチップ外
形、チップパッド座標を含むＬＳＩチップレイアウトデ
ータを記憶部２２に登録する。チップデータ入力手段１
１で、登録したＬＳＩチップを組み合わせたいＬＳＩパ
ッケージの内部リード形状や、その内部リードと接続さ
れている外部ピン番号、ノンコネクトにしたい外部ピン
番号、実際の組立で使用するワイヤボンダの機種および
組立条件、組立で使用するワイヤの材質、太さ、および
ＬＳＩパッケージの材質を記憶部２２に登録する。次に
図５で説明した初期ワイヤ発生手段１３を用いて、記憶
部２２に登録されているノンコネクト外部ピンに接続さ
れている内部リード以外の全ての内部リードに対して順
次内部リード方向を求め、さらに一番近いチップパッド
と接続することを記憶部２２に登録する。この初期ワイ
ヤ発生手段１３によりチップパッドと接続しなくてはな
らない全内部リードに対して、それぞれ一意のチップパ
ッドがワイヤで接続されたことになる。次に図８で説明
したワイヤ調節手段１４によって、記憶部２２に登録さ
れている全てのワイヤの組立チェックエラーを解消して
いき、全てのエラーが解消されたかどうかを、記憶部２
２に登録する。ワイヤ調整手段１４で全ての組立エラー
が解消された場合は、データ編集手段１５によって、記
憶部２２に登録されている、すべてのワイヤの両端の座
標であるワイヤの接続されているパッドの座標値と、内
部リードに接続されている部分の座標値と、実際に組み
立て工程で使用するワイヤボンダの機種から、ワイヤボ
ンダの機種に合ったデータフォーマットで、ワイヤボン
ダを駆動するためのデータおよびチップ外形、チップパ
ッド、ワイヤ、ＬＳＩパッケージの内部リード形状によ
って構成されている図面を自動的に編集してインタフェ
ース部２１を介しデータを出力する。
【００２１】
【発明の効果】以上説明したように、本発明は、ＬＳＩ
チップとＬＳＩパッケージの接続を決める際、ワイヤボ
ンダ等での組立条件に合った接続を自動的に決めること
ができ、設計時間を減らす効果がある。
【００２２】またチェック、設計、データ、図面が自動
化されたため、熟練者でなくても、設計、データ・図面
の作成ができる効果がある。
【００２３】さらに処理途中で操作者の指示が入らない
ため、バッチ処理を行うことができ、一度に多くのＬＳ
ＩチップとＬＳＩパケージの組合せの設計を無人で行う
ことができる効果がある。
【図面の簡単な説明】
【図１】 本発明のＬＳＩ設計支援システムの一実施例を
示すプロック図である。
【図２】ＬＳＩチップとＬＳＩパッケージのワイヤボン
ダによる組立を説明する図である。
【図３】事前にＬＳＩパッケージの外部ピン個数より多
くのチップパッドをＬＳＩチップ上に用意してあるＬＳ
ＩチップとＬＳＩパッケージの内部リードとのワイヤに
よる接続を説明する図である。
【図４】図１の実施例での組立チェックの例を説明する
図である。
【図５】図１中の初期ワイヤ発生手段を説明する図であ
る。
【図６】図１中のワイヤ調節手段で用いる自己ワイヤエ
ラーでのワイヤ調節方法の例を説明する図である。
【図７】図１中のワイヤ調節手段で用いる相互ワイヤエ
ラーでのワイヤ調節方法の例を説明する図である。
【図８】図１中のワイヤ調節手段の動作を表したフロー
チャートである。
【図９】従来のＬＳＩ設計支援システムの一例を示すブ
ロック図である。
【符号の説明】
１ 処理装置 ２ マウス ３ キーボード ４ ディスプレー ５ 磁気記憶装置 ６ プリンター ７ プロッター ８ ネットワーク １１ チップデータ入力手段 １２ ＬＳＩパッケージデータ入力手段 １３ 初期ワイヤ発生手段 １４ ワイヤ調節手段 １５ データ編集手段 １６ 組立チェック手段 １７ ピンコネ手段 ２１ インタフェース部 ２２ 記憶部 ３０ ＬＳＩチップ ３１ 内部リード ３２ チップパッド ３３ ワイヤ ３４ 外部ピン ３５ チップパッド境界線 ４０ ワイヤ長 ４１ ワイヤ間隔 ４２ ワイヤ・リード間隔 １００ パッド １０２ リード側辺 １０３ リード側辺 １０４ 基本ボンディング点 １０５ リード方向 ２０１ ワイヤ ２０２ ワイヤ ２１１ チップパッド ２１２ チップパッド ２１３ チップパッド ２１４ チップパッド ２２１ 内部リード ２２２ 内部リード

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＬＳＩパッケージと、該ＬＳＩパッケー
    ジの内部リードの個数よりもよりも多くのチップパッド
    を有するＬＳＩチップとの接続の設計を行うためのＬＳ
    Ｉ設計支援システムにおいて、 前記 ＬＳＩチップのレイアウト、形状データを入力する
    チップデータ入力手段と、 前記チップデータ入力手段で入力したＬＳＩチップを組
    み込みたい前記ＬＳＩパッケージに関するデータを入力
    するＬＳＩパッケージデータ入力手段と、 前記チップデータ入力手段とＬＳＩパッケージデータ入
    力手段によって入力したＬＳＩチップとＬＳＩパッケー
    ジを組み立てる作業における組立条件を満足するかチェ
    ックする組立チェック手段と、 前記ＬＳＩパッケージデータ入力手段で入力したＬＳＩ
    パッケージの内部リードの向きである内部リード方向を
    算出し、全ての内部リードに対して前記内部リードとそ
    の内部リード方向にある前記チップデータ入力手段で入
    力したＬＳＩチップ上で一番近いチップパッドとを組み
    合わせる初期ワイヤ発生手段と、 前記初期ワイヤ発生手段で組み合わせたチップパッドと
    内部リードの１つの組み合わせに着目し、その内部リー
    ドに対して前記組立チェック手段を用いて前記組立条件
    のチェックを行い、前記組立条件に合致していなかった
    場合、前記組み合わせを、その着目している内部リード
    に組み合わせていたチップパッドの隣のチップパッドに
    組み合わせを変更していくことを全内部リードに対して
    順次繰り返して行うワイヤ調節手段とを備えることを特
    徴とするＬＳＩ設計支援システム。
  2. 【請求項２】 前記ワイヤ調整手段が前記組み立てチェ
    ック手段を用いてチェックする前記組立条件は、着目し
    た前記組み合わせにおける前記チップパッドと前記内部
    リードとを接続する着目ワイヤのワイヤ長と前記着目ワ
    イヤと一番近くにある他のワイヤとの間隔を示すワイヤ
    間隔と、前記着目ワイヤと一番近くにある内部リードと
    の間隔を示すワイヤ・リード間隔がそれぞれ一定範囲内
    にあるという条件であることを特徴とする請求項１に記
    載されたＬＳＩ設計支援システム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10325878B2 (en) * 2016-06-30 2019-06-18 Kulicke And Soffa Industries, Inc. Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04205472A (ja) * 1990-11-30 1992-07-27 Mitsubishi Electric Corp Ｌｓｉ設計支援システム
JP2536326B2 (ja) * 1991-05-24 1996-09-18 日本電気株式会社 Ｌｓｉチップ設計装置
JP3128908B2 (ja) * 1991-12-20 2001-01-29 富士通株式会社 配線レイアウト設計のためのエディタ
JP3204716B2 (ja) * 1992-02-21 2001-09-04 三菱電機株式会社 レイアウト編集装置及び図作成装置
JPH07152811A (ja) * 1993-11-29 1995-06-16 Nec Corp Ｌｓｉ設計支援システム

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