JP2887203B2 - Ｌｓｉ設計支援システム - Google Patents

Ｌｓｉ設計支援システム

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JP2887203B2 JP1058522A JP5852289A JP2887203B2 JP 2887203 B2 JP2887203 B2 JP 2887203B2 JP 1058522 A JP1058522 A JP 1058522A JP 5852289 A JP5852289 A JP 5852289A JP 2887203 B2 JP2887203 B2 JP 2887203B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、設計を完了したICチップとフレームとの間
の結線ルートを指示する図面（チップ・フレーム間結線
図面）を作成するLSI設計支援システムに関するもので
ある。
〔従来の技術〕
第２図は従来のチップ・フレーム間結線図面作成を示
した説明図である。図において、１はチップのパターン
設計を支援するチップ設計システム、２はICの外部端子
となるフレームの設計を支援するフレーム設計システ
ム、12はチップ設計システム１で作成されたチップパタ
ーン図面（以下、チップ図面という）、13はフレーム設
計システム２で作成されたフレーム構造図面（以下、フ
レーム図面という）、14はチップ図面12をフレーム図面
13の上に貼り合わせ、チップとフレームとの間の結線ル
ートを示したチップ・フレーム間結線図面である。
次に、第３図は第２図のチップ図面12の拡大図であ
る。図において、15はICチップから信号を取り出すため
の端子にあたるパッド、16は論理機能を生み出すために
回路を形成している機能領域である。
第４図はICチップの外部端子となるフレームの構成図
である。図において、17は外部回路との電気的接点とな
るリードである。なお、記号Ａで示す領域は第２図のフ
レーム図面13を示すものである。
第５図は第２図のチップ・フレーム間結線図面14の拡
大図である。図において、18はチップとフレーム間を接
続するための配線線路（以下、ワイヤという）である。
第６図は第５図のチップ・フレーム間結線図面14に対
する実際の不良例を示した拡大図である。図において、
領域アはワイヤの接触不良、領域イはワイヤの断線不良
を示している。
次に、従来のチップ・フレーム間結線図面の作成内容
をについて説明する。まず、第２図に示すチップ設計シ
ステム１及びフレーム設計システム２を用い、作業者が
それぞれ対話的に作成したチップデータ及びフレームデ
ータを図面出力装置等により、チップ図面12及びフレー
ム図面13として出力する。このとき、２枚の図面の倍率
は同等にして出力する。
そして、フレーム図面13上にチップ図面12を所定の制
限を守って貼り合わせ、人手によりチップ・フレーム間
の結線ルートを決め、チップ・フレーム間結線図14を作
成する。
次に、このチップ・フレーム間結線図14に基づいてIC
の組み立てを行なう場合、第６図で示すようなワイヤ18
の接触・断線などが発生しないように、予め定められた
ルールに対してチップ・フレーム間結線図14が違反して
いないかを人手によりチェックを行なう。
ここで、ルールエラーがあった場合、チップ或いはフ
レームの一部修正を行なう。このとき、ICチップを修正
時にはチップ設計システム１で、フレームを修正時には
フレーム設計システム２でそれぞれのデータの修正を行
なう。ここで、修正とはパッド15の位置移動，リード17
の形状変更等のことである。
〔発明が解決しようとする課題〕
従来のチップ・フレーム間結線図面14の作成作業は、
上記のように人手により行われているため、LSI等の多
ピン化に伴い作業時間の増大、ルールチェックのチェッ
ク漏れ等が多くなるという欠点があった。
また、ルールエラーの回避するための修正作業とし
て、チップ及びフレーム単位でパッド位置の移動やリー
ド形状の変更等を行なっていたため、修正ミス及び修正
漏れなどが発生し、結果的に作業時間の増大やLSIの品
質低下等を引き起こすなどの欠点があった。
本発明は上記の欠点を解消するためになされたもの
で、チップ設計システム１及びフレーム設計システム２
からの図面データや結線情報及びルールデータを新シス
テムで処理することで、人手によるチップ・フレーム間
結線図面14の作成作業を合理化し、ICチップ及びフレー
ムデータの修正が行なえるLSI設計支援システムを得る
ことを目的とする。
［課題を解決するための手段］ 本発明に係るLSI設計支援システムは、ICチップの設
計を行うチップ設計部と、ICチップの外部端子となるフ
レームの設計を行うフレーム設計部と、チップ設計部及
びフレーム設計部からそれぞれ出力されるチップ図面デ
ータ及びフレーム図面データを合成することにより、合
成図面を作成するデータ合成部と、合成図面におけるIC
チップとフレームとの間の結線情報を格納する結線格納
部と、結線情報に従って合成図面におけるICチップとフ
レームとの間の結線ルートの決定を行い、チップ・フレ
ーム間結線図面として出力する結線部と、チップ・フレ
ーム間結線図面に基づいて実際に結線した場合に線間の
断線及び線間の接触が生じることを防止するためのルー
ルを格納するルール格納部と、結線部で行った結線にル
ールに違反するエラーがないかをチェックするルールチ
ェック部と、ルールチェック部がエラーを発見した場合
に、その発見したエラーの内容を格納するエラー記憶部
と、ルールチェック部で発見されたエラーの修正を行う
修正部と、ルールチェック部でエラーが発見できなかっ
たチップ・フレーム間結線図面或いはエラーの修正を行
ったチップ・フレーム間結線図面を、最終的なチップ・
フレーム間結線図面データとして格納する図面データ格
納部と、エラーの内容及びそのエラーが発見されたチッ
プ・フレーム間結線図面の表示を行う表示部とを備え、
チップ・フレーム間結線図面を自動的に作成すると共
に、修正部におけるチップ・フレーム間結線図面の修正
作業を、チップ・フレーム間結線図面及びエラーの内容
を表示部に表示した状態で確認しながら対話的に行える
ようにしたことを特徴とするものである。
［実施例］ 次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例を示すLSI設計支援システムのブ
ロック図である。
図において、１はICチップのパターンの設計を対話的
に行なうチップ設計部、２はICチップの外部端子となる
フレームの設計を対話的に行なうフレーム設計部、３は
チップ設計部１とフレーム設計部２からチップ図面デー
タ及びフレーム図面データを取り込みフレーム図面デー
タの所定の位置にチップ図面データを合成するデータ合
成部、４はチップとフレーム間の結線情報を格納する結
線格納部、５は結線格納部４に格納した結線情報に従っ
て結線ルート決定を行なう結線部、６はチップとフレー
ムとの間の結線ルールを格納するルール格納部、７はル
ール格納部６に格納したルールデータに従うなどのこと
によりチップとフレームとの間の結線ルートをチェック
するチェック部、８はそのチェックにより発生したエラ
ー内容を格納するエラー記憶部、９はチェックにより発
生したエラーを修正するための修正部、10はエラーが発
生しなかったチップ・フレーム間結線図面データを格納
する図面データ格納部、11は本システムで行なう各処理
時のデータ等を表示する表示部である。
次に、図１を参照して、本実施例に係るLSI設計支援
システムの動作について説明する。作業者は、チップ設
計部１において、ICチップのレイアウト設計を対話的に
行うことにより、チップレイアウト図面（以下「チップ
図面）と称す）を作成する。そして、チップ設計部１
は、作成したチップ図面の図面データ（以下「チップ図
面データ」と称す）を出力する。
また、作業者は、フレーム設計部２において、フレー
ムの形状設計を対話的に行うことにより、フレーム形状
図面（以下「フレーム図面）と称す）を作成する。そし
て、フレーム設計部２は、フレーム図面の図面データ
（以下「フレーム図面データ」と称す）を出力する。
データ合成部３は、チップ設計部１からチップ図面デ
ータを、フレーム設計部２からフレーム図面データをそ
れぞれ入力する。そして、フレーム図面の所定位置にチ
ップ図面が配置されるように２つの図面を合成すること
により、チップ図面とフレーム図面との合成図面（以下
「チップ・フレーム合成図面」と称す）を自動的に作成
する。そして、データ合成部３は、チップ・フレーム合
成図面の図面データ（以下「チップ・フレーム合成図面
データ」と称す）を出力する。
一方、作業者は、チップ図面上のどのパッドと、フレ
ーム図面上のどのリードとを結線すればよいかを指定
し、その対応関係を結線情報として結線格納部４に予め
格納しておく。
結線部５は、データ合成部３からチップ・フレーム合
成図面データを、結線格納部４から結線情報をそれぞれ
入力し、チップ・フレーム合成図面上において、チップ
のパッドとフレームのリードとの結線ルートを、結線情
報に基づいて自動的に決定する。そして、結線部５は、
作成した図面（以下「チップ・フレーム間結線図面」と
称す）の図面データ（以下「チップ・フレーム間結線図
面データ」と称す）を出力する。
一方、作業者は、結線部５で決定した結線ルートに従
って実際に結線した場合に線間の断線及び線間の接触を
防止するために定められた所定のルールを、ルール格納
部６に予め格納しておく。所定のルールとしては、例え
ば、ボンディングワイヤの長さや隣接するボンディング
ワイヤ間同士の間の最小のワイヤ間距離等がある。
ルールチェック部７は、結線部５からチップ・フレー
ム間結線図面データを、ルール格納部６からルールをそ
れぞれ入力する。そして、チップ・フレーム間結線図面
がルールに反しない場合、即ちエラーが発生しない場合
は、そのチップ・フレーム間結線図面データを正式なチ
ップ・フレーム間結線図面と認定し、そのチップ・フレ
ーム間結線図面データを図面データ格納部10に格納す
る。
一方、チップ・フレーム間結線図面がルールに反する
場合、即ちエラーが発生した場合は、そのエラーの内容
をエラー記憶部８に格納する。そして、表示部11は、エ
ラー記憶部８からそのエラーの内容を入力するととも
に、結線部５からそのエラーを発生させたチップ・フレ
ーム間結線図面データを入力し、そのエラーの内容及び
チップ・フレーム間結線図面を表示する。また、このと
き、そのエラーを発生させたチップ・フレーム間結線図
面データが、ルールチェック部７から修正部９に入力さ
れる。作業者は、表示部11に表示されたエラーの内容及
びチップ・フレーム間結線図面を参照しながら、修正部
９において、チップ図面とフレーム図面とが合成された
状態で、チップ図面の修正（例えばパッドの位置移動）
あるいはフレーム図面の修正（例えばリードの形状変
更）を対話的に行う。これにより、チップ・フレーム間
結線図面データも修正されることとなる。修正されたチ
ップ・フレーム間結線図面データは、修正部９から結線
部５に入力され、修正後のチップ・フレーム間結線図面
データに関して、上記と同様の動作が繰り返される。
このように本実施例に係るLSI設計支援システムは、
チップ・フレーム間結線図面の作成を自動的に行うこと
ができ、チップ・フレーム間結線図面データの修正作業
を対話的に行うことができる。
また、修正時にエラー内容を修正データと同時に認識
しながら行なえるため、作業効率及び信頼性の向上を図
ることができる。
〔発明の効果〕
以上説明したように本発明は、チップ図面データとフ
レームデータを合成して結線ルートを決定するように
し、また加えて、その決定した結線ルートを、線間の断
線及び線間の接触をエラー箇所としてチェックし、発見
したエラー箇所を修正部で修正するようにしているた
め、チップ・フレーム間結線図面の作成及び修正作業を
自動又は対話的に行なうことができる。
また、修正時にエラー内容と修正データとを表示部を
介して同時に認識しながら行なえるため、作業効率及び
信頼性の向上を図ることができるなど優れた効果を有す
る。
【図面の簡単な説明】
第１図は本発明の一実施例を示すLSI設計支援システム
のブロック図、第２図は従来のチップ・フレーム間結線
図面作成を示した説明図、第３図はチップ図面12の拡大
図、第４図はICの外部端子となるフレームの構成図、第
５図はチップ・フレーム間結線図面14の拡大図、第６図
は第５図のチップ・フレーム間結線図面に対する実際の
不良例を示した拡大図である。 １……チップ設計部、２……フレーム設計部、３……デ
ータ合成部、４……結線格納部、５……結線部、６……
ルール格納部、７……ルールチェック部、８……エラー
記憶部、９……修正部、10……図面データ格納部、11…
…表示部。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ICチップの設計を行うチップ設計部と、 前記ICチップの外部端子となるフレームの設計を行うフ
    レーム設計部と、 前記チップ設計部及び前記フレーム設計部からそれぞれ
    出力されるチップ図面データ及びフレーム図面データを
    合成することにより、合成図面を作成するデータ合成部
    と、 前記合成図面における前記ICチップと前記フレームとの
    間の結線情報を格納する結線格納部と、 前記結線情報に従って前記合成図面における前記ICチッ
    プと前記フレームとの間の結線ルートの決定を行い、チ
    ップ・フレーム間結線図面として出力する結線部と、 前記チップ・フレーム間結線図面に基づいて実際に結線
    した場合に線間の断線及び線間の接触が生じることを防
    止するためのルールを格納するルール格納部と、 前記結線部で行った結線に前記ルールに違反するエラー
    がないかをチェックするルールチェック部と、 前記ルールチェック部が前記エラーを発見した場合に、
    その発見した前記エラーの内容を格納するエラー記憶部
    と、 前記ルールチェック部で発見された前記エラーの修正を
    行う修正部と、 前記ルールチェック部で前記エラーが発見できなかった
    前記チップ・フレーム間結線図面或いは前記エラーの修
    正を行った前記チップ・フレーム間結線図面を、最終的
    なチップ・フレーム間結線図面データとして格納する図
    面データ格納部と、 前記エラーの内容及びそのエラーが発見された前記チッ
    プ・フレーム間結線図面の表示を行う表示部と を備え、 前記チップ・フレーム間結線図面を自動的に作成すると
    共に、前記修正部における前記チップ・フレーム間結線
    図面の修正作業を、前記チップ・フレーム間結線図面及
    び前記エラーの内容を前記表示部に表示した状態で確認
    しながら対話的に行えるようにしたことを特徴とするLS
    I設計支援システム。
JP1058522A 1989-03-10 1989-03-10 Ｌｓｉ設計支援システム Expired - Lifetime JP2887203B2 (ja)

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