JPH04205472A - Ｌｓｉ設計支援システム - Google Patents
Ｌｓｉ設計支援システムInfo
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- JPH04205472A JPH04205472A JP2337454A JP33745490A JPH04205472A JP H04205472 A JPH04205472 A JP H04205472A JP 2337454 A JP2337454 A JP 2337454A JP 33745490 A JP33745490 A JP 33745490A JP H04205472 A JPH04205472 A JP H04205472A
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- 238000010586 diagram Methods 0.000 claims abstract description 41
- 238000012937 correction Methods 0.000 claims abstract description 15
- 238000004364 calculation method Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000003786 synthesis reaction Methods 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 239000002131 composite material Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
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- H01L2224/481—Disposition
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Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＩＣチップ・フレーム間結線図を作成するＬ
ＳＩ設計支援システムに関するものである。
ＳＩ設計支援システムに関するものである。
第３図は従来のＩＣチップ・フレーム間結線図作成する
ＬＳＩ設計支援システムのブロック図で、図において、
（１）はＩＣチップのレイアウト設計を対話的に行うチ
ップ設計ブロック、（２）はＩＣチップの外部端子とな
るフレームの設計を対話的に行うフレーム設計部、（３
）はチップ設計部（１）とフレーム設計部（２）からチ
ップ図面データ及びフレーム図面データを取り込みフレ
ーム図面データ上の理想的な位置にチップ図面データを
配置するデータ合成部、（４）はデータ合成部（３）で
作成した合成図面データにおいてＩＣチップの結線部で
あるパッドとフレーム間の結線を行う結線図作成部、（
５）は結線図作成部（４）で作成されたチップ・フレー
ム間結線図作成部（５）に対して結線ルールを満たして
いるか否かのチェックを行うルールチェック部、（６）
はルールチェック部（５）でエラーが発生しなかったチ
ップ・フレーム間結線図を格納する完成結線図格納部で
ある。
ＬＳＩ設計支援システムのブロック図で、図において、
（１）はＩＣチップのレイアウト設計を対話的に行うチ
ップ設計ブロック、（２）はＩＣチップの外部端子とな
るフレームの設計を対話的に行うフレーム設計部、（３
）はチップ設計部（１）とフレーム設計部（２）からチ
ップ図面データ及びフレーム図面データを取り込みフレ
ーム図面データ上の理想的な位置にチップ図面データを
配置するデータ合成部、（４）はデータ合成部（３）で
作成した合成図面データにおいてＩＣチップの結線部で
あるパッドとフレーム間の結線を行う結線図作成部、（
５）は結線図作成部（４）で作成されたチップ・フレー
ム間結線図作成部（５）に対して結線ルールを満たして
いるか否かのチェックを行うルールチェック部、（６）
はルールチェック部（５）でエラーが発生しなかったチ
ップ・フレーム間結線図を格納する完成結線図格納部で
ある。
第４図はデータ合成部（３）で作成された合成図面デー
タである。図において、（９）はチップ設計部（１１よ
り入力したチップ図面データ、叫はチップ図面データの
一部でチップ側の結線部となるパッド、αυはフレーム
設計部（２）より入力したフレーム図面データである。
タである。図において、（９）はチップ設計部（１１よ
り入力したチップ図面データ、叫はチップ図面データの
一部でチップ側の結線部となるパッド、αυはフレーム
設計部（２）より入力したフレーム図面データである。
次に動作について説明する。チップ設計部（１）及びフ
レーム設計部（２）でそれぞれＩＣチップ及びフレーム
設計を対話的に行う。その後、データ合成部（３）によ
りチップ設計部（１）から設計後のチップ図面データと
、フレーム設計部（２）に数あるフレーム図面データか
ら今回私用するチップ図面データに最も適したフレーム
図面データを取り込み、このフレーム図面データ上の理
想的なチップ位置にチップ図面データを配置した合成図
面データを作成する。この合成図面データにおいて、結
線図作成部（４）により自動又は対話的にチップ・フレ
ーム間の結線を行い、チップ・フレーム間結線図を作成
する。次に、この作成したチップ・フレーム間結線図に
ついて実際に製造工程で結線した時、断線及び線間の接
触を防止するために定められた結線ルールを満足してい
るか否かのルールを、ルールチェック部（５）でチェッ
クする。この結線ルールチェックに合格したチップ・フ
レーム間結線図は完成結線図格納部（５）に格納される
か、不合格になったチップ・フレーム間結線図は再度結
線図作成部（４）て修正を行い、ルールチェック部（５
）でチェックを行う。
レーム設計部（２）でそれぞれＩＣチップ及びフレーム
設計を対話的に行う。その後、データ合成部（３）によ
りチップ設計部（１）から設計後のチップ図面データと
、フレーム設計部（２）に数あるフレーム図面データか
ら今回私用するチップ図面データに最も適したフレーム
図面データを取り込み、このフレーム図面データ上の理
想的なチップ位置にチップ図面データを配置した合成図
面データを作成する。この合成図面データにおいて、結
線図作成部（４）により自動又は対話的にチップ・フレ
ーム間の結線を行い、チップ・フレーム間結線図を作成
する。次に、この作成したチップ・フレーム間結線図に
ついて実際に製造工程で結線した時、断線及び線間の接
触を防止するために定められた結線ルールを満足してい
るか否かのルールを、ルールチェック部（５）でチェッ
クする。この結線ルールチェックに合格したチップ・フ
レーム間結線図は完成結線図格納部（５）に格納される
か、不合格になったチップ・フレーム間結線図は再度結
線図作成部（４）て修正を行い、ルールチェック部（５
）でチェックを行う。
従来のチップ・フレーム間結線図を作成するＬＳＩ設計
支援システムは以上のように構成されていたので、結線
のルールチェックによりルールエラーが発生した場合、
修正作業として結線しているワイヤを移動させるしかな
く、フレーム側結線位置の移動出来る範囲は少ないため
、チップ側の結線位置を移動させることが多くなる。そ
して、チップ側の結線位置を移動させるということは、
台接続しているパッドから隣のパッドに接続し直すこと
であり、隣のパッドがすでに他のワイヤに接続されてい
たり、隣のパッドに接続し直しても再度ルールエラーが
発生した場合は、ルールエラーを解除出来ないため、こ
のチップに合せたフレームを新規に開発する必要がある
。このため、開発工期の増大又、フレームデータの氾濫
等が生じるという問題点があった。
支援システムは以上のように構成されていたので、結線
のルールチェックによりルールエラーが発生した場合、
修正作業として結線しているワイヤを移動させるしかな
く、フレーム側結線位置の移動出来る範囲は少ないため
、チップ側の結線位置を移動させることが多くなる。そ
して、チップ側の結線位置を移動させるということは、
台接続しているパッドから隣のパッドに接続し直すこと
であり、隣のパッドがすでに他のワイヤに接続されてい
たり、隣のパッドに接続し直しても再度ルールエラーが
発生した場合は、ルールエラーを解除出来ないため、こ
のチップに合せたフレームを新規に開発する必要がある
。このため、開発工期の増大又、フレームデータの氾濫
等が生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ルールチェックによりルールエラーの発生し
たワイヤに接続しているパッドの位置を、ルールエラー
を解除出来る位置に自動的に補正を行うＬＳＩ設計支援
システムを得ることを目的とする。
たもので、ルールチェックによりルールエラーの発生し
たワイヤに接続しているパッドの位置を、ルールエラー
を解除出来る位置に自動的に補正を行うＬＳＩ設計支援
システムを得ることを目的とする。
この発明に係るＬＳＩ設計支援システムは、ルールチェ
ックを行う際に隣接するワイヤに関するルールおよびパ
ッド間の間隔に関するルールを違反しない範囲で、パッ
ドを移動させることか可能な範囲を算出するパッド移動
範囲算出部と、ルールエラーが発生したワイヤに接続し
ているパッドの位置をパッド移動範囲算出部で求めた範
囲内で移動させるパッド位置補正部を備えたものである
。
ックを行う際に隣接するワイヤに関するルールおよびパ
ッド間の間隔に関するルールを違反しない範囲で、パッ
ドを移動させることか可能な範囲を算出するパッド移動
範囲算出部と、ルールエラーが発生したワイヤに接続し
ているパッドの位置をパッド移動範囲算出部で求めた範
囲内で移動させるパッド位置補正部を備えたものである
。
（作用〕
この発明におけるパッド位置補正部は、パッド移動範囲
算出部で求められた移動可能範囲とルールチェック結果
により、ルールエラーを解除出来る位置にパッドを自動
的に移動する。
算出部で求められた移動可能範囲とルールチェック結果
により、ルールエラーを解除出来る位置にパッドを自動
的に移動する。
以下、この発明の一実施例を図について説明する。第１
図において、ｍはＩＣチップのレイアゲト設計を対話的
に行うチップ設計部、（２）はＩＣチップの外部端子と
なるフレームの設計を対話的に行うフレーム設計部、（
３）はチップ設計部（１）とフレーム設計部（２）から
チップ図面データ及びフレーム図面データを取り込みフ
レーム図面データ上の理想的な位置にチップ図面データ
を配置するデータ合成部、（４）はデータ合成部（３）
で作成した合成図面データにおいてＩＣチップとフレー
ム間の結線を自動又は対話的に行う結線図作成部、（５
）は結線図作成部（４）で作成されたチップ・フレーム
間結線図に対して結線ルールを満たしているかどうかの
チェックを行うルールチェック部、（６）はルールチェ
ック部（５）で合格したチップ・フレーム間結線図を格
納する完成結線格納部、（７）はルールチェック部（５
）でルールチェックの際に隣接するワイヤに関するルー
ル及び隣接するパッド間の間隔に関するルールを違反し
ない範囲でチェック中のワイヤに接続されているパッド
の移動出来る範囲を算出するパッド移動範囲算出部、（
８）はルールチェック部（５）てルールエラーか発生し
たワイヤに接続しているパッドについてパッド移動範囲
算出部（７）で求めた移動出来る範囲内でルールエラー
が解除出来る位置にパッドを自動的に移動させるパッド
位置補正部である。
図において、ｍはＩＣチップのレイアゲト設計を対話的
に行うチップ設計部、（２）はＩＣチップの外部端子と
なるフレームの設計を対話的に行うフレーム設計部、（
３）はチップ設計部（１）とフレーム設計部（２）から
チップ図面データ及びフレーム図面データを取り込みフ
レーム図面データ上の理想的な位置にチップ図面データ
を配置するデータ合成部、（４）はデータ合成部（３）
で作成した合成図面データにおいてＩＣチップとフレー
ム間の結線を自動又は対話的に行う結線図作成部、（５
）は結線図作成部（４）で作成されたチップ・フレーム
間結線図に対して結線ルールを満たしているかどうかの
チェックを行うルールチェック部、（６）はルールチェ
ック部（５）で合格したチップ・フレーム間結線図を格
納する完成結線格納部、（７）はルールチェック部（５
）でルールチェックの際に隣接するワイヤに関するルー
ル及び隣接するパッド間の間隔に関するルールを違反し
ない範囲でチェック中のワイヤに接続されているパッド
の移動出来る範囲を算出するパッド移動範囲算出部、（
８）はルールチェック部（５）てルールエラーか発生し
たワイヤに接続しているパッドについてパッド移動範囲
算出部（７）で求めた移動出来る範囲内でルールエラー
が解除出来る位置にパッドを自動的に移動させるパッド
位置補正部である。
第２図はパッド位置補正部（８）でパッド位置を補正し
た状態のパッド・フレーム間結線図の拡大平面図である
。図において、（９）はチップ設計部（］）より入力し
たチップ図面データ、叫はチップ図面データの一部でチ
ップ側の結線部となるパッド、αυはフレーム設計部（
２）より入力したフレーム図面データ、０２はＩＣチッ
プとフレーム間の結線ルートを示す結線ワイヤである。
た状態のパッド・フレーム間結線図の拡大平面図である
。図において、（９）はチップ設計部（］）より入力し
たチップ図面データ、叫はチップ図面データの一部でチ
ップ側の結線部となるパッド、αυはフレーム設計部（
２）より入力したフレーム図面データ、０２はＩＣチッ
プとフレーム間の結線ルートを示す結線ワイヤである。
次に動作について説明する。
チップ設計部（１１及びフレーム設計部（２）でそれぞ
れＩＣチップ及びフレーム設計を対話的に行う。
れＩＣチップ及びフレーム設計を対話的に行う。
その後、データ合成部（３）によりチップ設計部（１）
から設計後のチップ図面データと、フレーム設計部（２
）に数あるフレーム図面データから今回使用するチップ
図面データに最も適したフレーム図面データを取り込み
、このフレーム図面データ上の理想的なチップ位置にチ
ップ図面データを配置した合成図面データを作成する。
から設計後のチップ図面データと、フレーム設計部（２
）に数あるフレーム図面データから今回使用するチップ
図面データに最も適したフレーム図面データを取り込み
、このフレーム図面データ上の理想的なチップ位置にチ
ップ図面データを配置した合成図面データを作成する。
この合成図面データにおいて、結線図作成部（４）によ
り自動的又は対話的にチップ・フレーム間の結線を行い
、チップ・フレーム間結線図を作成する。次に、この作
成したチップ・フレーム間結線図について実際に製造工
程で結線した時、断線及び線間の接触を防止するために
定められた結線ルールを満足しているか否かのルールを
、ルールチェック部（５）でチェックする。この時、隣
接するワイヤに関するルール及び隣接するパッド間の間
隔に関するルールから、これらのルールを違反しないで
パッドを移動させることが出来る範囲をパッド移動範囲
算出部（７）で算出する。ルール・チェック部（５）の
結線ルールチェックにおいて全くルールエラーか発生し
なかった場合、チップ・フレーム間結線図は完成結線図
格納部（５）に格納される。ルールエラーか発生した場
合、結線ワイヤを修正するだけでエラー解除出来る時は
、結線図作成部（４）で修正を行う。また、結線ワイヤ
の修正だけではエラー解除出来ない時、パッド位置補正
部（８）ではパッド移動範囲算出部（７）で算出した範
囲内で、発生したエラーを解除出来る位置にパッドを自
動的に移動させる。さらに、パッドの移動情報をチップ
設計部（１１にフィードバックさせるため、チップ設計
部（１）にあるチップ図面データの基のデータを容易に
修正することが出来る。この修正したチップ・フレーム
間結線図は再度ルールチェック部（５）でルールチェッ
クを行う。
り自動的又は対話的にチップ・フレーム間の結線を行い
、チップ・フレーム間結線図を作成する。次に、この作
成したチップ・フレーム間結線図について実際に製造工
程で結線した時、断線及び線間の接触を防止するために
定められた結線ルールを満足しているか否かのルールを
、ルールチェック部（５）でチェックする。この時、隣
接するワイヤに関するルール及び隣接するパッド間の間
隔に関するルールから、これらのルールを違反しないで
パッドを移動させることが出来る範囲をパッド移動範囲
算出部（７）で算出する。ルール・チェック部（５）の
結線ルールチェックにおいて全くルールエラーか発生し
なかった場合、チップ・フレーム間結線図は完成結線図
格納部（５）に格納される。ルールエラーか発生した場
合、結線ワイヤを修正するだけでエラー解除出来る時は
、結線図作成部（４）で修正を行う。また、結線ワイヤ
の修正だけではエラー解除出来ない時、パッド位置補正
部（８）ではパッド移動範囲算出部（７）で算出した範
囲内で、発生したエラーを解除出来る位置にパッドを自
動的に移動させる。さらに、パッドの移動情報をチップ
設計部（１１にフィードバックさせるため、チップ設計
部（１）にあるチップ図面データの基のデータを容易に
修正することが出来る。この修正したチップ・フレーム
間結線図は再度ルールチェック部（５）でルールチェッ
クを行う。
なお、上記実施例ではパッド移動範囲算出部（７）とパ
ッド位置補正部（８）を設けて、パッド位置を補正する
場合を説明したが、パッド移動範囲算出部（７）とパッ
ド位置補正部（８）をそれぞれリード先端移動範囲算出
部とリード先端位置補正部とし、フレームのリード先端
を補正するようにしてもよい。
ッド位置補正部（８）を設けて、パッド位置を補正する
場合を説明したが、パッド移動範囲算出部（７）とパッ
ド位置補正部（８）をそれぞれリード先端移動範囲算出
部とリード先端位置補正部とし、フレームのリード先端
を補正するようにしてもよい。
また、パット移動範囲算出部（７）、パッド位置補正部
（８）、リード先端移動範囲算出部、リード先端位置補
正部をすべて設け、パッド及びリード先端を補正するよ
うにしてもよい。
（８）、リード先端移動範囲算出部、リード先端位置補
正部をすべて設け、パッド及びリード先端を補正するよ
うにしてもよい。
以上のようにこの発明によれば、ルールエラーが発生し
てもフレームに合わせたパッド配置に補正出来るように
したので、ルールエラーか即時に解除されるため、新規
にフレームを開発する回数が大幅に減少し、汎用的にフ
レームを利用することが出来る。又、補正値はチップ設
計部へフィードバックするため、チップデータの修正は
容易になる。これによって設計効率が向上し、設計工期
短縮等の効果を奏する。
てもフレームに合わせたパッド配置に補正出来るように
したので、ルールエラーか即時に解除されるため、新規
にフレームを開発する回数が大幅に減少し、汎用的にフ
レームを利用することが出来る。又、補正値はチップ設
計部へフィードバックするため、チップデータの修正は
容易になる。これによって設計効率が向上し、設計工期
短縮等の効果を奏する。
第１図はこの発明の一実施例であるＬＳＩ設計支援シス
テムのブロック図、第２図は第１図のＬＳＩ設計支援シ
ステムによりパッド位置を補正した状態のチップ・フレ
ーム間結線図の拡大平面図、第３図は従来のチップ・フ
レーム間結線図を作成するＬＳＩ設計支援システムのブ
ロック図、第４図はチップ図面データとフレーム図面デ
ータとを合成した合成図面データを示す平面図である。 図において、（１）はチップ設計部、（２）はフレーム
設計部、（３）はデータ合成部、（４）は結線図作成部
、（５）はルールチェック部、（６）は完成結線図格納
部、（７）はパッド移動範囲算出部、（８）はパッド位
置補正部、（９）はチップ図面データ、（１０）はチッ
プ図面データの一部であるパッド、ＯＢはフレーム図面
データ、α２は結線ワイヤを示す。 なお、図中、同一符号は同一、または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ６ 完成結ｍ［！！Ｉ格納部 ７ パッド移動 範囲算出部 ８ バッド位！ 補正部 第２１ン１ 第′３図 第４１図 手続補正書（自発） 做 ％ ８８′８
テムのブロック図、第２図は第１図のＬＳＩ設計支援シ
ステムによりパッド位置を補正した状態のチップ・フレ
ーム間結線図の拡大平面図、第３図は従来のチップ・フ
レーム間結線図を作成するＬＳＩ設計支援システムのブ
ロック図、第４図はチップ図面データとフレーム図面デ
ータとを合成した合成図面データを示す平面図である。 図において、（１）はチップ設計部、（２）はフレーム
設計部、（３）はデータ合成部、（４）は結線図作成部
、（５）はルールチェック部、（６）は完成結線図格納
部、（７）はパッド移動範囲算出部、（８）はパッド位
置補正部、（９）はチップ図面データ、（１０）はチッ
プ図面データの一部であるパッド、ＯＢはフレーム図面
データ、α２は結線ワイヤを示す。 なお、図中、同一符号は同一、または相当部分を示す。 代 理 人 大 岩 増 雄第１図 ６ 完成結ｍ［！！Ｉ格納部 ７ パッド移動 範囲算出部 ８ バッド位！ 補正部 第２１ン１ 第′３図 第４１図 手続補正書（自発） 做 ％ ８８′８
Claims (1)
- ＩＣチップを対話的に設計するチップ設計部と、ＩＣチ
ップの外部端子となるフレームを対話的に設計するフレ
ーム設計部と、前記チップ設計部から入力したチップデ
ータを前記フレーム設計部から入力したフレームデータ
上の理想的な位置に配置するデータ合成部と、このデー
タ合成部で作成した合成図面データにおいてチップの結
線部であるパッドとフレーム間の結線ルートを指示する
ワイヤを記述した結線図を自動又は対話的に作成する結
線図作成部と、作成したチップ・フレーム間結線図につ
いて実際の製造工程で結線した時断線や線間の接触を防
止するために定められた結線ルールを満足しているか否
かを調べるルールチェック部と、このルールチェック部
で合格となったチップ・フレーム間結線図を格納する完
成結線図格納部とで構成され、前記ルールチェック部で
ルールチェックの際に、隣接するワイヤに関するルール
およびパッド間の間隔に関するルールを違反しない範囲
で、チェック中のワイヤに接続しているパッドの移動可
能範囲を算出するパッド移動範囲算出部と、ルールチェ
ック終了後ルールエラーが発生したワイヤに接続してい
るパッドについて、前記パッド移動範囲算出部で求めた
範囲でルールエラーが解除になる位置にパッドを移動さ
せるパッド位置補正部を備えたことを特徴とするＬＳＩ
設計支援システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337454A JPH04205472A (ja) | 1990-11-30 | 1990-11-30 | Ｌｓｉ設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2337454A JPH04205472A (ja) | 1990-11-30 | 1990-11-30 | Ｌｓｉ設計支援システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205472A true JPH04205472A (ja) | 1992-07-27 |
Family
ID=18308789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2337454A Pending JPH04205472A (ja) | 1990-11-30 | 1990-11-30 | Ｌｓｉ設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172109A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | Ｌｓｉ設計支援システム |
-
1990
- 1990-11-30 JP JP2337454A patent/JPH04205472A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172109A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | Ｌｓｉ設計支援システム |
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