JP4467398B2 - 自動配線決定装置 - Google Patents

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Description

本発明は、基板上における各パッド部から対応するビア部への最適な配線の位置を決定する自動配線決定装置および方法に関する。
PBGAやEBGAなどの半導体パッケージにおいては、半導体チップの電極端子と電気的に接続されるパッド部(例えばボンディングパッド、フリップチップパッド)とその周囲に設けられたビア部(ランド)との間あるいはビア部どうしの間を配線によりそれぞれ接続する。半導体パッケージにおける配線は、配線間等のクリアランスを確保し、かつ、不必要な配線交差(クロス)がないようにするといった設計ルールを最低限満足する必要がある。設計者は例えばCADシステムを用いて仮想平面上で半導体パッケージの配線ルートを試行錯誤しながら設計するのが一般的である。
配線パターンの設計方法一例として、ラフ配線工程により配線ルートのみを先行して決めておき、次いで配線成形工程により実際の設計ルールに照らし合わせて、クリアランス(ライン&スペース)を見ながら均等に配線する方法が提案されている(例えば、特許文献1参照)。
また、配線領域を有効に使える自由角度配線を採用しつつ、余裕のある部分では配線間隔、配線幅を拡大する配線方法も提案されている(例えば、特許文献2参照)。
半導体パッケージにおける配線が設計ルールを最低限満足して設計されたものであれば、一応の目標は達成されたといえる。しかしながら実際は、設計ルールを満足するのみではなく、配線パターンがある程度の規則性を持って整然と並んでいる、いわゆる「美しい配線」も要求されることが多い。
図20は基板上に規則性を有さずに不整然に並ぶ配線の一例を例示する図であり、図21は基板上に規則性を有して整然と並ぶ配線の一例を例示する図である。以降、添付される図面においては配線が図示される場合は、その配線は基板上における配線の少なくとも一部について図示するものとする。なお、図22は、本明細書に添付された図面において表されるビア部、パッド部および配線の凡例を説明する図である。以降、ビア部、パッド部および/または配線に関する図面については、図22が適用されるものとする。
図21に示す配線は、図20に示す配線に比べ、配線が屈曲する屈曲点がほぼ一列に、ある程度の規則性を有して並んでおり、また屈曲点自体の数も少ない。さらに、図21に示す配線は左右がほぼ対称的にバランスよく並んでいる。一方、図20に示す配線は目立った対象性はないばかりか、配線の集積度に偏りさえ存在している。
図21に示すような規則性を有して整然と配線されている配線パターンは、図20に示す不整然のものに比べ、配線距離が短いので経済的であり、製造容易であり、そして製造時における不良の発生率も低い。また、電気的にも安定した性質を示す。さらには、バランスよく配線されることによって、例えば熱による基板の変形が生じてもその変形はほぼ均等なものとなるので、配線パターンの短絡や断線等の不良も生じにくい。またさらには、ある程度の規則性を有して整然と配線されている半導体パッケージのほうが見た目にも美しいので、半導体パッケージの完成品の販売政策上有利な点も多い。
特開2002−083006号公報 特開平10−214898号公報
一般に設計者は、自らの経験と勘を頼りに、CADシステムを実際に操作しながら仮想平面上で半導体パッケージの配線ルートを試行錯誤しながら設計する。図23〜26は、従来の試行錯誤しながらの手動による配線設計の一具体例を説明する図である。本明細書では、以降、Vはビアの識別番号を表し、文字Bに1や2などの数字が付いたものはパッド部の識別番号を表し、文字Wに1や2などの数字が付いたものは配線(ワイヤ)の識別番号を表すものとする。また、配線間または配線とビア部との間のクリアランス(ライン&スペース)を検査する際に用いられる仮想的な検査ラインをクリアランス検査円と称し、図中では一点鎖線で示す。
一般にFan−in/outの配線においては、各パッド部B1〜B6からは、その後のソルダーレジスト工程を考慮して配線W1〜6が各パッド部B1〜B6と同じ方向にそれぞれ最小限引き出されて設けられる。このパッド部から同じ方向に最小限引き出される配線の長さを「最小引き出し配線長(Minimum Length)」と称する。なお、本明細書では、便宜上、パッド部から引き出される配線のうち、パッド部から最小引き出し配線長までの配線については、特に「最小引き出し配線」と称する。Fan−in/outの配線においては、パッド部付近にソルダーレジストを載せる関係上、パッド部から最小引き出し配線長までの間には屈曲点を設けることができず、パッド部から最小引き出し配線長以上離れた位置において初めて配線を屈曲させることができる。
一般に、半導体パッケージの小型化・高集積化から、パッド部とビア部との間隔はさらに狭くなる傾向にある。
例えば図23に例示するように、最小引き出し配線の間隔で屈曲点を設ける場合を考えると、各最小引き出し配線を適宜延長することで屈曲点がほぼ一列(図中、点線で示す。)に並ぶようにすることができる。しかしながら、図23の例では、配線W6とビア部Vとの間のクリアランスを十分に確保することができず、クリアランスエラーが生じる。
また例えば図24に示すように、配線W4とビア部V1との確保するために最小クリアランスを有するような配線間で屈曲点を設ける場合を考えると、パッド部が等間隔に並んでいないために、屈曲点は一列には揃わず不整然な並びになる。
また、パッド部が略楕円形である場合に該パッド部の向きが同一方向にそろっていない場合もクリアランスエラーが生じ得る。例えば図25に示すようにパッド部B3がパッド部B2に近づくような方向に向いている場合において、屈曲点が一列(図中、点線で示す。)に揃うように無理に設計すると、配線W2と配線W3との間のクリアランスを十分に確保することができず、クリアランスエラーが生じる。また例えば図26に示すように、パッド部B3がパッド部B2から離れるような方向に向いている場合に屈曲点が一列(図中、点線で示す。)に揃うように無理に設計すると、今度は配線W3と配線W4との間のクリアランスを十分に確保することができず、クリアランスエラーが生じる。
現在、いわゆる「美しい配線」を手動により配線するときは、上記例のように、クリアランス条件を確保しつつ、できるだけ屈曲点を一列に並べて配線のバランスが良くなるよう設計者は自ら考えて試行錯誤しながら設計する必要がある。
このような従来の試行錯誤しながらの手動による配線設計では、規則性を有する整然とした配線を実現するにしても、設計の品質および設計に要する時間は、設計者の技量、経験、勘などに大きく左右される。また、試行錯誤しながらの手動による配線設計では、要求される配線の内容が複雑になるほど、規則性を有する整然とした配線を実現するには多大なる労力および時間を要し、難易度も増す。さらに、完成品の品質のバラツキも大きくなる。実際のところ、試行錯誤しながらの手動による配線設計は半日から1日程度を要し、それ以上の日数を配線設計に割り当てることは非経済的であることから、ある程度の設計ができれば「大体この程度で良いだろう」という妥協に至っているのが現状である。
従って本発明の目的は、上記問題に鑑み、基板上における各パッド部から対応するビア部への配線が規則性を有する整然とした配線となるよう、最適な配線の位置を演算処理により自動的に決定する自動配線決定方法および装置を提供することにある。
上記目的を実現するために、本発明においては、コンピュータなどの演算処理装置を用いて、まず、配線が屈曲する屈曲点の位置が並ぶべき目標となるラインを仮想的に設定し、そして、所定の条件を満足する該ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定する。上記所定の条件に関する判定処理も演算処理装置により行う。所定の条件を満たすライン上に配線の屈曲点を位置させることにより、当該屈曲点において各配線が屈曲するような配線パターンは、規則性を有する整然としたいわゆる「美しい」並びになる。このように本発明によれば、規則性を有する整然とした配線を演算処理により自動的に決定することができるが、この変形として、設計者の設計意図をある程度反映できるようにしてもよい。
図1は、本発明の第1の態様による自動配線決定装置の原理ブロック図である。以降、異なる図面において同じ参照番号が付されたものは同じ機能を有する構成要素であることを意味するものとする。
本発明の第1の態様によれば、基板上における各パッド部から対応するビア部への最適な配線の位置を、演算処理により自動的に決定する自動配線決定装置1は、配線の屈曲点の仮位置が並ぶべき仮目標ラインを仮確定する仮確定手段11と、隣接する配線間におけるクリアランスおよび配線とこれに隣接するビア部との間におけるクリアランスを少なくとも確保するよう仮目標ラインを補正することで、本目標ラインを確定する本確定手段12と、を備える。自動配線決定装置1は、確定された本目標ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定する。
図2は、本発明の第2の態様による自動配線決定装置の原理ブロック図である。第2の態様は、第1の態様において、さらに移動手段13および置換手段14を備えるものである。
すなわち、本発明の第2の態様によれば、自動配線決定装置1は、任意に指示される指示目標ライン上の屈曲点上を通過する配線と、これに隣接するビア部と、の間におけるクリアランスが確保できない場合、少なくとも該クリアランスが確保されるよう、指示目標ラインを、最小引き出し配線が引き出される方向の逆方向に向けて移動させる移動手段13と、前記のクリアランスが確保できるときの指示目標ラインもしくは前記のクリアランスが確保できないときに少なくとも該クリアランスが確保できるよう移動させた指示目標ラインのうち、本確定手段12で確定された本目標ラインよりも最小引き出し配線が引き出される方向に関してパッド部より遠方にある部分を、本確定手段12で確定された本目標ラインの対応する部分に代えて、新たなる本目標ラインの一部として確定する置換手段14と、をさらに備える。
なお、自動配線決定装置1における仮確定手段11、本確定手段12、移動手段13および置換手段14は、コンピュータ等の演算処理装置が実行することができるソフトウェア形式で実現される。以上の処理を実施する装置や、以上の処理をコンピュータに実行させるプログラムを作成することは、以下の説明を理解した当業者には実施できる事項である。また、以上の処理をコンピュータにより実行させるプログラムを記録媒体に格納するという事項も当業者には自明である。
本発明の第1および第2の態様によれば、規則性を有する整然とした配線すなわちいわゆる「美しい」配線の設計をコンピュータ等の演算処理装置を用いて自動化できるので、従来のように設計者自らの技量、経験、勘などに左右されることなく、安定した品質の配線ルートを短時間で容易に設計することができる。例えば、従来、試行錯誤しながらの手動による配線設計によれば半日から1日程度を要していたものが、本発明によれば、設計データを演算処理装置に入力してから数分間程度で自動的に演算処理結果を得ることができる。従来のような試行錯誤しながらの手動による設計を行わずに済むので、要求される配線の内容が複雑になったとしても、規則性を有する整然とした高品質の配線を短時間で実現することができる。このような設計時間の短縮および設計者の負担の軽減の結果、半導体パッケージの製造コストも低減できる。
さらに、本発明の第2の態様によれば、設計者の設計意図を反映させてることも可能であり、規則性を有する整然とした高品質な配線を、短時間で容易に実現することができる。
図3は、本発明の第1の実施例による自動配線決定方法の動作フローを示すフローチャートである。
まず、仮確定ステップS100において、配線が屈曲する屈曲点の仮位置が並ぶべき仮目標ラインを仮確定する。次に本確定ステップS200では、隣接する配線間におけるクリアランスおよび配線とこれに隣接するビア部との間におけるクリアランスを少なくとも確保するよう仮目標ラインを補正して本目標ラインを生成する。そして、本確定ステップ200に生成された本目標ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定する。
本発明の第1の実施例による自動配線決定方法における仮確定ステップS100および本確定ステップS200は、コンピュータ等の演算処理装置により実行される。なお、仮確定ステップS100を実行する前には、基板上における各パッド部の座標、形状、大きさおよび向き、各ビア部の座標、形状、大きさおよび向き、ならびに、半導体チップのチップパッドからパッド部への配線、などに関するデータを、本実施例による自動配線決定方法を実行する演算処理装置に予め入力しておく。該演算処理装置は、入力された上記データを用いて各処理を実行することになる。
ここで、半導体パッケージの基板について簡単に説明する。図4は、半導体パッケージの基板上のパッド部の配置の一例を示す図である。図示の例では半導体チップCは、半導体パッケージの基板S上の例えば中央部付近に装着されている。半導体チップCは例えば四角形状を有しており、これに対応してチップパッドCPも四角形状を構成するように並んでいる。チップパッドCPは配線(ワイヤ)を介して対応するパッド部Bと接続されるので、パッド部BはチップパッドCPにほぼ対応した位置に配置されるのが一般的である。このため、基板S上にはパッド部が4グループ存在することになる。図4に示す例では、半導体チップCの対角線(図中、点線で示す)を境界として4分割している。本実施例による自動配線決定方法では、パッド部のグループごとに、図3の仮確定ステップS100および本確定ステップS200を実行する。したがって、仮確定ステップS100の処理を実行する前に、CADシステム側で、仮想平面上においてパッド部Bの配列を4グループに分割しておく。
まず、本発明の第1の実施例における仮確定ステップの処理について説明する。図5は、本発明の第1の実施例による自動配線決定方法における仮確定ステップの動作フローを示すフローチャートである。仮確定ステップS100では、配線が屈曲する屈曲点の仮位置が並ぶべき仮目標ラインを仮確定する。
まず、図5の選択ステップS101において、パッド部から所定の同一方向に引き出された所定の最小引き出し配線の終端部の、この最小引き出し配線が引き出される方向に係る座標を最高地点座標としたときにおいて、これら各最高地点座標間を結ぶ各線分のうち、最小引き出し配線が引き出される方向に関してパッド部から最も遠方にある線分を選択する。次いで、生成ステップS102において、選択ステップS101で選択された線分を結線して仮目標ラインを生成する。ここで、「最小引き出し配線が引き出される方向」とは、例えばチップパッドが基板の中心に位置して、パッド部(ボンディングパッド)がその周囲にある場合で言えば、「基板の中心部から基板の周縁部にむく方向」である。
仮目標ラインを上述の選択ステップS101および生成ステップS102の処理を経て生成する理由は次のとおりである。Fan−in/outの配線においては、パッド部付近にソルダーレジストを載せる関係上、パッド部から最小引き出し配線長までの間では屈曲点を設けることができず、「パッド部から最小引き出し配線長以上離れた位置」において初めて配線を屈曲させることができる。このとき、パッド部から引き出された最小引き出し配線の終端部の座標である最高地点座標よりも、最小引き出し配線が引き出される方向に関してパッド部から遠方にある地点は、「パッド部から最小引き出し配線長以上離れた位置」という条件を満たすものである。したがって、各最高地点座標間を結ぶ各線分のうち、最小引き出し配線が引き出される方向に関してパッド部から最も遠方にある線分上に屈曲点が位置すれば、隣接する配線もしくはビア部との間におけるクリアランス確保の問題が依然として残されているとは言うものの、一方でこのときのFan−in/out配線がいわゆる「美しい配線」となる可能性は高い。このような理由から、本発明では、上述のようにして選択ステップS101で選択された線分を結線して、屈曲点の仮位置が並ぶべき仮目標ラインを生成するのである。
選択ステップS101および生成ステップS102による仮目標ラインの生成の具体例を挙げると図6および7のとおりである。
図6は、本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成の具体例を示す図である。各最高地点座標間を結ぶ線分は、図中、点線で示される。これら点線で示される線分のうち、最小引き出し配線が引き出される方向に関してパッド部から最も遠方にある線分は、図中、太い点線で示され、太い点線で示される線分を結線することにより仮目標ラインが生成される。
また、図7は、本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成のさらなる具体例を示す図である。
パッド部B1から引き出される最小引き出し線W1の最高地点座標とパッド部B2から引き出される最小引き出し線W2の最高地点座標との間を結ぶ線分は、最小引き出し配線が引き出される方向に関してパッド部から最も遠方にある線分であるので、仮目標ラインの一部を構成する(図中、太い点線で示す。以下同様。)。
最小引き出し線W3の最高地点座標は、最小引き出し線W2の最高地点座標と最小引き出し線W4の最高地点座標との間を結ぶ線分の、最小引き出し配線が引き出される方向に関してパッド部に近い側にある。また、最小引き出し線W4の最高地点座標は、最小引き出し線W2の最高地点座標と最小引き出し線W5の最高地点座標との間を結ぶ線分の、最小引き出し配線が引き出される方向に関してパッド部に近い側にある。このため、最小引き出し線W2の最高地点座標と、最小引き出し線W3の最高地点座標および最小引き出し線W4の最高地点座標のそれぞれと、を結ぶ各線分は、仮目標ラインの一部とはならず、一方、最小引き出し線W2の最高地点座標と最小引き出し線W5の最高地点座標との間を結ぶ線分は、仮目標ラインの一部を構成することになる。
同様に、最小引き出し線W5の最高地点座標と最小引き出し線W6の最高地点座標との間を結ぶ線分は、最小引き出し線W5の最高地点座標と最小引き出し線W7の最高地点座標との間を結ぶ線分に対して、最小引き出し配線が引き出される方向に関してパッド部に近い側にあるので、仮目標ラインの一部とはならず、一方、最小引き出し線W5の最高地点座標と最小引き出し線W7の最高地点座標との間を結ぶ線分は、仮目標ラインの一部を構成することになる。
以上の処理を各最小引き出し配線に対して実行し、仮目標ラインを生成する。
図5に戻ると、上記生成ステップS102に続くステップS103では、パッド部から引き出された最小引き出し配線の方向が、選択ステップS101および生成ステップS102で用いた最小引き出し線、すなわち仮目標ラインの生成に用いた最小引き出し配線の方向と異なるか否かを判定する。
ステップS103において最小引き出し線の方向と異なると判定された場合は、第1の延長ステップS104において、異なる方向に引き出された最小引き出し配線を、この異なる方向に向けて、他の最小引き出し配線とのクリアランスを維持できる地点まで延長する。
続く第2の延長ステップS105では、第1の延長ステップS104において延長された最小引き出し配線を、上記クリアランスを維持できる地点において、選択ステップS101および生成ステップS102で用いた最小引き出し線の同一方向に向けて屈曲させ、その上で、選択ステップS101で用いた最小引き出し線とのクリアランスを維持するよう該引き出し配線の方向と平行に、仮目標ラインまでさらに延長する。
図8は、本発明の第1の実施例による自動配線決定方法における第1のおよび第2の延長ステップの具体的な処理を説明する図である。図中、太い点線は仮目標ラインを示し、一点鎖線はクリアランス検査円を示す。
パッド部5から引き出される配線W5およびパッド部8から引き出される配線W8は、選択ステップS101および生成ステップS102で用いた最小引き出し線、すなわち仮目標ラインの生成に用いた最小引き出し配線(例えば配線W4)の方向とは異なる。したがって、これら配線W5およびW8はそのまま延長してしまうと、隣接する配線との間でクリアランスを維持できない。そこで、図中、一点鎖線で示されるクリアランス検査円を考慮し、まず、配線W5については、該配線W5が向う側に隣接する配線W4とのクリアランスを維持できる限界の地点U1まで延長する。そして延長した配線W5を、上記地点U1において、配線W4が向くのと同一方向に屈曲させる。その上でさらに配線W5を、配線W4とのクリアランスを維持するよう配線W4に平行に、仮目標ラインまで延長する(図中、太線で示す。)。これと同様に、配線W8については、該配線W8が向う側に隣接する配線W9とのクリアランスを維持できる限界の地点U2まで延長する。そして延長した配線W8を、地点U2において、配線W9が向くのと同一方向に屈曲させる。その上でさらに配線W8を、配線W9とのクリアランスを維持するよう配線W9に平行に、仮目標ラインまで延長する(図中、太線で示す。)。
以上説明した仮確定ステップS100により生成された仮目標ライン上に、配線の屈曲点の仮位置が並ぶことになる。仮目標ライン上の位置で各配線を屈曲させれば、得られる配線パターンは規則性を有する整然とした並びになる。しかしながら、この場合、隣接する配線もしくはビア部との間におけるクリアランスについてはまだ十分な保証がされていない。仮確定ステップS100に続く本確定ステップS200は、このクリアランス問題を考慮して仮目標ラインを適切に補正する処理である。本確定ステップS200では、隣接する配線間におけるクリアランスおよび配線とこれに隣接するビア部との間におけるクリアランスを少なくとも確保するよう仮目標ラインを補正して本目標ラインを生成する。
まず、本確定ステップS200において、隣接する配線間におけるクリアランスを確保する補正処理について説明する。
図9は、仮目標ライン上の屈曲点付近における、隣接する配線間におけるクリアランスを説明する図である。図中、一点鎖線はクリアランス検査円を示す。仮設定ステップS100で生成された仮目標ライン上の屈曲点で最小引き出し配線からの配線を屈曲させようとするときに、隣接する配線間におけるクリアランスが確保できるか否かが問題となる。図9に示すように、仮目標ライン上の屈曲点で各配線を屈曲させようとした場合を考えると、配線W1と配線W2との間および配線W3と配線W4との間では各屈曲点付近のクリアランスは十分に確保されているが、配線W2と配線W3との間では屈曲点付近のクリアランスは不十分である。したがって、このような仮目標ライン上に位置する屈曲点において配線を屈曲させることは好ましくない。したがって、以下に説明するような仮目標ラインに対する補正処理を実行する。
図10は、本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、隣接する配線間におけるクリアランスを確保する補正処理の原理を説明する図である。図示のように仮目標ライン(図中、点線で示す。)が既に設けられている場合を考える。少なくとも配線間に必要最小限のクリアランスが確保されるクリアランス検査円を描くと、図中、一点鎖線で示される円が得られる。このとき、各配線W1〜W4を、屈曲後も最小限のクリアランスが確保できるような地点まで延長し、この地点を新たな屈曲点とすれば、クリアランス確保の問題は解消できる。そこで、この新たな屈曲点が並ぶライン(図中、太い点線で示す。)の位置まで仮目標ラインを移動させるような補正を行う。
図11は、本発明の第1の実施例による自動配線決定方法における本確定ステップにおいて、隣接する配線間におけるクリアランスを確保する補正処理の動作フローを示すフローチャートである。まず、第1の検査ステップS201において、仮目標ライン上の屈曲点で最小引き出し配線からの配線を屈曲させようとするときに、隣接する配線間におけるクリアランスが確保できるか否かを判定する。第1の検査ステップS201において隣接する配線間におけるクリアランスが確保できないと判定された場合、補正ステップS202において、少なくともこのクリアランスが確保される地点が屈曲点となるよう、仮目標ラインを、最小引き出し配線が引き出される方向に向けて移動させる補正を行う。次いで、第3の延長ステップS203において、補正ステップにおいて得られた補正された仮目標ラインまで最小引き出し配線を延長する。
本確定ステップS200における、隣接する配線間におけるクリアランスを確保する上述の補正処理の具体例を挙げると次のとおりである。図12は本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成の具体例を示す図であり、図13は図12の一部を拡大した図である。図中、点線で示す仮目標ラインが既に設けられている場合を考える。
配線W2〜W7のそれぞれの間のクリアランスについては十分に確保しきれていないため、本補正処理により、当初の仮目標ラインを、最小引き出し配線が引き出される方向に向けて移動させ、図中、太い点線で示される新しい目標ラインを生成する。このとき、配線W3〜W7は、該新しい目標ラインに達するまで延長する。一方、配線W7〜W11のそれぞれの間のクリアランスについては十分に確保されてはいるが、配線w7までに関して引かれた上述の新しい目標ラインとの間に段差が生じるのを避けるために、配線W7から配線W11までについての当初の仮目標ラインの一部分に関しても、図中、太い点線で示される新しい目標ラインを生成する。このとき、配線W8〜W10は、該新しい目標ラインに達するまで延長する。
また、配線W13と配線14との間のクリアランスについては十分に確保しきれていないため、本補正処理により、当初の仮目標ラインを、最小引き出し配線が引き出される方向に向けて移動させ、図中、太い点線で示される新しい目標ラインを生成する。このとき、配線W14は、該新しい目標ラインに達するまで延長する。一方、配線W14〜W16のそれぞれの間のクリアランスについては十分に確保されてはいるが、配線W14までに関して引かれた上述の新しい目標ラインとの間に段差が生じるのを避けるために、配線W14から配線W16までのついての当初の仮目標ラインに関しても、図中、太い点線で示される新しい目標ラインを生成する。このとき、配線W15は、該新しい目標ラインに達するまで延長する。
次いで、本確定ステップS200における、配線とビア部と間におけるクリアランスを確保する補正処理について説明する。
図14は、配線とビア部と間におけるクリアランス問題の一例を示す図である。ここでは、配線W1〜W5のそれぞれの間のクリアランスおよび配線W6〜W9のそれぞれの間のクリアランスについては十分に確保しきれていないため、図11の補正ステップS202の処理により、仮確定ステップS100で生成された仮目標ライン(図中、点線で示す。)は補正されて、図中、太い点線で示される目標ラインが既に得られていた場合を考える。この目標ライン上に設けられる屈曲点で配線を屈曲させれば、配線間のクリアランスは確保できる。しかしながら、補正後に得られた目標ライン上に位置する屈曲点上で屈曲させると、この配線W8とビア部とのクリアランスを十分に確保することができない。これは、一般にビア部はパッド部から見て配線が引き出される方向に位置しており、図11の補正ステップS202の処理により新たに生成された目標ラインは、当初の仮目標ラインよりも、配線が引き出される方向に移動して位置することになったことに起因する。つまり、図11の補正ステップS202の処理により新たに生成された目標ラインは、当初の目標ラインよりも、より一層ビア部に近づくことになり、このため配線とビア部との間のクリアランスが不十分になったものである。したがって、本実施例では、以下に説明するような補正処理を実行する。
図15は、本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、配線とビア部と間におけるクリアランスを確保する補正処理の原理を説明する図(その1)である。この図において、線分AQを、ここで仮定される新たなる目標ラインを構成する一部分とし、この線分AQの長さをzとする。なお、ここで仮定される上記新たなる目標ラインは、仮確定ステップS100において生成した仮目標ラインを、最小引き出し配線が引き出される方向に向けていくらか移動させたものである。また、線分PQは、上記新たなる目標ラインまで延長されることになった配線の延長部分であり、この線分PQの長さをΔyとする。また、点Aおよび点Qを屈曲点として、f(xa1)およびf(xb1)を屈曲前の配線の関数式、f(xa2)およびf(xb2)を屈曲後の配線の関数式とする。この図では、関係式f(xb2)で表される配線が、ビア部Vに対するクリアランス検査対象となる。また、線分APは、配線f(xa1)と配線f(xb1)との間の距離であり、この長さをx1で示す。線分ARは、配線f(xa2)と配線f(xb2)との間の距離であり、この長さをx2で示す。なお、図中の円は、各配線間のクリアランスを検査するのに用いられるクリアランス検査円であり、このクリアランス検査円は、配線f(xa1)およびf(xb1)と、点Aおよび点Qにおいてそれぞれ接するので、∠APQは直角となる。
ここで、配線間の最小クリアランスをmin(c)とすると、次の関係式(1)および(2)が得られる
Figure 0004467398
Figure 0004467398
一方、パラメータz、Δyおよびx1の間には次の関係式が成り立つ。
Figure 0004467398
Figure 0004467398
上記新たなる目標ラインが設定されるとすると、少なくとも1つの配線が延長される。図15では配線f(xab1)の延長のみを示す。このとき、新たなる目標ラインまで各配線を延長した場合における、各最小引き出し配線の延長量の総和はΣtan-1x1で表される。
一方、配線間のクリアランスを最小限確保するように目標ラインを仮に設定したとする場合は、このときの目標ラインまで延長される各配線の延長量の総和についてはΣtan-1min(c)で表される。
したがって、上記新たなる目標ラインが設定されると、配線間のクリアランスを最小限確保するように目標ラインを仮に設定した場合に比べ、次式(5)で表されるΔdだけ余分に各配線が全体として延長されたことになる。
Figure 0004467398
ここで、仮確定ステップS100において生成した仮目標ラインと、ビア部Vに対するクリアランス検査対象となる配線との交点の、該配線の最小引き出し配線部分が引き出される方向に係る座標をyaとする。また、このクリアランス検査の検査基準であるビア部Vとのクリアランスを最小限確保する地点についての、最小引き出し配線が引き出される方向に係る座標を、本明細書ではViaクリアランス座標値と称してycで表す。このとき、次の関係式(6)を満たせば、配線f(xab2)とビア部Vとの間はクリアランスが十分に確保され、クリアランスエラーは発生しない。
Figure 0004467398
上述のように、上記新たなる目標ラインは、仮確定ステップS100において生成した仮目標ラインを、最小引き出し配線が引き出される方向に向けていくらか移動させて得たものである。したがって、この移動後の上記新たなる目標ラインに基づいて屈曲した配線についてクリアランスエラーが発生することになる場合は、仮確定ステップS100において生成した仮目標ラインを、最小引き出し配線が引き出される方向に向けて移動しすぎてしまったことを意味する。
このことから、このクリアランスエラーを解消するためには、配線f(xab2)とビア部Vとの間のクリアランスを確保するために必要である量だけ、上記新たなる目標ラインが、前記最小引き出し配線が引き出される方向の逆方向に向けて戻してやればよいことがわかる。この量を本明細書では「戻り量」と称し、パラメータmで表す。戻り量mは、次の式(7)で表される。
Figure 0004467398
式(7)を式(5)を用いて整理すると式(8)が得られる。
Figure 0004467398
つまり式(8)は、クリアランス検査基準となるビア部Vとのクリアランスを最小限確保する地点についての、最小引き出し配線が引き出される方向に関する座標であるパラメータから、配線間のクリアランスを最小限確保するように仮に設定した目標ラインまで各最小引き出し線を延長した場合における、各最小引き出し線の延長量の総和であるパラメータと仮確定ステップS100において仮確定した仮目標ラインと、クリアランス検査対象となる最小引き出し配線を延長した配線と、の交点の、最小引き出し配線が引き出される方向に係る座標であるのパラメータとを減算することにより戻り量mを算出することができることを示している。
上述のようにして算出された戻り量mは、各配線の延長量の総和に依存するパラメータであり、この戻り量に基づいて、当初の仮目標ラインの一部分を新たなる目標ラインに置き換えることで実現することができる。これについて次に説明する。図16は、本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、配線とビア部と間におけるクリアランスを確保する補正処理の原理を説明する図(その2)である。この図においては、前提として、当初の目標ラインでは特に配線W6に関して屈曲後にビア部Vとのクリアランスを確保することができず、このクリアランスエラーを解消するための戻り量がmであり、なおかつ、このクリアランスエラーを解消することができる新たなる目標ラインが、図中、太い点線で示されるラインであったような場合を考える。
クリアランスエラーを解消することができる新たなる目標ラインの位置まで、配線W3〜W6は、当初の目標ラインに達していた場合に比べて延長もしくは収縮する必要がある。このときの配線W3〜W6の延長もしくは収縮部分の長さをn1〜n4とすると、パラメータn1〜n4と移動量mとの関係式は次の式(9)であるべきである。なお、パラメータn1〜n4は配線の伸縮の向きの概念を含むパラメータであり、これについては図16では、矢印の向きで表している。
Figure 0004467398
つまり、式(9)を満たすような目標ライン、つまり戻り量mを確保できるような目標ラインを見つければ、配線とビア部との間のクリアランスエラーを解消することができるということである。そこで、戻り量mを確保することができる新たなる仮目標ラインの開始点であって、いずれか1つの最小引き出し配線上における屈曲点の位置に一致する開始点を算出し、この開始点を有する新たなる目標ラインについて上述の仮確定ステップS100と同様の処理を再度実行し、かつ、仮確定ステップS100の再度の実行で得られた新たなる仮目標ラインについて本確定ステップS200と同様の処理を再度実行することで、本目標ラインを生成し直す。
図17は、本発明の第1の実施例による自動配線決定方法における本確定ステップにおいて、配線とビア部と間におけるクリアランスを確保する補正処理の動作フローを示すフローチャートである。
まず、第2の検査ステップS211において、仮目標ライン上の屈曲点で最小引き出し配線からの配線を屈曲させようとするときに配線とこれに隣接するビア部との間におけるクリアランスが確保できるか否かを判定する。
第2の検査ステップS211において配線とこれに隣接するビア部との間におけるクリアランスが確保できないと判定された場合、第1の算出ステップS212において、このクリアランスを確保するために必要である、最小引き出し配線が引き出される方向の逆方向に向けた戻り量を算出する。ここで、第1の算出ステップS212では、配線間のクリアランスを最小限確保するように仮に設定した仮目標ラインまで各最小引き出し線を延長した場合における、各最小引き出し線の延長量の総和を第1のパラメータとし、仮確定ステップにおいて仮確定した仮目標ラインと、クリアランス検査対象となる最小引き出し配線を延長した配線と、の交点の、最小引き出し配線が引き出される方向に係る座標を第2のパラメータとし、第2の検査ステップにおけるクリアランス検査基準となるビア部とのクリアランスを最小限確保する地点についての、最小引き出し配線が引き出される方向に関する座標を第3のパラメータとしたときにおいて、第3のパラメータから、第1のパラメータおよび第2のパラメータを減算することにより、戻り量を算出する。
次いで、第2の算出ステップS213において、必要である戻り量を確保することができる新たなる仮目標ラインの開始点であって、いずれか1つの最小引き出し配線上における屈曲点の位置に一致する開始点、を算出する。
第2の算出ステップS213において算出された開始点を有する新たなる仮目標ラインについて仮確定ステップと同様の処理を再度実行し、かつ、仮確定ステップの再度の実行で得られた新たなる仮目標ラインについて本確定ステップと同様の処理を再度実行することで、新たな本目標ラインを生成する。
一方、第2の検査ステップS211において配線とこれに隣接するビア部との間におけるクリアランスが確保できる判定された場合は、このときの目標ラインを本目標ラインとしてそのまま採用する。
以上のようにして確定した本目標ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定する。これにより、当該屈曲点において各配線が屈曲するような配線パターンは規則性を有する整然としたいわゆる「美しい」並びになる。このように本発明によれば、規則性を有する整然とした配線を演算処理により自動的に決定することができる。
上述のようにして得られた配線は、基板上に偏りなくかつ対象性を有するものであればより一層高品質であるといえる。このような場合は、例えば熱による基板の変形がほぼ均等に生じるので、短絡や断線等の配線エラーも生じにくいなどの効果を奏する。パターンの対象性を実現するためには、略一列に並ぶ各パッド部の配列に対し、この配列の両端における各パッド部を演算処理開始点として、この配列の両方向から、上述の仮確定ステップS100および本確定ステップS200をそれぞれ実行し、本目標ラインを確定すればよい。しかし、配列の両方向から仮確定ステップS100および本確定ステップS200を実行することで得られた2つの本目標ラインの合流点が、最小引き出し配線のいずれの上にも位置しない場合が発生し得る。このような場合は、一方の本目標ラインに対していずれか1つの最小引き出し配線上で合流するよう、他の一方の本目標ラインを、該他の一方の本目標ラインの向う方向が変わる地点においてさらに屈曲させる調整を行う。具体例を挙げると次のとおりである。
図18は、本発明の第1の実施例において、各パッド部の両端を、仮確定ステップおよび本確定ステップの演算処理開始点とした時に発生し得る、2つの本目標ラインの不一致を例示する図である。この図において左右両側から仮確定ステップおよび本確定ステップを実行したときに、左右両側からの処理により得られた2つの本目標ラインLLおよびLRの合流点が、最小引き出し配線のいずれの上にも位置しなかった場合を一例として示している。この場合は、配線W2上で本目標ラインLと合流するよう、本目標ラインLRを、配線W4の屈曲点上でさらに屈曲させ、図中、太い点線で示される新たなる本確定ラインを生成すればよい。
以上のように本発明の第1の実施例によれば、本確定ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定するので、規則性を有する整然とした配線を演算処理により自動的に決定することが可能となる。なお、仮確定ステップにおいて仮確定した仮目標ライン上の位置で各配線を屈曲させたところクリアランスエラーを生じないのであるならば、上記の本確定ステップを実行する必要なく、この仮目標ラインを本目標ラインとして採用し、該本目標ラインとパッド部からの配線との交点の位置を、当該配線の屈曲点として決定すればよい。
さらに本発明は、第1の実施例において設計者の設計意図をある程度反映させる演算処理をさらに備えてもよく、これを第2の実施例として次に説明する。
図19は、本発明の第2の実施例による自動配線決定方法の動作フローを示すフローチャートである。
まず、第1の実施例に場合と同様に、仮確定ステップS100および本確定ステップS200を実行する。次いでステップS250において、本確定ステップS200で生成された本目標ラインに対し、ユーザが該本目標ラインの少なくとも一部分を任意に変更することを意図するユーザ設定があるか否かを判定する。ユーザ設定があった場合は第1の判定ステップS301へ進む。ユーザ設定がなかった場合は、上述の第1の実施例と同様の結果を得る。
第1の判定ステップS301では、任意に指示される指示目標ライン上の屈曲点上を通過する配線と、これに隣接するビア部と、の間におけるクリアランスが確保できるか否かを判定する。このクリアランスが確保できない場合は移動ステップS302へ進み、確保できる場合は第2の判定ステップS401へ進み。
移動ステップS302では、少なくともこのクリアランスが確保されるよう、指示目標ラインを、最小引き出し配線が引き出される方向の逆方向に向けて移動させる。
第2の判定ステップS401では、指示目標ラインのうち、本確定ステップS200で確定された本目標ラインよりも最小引き出し配線が引き出される方向に関してパッド部より遠方にある部分が存在するか否かを判定する。当該部分が存在する場合は置換ステップS402へ進み、存在しない場合は、この指示目標ラインは採用しない。
置換ステップS402では、指示目標ラインのうち、本確定ステップS200で確定された本目標ラインよりも最小引き出し配線が引き出される方向に関してパッド部より遠方にある部分を、本確定ステップS200で確定された本目標ラインの対応する部分に置き換えて、新たなる本目標ラインの一部として確定する。
本発明の第2の実施例による自動配線方法における仮確定ステップS100、本確定ステップS200、ステップS250,第1の判定ステップS301、移動ステップS302、第2の判定ステップS401および置換ステップS402は、コンピュータ等の演算処理装置により実行される。
以上のように本発明の第2の実施例によれば、設計者の設計意図をある程度反映させた、規則性を有する整然とした配線を演算処理により自動的に決定する。
本発明は、PBGAやEBGAなどの半導体パッケージの配線設計において、規則性を有する整然とした配線すなわちいわゆる「美しい」配線の設計をコンピュータ等の演算処理装置を用いて自動化することができる。例えば、従来、試行錯誤しながらの手動による配線設計によれば半日から1日程度を要していたものが、本発明によれば、設計データを演算処理装置に入力してから数分間程度で自動的に演算処理結果を得ることができる。
本発明によれば、従来のように設計者の技量、経験、勘などに左右されることなく、安定した品質の配線ルートを短時間で容易に設計することができる。設計要求される配線の内容が複雑になっても、規則性を有する整然とした高品質の配線を短時間で実現することができる。設計時間の短縮および設計者の負担の軽減の結果、半導体パッケージの製造コストも低減できる。また、設計者の設計意図を反映させて、規則性を有する整然とした高品質な配線を、短時間で容易に実現することも可能である。
本発明の第1の態様による自動配線決定装置の原理ブロック図である。 本発明の第2の態様による自動配線決定装置の原理ブロック図である。 本発明の第1の実施例による自動配線決定方法の動作フローを示すフローチャートである。 半導体パッケージの基板上のパッド部の配置の一例を示す図である。 本発明の第1の実施例による自動配線決定方法における仮確定ステップの動作フローを示すフローチャートである。 本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成の具体例を示す図である。 本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成のさらなる具体例を示す図である。 本発明の第1の実施例による自動配線決定方法における第1のおよび第2の延長ステップの具体的な処理を説明する図である。 仮目標ライン上の屈曲点付近における、隣接する配線間におけるクリアランスを説明する図である。 本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、隣接する配線間におけるクリアランスを確保する補正処理の原理を説明する図である。 本発明の第1の実施例による自動配線決定方法における本確定ステップにおいて、隣接する配線間におけるクリアランスを確保する補正処理の動作フローを示すフローチャートである。 本発明の第1の実施例による自動配線決定方法の仮確定ステップにおける仮目標ラインの生成の具体例を示す図である。 図12の一部を拡大した図である。 配線とビア部と間におけるクリアランス問題の一例を示す図である。 本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、配線とビア部と間におけるクリアランスを確保する補正処理の原理を説明する図(その1)である。 本発明の第1の実施例による自動配線決定方法の本確定ステップにおける、配線とビア部と間におけるクリアランスを確保する補正処理の原理を説明する図(その2)である。 本発明の第1の実施例による自動配線決定方法における本確定ステップにおいて、配線とビア部と間におけるクリアランスを確保する補正処理の動作フローを示すフローチャートである。 本発明の第1の実施例において、各パッド部の両端を、仮確定ステップおよび本確定ステップの演算処理開始点とした時に発生し得る、2つの本目標ラインの不一致を例示する図である。 本発明の第2の実施例による自動配線決定方法の動作フローを示すフローチャートである。 基板上に規則性を有さずに不整然に並ぶ配線の一例を例示する図である。 基板上に規則性を有して整然と並ぶ配線の一例を例示する図である。 本明細書に添付された図面において表記されるビア部、パッド部および配線の凡例を説明する図である。 従来の試行錯誤しながらの手動による配線設計の一具体例を説明する図(その1)である。 従来の試行錯誤しながらの手動による配線設計の一具体例を説明する図(その2)である。 従来の試行錯誤しながらの手動による配線設計の一具体例を説明する図(その3)である。 従来の試行錯誤しながらの手動による配線設計の一具体例を説明する図(その4)である。
符号の説明
1 自動配線決定装置
11 仮確定手段
12 本確定手段
13 移動手段
14 置換手段

Claims (11)

  1. 基板上における各パッド部から対応するビア部への最適な配線の位置を、演算処理により自動的に決定する自動配線決定装置であって、
    配線の屈曲点の仮位置が並ぶ仮目標ラインを仮確定する仮確定手段であって、前記パッド部から所定の同一方向に引き出された所定の最小引き出し配線の終端部の、前記最小引き出し配線が引き出される方向に係る座標を最高地点座標としたとき、各前記最高地点座標間を結ぶ各線分のうち、前記最小引き出し配線が引き出される方向に関して前記パッド部から最も遠方にある線分を選択する選択手段と、該選択手段で選択された前記線分を結線して前記仮目標ラインを生成する生成手段と、を有する仮確定手段と、
    隣接する前記配線間におけるクリアランスおよび前記配線とこれに隣接するビア部との間におけるクリアランスを少なくとも確保するよう前記仮目標ラインを補正することで、本目標ラインを確定する本確定手段と、
    を備え、
    確定された前記本目標ラインと前記パッド部からの配線との交点の位置を、当該配線の屈曲点として決定することを特徴とする自動配線決定装置。
  2. 任意に指示される指示目標ライン上の屈曲点上を通過する前記配線と、これに隣接するビア部と、の間におけるクリアランスが確保できない場合、少なくとも該クリアランスが確保されるよう、前記指示目標ラインを、前記最小引き出し配線が引き出される方向の逆方向に向けて移動させる移動手段と、
    前記のクリアランスが確保できるときの前記指示目標ラインもしくは前記のクリアランスが確保できないときに少なくとも該クリアランスが確保できるよう移動させた前記指示目標ラインのうち、前記本確定手段で確定された前記本目標ラインよりも前記最小引き出し配線が引き出される方向に関して前記パッド部より遠方にある部分を、前記本確定手段で確定された前記本目標ラインの対応する部分に代えて、新たなる本目標ラインの一部として確定する置換手段と、
    をさらに備える請求項1に記載の自動配線決定装置。
  3. 前記仮確定手段は、
    前記所定の同一方向とは異なる方向に引き出された前記最小引き出し配線を、前記異なる方向に向けて、他の前記最小引き出し配線とのクリアランスを維持できる地点まで延長する第1の延長手段と、
    該第1の延長手段によって延長された前記最小引き出し配線を、前記クリアランスを維持できる地点において前記所定の同一方向に向けて屈曲させた上で、前記仮目標ラインまでさらに延長する第2の延長手段と、
    をさらに有する請求項に記載の自動配線決定装置。
  4. 前記本確定手段は、
    前記仮目標ライン上の前記屈曲点で前記最小引き出し配線からの配線を屈曲させようとするときに、隣接する前記配線間におけるクリアランスが確保できるか否かを判定する第1の検査手段と、
    該第1の検査手段によって前記のクリアランスが確保できないと判定された場合、少なくとも前記のクリアランスが確保される地点が前記屈曲点となるよう、前記仮目標ラインを、前記最小引き出し配線が引き出される方向に向けて移動させることで補正する補正手段と、
    を有する請求項1に記載の自動配線決定装置。
  5. 前記本確定手段は、
    前記補正手段によって得られた補正された前記仮目標ラインまで前記最小引き出し配線を延長する第3の延長手段をさらに有する請求項に記載の自動配線決定装置。
  6. 前記本確定手段は、
    前記仮目標ライン上の前記屈曲点で前記最小引き出し配線からの配線を屈曲させようとするときに前記配線とこれに隣接する前記ビア部との間におけるクリアランスが確保できるか否かを判定する第2の検査手段と、
    該第2の検査手段によって前記のクリアランスが確保できないと判定された場合、前記のクリアランスを確保するために必要である、前記最小引き出し配線が引き出される方向の逆方向に向けた戻り量を算出する第1の算出手段と、
    必要である前記戻り量を確保することができる新たなる前記仮目標ラインの開始点であって、いずれか1つの前記最小引き出し配線上における屈曲点の位置に一致する開始点、を算出する第2の算出手段と、
    をさらに備え、
    前記第2の算出手段によって算出された前記開始点を有する前記新たなる仮目標ラインについて前記仮確定手段における処理と同様の処理を再度実行し、かつ、前記仮確定手段における処理の再度の実行で得られた前記新たなる仮目標ラインについて前記本確定手段における処理と同様の処理を再度実行することで、前記本目標ラインを生成する請求項1またはに記載の自動配線決定装置。
  7. 前記第1の算出手段は、
    前記配線間のクリアランスを最小限確保するように仮に設定した前記仮目標ラインまで各前記最小引き出し線を延長した場合における、各前記最小引き出し線の延長量の総和である第1のパラメータと、
    前記仮確定手段によって仮確定した前記仮目標ラインと、クリアランス検査対象となる前記最小引き出し配線を延長した配線と、の交点の、前記最小引き出し配線が引き出される方向に係る座標である第2のパラメータと、
    前記第2の検査手段によるクリアランス検査基準となる前記ビア部とのクリアランスを最小限確保する地点についての、前記最小引き出し配線が引き出される方向に関する座標である第3のパラメータと、
    に基づいて前記戻り量を算出する請求項に記載の自動配線決定装置。
  8. 前記第1の算出手段は、前記第3のパラメータから、前記第1のパラメータおよび前記第2のパラメータを減算することにより、前記戻り量を算出する請求項に記載の自動配線決定装置。
  9. 略一列に並ぶ前記各パッド部の配列に対し、該配列の両端における各前記パッド部を演算処理開始点として該配列の両方向から前記仮確定手段および前記本確定手段がそれぞれの処理を実行することで、前記本目標ラインを確定する請求項1に記載の自動配線決定装置。
  10. 前記配列の両方向から前記仮確定手段および前記本確定手段のそれぞれの処理を実行することで得られた2つの前記本目標ラインの合流点が前記最小引き出し配線のいずれの上にも位置しない場合、一方の前記本目標ラインに対していずれか1つの前記最小引き出し配線上で合流するよう、他の一方の前記本目標ラインを、該他の一方の前記本目標ラインの向う方向が変わる地点においてさらに屈曲させる調整手段をさらに備える請求項に記載の自動配線決定装置。
  11. 基板上における各パッド部から対応するビア部への最適な配線の位置を、演算処理により自動的に決定する自動配線決定装置であって、
    配線の屈曲点の位置が並ぶ目標ラインを設定し、設定された前記目標ラインと前記パッド部からの配線との交点の位置を、当該配線の屈曲点として決定する自動配線決定装置において、
    前記パッド部から所定の同一方向に引き出された所定の最小引き出し配線の終端部の座標位置を最高地点座標としたとき、各前記最高地点座標間を結ぶ各線分のうち、前記最小引き出し配線が引き出される方向に関して前記パッド部から最も遠方にある線分を選択する選択手段と、
    該選択手段で選択された前記線分を結線して前記目標ラインを生成する生成手段と、
    を備えることを特徴とする自動配線決定装置
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JP4637043B2 (ja) * 2006-03-23 2011-02-23 新光電気工業株式会社 自動配線整形方法および自動配線整形装置
JP2008009851A (ja) * 2006-06-30 2008-01-17 Shinko Electric Ind Co Ltd 自動配線整形方法
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8384426B2 (en) * 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6226560B1 (en) * 1996-03-04 2001-05-01 International Business Machines Corporation Method and apparatus for optimizing the path of a physical wire
JP3229235B2 (ja) 1997-01-27 2001-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 配線整形方法及び装置、禁止領域半径決定方法及び装置
JP2001015637A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 回路配線方式及び回路配線方法及び半導体パッケージ及び半導体パッケージ基板
JP2002008300A (ja) 2000-06-19 2002-01-11 Sanyo Electric Co Ltd 光ディスク記録再生装置
JP3786398B2 (ja) * 2000-09-07 2006-06-14 新光電気工業株式会社 半導体パッケージの配線方法
JP2002092061A (ja) * 2000-09-19 2002-03-29 Shinko Electric Ind Co Ltd 半導体パッケージの配線編集方法
US6938234B1 (en) * 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias

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