JP2002123564A - 半導体パッケージの配線方法 - Google Patents
半導体パッケージの配線方法Info
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- JP2002123564A JP2002123564A JP2000312013A JP2000312013A JP2002123564A JP 2002123564 A JP2002123564 A JP 2002123564A JP 2000312013 A JP2000312013 A JP 2000312013A JP 2000312013 A JP2000312013 A JP 2000312013A JP 2002123564 A JP2002123564 A JP 2002123564A
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- wiring
- line segment
- semiconductor package
- wiring pattern
- pattern
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Abstract
(57)【要約】
【課題】 配線設計に要する工数を軽減し、しかも端子
間に最適な間隔で配線設計可能な半導体パッケージの配
線方法を提供する。 【解決手段】 ビア部１２間を個々に結ぶ配線ルートを
線分によりラフ配線するステップと、線分を、互いに干
渉することなく、かつ最適な配線間隔となるように成形
化して配線パターン１６を生成するステップと、成形化
された配線部分のうち、線分長が所定長に満たない微小
線分１５を走査して探し出し、該当する微小線分１５を
削除するステップと、微小線分１５が削除された配線端
どうしが電気的に接続するように線分を引きなおして配
線パターン１６を修正するステップとを含む。
間に最適な間隔で配線設計可能な半導体パッケージの配
線方法を提供する。 【解決手段】 ビア部１２間を個々に結ぶ配線ルートを
線分によりラフ配線するステップと、線分を、互いに干
渉することなく、かつ最適な配線間隔となるように成形
化して配線パターン１６を生成するステップと、成形化
された配線部分のうち、線分長が所定長に満たない微小
線分１５を走査して探し出し、該当する微小線分１５を
削除するステップと、微小線分１５が削除された配線端
どうしが電気的に接続するように線分を引きなおして配
線パターン１６を修正するステップとを含む。
Description
【０００１】
【発明の属する利用分野】本発明はＣＡＤシステムを用
いて仮想平面上で端子どうしを結ぶ配線ルートをラフに
設計して配線パターンを形成する半導体パッケージの配
線方法に関する。
いて仮想平面上で端子どうしを結ぶ配線ルートをラフに
設計して配線パターンを形成する半導体パッケージの配
線方法に関する。
【０００２】
【従来の技術】ＣＡＤシステムを用いて、ＰＢＧＡやＥ
ＢＧＡなどの半導体パッケージの配線設計をする場合、
仮想メモリ（仮想平面）上で半導体チップの電極端子と
電気的に接続されるパッド部（例えばワイヤボンディン
グパッド）とその周囲に設けられたビア部（ランド部）
との間或いはビア部どうしの間を、配線パターンにより
個々に接続するように設計される。
ＢＧＡなどの半導体パッケージの配線設計をする場合、
仮想メモリ（仮想平面）上で半導体チップの電極端子と
電気的に接続されるパッド部（例えばワイヤボンディン
グパッド）とその周囲に設けられたビア部（ランド部）
との間或いはビア部どうしの間を、配線パターンにより
個々に接続するように設計される。
【０００３】半導体パッケージ用の自動配線設計を行う
ために開発された方法として、いわゆるＥｖｅｎ・Ｓｐ
ａｃｅと呼ばれる方法がある。これは、例えばＣＡＤシ
ステムを用いて仮想平面上でパッド部とビア部間或いは
ビア部間を円弧と線分を用いて自動配線を行った後、線
分の幅を太らせたり、ビア部間の配線間隔（ライン＆ス
ペース）をある程度均等に修正する方法である。これ
は、例えば図９において、ビア部５１の周囲に等間隔に
同心円５２を描いて特定の同心円どうしで接線５３を引
いて隣接するビア部５１間の配線経路を自動的に決定す
る。この自動配線の結果として生じた配線の偏り及び集
中を後で破線５４に示すように配線を削除変更したりし
て是正するように開発された方法である。
ために開発された方法として、いわゆるＥｖｅｎ・Ｓｐ
ａｃｅと呼ばれる方法がある。これは、例えばＣＡＤシ
ステムを用いて仮想平面上でパッド部とビア部間或いは
ビア部間を円弧と線分を用いて自動配線を行った後、線
分の幅を太らせたり、ビア部間の配線間隔（ライン＆ス
ペース）をある程度均等に修正する方法である。これ
は、例えば図９において、ビア部５１の周囲に等間隔に
同心円５２を描いて特定の同心円どうしで接線５３を引
いて隣接するビア部５１間の配線経路を自動的に決定す
る。この自動配線の結果として生じた配線の偏り及び集
中を後で破線５４に示すように配線を削除変更したりし
て是正するように開発された方法である。
【０００４】
【発明が解決しようとする課題】Ｅｖｅｎ・Ｓｐａｃｅ
という方法は、半導体パッケージ用の基板に形成される
ビア部（ランド部）が規則正しく等間隔に形成されてい
る場合には比較的有用であるが、該ビア部は半導体パッ
ケージによって様々であり不規則な配置形態を取ること
が多い。特に、ＰＢＧＡでは基板上に半導体チップを樹
脂封止するためのゲート部が設けられることが多いた
め、ビア部（ランド部）の位置が不規則になり易い。ま
た、ビア部の周囲に余分な空きスペースが形成されてい
る場合には、配線が冗長になったり配線経路に偏りが生
じ易い。この場合、配線間隔が過密なビア部５１の同心
円５２の半径を大きく形成して配線し直したり、円弧を
切断して配線をつなぎ直したり、他のスペースに移動さ
せたりする必要があり、修正工程に手間がかかり自動配
線のメリットが反映されない上に、配線の接続ミスも生
じ易い。かえって、オペレータが目視により配線したほ
うが良い結果が得られる場合もある。
という方法は、半導体パッケージ用の基板に形成される
ビア部（ランド部）が規則正しく等間隔に形成されてい
る場合には比較的有用であるが、該ビア部は半導体パッ
ケージによって様々であり不規則な配置形態を取ること
が多い。特に、ＰＢＧＡでは基板上に半導体チップを樹
脂封止するためのゲート部が設けられることが多いた
め、ビア部（ランド部）の位置が不規則になり易い。ま
た、ビア部の周囲に余分な空きスペースが形成されてい
る場合には、配線が冗長になったり配線経路に偏りが生
じ易い。この場合、配線間隔が過密なビア部５１の同心
円５２の半径を大きく形成して配線し直したり、円弧を
切断して配線をつなぎ直したり、他のスペースに移動さ
せたりする必要があり、修正工程に手間がかかり自動配
線のメリットが反映されない上に、配線の接続ミスも生
じ易い。かえって、オペレータが目視により配線したほ
うが良い結果が得られる場合もある。
【０００５】本発明の目的は、上記従来技術の課題を解
決し、配線設計に要する工数を軽減し、しかも端子間に
最適な間隔で配線設計可能な半導体パッケージの配線方
法を提供することにある。
決し、配線設計に要する工数を軽減し、しかも端子間に
最適な間隔で配線設計可能な半導体パッケージの配線方
法を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を備える。即ち、仮想平面におい
て、半導体チップに接続されるパッド部と該パッド部の
周囲に配置されたビア部とを結ぶ配線ルートをラフに設
計して配線パターンを形成する、ＣＡＤシステムを用い
た半導体パッケージの配線方法において、配線ルートを
線分によりラフ配線するステップと、線分を、互いに干
渉することなく、かつ最適な配線間隔となるように成形
化して配線パターンを生成するステップと、成形化され
た配線部分のうち、線分長が所定長に満たない微小線分
を走査して探し出し、該当する微小線分を削除するステ
ップと、微小線分が削除された配線端どうしが電気的に
接続するように線分を引きなおして配線パターンを修正
するステップとを含むことを特徴とする。また、成形化
は、ラフ配線ルートのみを示す線分を所定配線幅となる
ように太らせたり、最適な配線間隔となるように、ビア
部間に配線パターンを配置したりすることを特徴とす
る。また、配線部分がビア部の中心を通過するように配
線し直すと共に、配線部分の配線端の幅方向の中心どう
しを一致させるように配線し直して配線パターンを修正
することを特徴とする。
め、本発明は次の構成を備える。即ち、仮想平面におい
て、半導体チップに接続されるパッド部と該パッド部の
周囲に配置されたビア部とを結ぶ配線ルートをラフに設
計して配線パターンを形成する、ＣＡＤシステムを用い
た半導体パッケージの配線方法において、配線ルートを
線分によりラフ配線するステップと、線分を、互いに干
渉することなく、かつ最適な配線間隔となるように成形
化して配線パターンを生成するステップと、成形化され
た配線部分のうち、線分長が所定長に満たない微小線分
を走査して探し出し、該当する微小線分を削除するステ
ップと、微小線分が削除された配線端どうしが電気的に
接続するように線分を引きなおして配線パターンを修正
するステップとを含むことを特徴とする。また、成形化
は、ラフ配線ルートのみを示す線分を所定配線幅となる
ように太らせたり、最適な配線間隔となるように、ビア
部間に配線パターンを配置したりすることを特徴とす
る。また、配線部分がビア部の中心を通過するように配
線し直すと共に、配線部分の配線端の幅方向の中心どう
しを一致させるように配線し直して配線パターンを修正
することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面と共に詳述する。本実施例では、ＣＡ
Ｄシステムを用いて仮想平面上に描かれた半導体パッケ
ージの外形内に、半導体チップが搭載されるダイパッド
部と、該ダイパッド部の周囲に半導体チップの電極端子
（チップパッド）とワイヤボンディング接続されるボン
ディングパッド部と、該ボンディングパッド部の周囲に
ビア部（ランド部）が配置され、ボンディングパッド部
とビア部間とを接続する配線パターンを形成する場合の
配線方法について説明する。尚、ビア部はランド部の直
上に形成される場合が多く、本実施例ではビア部と言う
ときは、ランド部の位置をも指し示すものとする。ま
た、多層配線の場合、レイヤーによってはビア部とビア
部とを配線する場合も同様の手法が用いられるものとす
る。図１はラフ配線工程を示す説明図、図２は成形化工
程を示す説明図、図３〜図６は配線削除修正工程を示す
説明図、図７は配線修正工程を示すフローチャート、図
８はＣＡＤシステムの構成を示すブロック図である。
について添付図面と共に詳述する。本実施例では、ＣＡ
Ｄシステムを用いて仮想平面上に描かれた半導体パッケ
ージの外形内に、半導体チップが搭載されるダイパッド
部と、該ダイパッド部の周囲に半導体チップの電極端子
（チップパッド）とワイヤボンディング接続されるボン
ディングパッド部と、該ボンディングパッド部の周囲に
ビア部（ランド部）が配置され、ボンディングパッド部
とビア部間とを接続する配線パターンを形成する場合の
配線方法について説明する。尚、ビア部はランド部の直
上に形成される場合が多く、本実施例ではビア部と言う
ときは、ランド部の位置をも指し示すものとする。ま
た、多層配線の場合、レイヤーによってはビア部とビア
部とを配線する場合も同様の手法が用いられるものとす
る。図１はラフ配線工程を示す説明図、図２は成形化工
程を示す説明図、図３〜図６は配線削除修正工程を示す
説明図、図７は配線修正工程を示すフローチャート、図
８はＣＡＤシステムの構成を示すブロック図である。
【０００８】先ず、半導体パッケージの配線設計を行う
ＣＡＤシステムの概略構成について図８に示すブロック
図を参照して説明する。１はＣＡＤシステムであり、以
下に述べる構成を有する。２は制御部であるＣＰＵであ
り、入力情報に応じてＣＡＤシステム１の各部に命令を
発信してシステム全体の動作を制御する。３はＲＯＭで
あり、ＣＡＤシステムの設計動作プログラムが格納され
ている。４は記憶部として利用されるＲＡＭであり、入
力されたデータや設計データなど各種データを一時記憶
したりＣＰＵ２のワークエリアとして用いられる。５は
入力部であり、キーボード、マウスなどを供えており、
線の種類、座標データ、配線幅、配線間隔（クリアラン
ス）など各種入力データが入力される。６はディスプレ
イであり、仮想平面上で設計される設計データを画面表
示する。７はハードディスク（ＨＤ）であり、各レイヤ
ー毎に配線設計された設計データなどをファイル等に格
納して管理する。８はドライブ装置であり、内臓された
ハードディスク７を駆動するほかにフロッピー（登録商
標）ディスク（ＦＤ）９などの外部記憶媒体を駆動す
る。１０は入出力インターフェース（Ｉ／Ｏ）であり、
制御部と入力部５や各種出力部との命令やデータの交換
が行われる。入出力インターフェース１０には、ＨＤや
ＦＤ増設用のドライブ装置を接続したり、プリンターな
どを接続しても良い。
ＣＡＤシステムの概略構成について図８に示すブロック
図を参照して説明する。１はＣＡＤシステムであり、以
下に述べる構成を有する。２は制御部であるＣＰＵであ
り、入力情報に応じてＣＡＤシステム１の各部に命令を
発信してシステム全体の動作を制御する。３はＲＯＭで
あり、ＣＡＤシステムの設計動作プログラムが格納され
ている。４は記憶部として利用されるＲＡＭであり、入
力されたデータや設計データなど各種データを一時記憶
したりＣＰＵ２のワークエリアとして用いられる。５は
入力部であり、キーボード、マウスなどを供えており、
線の種類、座標データ、配線幅、配線間隔（クリアラン
ス）など各種入力データが入力される。６はディスプレ
イであり、仮想平面上で設計される設計データを画面表
示する。７はハードディスク（ＨＤ）であり、各レイヤ
ー毎に配線設計された設計データなどをファイル等に格
納して管理する。８はドライブ装置であり、内臓された
ハードディスク７を駆動するほかにフロッピー（登録商
標）ディスク（ＦＤ）９などの外部記憶媒体を駆動す
る。１０は入出力インターフェース（Ｉ／Ｏ）であり、
制御部と入力部５や各種出力部との命令やデータの交換
が行われる。入出力インターフェース１０には、ＨＤや
ＦＤ増設用のドライブ装置を接続したり、プリンターな
どを接続しても良い。
【０００９】ＣＰＵ２は、ＲＯＭ３に記憶された設計動
作プログラムをＲＡＭ４に読み出し、入力部５から入力
された入力情報に応じて仮想平面上で配線設計を行い、
その結果をディスプレイ６に表示する。また、ＲＡＭ４
で一時記憶された配線設計データは、ハードディスク７
やフロッピーディスク９などに格納される。
作プログラムをＲＡＭ４に読み出し、入力部５から入力
された入力情報に応じて仮想平面上で配線設計を行い、
その結果をディスプレイ６に表示する。また、ＲＡＭ４
で一時記憶された配線設計データは、ハードディスク７
やフロッピーディスク９などに格納される。
【００１０】次に、半導体パッケージの配線方法につい
て図７のフローチャートに基づいて図１〜図６を参照し
ながら説明する。先ず、前提として、設計者はＣＡＤシ
ステム１上でパッケージの外形を決め、接続端子が形成
されるランド部（ビア部）の位置を仮想配置する。次
に、半導体チップを搭載するダイパッド部の外形を形成
し、その周囲にボンディングパッド部を直線状、ジグザ
グ状若しくは円弧状など任意に仮想配置する。次にボン
ディングパッド部とチップパッドとを結線する。
て図７のフローチャートに基づいて図１〜図６を参照し
ながら説明する。先ず、前提として、設計者はＣＡＤシ
ステム１上でパッケージの外形を決め、接続端子が形成
されるランド部（ビア部）の位置を仮想配置する。次
に、半導体チップを搭載するダイパッド部の外形を形成
し、その周囲にボンディングパッド部を直線状、ジグザ
グ状若しくは円弧状など任意に仮想配置する。次にボン
ディングパッド部とチップパッドとを結線する。
【００１１】次に、図７のフローチャートにおいて、キ
ーボード或いはマウスなどの入力部５よりデータ入力し
て、ボンディングパッド部１１からビア部（ランド部）
１２へ配線どうしが交差しないようにラフ配線して線分
により配線ルート１３を決める（ステップＳ１）。この
場合、設計者はビア部（ランド部）１２の配置と、ボン
ディングパッド部１１の配置を目視しながら、ボンディ
ングパッド部１１からビア部（ランド部）１２へ始点終
点を指定しながら線分を用いてラフ配線を行う（図１参
照）。尚、ラフ配線ではビア部１２間のクリアランスは
一切考慮しないものとする。
ーボード或いはマウスなどの入力部５よりデータ入力し
て、ボンディングパッド部１１からビア部（ランド部）
１２へ配線どうしが交差しないようにラフ配線して線分
により配線ルート１３を決める（ステップＳ１）。この
場合、設計者はビア部（ランド部）１２の配置と、ボン
ディングパッド部１１の配置を目視しながら、ボンディ
ングパッド部１１からビア部（ランド部）１２へ始点終
点を指定しながら線分を用いてラフ配線を行う（図１参
照）。尚、ラフ配線ではビア部１２間のクリアランスは
一切考慮しないものとする。
【００１２】次に、ステップＳ２に進行して、配線ルー
ト１３を形成する線分データを配線どうしが互いに干渉
することなくかつ設計ルール（ライン＆スペース）に見
合うような最適な配線間隔となるように所定幅に太らせ
て成形化する。この結果、配線パターン１４が生成され
る（図２参照）。
ト１３を形成する線分データを配線どうしが互いに干渉
することなくかつ設計ルール（ライン＆スペース）に見
合うような最適な配線間隔となるように所定幅に太らせ
て成形化する。この結果、配線パターン１４が生成され
る（図２参照）。
【００１３】次に、ステップＳ３に進行して成形化され
た配線パターン１４のうち、線分長が所定長に満たない
微小線分１５を配線走査して探し出す。具体的には、配
線パターン１４は線分を成形化しただけで、信号線路と
して電気的につながっているとは限らない。即ち、微小
線分１５が存在したり、配線がビア部１２の中心点を通
過していなかったり、配線端部の幅方向中心点どうし一
致しない場合には、ＣＡＤシステム１により電気的に接
続された配線とみなされないためである。配線走査は、
配線パターン１４を形成する線分データの始点終点を計
測して行い、該当する微小線分１５があればこれを削除
する（図３及び図４参照）。
た配線パターン１４のうち、線分長が所定長に満たない
微小線分１５を配線走査して探し出す。具体的には、配
線パターン１４は線分を成形化しただけで、信号線路と
して電気的につながっているとは限らない。即ち、微小
線分１５が存在したり、配線がビア部１２の中心点を通
過していなかったり、配線端部の幅方向中心点どうし一
致しない場合には、ＣＡＤシステム１により電気的に接
続された配線とみなされないためである。配線走査は、
配線パターン１４を形成する線分データの始点終点を計
測して行い、該当する微小線分１５があればこれを削除
する（図３及び図４参照）。
【００１４】そして、ステップＳ４に進行して、微小線
分１５が削除された配線部分がビア部１２の中心を通過
しているか否か判定し、通過していなければステップＳ
５に進行してビア部１２の中心を通過するように配線
（線分）を引きなおして配線パターン１４を修正する
（図５及び図６参照）。
分１５が削除された配線部分がビア部１２の中心を通過
しているか否か判定し、通過していなければステップＳ
５に進行してビア部１２の中心を通過するように配線
（線分）を引きなおして配線パターン１４を修正する
（図５及び図６参照）。
【００１５】また、配線がビア部１２の中心を通過して
いる場合には、ステップＳ６に進行して配線端部の幅方
向中心点どうしが一致しているか否か判定し、一致して
いなければ配線端部の幅方向中心点どうしを一致させる
ように配線（線分）を引きなおして配線を修正する（図
５及び図６参照）。この結果、図５及び図６に示すよう
に設計ルール（ライン＆スペース）に見合った配線パタ
ーン１６が形成される。この配線パターン１６は、ハー
ドディスク７やフロッピーディスク９にレイヤー毎に記
憶される。
いる場合には、ステップＳ６に進行して配線端部の幅方
向中心点どうしが一致しているか否か判定し、一致して
いなければ配線端部の幅方向中心点どうしを一致させる
ように配線（線分）を引きなおして配線を修正する（図
５及び図６参照）。この結果、図５及び図６に示すよう
に設計ルール（ライン＆スペース）に見合った配線パタ
ーン１６が形成される。この配線パターン１６は、ハー
ドディスク７やフロッピーディスク９にレイヤー毎に記
憶される。
【００１６】上記半導体パッケージの配線方法によれ
ば、設計者がボンディングパッド部１１とビア部１２間
を個々に結ぶ配線ルート１３をビア部１２間のクリアラ
ンスを考慮せずにラフ配線で線分により形成して成形化
し、電気的に接続しない配線部分を修正して配線パター
ン１６を形成できるので、端子列が規則的に配置されて
いる場合は勿論、不規則に配置されている場合にも、配
線の偏りや集中をなくして配線でき、しかも電気的に接
続されない部分を修正する場合にも線分を引き直すだけ
で足りるので、配線設計に要する工数を著しく削減でき
る。よって、直線と円弧を用いたＥｖｅｎ・Ｓｐａｃｅ
により自動配線して修正する場合に比べて、配線設計に
要する工数、特に配線の偏りや集中を是正するのに要す
る労力が大幅に軽減でき、端子間に最適な間隔で配線設
計できる。
ば、設計者がボンディングパッド部１１とビア部１２間
を個々に結ぶ配線ルート１３をビア部１２間のクリアラ
ンスを考慮せずにラフ配線で線分により形成して成形化
し、電気的に接続しない配線部分を修正して配線パター
ン１６を形成できるので、端子列が規則的に配置されて
いる場合は勿論、不規則に配置されている場合にも、配
線の偏りや集中をなくして配線でき、しかも電気的に接
続されない部分を修正する場合にも線分を引き直すだけ
で足りるので、配線設計に要する工数を著しく削減でき
る。よって、直線と円弧を用いたＥｖｅｎ・Ｓｐａｃｅ
により自動配線して修正する場合に比べて、配線設計に
要する工数、特に配線の偏りや集中を是正するのに要す
る労力が大幅に軽減でき、端子間に最適な間隔で配線設
計できる。
【００１７】以上、本発明の好適な実施例について種々
述べてきたが、本発明は上述した各実施例に限定される
のものではなく、例えば半導体チップを基板にワイヤボ
ンディング接続するパッケージの配線方法について説明
したが、フリップチップ接続する場合に用いても良い
等、発明の精神を逸脱しない範囲で多くの改変を施し得
るのはもちろんである。
述べてきたが、本発明は上述した各実施例に限定される
のものではなく、例えば半導体チップを基板にワイヤボ
ンディング接続するパッケージの配線方法について説明
したが、フリップチップ接続する場合に用いても良い
等、発明の精神を逸脱しない範囲で多くの改変を施し得
るのはもちろんである。
【００１８】
【発明の効果】本発明に係る半導体パッケージの配線方
法を用いると、設計者が端子間を個々に結ぶ配線ルート
を端子間のクリアランスを考慮せずにラフ配線で線分に
より形成し成形化して、電気的に接続しない配線部分を
修正して配線パターンを形成できるので、端子列が規則
的に配置されている場合は勿論、不規則に配置されてい
る場合にも、配線の偏りや集中をなくして配線でき、し
かも電気的に接続されてない部分を修正する場合にも線
分を引き直すだけで足りるので、配線設計に要する工数
を著しく削減できる。よって、直線と円弧を用いたＥｖ
ｅｎ・Ｓｐａｃｅにより自動配線して修正する場合に比
べて、配線設計に要する工数、特に配線の偏りや集中を
是正するのに要する労力が大幅に軽減でき、端子間に最
適な間隔で配線設計できる。
法を用いると、設計者が端子間を個々に結ぶ配線ルート
を端子間のクリアランスを考慮せずにラフ配線で線分に
より形成し成形化して、電気的に接続しない配線部分を
修正して配線パターンを形成できるので、端子列が規則
的に配置されている場合は勿論、不規則に配置されてい
る場合にも、配線の偏りや集中をなくして配線でき、し
かも電気的に接続されてない部分を修正する場合にも線
分を引き直すだけで足りるので、配線設計に要する工数
を著しく削減できる。よって、直線と円弧を用いたＥｖ
ｅｎ・Ｓｐａｃｅにより自動配線して修正する場合に比
べて、配線設計に要する工数、特に配線の偏りや集中を
是正するのに要する労力が大幅に軽減でき、端子間に最
適な間隔で配線設計できる。
【図１】ラフ配線工程を示す説明図である。
【図２】成形化工程を示す説明図である。
【図３】配線削除修正工程を示す説明図である。
【図４】図３の要部の拡大図である。
【図５】配線削除修正工程を示す説明図である。
【図６】図５の要部の拡大図である。
【図７】配線工程を示すフローチャートである。
【図８】ＣＡＤシステムの構成を示すブロック図であ
る。
る。
【図９】従来の半導体パッケージの配線方法を示す説明
図である。
図である。
１ ＣＡＤシステム ２ ＣＰＵ ３ ＲＯＭ ４ ＲＡＭ ５ 入力部 ６ ディスプレイ ７ ハードディスク ８ ドライブ装置 ９ フロッピーディスク １０ 入出力インターフェース １１ ボンディングパッド部 １２ ビア部 １３ 配線ルート １４、１６ 配線パターン １５ 微小線分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 酒井 博之 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内 Ｆターム(参考） 5B046 AA08 BA06 JA02
Claims (3)
- 【請求項１】 仮想平面において、半導体チップに接続
されるパッド部と該パッド部の周囲に配置されたビア部
とを結ぶ配線ルートをラフに設計して配線パターンを形
成する、ＣＡＤシステムを用いた半導体パッケージの配
線方法において、 前記配線ルートを線分によりラフ配線するステップと、 前記線分を、互いに干渉することなく、かつ最適な配線
間隔となるように成形化して配線パターンを生成するス
テップと、 前記成形化された配線部分のうち、線分長が所定長に満
たない微小線分を走査して探し出し、該当する微小線分
を削除するステップと、 前記微小線分が削除された配線端どうしが電気的に接続
するように線分を引きなおして配線パターンを修正する
ステップとを含むことを特徴とする半導体パッケージの
配線方法。 - 【請求項２】 前記成形化は、ラフ配線ルートのみを示
す線分を所定配線幅となるように太らせたり、最適な配
線間隔となるように、前記ビア部間に配線パターンを配
置したりすることを特徴とする請求項１記載の半導体パ
ッケージの配線方法。 - 【請求項３】 前記配線部分がビア部の中心を通過する
ように配線し直すと共に、配線部分の配線端の幅方向の
中心どうしを一致させるように配線し直して配線パター
ンを修正することを特徴とする請求項１記載の半導体パ
ッケージの配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312013A JP2002123564A (ja) | 2000-10-12 | 2000-10-12 | 半導体パッケージの配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312013A JP2002123564A (ja) | 2000-10-12 | 2000-10-12 | 半導体パッケージの配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002123564A true JP2002123564A (ja) | 2002-04-26 |
Family
ID=18791680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000312013A Pending JP2002123564A (ja) | 2000-10-12 | 2000-10-12 | 半導体パッケージの配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002123564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257273A (ja) * | 2006-03-23 | 2007-10-04 | Shinko Electric Ind Co Ltd | 自動配線整形方法および自動配線整形装置 |
-
2000
- 2000-10-12 JP JP2000312013A patent/JP2002123564A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257273A (ja) * | 2006-03-23 | 2007-10-04 | Shinko Electric Ind Co Ltd | 自動配線整形方法および自動配線整形装置 |
| JP4637043B2 (ja) * | 2006-03-23 | 2011-02-23 | 新光電気工業株式会社 | 自動配線整形方法および自動配線整形装置 |
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