JPH0567679A - Ｌｓｉ設計支援システム - Google Patents
Ｌｓｉ設計支援システムInfo
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- connection diagram
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- unit
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- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 チップ設計部１とフレーム設計部２と、デー
タ合成部３と、結線図作成部４と、ルールチェック部５
と、完成結線図格納部６と、完成結線図から使用パッド
を使用パッドデータベース８へ抽出する使用パッド抽出
部７と、使用パッドデータベース８から上位ピン数のフ
レームでの使用パッドを認識し識別表示する上位フレー
ム使用パッド認識部９と、下位ピン数のフレームでの使
用パッドを認識し識別表示する下位フレーム使用パッド
認識部１０と、上位及び下位フレームの使用パッドと接
続しているワイヤを識別表示する包含関係成立ワイヤ認
識部１１で構成する。 【効果】 ひとつのチップにおいて、使用する複数フレ
ーム間で使用するパッドの包含関係が成立することが出
来、設計効率が向上する。
タ合成部３と、結線図作成部４と、ルールチェック部５
と、完成結線図格納部６と、完成結線図から使用パッド
を使用パッドデータベース８へ抽出する使用パッド抽出
部７と、使用パッドデータベース８から上位ピン数のフ
レームでの使用パッドを認識し識別表示する上位フレー
ム使用パッド認識部９と、下位ピン数のフレームでの使
用パッドを認識し識別表示する下位フレーム使用パッド
認識部１０と、上位及び下位フレームの使用パッドと接
続しているワイヤを識別表示する包含関係成立ワイヤ認
識部１１で構成する。 【効果】 ひとつのチップにおいて、使用する複数フレ
ーム間で使用するパッドの包含関係が成立することが出
来、設計効率が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣチップ・フレー
ム間結線図を作成するＬＳＩ設計支援システムに関する
ものである。
ム間結線図を作成するＬＳＩ設計支援システムに関する
ものである。
【０００２】
【従来の技術】図３は従来のＩＣチップ・フレーム間結
線図を作成するＬＳＩ設計支援システムのブロック図で
あり、図において、１はＩＣチップのレイアウト設計を
対話的に行うチップ設計部、２はＩＣチップの外部端子
となるフレームの設計を対話的に行うフレーム設計部、
３はチップ設計部１とフレーム設計部２からチップ図面
データ及びフレーム図面データを取り込みフレーム図面
データ上の理想的な位置にチップ図面を配置するデータ
合成部、４はデータ合成部３で作成した合成図面データ
においてＩＣチップの結線部であるパッドとフレーム間
の結線を行う結線図作成部、５は結線図作成部４で作成
されたチップ・フレーム間結線図に対して結線ルールを
満たしているか否かのチェックを行うルールチェック
部、６はルールチェック部５でエラーが発生しなかった
チップ・フレーム間結線図を格納する完成結線図格納部
である。図４はデータ合成部３で作成された合成図面デ
ータである。図において、１２はチップ設計部１より入
力したチップ図面データ、１３はチップ図面データの一
部でチップ側の結線部となるパッド、１７はフレーム設
計部２より入力したフレーム図面データ、３０はフレー
ム図面データ１４にチップ図面データ１２を配置した合
成図面データである。
線図を作成するＬＳＩ設計支援システムのブロック図で
あり、図において、１はＩＣチップのレイアウト設計を
対話的に行うチップ設計部、２はＩＣチップの外部端子
となるフレームの設計を対話的に行うフレーム設計部、
３はチップ設計部１とフレーム設計部２からチップ図面
データ及びフレーム図面データを取り込みフレーム図面
データ上の理想的な位置にチップ図面を配置するデータ
合成部、４はデータ合成部３で作成した合成図面データ
においてＩＣチップの結線部であるパッドとフレーム間
の結線を行う結線図作成部、５は結線図作成部４で作成
されたチップ・フレーム間結線図に対して結線ルールを
満たしているか否かのチェックを行うルールチェック
部、６はルールチェック部５でエラーが発生しなかった
チップ・フレーム間結線図を格納する完成結線図格納部
である。図４はデータ合成部３で作成された合成図面デ
ータである。図において、１２はチップ設計部１より入
力したチップ図面データ、１３はチップ図面データの一
部でチップ側の結線部となるパッド、１７はフレーム設
計部２より入力したフレーム図面データ、３０はフレー
ム図面データ１４にチップ図面データ１２を配置した合
成図面データである。
【０００３】次に動作について説明する。チップ設計部
１及びフレーム設計部２でそれぞれＩＣチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部３によ
りチップ設計部１から設計後のチップ図面データ１２
と、フレーム設計部２に数あるフレーム図面から今回使
用するチップ図面データに最も適したフレーム図面デー
タ１７を取り込み、このフレーム図面データ上の理想的
なチップ位置にチップ図面データを配置した合成図面デ
ータ３０を作成する。この合成図面において、結線図作
成部４により自動又は対話的にチップとフレーム間の結
線を行い、チップ・フレーム間結線図を作成する。次に
この作成したチップ・フレーム間結線図について実際に
製造工程で結線した時、断線及び線間の接触を防止する
ために定められた結線ルールを満足しているか否かのル
ールを、ルールチェック部５でチェックする。この結線
ルールチェックに合格したチップ・フレーム間結線図は
完成結線図格納部６により格納されるが、不合格になっ
たチップ・フレーム間結線図は再度結線図作成部４で修
正を行い、ルールチェック部５でチェックを行う。
１及びフレーム設計部２でそれぞれＩＣチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部３によ
りチップ設計部１から設計後のチップ図面データ１２
と、フレーム設計部２に数あるフレーム図面から今回使
用するチップ図面データに最も適したフレーム図面デー
タ１７を取り込み、このフレーム図面データ上の理想的
なチップ位置にチップ図面データを配置した合成図面デ
ータ３０を作成する。この合成図面において、結線図作
成部４により自動又は対話的にチップとフレーム間の結
線を行い、チップ・フレーム間結線図を作成する。次に
この作成したチップ・フレーム間結線図について実際に
製造工程で結線した時、断線及び線間の接触を防止する
ために定められた結線ルールを満足しているか否かのル
ールを、ルールチェック部５でチェックする。この結線
ルールチェックに合格したチップ・フレーム間結線図は
完成結線図格納部６により格納されるが、不合格になっ
たチップ・フレーム間結線図は再度結線図作成部４で修
正を行い、ルールチェック部５でチェックを行う。
【０００４】
【発明が解決しようとする課題】従来のチップ・フレー
ム間結線図を作成するＬＳＩ設計支援システムは以上の
ように構成されているので、同一チップを複数種類のフ
レームに結線する場合、そのチップの過去の結線状態を
知る方法がなく、今回使用するチップを使用して既に作
成しているチップ・フレーム間結線図で結線に使用した
パッドを考慮した結線作業を行うことが出来ない。その
ため、同一チップがピン数の異なる複数種類のフレーム
で使用されるときのパッドの使用は結線図に使用するフ
レームのピン数の少ない方から多い方への包含関係を成
立させるという設計ルールを満たすのが困難で時間がか
かるなどの問題があった。
ム間結線図を作成するＬＳＩ設計支援システムは以上の
ように構成されているので、同一チップを複数種類のフ
レームに結線する場合、そのチップの過去の結線状態を
知る方法がなく、今回使用するチップを使用して既に作
成しているチップ・フレーム間結線図で結線に使用した
パッドを考慮した結線作業を行うことが出来ない。その
ため、同一チップがピン数の異なる複数種類のフレーム
で使用されるときのパッドの使用は結線図に使用するフ
レームのピン数の少ない方から多い方への包含関係を成
立させるという設計ルールを満たすのが困難で時間がか
かるなどの問題があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、使用するチップが、既にチッ
プ・フレーム間結線図を有している場合に、これを参照
して結線を行なうことにより、包含関係の成立チェック
を自動的に行えるＬＳＩ設計支援システムを得ることを
目的とする。
るためになされたもので、使用するチップが、既にチッ
プ・フレーム間結線図を有している場合に、これを参照
して結線を行なうことにより、包含関係の成立チェック
を自動的に行えるＬＳＩ設計支援システムを得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明に係るＬＳＩ設
計支援システムは、同一チップに対して複数フレームで
結線図を作成する場合、他のフレームで作成した結線図
の情報を参照できるようにしたものであり、以下の要素
を有するものである。（ａ）チップのレイアウト情報を
もつチップデータとフレームのレイアウト情報をもつフ
レームデータを入力して、所定の位置に配置し合成図面
を作成するデータ合成手段、（ｂ）データ合成手段で作
成した合成図面に対して、同一チップで他のフレームを
使用して作成した結線図情報を参照してチップ・フレー
ム間結線図を自動又は対話的に作成する結線図作成手段
と、（ｃ）結線図作成手段により作成されたチップ・フ
レーム間結線図に基づいて、上記結線図作成手段が結線
図を作成する際に参照する結線図情報を抽出して格納す
る結線図情報格納手段。
計支援システムは、同一チップに対して複数フレームで
結線図を作成する場合、他のフレームで作成した結線図
の情報を参照できるようにしたものであり、以下の要素
を有するものである。（ａ）チップのレイアウト情報を
もつチップデータとフレームのレイアウト情報をもつフ
レームデータを入力して、所定の位置に配置し合成図面
を作成するデータ合成手段、（ｂ）データ合成手段で作
成した合成図面に対して、同一チップで他のフレームを
使用して作成した結線図情報を参照してチップ・フレー
ム間結線図を自動又は対話的に作成する結線図作成手段
と、（ｃ）結線図作成手段により作成されたチップ・フ
レーム間結線図に基づいて、上記結線図作成手段が結線
図を作成する際に参照する結線図情報を抽出して格納す
る結線図情報格納手段。
【０００７】
【作用】この発明において、結線図情報格納手段は、結
線図や使用したパッド等の結線図情報を、後の他のフレ
ームとの結線作業で参照されるように格納する。そし
て、結線図作成手段はこの結線図情報格納手段により各
納された結線図情報を参照して結線図を作成するので、
結線が正しく行なえる。
線図や使用したパッド等の結線図情報を、後の他のフレ
ームとの結線作業で参照されるように格納する。そし
て、結線図作成手段はこの結線図情報格納手段により各
納された結線図情報を参照して結線図を作成するので、
結線が正しく行なえる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１はＩＣチップのレイ
アウト設計を対話的に行うチップ設計部、２はＩＣチッ
プの外部端子となるフレームの設計を対話的に行うフレ
ーム設計部、３はチップ設計部１とフレーム設計部２か
らチップ図面データ及びフレーム図面データを取り込み
フレーム図面データ上の理想的な位置にチップ図面デー
タを配置するデータ合成部、４はデータ合成部３で作成
した合成図面データにおいてＩＣチップの結線部である
パッドとフレーム間の結線を行いチップ・フレーム間結
線図を作成する結線図作成部、５は結線図作成部４で作
成されたチップ・フレーム間結線図に対して結線ルール
を満たしているかどうかのチェックを行うルールチェッ
ク部、６はルールチェック部５で合格したチップ・フレ
ーム間結線図を格納する完成結線図格納部、７はルール
チェック部５で合格したチップ・フレーム間結線図から
フレームとの結線に使用しているパッドを抽出する使用
パッド抽出部、８は使用パッド抽出部７で抽出したパッ
ド情報を使用チップ及び使用フレームと対応付けを行い
格納する使用パッドデータベース、９は今回結線図作成
部４で結線処理を行うフレームよりも一クラス多いピン
数のフレームを使用し、今回結線処理を行うチップと同
一のチップで既に結線図が作成されている場合、その結
線図で使用された使用パッドを認識し結線図作成部４で
識別表示を行うための識別データを作成する上位フレー
ム使用パッド認識部、１０は一クラス少ないピン数のフ
レームについて前記上位フレーム使用パッド認識部９と
同様の処理を行う下位フレーム使用パッド認識部、１１
は結線図作成部４で結線したワイヤが上位フレーム使用
パッド認識部９及び下位フレーム使用パッド認識部１０
で使用パッドとして認識されたパッドを使用しているか
否か（使用パッドの包含関係）を認識し包含関係が成立
しているワイヤを識別表示する包含関係成立ワイヤ認識
部である。また、６１はデータ合成手段、６２は結線図
作成手段、６３は結線図情報格納手段である。図２は結
線図作成部４で上位フレームでの使用パッド、下位フレ
ームでの使用パッド及び上位、下位フレームでの使用パ
ッドに接続したワイヤの識別表示を行った状態のチップ
・フレーム間結線図の拡大図である。図において、１２
はチップ設計部１より入力したチップ図面データ、１３
はチップ図面の一部でチップ側の結線部となるパッド、
１４は上位フレームで使用していると識別表示したパッ
ド、１５は下位フレームで使用していると識別表示した
パッド、１６は上位・下位フレームの両方で使用してい
ると識別表示したパッド、１７はフレーム設計部２より
入力したフレーム図面データ、１８はＩＣチップとフレ
ーム間の結線ルートを示す結線ワイヤ、１９は上位フレ
ームで使用のパッドに接続していると識別表示した結線
ワイヤ、２０は下位フレームで使用のパッドに接続して
いると識別表示した結線ワイヤ、２１は上位及び下位フ
レームの両方で使用のパッドに接続していると識別表示
した結線ワイヤである。
ついて説明する。図１において、１はＩＣチップのレイ
アウト設計を対話的に行うチップ設計部、２はＩＣチッ
プの外部端子となるフレームの設計を対話的に行うフレ
ーム設計部、３はチップ設計部１とフレーム設計部２か
らチップ図面データ及びフレーム図面データを取り込み
フレーム図面データ上の理想的な位置にチップ図面デー
タを配置するデータ合成部、４はデータ合成部３で作成
した合成図面データにおいてＩＣチップの結線部である
パッドとフレーム間の結線を行いチップ・フレーム間結
線図を作成する結線図作成部、５は結線図作成部４で作
成されたチップ・フレーム間結線図に対して結線ルール
を満たしているかどうかのチェックを行うルールチェッ
ク部、６はルールチェック部５で合格したチップ・フレ
ーム間結線図を格納する完成結線図格納部、７はルール
チェック部５で合格したチップ・フレーム間結線図から
フレームとの結線に使用しているパッドを抽出する使用
パッド抽出部、８は使用パッド抽出部７で抽出したパッ
ド情報を使用チップ及び使用フレームと対応付けを行い
格納する使用パッドデータベース、９は今回結線図作成
部４で結線処理を行うフレームよりも一クラス多いピン
数のフレームを使用し、今回結線処理を行うチップと同
一のチップで既に結線図が作成されている場合、その結
線図で使用された使用パッドを認識し結線図作成部４で
識別表示を行うための識別データを作成する上位フレー
ム使用パッド認識部、１０は一クラス少ないピン数のフ
レームについて前記上位フレーム使用パッド認識部９と
同様の処理を行う下位フレーム使用パッド認識部、１１
は結線図作成部４で結線したワイヤが上位フレーム使用
パッド認識部９及び下位フレーム使用パッド認識部１０
で使用パッドとして認識されたパッドを使用しているか
否か（使用パッドの包含関係）を認識し包含関係が成立
しているワイヤを識別表示する包含関係成立ワイヤ認識
部である。また、６１はデータ合成手段、６２は結線図
作成手段、６３は結線図情報格納手段である。図２は結
線図作成部４で上位フレームでの使用パッド、下位フレ
ームでの使用パッド及び上位、下位フレームでの使用パ
ッドに接続したワイヤの識別表示を行った状態のチップ
・フレーム間結線図の拡大図である。図において、１２
はチップ設計部１より入力したチップ図面データ、１３
はチップ図面の一部でチップ側の結線部となるパッド、
１４は上位フレームで使用していると識別表示したパッ
ド、１５は下位フレームで使用していると識別表示した
パッド、１６は上位・下位フレームの両方で使用してい
ると識別表示したパッド、１７はフレーム設計部２より
入力したフレーム図面データ、１８はＩＣチップとフレ
ーム間の結線ルートを示す結線ワイヤ、１９は上位フレ
ームで使用のパッドに接続していると識別表示した結線
ワイヤ、２０は下位フレームで使用のパッドに接続して
いると識別表示した結線ワイヤ、２１は上位及び下位フ
レームの両方で使用のパッドに接続していると識別表示
した結線ワイヤである。
【０００９】次に動作について説明する。チップ設計部
１及びフレーム設計部２でそれぞれＩＣチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部３によ
りチップ設計部１から設計後のチップ図面データ１２
と、フレーム設計部２に数ある設計後のフレーム図面デ
ータ１７から今回使用するチップ図面データに適したフ
レーム図面データをひとつ取り込み、このフレーム図面
データ上の理想的なチップ位置にチップ図面データを配
置した合成図面データを作成する。この合成図面データ
において、上位フレーム使用パッド認識部９及び下位フ
レーム使用パッド認識部１０で使用パッドであると認識
したパッド１４、１５、１６を識別表示を行い、識別表
示した合成図面データに対して結線図作成部４により自
動的又は対話的に上位、下位フレームでの使用パッドを
確認しながらチップ・フレーム間の結線を行いチップ・
フレーム間結線図を作成する。この時、結線したワイヤ
が上位、下位フレームでの使用パッドに接続しているか
否か（使用パッドの包含関係）を認識し各ワイヤ１９、
２０、２１の識別表示を包含関係成立ワイヤ認識部１１
で行う。ここで包含関係が成立出来なかったワイヤを再
度結線しなおす。こうして作成したチップ・フレーム間
結線図が実際の製造工程で結線した時、断線及び線間の
接触を防止するために定められた結線ルールを満足して
いるか否かを、ルールチェック部５でチェックする。こ
のルールチェックで不合格になった結線図は再度結線図
作成部４で修正を行う。合格したチップ・フレーム間結
線図は完成結線図格納部６により格納され、さらに使用
パッド抽出部７で使用しているパッドを抽出し、そのデ
ータを使用パッドデータベースに格納する。この格納し
た使用パッドデータは、上位フレーム使用パッド認識部
９及び下位フレーム使用パッド認識部１０での使用パッ
ド認識を行うためのデータとして利用する。
１及びフレーム設計部２でそれぞれＩＣチップ及びフレ
ーム設計を対話的に行う。その後、データ合成部３によ
りチップ設計部１から設計後のチップ図面データ１２
と、フレーム設計部２に数ある設計後のフレーム図面デ
ータ１７から今回使用するチップ図面データに適したフ
レーム図面データをひとつ取り込み、このフレーム図面
データ上の理想的なチップ位置にチップ図面データを配
置した合成図面データを作成する。この合成図面データ
において、上位フレーム使用パッド認識部９及び下位フ
レーム使用パッド認識部１０で使用パッドであると認識
したパッド１４、１５、１６を識別表示を行い、識別表
示した合成図面データに対して結線図作成部４により自
動的又は対話的に上位、下位フレームでの使用パッドを
確認しながらチップ・フレーム間の結線を行いチップ・
フレーム間結線図を作成する。この時、結線したワイヤ
が上位、下位フレームでの使用パッドに接続しているか
否か（使用パッドの包含関係）を認識し各ワイヤ１９、
２０、２１の識別表示を包含関係成立ワイヤ認識部１１
で行う。ここで包含関係が成立出来なかったワイヤを再
度結線しなおす。こうして作成したチップ・フレーム間
結線図が実際の製造工程で結線した時、断線及び線間の
接触を防止するために定められた結線ルールを満足して
いるか否かを、ルールチェック部５でチェックする。こ
のルールチェックで不合格になった結線図は再度結線図
作成部４で修正を行う。合格したチップ・フレーム間結
線図は完成結線図格納部６により格納され、さらに使用
パッド抽出部７で使用しているパッドを抽出し、そのデ
ータを使用パッドデータベースに格納する。この格納し
た使用パッドデータは、上位フレーム使用パッド認識部
９及び下位フレーム使用パッド認識部１０での使用パッ
ド認識を行うためのデータとして利用する。
【００１０】以上、この実施例に係るＬＳＩ設計支援シ
ステムは、完成したチップ・フレーム間結線図で結線に
使用しているパッドを抽出する使用パッド抽出部７と抽
出したパッド結線図で使用したチップと使用したフレー
ムと対応付けを格納する使用パッドデータベース８と、
今回と同じチップで今回使用したフレームのピン数より
一クラスピン数の多いフレームを使用した結線図におい
て、結線に使用したパッドを結線作業中のチップデータ
上に識別表示させるためのデータを作成する上位フレー
ム使用パッド認識部９と、一クラスピン数の少ないフレ
ームを使用した結線図において、上位フレーム使用パッ
ド認識部と同様に結線に使用したパッドの識別データを
作成する下位フレーム使用パッド認識部１０と、結線の
際の前記上位及び下位フレーム使用パッド認識部で識別
したパッドに接続したワイヤであるか否かという包含関
係を認識し、包含関係が成立しているワイヤを識別表示
する包含関係成立ワイヤ認識部１１を備えたものであ
る。
ステムは、完成したチップ・フレーム間結線図で結線に
使用しているパッドを抽出する使用パッド抽出部７と抽
出したパッド結線図で使用したチップと使用したフレー
ムと対応付けを格納する使用パッドデータベース８と、
今回と同じチップで今回使用したフレームのピン数より
一クラスピン数の多いフレームを使用した結線図におい
て、結線に使用したパッドを結線作業中のチップデータ
上に識別表示させるためのデータを作成する上位フレー
ム使用パッド認識部９と、一クラスピン数の少ないフレ
ームを使用した結線図において、上位フレーム使用パッ
ド認識部と同様に結線に使用したパッドの識別データを
作成する下位フレーム使用パッド認識部１０と、結線の
際の前記上位及び下位フレーム使用パッド認識部で識別
したパッドに接続したワイヤであるか否かという包含関
係を認識し、包含関係が成立しているワイヤを識別表示
する包含関係成立ワイヤ認識部１１を備えたものであ
る。
【００１１】そして、この実施例における上位フレーム
使用パッド認識部９及び下位フレーム使用パッド認識部
１０は、今回作成しようとするチップ・フレーム間結線
図のチップを使用し、使用するフレームよりもピン数が
一クラス多いフレーム又は少ないフレームで既にチップ
・フレーム間結線図を作成している場合、それらの結線
図の結線に使用しているパッドを認識し、今回作成する
結線図のチップ上にそれらのパッドを識別表示する。
又、包含関係成立ワイヤ認識部１１では、上位・下位使
用パッド認識部９、１０で識別したパッドを使用してフ
レームと結線したワイヤを認識し、識別表示を行う。
使用パッド認識部９及び下位フレーム使用パッド認識部
１０は、今回作成しようとするチップ・フレーム間結線
図のチップを使用し、使用するフレームよりもピン数が
一クラス多いフレーム又は少ないフレームで既にチップ
・フレーム間結線図を作成している場合、それらの結線
図の結線に使用しているパッドを認識し、今回作成する
結線図のチップ上にそれらのパッドを識別表示する。
又、包含関係成立ワイヤ認識部１１では、上位・下位使
用パッド認識部９、１０で識別したパッドを使用してフ
レームと結線したワイヤを認識し、識別表示を行う。
【００１２】実施例２．上記実施例では、上位・下位フ
レーム使用パッド認識部９、１０がある場合を示した
が、どちらか一方のみの場合でもよい。また、結線図情
報としてチップ・フレーム間結線図と使用パッドデータ
ベースの場合を示したが、どちらか一方のみの場合でも
よいし、また、その他の結線図情報でもよい。
レーム使用パッド認識部９、１０がある場合を示した
が、どちらか一方のみの場合でもよい。また、結線図情
報としてチップ・フレーム間結線図と使用パッドデータ
ベースの場合を示したが、どちらか一方のみの場合でも
よいし、また、その他の結線図情報でもよい。
【００１３】
【発明の効果】以上のように、この発明によれば上位フ
レーム及び下位フレーム等で使用したパッドと今回使用
するパッドとの包含関係を確認しながらチップ・フレー
ム間結線図を作成することが出来るため、パッドの使用
ミスが減少し設計効率の向上させることが出来る。又、
ひとつのチップにおいて、使用する複数のフレーム間で
使用するパッドの包含関係が成立させることが出来るた
め、ＬＳＩのテスト時に必要な治具を複数作成する必要
もなくなるためコストを軽減させる効果がある。
レーム及び下位フレーム等で使用したパッドと今回使用
するパッドとの包含関係を確認しながらチップ・フレー
ム間結線図を作成することが出来るため、パッドの使用
ミスが減少し設計効率の向上させることが出来る。又、
ひとつのチップにおいて、使用する複数のフレーム間で
使用するパッドの包含関係が成立させることが出来るた
め、ＬＳＩのテスト時に必要な治具を複数作成する必要
もなくなるためコストを軽減させる効果がある。
【図１】この発明の一実施例であるＬＳＩ設計支援シス
テムのブロック図である。
テムのブロック図である。
【図２】図１のＬＳＩ設計支援システムにより上位、下
位フレームでの使用パッド及びそれらのパッドを接続し
たワイヤを識別表示したチップ・フレーム間結線図の拡
大図である。
位フレームでの使用パッド及びそれらのパッドを接続し
たワイヤを識別表示したチップ・フレーム間結線図の拡
大図である。
【図３】従来のＬＳＩ設計支援システムのブロック図で
ある。
ある。
【図４】チップ図面とフレーム図面のデータを合成した
合成図面データを示す平面図である。
合成図面データを示す平面図である。
１ チップ設計部 ２ フレーム設計部 ３ データ合成部 ４ 結線図作成部 ５ ルールチェック部 ６ 完成結線図格納部 ７ 使用パッド抽出部 ８ 使用パッドデータベース ９ 上位フレーム使用パッド認識部 １０ 下位フレーム使用パッド認識部 １１ 包含関係成立ワイヤ認識部 ６１ データ合成手段 ６２ 結線図作成手段 ６３ 結線図情報格納手段
Claims (1)
- 【請求項１】 下記の要素を備えたＬＳＩ設計支援シス
テム （ａ）チップのレイアウト情報をもつチップデータとフ
レームのレイアウト情報をもつフレームデータを入力し
て、所定の位置に配置し合成図面を作成するデータ合成
手段、 （ｂ）データ合成手段で作成した合成図面に対して、同
一チップで他のフレームを使用して作成した結線図情報
を参照してチップ・フレーム間結線図を作成する結線図
作成手段と、 （ｃ）結線図作成手段により作成されたチップ・フレー
ム間結線図に基づいて、 上記結線図作成手段が結線図を作成する際に参照する結
線図情報を抽出して格納する結線図情報格納手段。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226670A JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Ｌｓｉ設計支援システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226670A JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Ｌｓｉ設計支援システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0567679A true JPH0567679A (ja) | 1993-03-19 |
| JP2836311B2 JP2836311B2 (ja) | 1998-12-14 |
Family
ID=16848821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226670A Expired - Lifetime JP2836311B2 (ja) | 1991-09-06 | 1991-09-06 | Ｌｓｉ設計支援システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836311B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
| US7725847B2 (en) | 2004-11-01 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Wiring design support apparatus for bond wire of semiconductor devices |
| US11227810B2 (en) | 2017-11-10 | 2022-01-18 | Shindengen Electric Manufacturing Co., Ltd. | Electronic module with a groove and press hole on the surface of a conductor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236675A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | Ｌｓｉ設計支援システム |
-
1991
- 1991-09-06 JP JP3226670A patent/JP2836311B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02236675A (ja) * | 1989-03-10 | 1990-09-19 | Mitsubishi Electric Corp | Ｌｓｉ設計支援システム |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802048B2 (en) | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
| US7725847B2 (en) | 2004-11-01 | 2010-05-25 | Mitsubishi Denki Kabushiki Kaisha | Wiring design support apparatus for bond wire of semiconductor devices |
| DE112004002981B4 (de) | 2004-11-01 | 2018-07-26 | Mitsubishi Denki K.K. | Entwicklungsunterstützungsvorrichtung für Halbleiterbauelemente |
| US11227810B2 (en) | 2017-11-10 | 2022-01-18 | Shindengen Electric Manufacturing Co., Ltd. | Electronic module with a groove and press hole on the surface of a conductor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2836311B2 (ja) | 1998-12-14 |
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