JP2705205B2 - チップ・オン・ボード最適インナーリード先端設計システム - Google Patents
チップ・オン・ボード最適インナーリード先端設計システムInfo
- Publication number
- JP2705205B2 JP2705205B2 JP1100469A JP10046989A JP2705205B2 JP 2705205 B2 JP2705205 B2 JP 2705205B2 JP 1100469 A JP1100469 A JP 1100469A JP 10046989 A JP10046989 A JP 10046989A JP 2705205 B2 JP2705205 B2 JP 2705205B2
- Authority
- JP
- Japan
- Prior art keywords
- inner lead
- tip
- design
- lead tip
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10122—Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
- H01L2224/10125—Reinforcing structures
- H01L2224/10126—Bump collar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はチップ・オン・ボード最適インナーリード先
端設計システムに関し、特にチップのパットに合った最
適な形状で組立条件に合ったインナーリード先端を設計
し、その結果をインナーリード先端の組立図等で確認す
ることができるチップ・オン・ボート最適インナーリー
ド先端設計システムに関する。
端設計システムに関し、特にチップのパットに合った最
適な形状で組立条件に合ったインナーリード先端を設計
し、その結果をインナーリード先端の組立図等で確認す
ることができるチップ・オン・ボート最適インナーリー
ド先端設計システムに関する。
従来、チップ・オン・ボードのインナーリード先端の
設計は主として人手による設計により行われており、組
立条件を満足し、最適な形状になるように設計を試行錯
誤で行っていた。
設計は主として人手による設計により行われており、組
立条件を満足し、最適な形状になるように設計を試行錯
誤で行っていた。
上述した従来のチップ・オン・ボードのインナーリー
ド先端設計システムは、人手による設計であるため、設
計に多大な時間がかかるという問題点がった。
ド先端設計システムは、人手による設計であるため、設
計に多大な時間がかかるという問題点がった。
本発明の目的は、最適なインナーリード先端を短時間
を設計することができるチップ・オン・ボード最適イン
ナーリード先端設計システムを提供することにある。
を設計することができるチップ・オン・ボード最適イン
ナーリード先端設計システムを提供することにある。
本発明のチップ・オン・ボード最適インナーリード先
端設計システムは、ディスプレイ，キーボード，記憶装
置，ハードコピー装置及び磁気テープ装置を中央処理装
置に接続し、あらかじめ前記記憶装置に格納されている
パットの座標とチップ外形，ボンディング情報及び前記
キーボードより入力した隣接条件を除く組立条件及びイ
ンナーリード先端の設計条件を用いて前記インナーリー
ド先端のチップ境界線及び前記インナーリード先端の設
計可能範囲を算出し、前記インナーリード先端の設計可
能範囲の真中に仮のインナーリード先端を配置し、各イ
ンナーリード先端の設計可能範囲内で前記インナーリー
ド先端を動かしていき、前記インナーリード先端の間隔
を平均化し、すべてのインナーリード先端が隣接条件に
合うように前記インナーリード先端の設計条件を徐々に
変更していき、平均化を繰り返すことにより求めた最適
インナーリード先端と設計結果とを記憶装置に格納する
手段と、前記ディスプレイに設計変更及びインナーリー
ド先端の組立図を表示し、前記ハードコピー装置に設計
変更及び前記インナーリード先端の組立図を印刷し、前
記磁気テープ装置に出力する手段とを備えて構成されて
いる。
端設計システムは、ディスプレイ，キーボード，記憶装
置，ハードコピー装置及び磁気テープ装置を中央処理装
置に接続し、あらかじめ前記記憶装置に格納されている
パットの座標とチップ外形，ボンディング情報及び前記
キーボードより入力した隣接条件を除く組立条件及びイ
ンナーリード先端の設計条件を用いて前記インナーリー
ド先端のチップ境界線及び前記インナーリード先端の設
計可能範囲を算出し、前記インナーリード先端の設計可
能範囲の真中に仮のインナーリード先端を配置し、各イ
ンナーリード先端の設計可能範囲内で前記インナーリー
ド先端を動かしていき、前記インナーリード先端の間隔
を平均化し、すべてのインナーリード先端が隣接条件に
合うように前記インナーリード先端の設計条件を徐々に
変更していき、平均化を繰り返すことにより求めた最適
インナーリード先端と設計結果とを記憶装置に格納する
手段と、前記ディスプレイに設計変更及びインナーリー
ド先端の組立図を表示し、前記ハードコピー装置に設計
変更及び前記インナーリード先端の組立図を印刷し、前
記磁気テープ装置に出力する手段とを備えて構成されて
いる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すシステム構成図であ
る。
る。
第１図に示すチップ・オン・ボード最適インナーリー
ド先端設計システムは、中央処理装置（以下CPUと称す
る）１、ディスプレイ２、記憶装置３、プロッター（ハ
ードコピー装置）４、キーボード６、磁気テープ装置５
から構成されている。
ド先端設計システムは、中央処理装置（以下CPUと称す
る）１、ディスプレイ２、記憶装置３、プロッター（ハ
ードコピー装置）４、キーボード６、磁気テープ装置５
から構成されている。
次に、動作を説明する。
第２はチップ・オン・ボードの一例を示す部分図であ
る。
る。
第２図において、電気回路の基板22の上にチップ24が
直接のせられる。チップ24の回りにはパット25に適合
し、パターン21に接続された、インナーリード先端27が
あり、パット25と細い金属線のワイヤー23でボンディン
グが行われ、ワイヤー23,チップ24,パット25,及びイン
ナーリード先端27を保護するために、点線で示す封印境
界線26の内側に樹脂がのせられ封印される。
直接のせられる。チップ24の回りにはパット25に適合
し、パターン21に接続された、インナーリード先端27が
あり、パット25と細い金属線のワイヤー23でボンディン
グが行われ、ワイヤー23,チップ24,パット25,及びイン
ナーリード先端27を保護するために、点線で示す封印境
界線26の内側に樹脂がのせられ封印される。
第３図は第１図の一実施例の動作を示すフローチャー
トであり、第４図はインナーリード先端設計条件の一つ
の傾き係数によるインナーリード先端の形状の一例を示
す図である。
トであり、第４図はインナーリード先端設計条件の一つ
の傾き係数によるインナーリード先端の形状の一例を示
す図である。
インナーリード先端傾き係数Ｍ＝ｎ（ただし、ｎは０
≦ｎ≦１とする）の場合、パット40からインナーリード
先端のチップ側境界線であるキャビティーライン42に垂
直におろした補助線48を算出し、パット40からボンディ
ング点41へ引いたワイヤー43との角度をαとし、この角
度のｎ倍の角度をβとする（β＝α×ｎ）。
≦ｎ≦１とする）の場合、パット40からインナーリード
先端のチップ側境界線であるキャビティーライン42に垂
直におろした補助線48を算出し、パット40からボンディ
ング点41へ引いたワイヤー43との角度をαとし、この角
度のｎ倍の角度をβとする（β＝α×ｎ）。
補助線48からワイヤー43方向に補助線48とβのなす角
を持つ補助線45を算出し、この補助線45と同じ向きのイ
ンナーリード先端27をボンディング点41を中心に一定の
幅のインナーリード先端47になるように算出する。これ
によって、インナーリード先端とインナーリード先端と
の間隔を増すことができる。
を持つ補助線45を算出し、この補助線45と同じ向きのイ
ンナーリード先端27をボンディング点41を中心に一定の
幅のインナーリード先端47になるように算出する。これ
によって、インナーリード先端とインナーリード先端と
の間隔を増すことができる。
第５図はインナーリード先端移動の基準中線の一例を
示す図である。
示す図である。
ある一つのインナーリード先端53を選び、その両隣り
のインナーリード先端54とインナーリード先端55との中
間の線を基準中線51とし、これを基準にインナーリード
先端53を移動させる。
のインナーリード先端54とインナーリード先端55との中
間の線を基準中線51とし、これを基準にインナーリード
先端53を移動させる。
第６図はキャビティーラインを示す図である。
チップ24から一定の距離をインナーリード先端のチッ
プ側境界線であるキャビティーライン42とする。インナ
ーリード先端55はキャビティーライン42よりチップ24側
には配置することができない。
プ側境界線であるキャビティーライン42とする。インナ
ーリード先端55はキャビティーライン42よりチップ24側
には配置することができない。
本システムの開始前に、パットの座標，チップの外
形，ボンディング情報などを記憶装置３のパット情報フ
ァイルに登録しているものとする。
形，ボンディング情報などを記憶装置３のパット情報フ
ァイルに登録しているものとする。
このシステムを始動すると、組立条件とインナーリー
ド先端設計条件などの入力の指示がディスプレイ２に表
示される。キーボード６よりCPU1に各条件を読み込み
（ステップ１）、このルールに基づき、キャビティーラ
イン42を設定して、パット情報ファイルに登録し、各パ
ットのデータをパット情報ファイルより得て、各パット
のワイヤリング可能範囲を算出し、さらに、これをパッ
ト情報ファイルに登録する（ステップ２）。
ド先端設計条件などの入力の指示がディスプレイ２に表
示される。キーボード６よりCPU1に各条件を読み込み
（ステップ１）、このルールに基づき、キャビティーラ
イン42を設定して、パット情報ファイルに登録し、各パ
ットのデータをパット情報ファイルより得て、各パット
のワイヤリング可能範囲を算出し、さらに、これをパッ
ト情報ファイルに登録する（ステップ２）。
最初、インナーリード先端設計条件のインナーリード
先端幅を最小に、また、インナーリード先端の傾き係数
Ｍを最大値（Ｍ＝１）に設定し、終了条件変数SWを０に
する（ステップ３）。
先端幅を最小に、また、インナーリード先端の傾き係数
Ｍを最大値（Ｍ＝１）に設定し、終了条件変数SWを０に
する（ステップ３）。
次に、各パットについてボンディング情報（複数のボ
ンディング指示など）に基づいて、ワイヤリング可能範
囲の真中にインナーリード先端を配置し、インナーリー
ド先端情報ファイルに登録する（ステップ４）。
ンディング指示など）に基づいて、ワイヤリング可能範
囲の真中にインナーリード先端を配置し、インナーリー
ド先端情報ファイルに登録する（ステップ４）。
次に、１番のインナーリード先端から順にすべてのイ
ンナーリード先端まで順次１つのリードを選択し、第５
図に示される両隣りのインナーリード先端の中線を算出
し、この中線を基準に選択されたインナーリード先端の
ワイヤリング可能範囲内で中線に一番近い所に選択され
たインナーリード先端がなければ、そこに移動させ、イ
ンナーリード先端ファイルを更新させる（ステップ５〜
12）。
ンナーリード先端まで順次１つのリードを選択し、第５
図に示される両隣りのインナーリード先端の中線を算出
し、この中線を基準に選択されたインナーリード先端の
ワイヤリング可能範囲内で中線に一番近い所に選択され
たインナーリード先端がなければ、そこに移動させ、イ
ンナーリード先端ファイルを更新させる（ステップ５〜
12）。
上記ステップ５〜12までの処理でインナーリード先端
が異動する必要がなくなるまで繰返す（ステップ13）。
が異動する必要がなくなるまで繰返す（ステップ13）。
次に、全インナーリード先端が組立て隣接条件を満た
していれば、インナーリード先端の幅を増す方向へイン
ナーリード先端作成ルールを変更し、全インナーリード
先端が組立て隣接条件を満たしていなければ、インナー
リード先端傾き係数Ｍを減らす方向へインナーリード先
端作成ルールを変更して、上記のステップ４〜13までを
繰返す。
していれば、インナーリード先端の幅を増す方向へイン
ナーリード先端作成ルールを変更し、全インナーリード
先端が組立て隣接条件を満たしていなければ、インナー
リード先端傾き係数Ｍを減らす方向へインナーリード先
端作成ルールを変更して、上記のステップ４〜13までを
繰返す。
インナーリード先端のリードの幅を増す方向への進み
方は、まず、ステップ14から始めてステップ15に進んで
きたとき（SW＝０の状態）、またはリード先端を増す方
向で（ステップ14）を満たしているとき（SW＝１の状
態）、リード先端の幅をわずかに増して、設計ワイヤー
を１にして、上記ステップ４〜13をステップ14を満たさ
なくなるまで、繰返させる（ステップ４〜17）。ステッ
プ14を満たさなくなった場合、ステップ18,19と進む。
そして、インナーリード先端の幅を１つ前の段階の条件
にし（１段階、リード先端幅を減らす）、SWを２にして
ステップ４〜13を繰返し、ステップ14,15,20と進んでリ
ード先端配置を完了する（ステップ14,18,19,29,14,15,
20）。
方は、まず、ステップ14から始めてステップ15に進んで
きたとき（SW＝０の状態）、またはリード先端を増す方
向で（ステップ14）を満たしているとき（SW＝１の状
態）、リード先端の幅をわずかに増して、設計ワイヤー
を１にして、上記ステップ４〜13をステップ14を満たさ
なくなるまで、繰返させる（ステップ４〜17）。ステッ
プ14を満たさなくなった場合、ステップ18,19と進む。
そして、インナーリード先端の幅を１つ前の段階の条件
にし（１段階、リード先端幅を減らす）、SWを２にして
ステップ４〜13を繰返し、ステップ14,15,20と進んでリ
ード先端配置を完了する（ステップ14,18,19,29,14,15,
20）。
また、インナーリード先端傾き係数Ｍを増す方向への
進み方は、始め（SW＝０の状態）、または、インナーリ
ード先端傾き係数Ｍを減らす方向で（ステップ14）を満
たしていない（SW＝３の状態）とき、インナーリード先
端傾き係数Ｍをわずかに減少させて（ステップ22）、ス
テップ14を満たすか、または、インナーリード先端傾き
係数Ｍが０になるまで前記ステップ４〜13を繰返す。
進み方は、始め（SW＝０の状態）、または、インナーリ
ード先端傾き係数Ｍを減らす方向で（ステップ14）を満
たしていない（SW＝３の状態）とき、インナーリード先
端傾き係数Ｍをわずかに減少させて（ステップ22）、ス
テップ14を満たすか、または、インナーリード先端傾き
係数Ｍが０になるまで前記ステップ４〜13を繰返す。
ステップ14を満たした場合、ステップ15,20と進み、
インナーリード先端配置を完了する。
インナーリード先端配置を完了する。
また、インナーリード先端傾き係数Ｍが０になった場
合は、リード先端配置不可能と判断してステップ30に進
み、ディスプレイ２にそのことを表示し（ステップ2
8）、処理を終了する。
合は、リード先端配置不可能と判断してステップ30に進
み、ディスプレイ２にそのことを表示し（ステップ2
8）、処理を終了する。
リード先端配置が完了（ステップ20）したら、ディス
プレイ２にそのことを表示し、インナーリード先端の組
立図の出力先を選択し（ステップ24）、ディスプレイ２
かプロッター４かまたは両方に出力し、次に設計したイ
ンナーリード先端のデータの磁気テープ装置への出力の
有無を選択し（ステップ31）、磁気テープ装置への出力
が有なら磁気テープ装置へ出力し（ステップ32）処理を
終了する。
プレイ２にそのことを表示し、インナーリード先端の組
立図の出力先を選択し（ステップ24）、ディスプレイ２
かプロッター４かまたは両方に出力し、次に設計したイ
ンナーリード先端のデータの磁気テープ装置への出力の
有無を選択し（ステップ31）、磁気テープ装置への出力
が有なら磁気テープ装置へ出力し（ステップ32）処理を
終了する。
このように、パット座標，チップ外形，ボンディング
情報及びインナーリード先端を与えるだけで、最適なイ
ンナーリード先端を短時間に設計することができ、ま
た、チップ・オン・ボードインナーリード先端組立図を
ハードコピー装置で短時間に製図することができる。
情報及びインナーリード先端を与えるだけで、最適なイ
ンナーリード先端を短時間に設計することができ、ま
た、チップ・オン・ボードインナーリード先端組立図を
ハードコピー装置で短時間に製図することができる。
また、最適な形状に設計することができるので、製造
時に発生する不良品を減らすことができる。
時に発生する不良品を減らすことができる。
以上説明したように、本発明は、パット座標，チップ
外形，ボンディング情報及びインナーリード先端を与え
るだけで、最適なインナーリード先端を短時間に設計す
ることができ、また、チップ・オン・ボードインナーリ
ード先端組立図をハードコピー装置で短時間に製図する
ことができる。
外形，ボンディング情報及びインナーリード先端を与え
るだけで、最適なインナーリード先端を短時間に設計す
ることができ、また、チップ・オン・ボードインナーリ
ード先端組立図をハードコピー装置で短時間に製図する
ことができる。
第１図は本発明の一実施例を示すシステム構成図、第２
図はチップ・オン・ボードの一例を示す部分図、第３図
は第１図の一実施例の動作を示すフローチャート、第４
図はインナーリード先端設計条件の一つの傾き係数によ
るインナーリード先端の形状の一例を示す図、第５図は
インナーリード先端移動の基準中線の一例を示す図、第
６図はキャビティーラインを示す図である。 １……CPU、２……ディスプレイ、３……記憶装置、４
……プロッター、５……磁気テープ装置、６……キーボ
ード、21……パターン、22……基板、23……ワイヤー、
24……チップ、25……パット、26……封印境界線、27…
…インナーリード先端、40……パット、41……ボンディ
ング点、42……キャビティーライン、43……ワイヤー、
45……補助線、47……インナーリード先端幅、48……補
助線、51……基準中線、53〜55……インナーリード先
端。
図はチップ・オン・ボードの一例を示す部分図、第３図
は第１図の一実施例の動作を示すフローチャート、第４
図はインナーリード先端設計条件の一つの傾き係数によ
るインナーリード先端の形状の一例を示す図、第５図は
インナーリード先端移動の基準中線の一例を示す図、第
６図はキャビティーラインを示す図である。 １……CPU、２……ディスプレイ、３……記憶装置、４
……プロッター、５……磁気テープ装置、６……キーボ
ード、21……パターン、22……基板、23……ワイヤー、
24……チップ、25……パット、26……封印境界線、27…
…インナーリード先端、40……パット、41……ボンディ
ング点、42……キャビティーライン、43……ワイヤー、
45……補助線、47……インナーリード先端幅、48……補
助線、51……基準中線、53〜55……インナーリード先
端。
Claims (1)
- 【請求項１】ディスプレイ，キーボード，記憶装置，ハ
ードコピー装置及び磁気テープ装置を中央処理装置に接
続し、あらかじめ前記記憶装置に格納されているパット
の座標とチップ外形，ボンディング情報及び前記キーボ
ードより入力した隣接条件を除く組立条件及びインナー
リード先端の設計条件を用いて前記インナーリード先端
のチップ境界線及び前記インナーリード先端の設計可能
範囲を算出し、前記インナーリード先端の設計可能範囲
の真中に仮のインナーリード先端を配置し、各インナー
リード先端の設計可能範囲内で前記インナーリード先端
を動かしていき、前記インナーリード先端の間隔を平均
化し、すべてのインナーリード先端が隣接条件に合うよ
うに前記インナーリード先端の設計条件を徐々に変更し
ていき、平均化を繰り返すことにより求めた最適インナ
ーリード先端と設計結果とを記憶装置に格納する手段
と、 前記ディスプレイに設計変更及びインナーリード先端の
組立図を表示し、前記ハードコピー装置に設計変更及び
前記インナーリード先端の組立図を印刷し、前記磁気テ
ープ装置に出力する手段とを備えたことを特徴とするチ
ップ・オン・ボード最適インナーリード先端設計システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100469A JP2705205B2 (ja) | 1989-04-19 | 1989-04-19 | チップ・オン・ボード最適インナーリード先端設計システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100469A JP2705205B2 (ja) | 1989-04-19 | 1989-04-19 | チップ・オン・ボード最適インナーリード先端設計システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278744A JPH02278744A (ja) | 1990-11-15 |
| JP2705205B2 true JP2705205B2 (ja) | 1998-01-28 |
Family
ID=14274771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100469A Expired - Lifetime JP2705205B2 (ja) | 1989-04-19 | 1989-04-19 | チップ・オン・ボード最適インナーリード先端設計システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705205B2 (ja) |
-
1989
- 1989-04-19 JP JP1100469A patent/JP2705205B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278744A (ja) | 1990-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4616262A (en) | Method and apparatus for forming a combined image signal | |
| EP0441359B1 (en) | Method of and apparatus for extracting image contour data | |
| JPH0352878B2 (ja) | ||
| JPH059834B2 (ja) | ||
| JP2705205B2 (ja) | チップ・オン・ボード最適インナーリード先端設計システム | |
| JP2868666B2 (ja) | 任意の線に沿って組版する電子組版装置 | |
| US5348558A (en) | Layout pattern generating apparatus | |
| GB2130838A (en) | Method and apparatus for forming a combined image signal | |
| JPH07160759A (ja) | プリント板設計用部品ライブラリ作成装置及びプリント板設計用部品ライブラリ作成方法 | |
| JPH06100906B2 (ja) | 文字処理方法 | |
| JP2621893B2 (ja) | プリント基板ｃａｄシステムにおけるベタ導体データの形状修正方式 | |
| JP2635311B2 (ja) | 文書処理装置 | |
| JP3359166B2 (ja) | プリンタ装置およびプリンタ装置の線分分割描画方法 | |
| JP2707989B2 (ja) | Ｌｓｉ設計支援システム | |
| JPH06118611A (ja) | 版下作成装置 | |
| JP2971486B2 (ja) | 作画システム | |
| JP2645185B2 (ja) | プリント基板設計ｃａｄシステムにおける領域パターン編集方式 | |
| JPH049338B2 (ja) | ||
| JP2896544B2 (ja) | 文字発生方法および装置 | |
| JPH0722459A (ja) | ワイヤーボンディング方法 | |
| JP2988435B2 (ja) | リードフレームの設計方法およびプログラムを記録した記録媒体 | |
| JPH11306371A (ja) | 指示線描画方法および装置 | |
| JP3072949B2 (ja) | 文書編集システム | |
| JPH063800A (ja) | 画像処理方法 | |
| JPH10334254A (ja) | 塗り込み処理方式、塗り込み処理方法及び塗り込み処理プログラムを記録したコンピュータ読み取り可能な記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071009 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091009 Year of fee payment: 12 |