JP4973224B2 - 電子回路装置設計方法、電子ビーム露光データ作成方法、及び、電子ビーム露光方法 - Google Patents
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なお、電子ビーム露光は、従来においても露光マスクの作成工程等に用いられている。
図46は、従来の可変矩形電子ビーム露光装置の概念的構成図であり、電子銃91から放射された電子ビーム92は第1アパーチャ93で、例えば、5 μm□の矩形に成形され、成形された電子ビーム92を第2アパーチャ94で任意のサイズに成形し、ウェーハ97に露光する。
この時、電子ビーム92の照射位置は、第2アパーチャ照射位置決め用の偏向器95とウェーハ照射位置決め用の偏向器96により、磁力によって制御される。
図47は、従来の一括電子ビーム露光装置の概念的構成図であり、電子銃91から放射された電子ビーム92は第1アパーチャ93で、例えば、5 μm□の矩形に成形され、成形された電子ビーム92を第2アパーチャ位置に設置したブロックマスク98に搭載された各ブロックの開口99に照射して、開口99で成形された電子ビーム91をウェーハ97に露光する。
この場合の開口99のパターンは、例えば、最大で100種類である。
なお、成形された電子ビーム91の照射位置の制御方法は可変矩形電子ビーム露光装置と同一である。
なお、ブロックマスク98のブロックの開口99として設ける一括露光するパターン群のサイズは、縦横共に、例えば、5μm以内である。
図48はブロックマスク製造用露光データ処理工程の説明図であり、まず、ブロックマスク製造用露光データ処理工程においては、セルライブラリ100から、例えば、セルの配線層パターンをブロックとして抽出し、ブロックの図形情報(パターン座標、頂点数など)とブロックのブロックマスク98上の位置などをブロックマスク製造用露光データ101に格納し、格納したブロックマスク製造用露光データ101からブロックマスク98を作成する。
また、複数のセルを組み合わせて、例えば、設計データ102、設計データ103、設計データ104等を作成する。
図49はウェーハ製造用露光データ処理工程の説明図であり、まず、設計データ102、設計データ103、設計データ104からセルをブロックとして抽出し、抽出したブロックがブロックマスク製造用露光データ101に格納されているブロックと同一であるか確認して、抽出したブロックのブロックマスク98上の位置及びブロックをウェーハ106,108,110上に露光する位置などを、それぞれウェーハ製造用露光データ105,107,109に格納する。
また、露光処理工程では、半導体装置の設計に使用されたセルライブラリに応じて、ブロックマスクを選択することになる。
セルの内で最も多く使用されるのは論理演算を行うセルであり、以下に論理機能別、入力数別、駆動能力別に主なセルを示す。
AND−OR−INVERTERセル、OR−AND−INVERTERセル、
XORセル、XNORセル
等が挙げられ、
また、入力数としては、例えば、入力数は2または3であり、
2入力NANDセル、3入力NANDセル
2入力NORセル、3入力NORセル
等が挙げられ、
特に、NANDセルとNORセルでは、高速用のセルを用意する場合が多い。
図50はセルの配置方法の説明図であり、矩形のパターンが配置されたセル111、それを180度回転したセル112、X軸反転したセル113、及び、X軸反転且つ180度回転したセル114を示している。
このコンタクト層と第1メタル配線層のパターンはセルとして予め作成されているので、ブロックとして抽出すれば、ショット数を大きく削減することができる。
例えば、90nmテクノロジまたは65nmテクノロジ以降では、ブロックサイズ(例えば、5μm)以内に20〜28セル(1セルは1ビット分のデータを記憶)を格納できるので、4種類の回転とコンタクト層および第1メタル配線層、2層分でブロック作成数は8個(4種類×2層)、さらに同一テクノロジで、ポート数なとが異なる4〜6種類のSRAMが使用されているので、ブロック作成数は32〜48個になる。
なお、回路の動作には関係がない補助パターンとは、配線層をダマシン法で形成する場合のディッシング防止のためのダミーパターン等である。
図1参照
上記課題を解決するために、本発明は、電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、電子回路装置を構築する複数のセルから2種類のセル1,2を選定し、2種類のセル1,2の内、一方のセル1を回転させ、または反転させ、または回転且つ反転させる工程と、回転後または反転後または回転且つ反転後のセル3〜5を2種類のセル1,2の他方のセル2に置き換えてデータベース化してセルライブラリを作成する工程とを有し、セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第1の配線層パターン、ゲート層に入力を伝える第2の配線層パターン、電源配線を構成する第3の配線層パターン、電源配線をn型領域及びp型領域に接続する第4の配線層パターン、n型トランジスタとp型トランジスタとを接続するとともに出力を取り出す第5の配線層パターンに区分し、複数の電子回路装置の回路パターンに対して第3の配線パターン及び第5の配線パターンを除いて配線層パターンを共通化することを特徴とする。
(A)電子回路装置を構築する回路パターン群からなるセルの内の任意の2種類のセルの内、一方のセルを回転または反転および回転且つ反転させ、回転後または反転後および回転かつ反転後のセルを他方のセルに置き換えてデータベース化してセルライブラリを作成し、
(B)作成したセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、ブロックを格納した電子ビーム露光データを作成して、電子ビーム露光データからブロックを搭載したブロックマスクを作成するとともに、
(C)セルライブラリを基に作成した半導体装置設計データからセルをブロックとして抽出し、ブロックを格納したウェーハ製造用露光データを作成し、
(D)作成したウェーハ製造用露光データを露光装置に入力して、ブロックマスクを使用して一括露光するものである。
まず、論理演算セルとして、各半導体装置に共通して、特に多く使用される論理演算セルを以下に示す。全セル共にサイズはブロックサイズ(5μm)以内である。
入力数が2種類(2,3)で、駆動能力の種類が2種類(1倍,2倍)のセルとして、 NANDセル,NORセル
が挙げられ、セル毎に種類数は4となり、180度回転、X軸反転、及び、X軸反転且つ180度回転も含めると4倍の16となる。
INVERTERセル
が挙げられ、セル毎に種類数は1となり、180度回転、X軸反転、及び、X軸反転且つ180度回転も含めると4倍の4となる。
ANDセル,ORセル,XORセル,XNORセル
が挙げられ、セル毎に種類数は1となり、180度回転、X軸反転、及び、X軸反転且つ180度回転も含めると4倍の4となる。
AND−OR−INVERTERセル,OR−AND−INVERTERセル
が挙げられ、入力数が4のセルは3種類で、他の入力数のセルは1種類なので、セル毎に種類数は6となり、180度回転、X軸反転、及び、X軸反転且つ180度回転も含めると4倍の24となる。
図2参照
図2は、2入力NANDのトランジスタレベル回路図とセルの説明図であり、回路は直列接続された2個のnチャネル型MOSFETA1 ,A2 と並列接続された2個のpチャネル型MOSFETB1 ,B2 とで構成され、2つの入力(IN1 ,〜IN2 )と1つの出力(OUT)が設定されている。
また、図示は省略するが、ゲート層パターン14に対しても同様にコンタクト層パターン16が設けられ、このコンタクト層パターン16に対してゲート引出線となる配線層パターン25が設けられる。
図3参照
図3は、2入力NORのトランジスタレベル回路図とセルの説明図であり、回路は並列接続された2個のnチャネル型MOSFETA1 ,A2 と直列接続された2個のpチャネル型MOSFETB1 ,B2 とで構成され、2つの入力(IN1 ,〜IN2 )と1つの出力(OUT)が設定されている。
図4参照
図4は図2に示したNANDセル10、180度回転したNANDセル10r 、X軸反転したNANDセル10x 、X軸反転且つ180°回転したNANDセル10xrの構成説明図である。
図5は、4種類の2入力NORセルの配置図であり、配線層パターン51が低電圧電源配線、配線層パターン52と配線層パターン53が高電圧電源配線である。
セル30rxがNORセル30をX軸反転かつ180度回転させたセル、セル30r がNORセル30を180度回転させたセル、セル30x がNORセル30をX軸反転させたセルである。
図6は、NORセル−NANDセル変換図であり、上述の4種類のNORセル30,30r ,30x ,30rxのコンタクト層パターンと電源配線を除く配線層パターンを、4種類のNANDセル i10, i10r , i10x , i10rxのコンタクト層パターンと電源配線を除く配線層パターンに置き換えた例を示している。
なお、NANDセル i10, i10r , i10x , i10rxはそれぞれNANDセル10,10r ,10x ,10rxの導電型を反転させたものである。
図7参照
図7は、INVERTERセルのトランジスタレベル回路図とセルの説明図である。
INVERTERは、nチャネル型MOSFETとpチャネル型MOSFETからなり、1つの入力(IN)と1つの出力(OUT)が設定されている。
なお、駆動能力は全セル共に1倍であり、また、入力に対する各トランジスタ回路への配線を図示していないが、入力A〜Fの値(0または1)、入力値による電圧(高電圧または低電圧)は、トランジスタレベル回路図中のA〜Fのnチャネル型MOSFETまたはpチャネル型MOSFETに与えられる。
また、nチャネル型MOSFETの直列回路とpチャネル型MOSFETの並列回路、nチャネル型MOSFETの並列回路とpチャネル型MOSFETの直列回路は互いに入力に対して、電流を流す、流さないの結果が逆になるので、nチャネル型MOSFET回路とpチャネル型MOSFET回路の関係が逆であれば、定常電流を流さない回路を実現できる。
図8参照
図8は、3入力NANDセルと3入力NORセルのMIL記号およびゲートレベル回路図であり、左図に示すNANDセル61ではnチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列であり、右図に示すNORセル62のnチャネル型MOSFET回路は並列、pチャネル型MOSFET回路は直列であり、図5及び図6に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
図9は、2入力ANDセルと2入力ORセルのMIL記号およびゲートレベル回路図であり、左図に示すANDセル63ではINVERTER回路63inv を除いて、NAND回路10と同様に、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図10は、3入力AND−OR−INVERTERセルと3入力OR−AND−INVERTERセルのMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTER65ではではnチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列であり、右図に示すOR−AND−INVERTERセル66のnチャネル型MOSFET回路は並列、pチャネル型MOSFET回路は直列であり、入力AとB回路と入力Cの回路において、直列、並列の関係が逆になっているので、図5及び図6に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
図11は、4入力AND−OR−INVERTERセル(1)と4入力OR−AND−INVERTERセル(1)のMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTERセル67においては、入力A,Bについては、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図12は、4入力AND−OR−INVERTERセル(2)と4入力OR−AND−INVERTERセル(2)のMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTERセル69においては、入力A,B,Cについては、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図13は、4入力AND−OR−INVERTERセル(3)と4入力OR−AND−INVERTERセル(3)のMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTERセル71においては、入力A,Bについては、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列であり、入力C,Dについても、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図14は、6入力AND−OR−INVERTERセルと6入力OR−AND−INVERTERセルのMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTERセル73においては、入力A,B、入力C,D、及び、入力E,Fのそれぞれにおいて、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図15は、5入力AND−OR−INVERTERセルと5入力OR−AND−INVERTERセルのMIL記号およびゲートレベル回路図であり、左図に示すAND−OR−INVERTERセル75においては、入力A,B及び入力C,Dのそれぞれにおいて、nチャネル型MOSFET回路は直列、pチャネル型MOSFET回路は並列である。
図16は、XOR回路とXNOR回路のMIL記号およびゲートレベル回路図であり、上図に示すXOR回路77の各回路要素771 〜774 と下図に示すXNOR回路78の各回路要素781 〜784 におけるnチャネル型MOSFET回路とpチャネル型MOSFET回路の直列、並列の関係が逆になっているので、図5及び図6に示したように配線パターン及びコンタクトパターンとしては互いに置き換え可能である。
なお、回路要素773 はNOR回路、回路要素783 はNAND回路、回路要素772 .782 はINVERTER回路である。
図17参照
図17は、駆動能力が2倍の2入力NANDセルと2入力NORセルのMIL記号およびゲートレベル回路図であり、NANDセル79とNORセル80とは、図2に示したNANDセル10と図3に示したNORセル30との関係と同様にnチャネル型MOSFET回路とpチャネル型MOSFET回路の関係は互いに逆になっており、トランジスタ回路の数も同一である。
図18は、駆動能力が2倍の3入力NANDセルと3入力NORセルのMIL記号およびゲートレベル回路図であり、NANDセル81とNORセル82とは、図8に示したNANDセル61とNORセル62との関係と同様にnチャネル型MOSFET回路とpチャネル型MOSFET回路の関係は互いに逆になっており、トランジスタ回路の数も同一である。
例えば、2入力NANDセルと2入力NORセル、図8乃至図16に示したその他の各セルの組において、駆動能力別に、一方のセルのみ回転、反転させた4種類のセルを作成し、セルライブラリに登録する。
なお、セル作成においては、配線層パターンから電源配線を除く。
図19はセルの登録方法の説明図であり、登録においては、例えば、回転、反転させた4 種類の2入力NANDセル83,83r ,83x .83rxの登録と、セル83,83r ,83x .83rxを2入力NORセル84,84r ,84x .84rxとして登録する処理を行う。
この場合も、セル作成においては、配線層パターンから電源配線を除くようにする。
その際、レイアウト作業において、電源配線の作成をEDAツールで自動で行う。
以上、説明した本発明の半導体装置設計方法によれば、上述の論理演算セルとして挙げたセルの種類の数を半分以下にすることができる。
まず、ブロックマスク製造用露光データ処理において、上述の半導体装置設計方法により作成したセルライブラリから、上述の論理演算セルとして挙げたセルのコンタクト層パターンと配線層パターンをブロックとして抽出し、ブロックマスク製造用露光データを作成する。
例えば、上述の半導体装置設計方法により、2入力NANDセル(駆動能力:1倍)と2入力NORセル(駆動能力:1倍)から抽出したブロックは同一になる。
また、INVERTERセルから抽出したブロックは2種類のみなので、コンタクト層パターンのブロック作成数と、配線層パターンブロック作成数はそれぞれ50になり、合計で100となるので、上述の論理演算セルとして挙げたセルから抽出したブロックを1枚のブロックマスクに搭載することができる。
図20は、3入力AND−OR−INVERTER回路のセルとトランジスタレベル回路図およびMIL記号であり、トランジスタレベル回路図およびMIL記号は図10と全く同様であり、3つの入力(A,B,C)と1つの出力(OUT)が設定されており、入力A,B,Cの値(0または1)は、回路図120において、A,B,Cと図示されているnチャネル型MOSFETまたはpチャネル型MOSFETに電圧として入力される。
その他、第1メタル配線層パターン141は高電圧電源配線、第1メタル配線層パターン142は低電圧電源配線である。
例えば、入力BとCの値が0であった場合、ゲート層パターン132とゲート層パターン133はpチャネル型MOSFETのスイッチをONするので、第1メタル配線層パターン141から、第1メタル配線層パターン151、コンタクト層パターン161、p型拡散層パターンおよびコンタクト層パターン164を介して、第1メタル配線層パターン144に電流が流れる。
また、pチャネル型MOSFETBとpチャネル型MOSFETCにおいては、トランジスタを制御するゲート層パターン132とゲート層パターン133が隣接していることで接続となり、pチャネル型MOSFETAとpチャネル型MOSFETCにおいては、コンタクト層パターン162とコンタクト層パターン163および第1メタル配線層パターン143を介して接続している。
まず、第1メタル配線層パターンの統一化のために、論理演算セルごとに第1メタル配線層パターンの形状は異なるが、その機能毎に、以下の
a.ゲート層パターンに入力値を伝えるパターン
b.nチャネル型MOSFET回路とpチャネル型MOSFET回路を接続し、両方の 回路から値が出力されるパターン
c.電源配線パターン
d.電源配線パターンとn型拡散層パターンおよびp型拡散層パターンと接続するパタ ーン
e.トランジスタ同士を接続するパターン
のa〜eの5つの種類に分類する。
図21は、本発明の実施例2の3入力AND−OR−INVERTERと3入力OR−AND−INVERTERの説明図であり、符号170は3入力AND−OR−INVERTERのセル、符号230は3入力OR−AND−INVERTERのセルであり、第1メタル配線層パターン群は共に同一である。
なお、符号220は3入力OR−AND−INVERTERのトランジスタレベル回路図である。
・171,172は電源配線パターンである。
・181〜186はトランジスタ同士を接続するパターンであり、そのうちの各一つの パターン、ここでは、183,184はnチャネル型FET回路またはpチャネル型 MOSFET回路から値が出力されるパターンである。
・191はnチャネル型MOSFET回路とpチャネル型MOSFET回路を接続する パターンである。
・201〜208は電源配線パターンとn型拡散層パターンおよびp型拡散層パターン を接続するパターンである。
・211〜213はゲート層パターンに入力値を伝えるパターンである。
・231,232は電源配線パターンである。
・241〜246はトランジスタ同士を接続するパターンであり、そのうちの各一つの パターン、ここでは、243,244はnチャネル型FET回路またはpチャネル型 MOSFET回路から値が出力されるパターンである。
・251はnチャネル型MOSFET回路とpチャネル型MOSFET回路を接続する パターンである。
・261〜268は電源配線パターンとn型拡散層パターンおよびp型拡散層パターン を接続するパターンである。
・271〜273はゲート層パターンに入力値を伝えるパターンである。
なお、使用しない第1メタル配線層パターンにはコンタクト層パターンを配置しないので、論理演算は正確に行われることになる。
図22はコンタクト層パターンを除いた論理演算セルの構成図であり、論理演算セル280では、第1メタル配線層パターンの形状が全ての論理演算セルを構築できるように作成されており、コンタクト層パターンは論理演算セルごとに必要な箇所に配置する。
なお、この論理演算セル280の場合、ゲート層パターンが8個配置されているので、最大8入力の論理演算セルを構築できる。
図23は、論理演算セル280から第1メタル配線層パターンを抽出したブロック281の構成図であり、電源配線パターンはブロック281に抽出していない。
ブロック281には、論理演算セルの入力数に応じて、部分的に電子ビームを照射し、露光を行うものであり、例えば、入力数が1の場合、282の領域にのみ部分的に電子ビームを照射する。同様に入力数が2の場合、283の領域にのみ、入力数が3の場合、284の領域にのみ、入力数が4の場合、285の領域にのみ、入力数が5の場合、286の領域にのみ、入力数か6の場合、287の領域にのみ、入力数が7の場合、288の領域にのみ部分的に電子ビームを照射し、入力数が8の場合はブロック全体に電子ビームを照射する。
図24は、部分照射した場合の説明図であり、ここでは、電子ビーム289をブロック281の284の領域に部分照射し、入力数3の第1メタル配線層パターンの露光を行っている。
図25は、電源配線パターンのショット数例の説明図であり、上段図は3つの論理演算セルを配置した例を示している。
符号291が高電圧電源配線、符号292が低電圧電源配線であり、サイズLは10μmであり、破線293〜295に囲まれた位置に3つの論理演算セルが配置されているとする。
なお、統一化した第1メタル配線層用のブロック281は180度回転後、X軸反転後、X軸反転かつ180度回転後も同一形状になるので、論理演算セルの回転後および反転後も含めたブロック作成数は1個、即ち、ブロック281のみになる。
この場合、論理演算回路の入力数に応じて、論理演算セル280の全体、または一部を抽出し、nチャネル型MOSFET回路とpチャネル型MOSFET回路を接続するパターンとコンタクト層パターン、および必要に応じて、その他の第1メタル配線層パターンを配置する。
図26は、2入力NANDセルと2入力NORセルの構成説明図であり、上図が2入力NANDセルの構成説明図であり、下図が2入力NORセルの構成説明図である。
上図に示す2入力NANDセル320においては、ゲート層パターン321がnチャネル型MOSFETAとpチャネル型MOSFETAを、ゲート層パターン322がnチャネル型MOSFETBとpチャネル型MOSFETBを制御する。
電源配線パターン171,172とパターン323以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン323には可変矩形露光を行う。
電源配線パターン231,232とパターン333以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン333には可変矩形露光を行う。
図27は、3入力NANDセルと3入力NORセルの構成説明図であり、上図が3入力NANDセルの構成説明図であり、下図が3入力NORセルの構成説明図である。
上図に示す3入力NANDセル340においては、ゲート層パターン341がnチャネル型MOSFETAとpチャネル型MOSFETAを、ゲート層パターン342がnチャネル型MOSFETBとpチャネル型MOSFETBを、ゲート層パターン343がnチャネル型MOSFETCとpチャネル型MOSFETCを制御する。
電源配線パターン171,172とパターン344以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン344には可変矩形露光を行う。
電源配線パターン231,232とパターン354以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン354には可変矩形露光を行う。
図28は、4入力NANDセルと4入力NORセルの構成説明図であり、上図が4入力NANDセルの構成説明図であり、下図が4入力NORセルの構成説明図である。
上図に示す4入力NANDセル360においては、ゲート層パターン361がnチャネル型MOSFETAとpチャネル型MOSFETAを、ゲート層パターン362がnチャネル型MOSFETBとpチャネル型MOSFETBを、ゲート層パターン363がnチャネル型MOSFETCとpチャネル型MOSFETCを、ゲート層パターン364がnチャネル型MOSFETDとpチャネル型MOSFETDを制御する。
電源配線パターン171,172とパターン365以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン365には可変矩形露光を行う。
電源配線パターン231,232とパターン375以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン375には可変矩形露光を行う。
図29は、2入力ANDセルと2入力ORセルの構成説明図であり、上図が2入力ANDセルの構成説明図であり、下図が2入力ORセルの構成説明図である。
上図に示す2入力ANDセル380においては、ゲート層パターン381がnチャネル型MOSFETAとpチャネル型MOSFETAを、ゲート層パターン382がnチャネル型MOSFETBとpチャネル型MOSFETBを制御する。
電源配線パターン171,172とパターン383、384、385以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン383、384、385には可変矩形露光を行う。
電源配線パターン231,232とパターン403、404、405以外の第1メタル配線屠パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン403、404、405には可変矩形露光を行う。
図30は、4入力AND−OR−INVERTERセル(1)と4入力OR−AND−INVERTERセル(1)の構成説明図であり、上図が4入力AND−OR−INVERTERセル(1)の構成説明図であり、下図が4入力OR−AND−INVERTERセル(1)の構成説明図である。
電源配線パターン171,172とパターン425以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン425には可変矩形露光を行う。
電源配線パターン231,232とパターン435以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン435には可変矩形露光を行う。
図31は、4入力AND−OR−INVERTERセル(2)と4入力OR−AND−INVERTERセル(2)の構成説明図であり、上図が4入力AND−OR−INVERTERセル(2)の構成説明図であり、下図が4入力OR−AND−INVERTERセル(2)の構成説明図である。
電源配線パターン171,172とパターン445以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン445には可変矩形露光を行う。
電源配線パターン231,232とパターン455以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン455には可変矩形露光を行う。
図32は、4入力AND−OR−INVERTERセル(3)と4入力OR−AND−INVERTERセル(3)の構成説明図であり、上図が4入力AND−OR−INVERTERセル(3)の構成説明図であり、下図が4入力OR−AND−INVERTERセル(3)の構成説明図である。
電源配線パターン171,172とパターン465以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン465には可変矩形露光を行う。
電源配線パターン231,232とパターン475以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン475には可変矩形露光を行う。
図33及び図34は、5入力AND−OR−INVERTERセルと5入力OR−AND−INVERTERセルの構成説明図であり、図33が5入力AND−OR−INVERTERセルの構成説明図であり、図34が5入力OR−AND−INVERTERセルの構成説明図である。
電源配線パターン171,172とパターン496以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン496には可変矩形露光を行う。
電源配線パターン231,232とパターン506以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン506には可変矩形露光を行う。
図35及び図36は、6入力AND−OR−INVERTERセルと6入力OR−AND−INVERTERセルの構成説明図であり、図35が6入力AND−OR−INVERTERセルの構成説明図であり、図36が6入力OR−AND−INVERTERセルの構成説明図である。
電源配線パターン171,172とパターン517以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン517には可変矩形露光を行う。
電源配線パターン231,232とパターン527以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン527には可変矩形露光を行う。
図37及び図38は、XORセル及びXNORセルの構成説明図であり、図37がXORセルの構成説明図であり、図38がXNORセルの構成説明図である。
図37に示すXORセル530においては、ゲート層パターン531と533がnチャネル型MOSFETAとpチャネル型MOSFETAを、ゲート層パターン532と534がnチャネル型MOSFETBとpチャネル型MOSFETBを制御する。
電源配線パターン171,172とパターン535、536、537以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン535、536、537には可変矩形露光を行う。
図39は、駆動能力が2倍の2入力NANDセルと2入力NORセルの構成説明図であり、上図が2入力NANDセルの構成説明図であり、下図が2入力NORセルの構成説明図である。
電源配線パターン171,172とパターン575以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン575には可変矩形露光を行う。
電源配線パターン231,232とパターン585以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン585には可変矩形露光を行う。
図40及び図41は、駆動能力が2倍の3入力NANDセルと3入力NORセルの構成説明図であり、図40が3入力NANDセルの構成説明図であり、図41が3入力NORセルの構成説明図である。
電源配線パターン171,172とパターン597以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン597には可変矩形露光を行う。
電源配線パターン231,232とパターン607以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン231,232とパターン607には可変矩形露光を行う。
図42は、INVERTERセルの構成説明図であり、INVERTER610においては、ゲート層パターン611がnチャネル型MOSFETAとpチャネル型MOSFETAを制御する。
電源配線パターン171,172とパターン612以外の第1メタル配線層パターンは、ブロック281に電子ビームを部分照射して露光を行い、電源配線パターン171,172とパターン612には可変矩形露光を行う。
図43は、1つのトランジスタに2つ以上のトランジスタが接続されている箇所が3箇所存在する論理演算セルの構成説明図であり、論理演算セル700では、トランジスタ同士を接続するパターンを4個、即ち、パターン701〜704及びパターン705〜708配置するものであり、この内の1個ずつ、例えば、パターン704とパターン705を機能b、即ち、nチャネル型MOSFET回路とpチャネル型MOSFET回路を接続し、両方の回路から値が出力されるパターンとする。
図44は、論理演算セルが、90度回転、270度回転、X軸反転かつ90度回転、X軸反転かつ270度回転で配置される場合の論理演算セルの構成説明図であり、この場合の論理演算セル710は、図23に示した論理演算セル280を90度回転したものである。
図45参照
図45は、ダミーパターンを抽出したブロックの構成説明図であり、ダミーパターン用ブロック720には、矩形パターンからあるダミーパターン721が設けられ、このダミーパターン用ブロック720はブロックマスクに1個格納する。
まず、各論理演算回路のセルを、例えば、論理演算セル280を基に構築するが、その際に、論理演算回路の入力数に応じて、論理演算セル280の全体、または一部を抽出し、コンタクト層パターン、nチャネル型MOSFET回路とpチャネル型MOSFET回路を接続する第1メタル配線層パターン、及び、ANDセルのように論理演算回路と論理演算回路との間を接続する第1メタル配線層パターンを配置する。
まず、ブロックマスク製造用露光データ処理において、上述の半導体装置設計方法により作成したセルライブラリを参照し、例えば、ブロック281をブロックマスク製造用露光データに格納する。
例えば、nチャネル型MOSFET回路とpチャネル型MOSFET回路の関係が逆になっている論理演算回路のセル同士では、上記の実施例1で示したように回転後または反転後のブロック同士が同一になるので、図26乃至図41に示した論理演算セル同士では、nチャネル型MOSFET回路とpチャネル型MOSFET回路の関係が逆になっており、回転後または反転後のブロック同士が同一になる。
したがって、論理演算回路セルについて格納するブロックの数は50個〔=(25種×4)/2〕となる。
即ち、1個の第1メタル配線層パターンを統一化した論理演算セルのブロック281、50個の論理演算回路セルのブロック、48個のSRAM用ブロック、及び、1個のダミーパターン用ブロックの計100個となる。
a.上述の半導体装置設計方法により作成した設計データと上述のブロックマスク製造用 露光データ処理で作成したブロックマスク製造用露光データを入力する。
b.次いで、設計データから、論理演算セルの第1メタル配線層パターンとコンタクト層 パターンをブロックとして抽出する。
c.次いで、コンタクト層パターンにおいては、抽出したブロックがブロックマスク製造 用露光データに格納されているブロックと同一であるか確認する。
d.次いで、第1メタル配線層パターンにおいては、抽出したブロックとブロックマスク 製造用露光データに格納されているブロックを比較し、電源配線パターン、nチャネ ル型MOSFET回路とpチャネル型MOSFET回路を接続するパターン、論理演 算回路と論理演算回路との間を接続するパターンなど、一致しないパターンを可変矩 形露光パターンとする。
e.その他、SRAMのコンタクト層パターンと第1メタル配線層パターン、ダミーパタ ーンをブロックとして抽出し、ブロックマスク製造用露光データに格納されているブ ロックと同一であるか確認する。
f.次いで、ブロックマスク製造用露光データに格納されているブロックと一致がとれた ブロックおよびブロックのブロックマスク上の位置、ブロックをウェーハ上に露光す る位置などをウェーハ製造用露光データに格納する。
同様に、可変矩形露光パターンおよび可変矩形露光パターンをウェーハ上に露光す る位置などをウェーハ製造用露光データに格納する。
再び、図1参照
(付記1) 電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、電子回路装置を構築する複数のセルから2種類のセル1,2を選定し、前記2種類のセル1,2の一方のセル1を回転させ、または反転させ、または回転且つ反転させる工程と、前記回転後または反転後または回転且つ反転後のセル3〜5を前記2種類のセル1,2の他方のセル2に置き換えてデータベース化してセルライブラリを作成する工程とを有し、前記セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第1の配線層パターン、ゲート層に入力を伝える第2の配線層パターン、電源配線を構成する第3の配線層パターン、前記電源配線をn型領域及びp型領域に接続する第4の配線層パターン、n型トランジスタとp型トランジスタとを接続するとともに出力を取り出す第5の配線層パターンに区分し、複数の電子回路装置の回路パターンに対して前記第3の配線パターン及び第5の配線パターンを除いて配線層パターンを共通化することを特徴とする電子回路装置設計方法。
(付記2) 前記セル1,2がインバータセルの場合、回転後または反転後も同一セル3,4になるように前記回路パターンの配置を決定することを特徴とする付記1に記載の電子回路装置設計方法。
(付記3) 電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光データ作成方法であって、付記1に記載のセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、前記ブロックに対応する電子ビーム露光データを作成して、前記ブロックに対応する電子ビーム露光データから前記ブロックを搭載したブロックマスクを作成する工程と、前記セルライブラリを基に作成した電子回路装置設計データからセルを抽出し、前記ブロックに対応する電子ビーム露光データに基づいてウェーハ製造用露光データを作成する工程を有することを特徴とする電子ビーム露光データ作成方法。
(付記4) 電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光方法であって、付記3に記載のウェーハ製造用露光データを露光装置に入力して、付記3に記載のブロックマスクを使用して一括露光することを特徴とする電子ビーム露光方法。
(付記5) 付記3に記載のブロックマスクの作成工程で作成したことを特徴とするブロックマスク。
(付記6) ダミーパターンを抽出したブロックを搭載していることを特徴とする付記5に記載のブロックマスク。
(付記7) NANDセル用のコンタクト層パターン及び配線層パターンと、NORセル用のコンタクト層パターン及び配線層パターンとを共用していることを特徴とする付記5または付記6に記載のブロックマスク。
2 セル
3 回転後のセル
4 反転後のセル
5 回転且つ反転後のセル
10 NANDセル
11 n型拡散層パターン
12 p型拡散層パターン
13 ゲート層パターン
14 ゲート層パターン
15〜21 コンタクト層パターン
22〜29 配線層パターン
30 NORセル
31 n型拡散層パターン
32 p型拡散層パターン
33 ゲート層パターン
34 ゲート層パターン
35〜41 コンタクト層パターン
42〜49 配線層パターン
51 配線層パターン
52 配線層パターン
53 配線層パターン
60 INVERTERセル
61 NANDセル
62 NORセル
63 ANDセル
64 ORセル
65 AND−OR−INVERTERセル
66 OR−AND−INVERTERセル
67 AND−OR−INVERTERセル
68 OR−AND−INVERTERセル
69 AND−OR−INVERTERセル
70 OR−AND−INVERTERセル
71 AND−OR−INVERTERセル
72 OR−AND−INVERTERセル
73 AND−OR−INVERTERセル
74 OR−AND−INVERTERセル
75 AND−OR−INVERTERセル
76 OR−AND−INVERTERセル
77 XOR回路
771 〜774 回路要素
78 XNOR回路
781 〜784 回路要素
79 NANDセル
80 NORセル
81 NANDセル
82 NORセル
83 2入力NANDセル
84 2入力NORセル
91 電子銃
92 電子ビーム
93 第1アパーチャ
94 第2アパーチャ
95 偏向器
96 偏向器
97 ウェーハ
98 ブロックマスク
99 開口
100 セルライブラリ
101 ブロックマスク製造用露光データ
102 設計データ
103 設計データ
104 設計データ
105 ウェーハ製造用露光データ
106 ウェーハ
107 ウェーハ製造用露光データ
108 ウェーハ
109 ウェーハ製造用露光データ
110 ウェーハ
111〜114 セル
120 トランジスタレベル回路
130 セル
131〜133 ゲート層パターン
134〜136 第1メタル配線層パターン
141〜144 第1メタル配線層パターン
151〜153 第1メタル配線層パターン
161〜164 コンタクト層パターン
165,166 領域
171,172 電源配線パターン
231,232 電源配線パターン
280 論理演算セル
281 ブロック
720 ダミーパターン用ブロック
721 ダミーパターン
Claims (3)
- 電子回路装置の回路パターンを電子ビームで露光するための電子回路装置設計方法であって、前記電子回路装置を構築する複数のセルから2種類のセルを選定し、前記2種類のセルの内、一方のセルを回転させ、または反転させ、または、回転且つ反転させる工程と、
前記回転後または反転後または回転且つ反転後のセルを、前記2種類のセルの他方のセルに置き換えてデータベース化してセルライブラリを作成する工程とを有し、
前記セルを回転させ、または反転させ、または回転且つ反転させる工程において、配線層パターンをトランジスタ同士を接続する第1の配線層パターン、ゲート層に入力を伝える第2の配線層パターン、電源配線を構成する第3の配線層パターン、前記電源配線をn型領域及びp型領域に接続する第4の配線層パターン、n型トランジスタとp型トランジスタとを接続するとともに出力を取り出す第5の配線層パターンに区分し、複数の前記電子回路装置の回路パターンに対して前記第3の配線パターン及び第5の配線パターンを除いて配線層パターンを共通化することを特徴とする電子回路装置設計方法。 - 電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光データ作成方法であって、
請求項1に記載のセルライブラリから電子ビームで一括露光するパターン群からなるブロックを抽出し、前記ブロックに対応する電子ビーム露光データを作成して、前記ブロックに対応する電子ビーム露光データから前記ブロックを搭載したブロックマスクを作成する工程と、
前記セルライブラリを基に作成した電子回路装置設計データからセルを抽出し、前記ブロックに対応する電子ビーム露光データに基づいてウェーハ製造用露光データを作成する工程を有することを特徴とする電子ビーム露光データ作成方法。 - 電子回路装置の回路パターンを電子ビームで露光するための電子ビーム露光方法であって、請求項2に記載のウェーハ製造用露光データを露光装置に入力して、請求項2に記載のブロックマスクを使用して一括露光することを特徴とする電子ビーム露光方法。
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