CN115528044A - 集成电路装置及其制造方法及系统 - Google Patents

Abstract

一种集成电路装置及其制造方法及系统，集成电路(integrated circuit，IC)装置包括电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包括沿着第一轴延长的多个下部导电图案。上部金属层包括沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包括用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包括与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。

Description

集成电路装置及其制造方法及系统

技术领域

本揭示是关于一种集成电路装置，特别是关于一种包含下部金属层及上部金属层的集成电路装置。

背景技术

集成电路(integrated circuit，IC)装置包括以IC布局图(亦称为“布局图”)表示的一或多个半导体装置。布局图是阶层式的并且包括根据半导体装置的设计规范执行较高阶功能的模组。模组经常由单元组合构建，其中每个单元表示用以执行具体功能的一或多个半导体结构。具有预设计的布局图的单元(有时称为标准单元)储存在标准单元库(为了简便起见后文为“程序库”或“单元程序库”)中并且可由各种工具(诸如电子设计自动化(electronic design automation，EDA)工具)存取，以产生、最佳化及验证用于IC的设计。

布局图在设计规则的上下文中产生。设计规则集合限制对应图案在布局图中的放置，例如，地理/空间限制、连接性限制、或类似者。经常，设计规则集合包括关于在相邻或抵靠单元中的图案之间的间隔或其他相互作用的设计规则子集，其中图案表示金属化层中的导体。布线及放置是其中连接装置中的不同元件之处。在布局中布线及放置的目标之一是减少所需的布线量并且借此提高由半导体装置消耗的功率及空间。

发明内容

本揭示的一实施例提供一种集成电路装置，包含一电路区域、一下部金属层以及一上部金属层。下部金属层在电路区域上方，并且包含沿着一第一轴延长的多个下部导电图案。上部金属层在下部金属层上方，并且包含多个上部导电图案以及一第一横向上部导电图案。多个上部导电图案沿着横向于第一轴的一第二轴延长，多个上部导电图案包含用以将电路区域电气耦接到电路区域外部的外部电路的至少一输入或输出。第一横向上部导电图案与多个上部导电图案之中的一第一上部导电图案连续并且沿着第一轴从第一上部导电图案突出，第一横向上部导电图案在多个下部导电图案之中的一第一下部导电图案上方并且电气耦接到第一下部导电图案。

本揭示的另一实施例提供一种制造一集成电路装置的方法，方法包含在其上有多个晶体管的一基板上方沉积一下部金属层；图案化下部金属层以形成沿着一第一轴延长的多个下部导电图案；在下部金属层上方沉积一上部金属层；以及图案化上部金属层以形成沿着横向于第一轴的一第二轴延长的多个上部导电图案，以及一第一横向上部导电图案，与多个上部导电图案之中的一第一上部导电图案连续并且沿着第一轴从第一上部导电图案突出。

本揭示的另一实施例提供一种制造集成电路装置的系统，包含至少一处理器以及至少一记忆体。至少一记忆体储存用于一或多个程序的计算机程序码。当至少一处理器执行储存在至少一记忆体中的计算机程序码时，计算机程序码及至少一处理器用以导致系统产生一集成电路装置的一布局图，布局图储存在一非暂时性计算机可读取媒体上。产生布局图包含在布局图中与一第二单元抵靠放置一第一单元，并且第一单元或第二单元的至少一者包含多个主动区域；多个栅极区域，在多个主动区域上方并且横向于多个主动区域；一下部金属层，在多个栅极区域上方；以及一上部金属层，在下部金属层上方，上部金属层包含一L形或括号形状的上部导电图案。

附图说明

当结合附图阅读时，自以下详细描述将最佳地理解本案的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。

图1是根据一些实施例的IC装置的方块图；

图2是根据一些实施例的IC装置的电路区域的示意性电路图；

图3A及图3B是根据一些实施例的在IC装置的电路区域的布局图的各个层处的示意图；

图3C是根据一些实施例的IC装置的电路区域的布局图的一部分的放大示意图；

图4是根据一些实施例的IC装置的沿着图3B中的线IV-IV截取的示意性横截面图；

图5是根据一些实施例的IC装置的电路区域的布局图的简化示意图；

图6是根据一些实施例的IC装置的电路的方块图；

图7A及图7B是根据一些实施例的在IC装置的电路区域的布局图的各个层处的示意图；

图7C及图7D是根据一些实施例的IC装置的电路区域的布局图的各个部分的放大示意图；

图8是根据一些实施例的IC装置的电路区域的布局图的简化示意图；

图9A是根据一些实施例的构成IC装置中的各个单元的电路区域的布局图的简化示意图；

图9B是根据一些实施例的IC装置的电路区域的布局图的一部分的放大示意图；

图10是根据一些实施例的构成IC装置中的各个单元的电路区域的布局图的简化示意图；

图11A至图11C是根据一些实施例的各个方法的流程图；

图12是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；

图13是根据一些实施例的IC装置制造系统及与其相关联的IC制造流程的方块图。

【符号说明】

2h:双单元高度

4M0A-3:导电图案

4M0B-1:导电图案

4M0B-4:导电图案

4M0B-5:导电图案

4M1-3:导电图案

4M1-5:导电图案

4MD-10:MD接触结构

4MD-3:MD接触结构

4MD-8:MD接触结构

4MD-9:MD接触结构

4NA1:晶体管

4NA2:晶体管

4PO-4:栅电极

4PO-5:栅电极

4V0-4:通孔结构

4VB-3:过孔结构

4VD-2:通孔结构

4VD-5:通孔结构

4VG-3:通孔结构

4VG-4:通孔结构

4V0-5:通孔结构

561(560):边缘

562(560):边缘

563(560):边缘

564(560):边缘

5M0-1:M0导电图案

5M0-2:M0导电图案

5M0-3:M0导电图案

5M1-1:M1导电图案

5M1-2:M1导电图案

5M1-3:M1导电图案

5M1-4:M1导电图案

5M1-5:M1导电图案

5OD-1:主动区域

5OD-2:主动区域

5PO-1:栅极区域

5PO-2:栅极区域

5PO-3:栅极区域

5PO-4:栅极区域

5PO-5:栅极区域

5PO-6:栅极区域

100:IC装置

102:巨集

104:区域

200:电路区域

300:电路区域

301:中心线

302:中心线

303:中心线

311:空间

321:第一M1导电图案

322:横向M1导电图案

323:边缘

324:边缘

325:边缘

326:转角

361:边缘

361(360):边缘

362:边缘

362(360):边缘

363(360):边缘

364(360):边缘

400:IC装置

421:第一M1导电图案

422:横向M1导电图案

426:线

430:基板

431:第一侧

432:第二侧

433:背侧

434:前侧

435:导电图案

441:N井

442:N井

443:N井

444:P井

450:互连结构

451:栅极介电层

452:栅极介电层

453:栅极介电层

454:栅极介电层

500:电路区域

523:边缘

525:边缘

600:电路

700:电路区域

711:主动区域

712:主动区域

713:主动区域

714:主动区域

715:边缘

716:边缘

717:边缘

718:边缘

719:边缘

720:主动区域

721:主动区域

722:主动区域

723:主动区域

724:主动区域

725:主动区域

726:主动区域

727:主动区域

728:主动区域

729:主动区域

730:主动区域

731:切割聚硅区域

732:切割聚硅区域

733:切割聚硅区域

738:V0通孔结构

739:V0通孔结构

741:M0导电图案

742:M0导电图案

743:M0导电图案

744:M0导电图案

745:M0导电图案

746:M0导电图案

747:M0导电图案

748:M0导电图案

749:M0导电图案

754:V0通孔结构

755:V0通孔结构

756:V0通孔结构

760:2D导电图案

761:第一区段

762:第二区段

763:第三区段

764:V0通孔结构

765:M0导电图案

766:V0通孔结构

767:M0导电图案

768:V0通孔结构

772:M1导电图案

775:M1导电图案

777:M1导电图案

779:M1导电图案

800:电路区域

811:主动区域

812:主动区域

813:主动区域

814:主动区域

815:边缘

816:边缘

817:边缘

818:边缘

819:边缘

820:栅极区域

821:栅极区域

822:栅极区域

823:栅极区域

824:栅极区域

825:栅极区域

826:栅极区域

827:栅极区域

828:栅极区域

829:栅极区域

830:栅极区域

835:边缘

836:边缘

837:边缘

842:M0导电图案

843:M0导电图案

844:M0导电图案

845:M0导电图案

846:M0导电图案

847:M0导电图案

848:M0导电图案

854:V0通孔结构

855:V0通孔结构

856:V0通孔结构

860:M1导电图案

871:M1导电图案

872:M1导电图案

873:M1导电图案

874:M1导电图案

875:M1导电图案

876:M1导电图案

877:M1导电图案

878:M1导电图案

879:M1导电图案

900:电路区域

901:间隙

902:部分

916:边缘

916':边缘

919:共同边缘

944:M0导电图案

945:M0导电图案

946:M0导电图案

954:通孔结构

954':V0通孔结构

955:通孔结构

955':V0通孔结构

956:通孔结构

956':V0通孔结构

979:M1导电图案

979':M1导电图案

1000:电路区域

1100A:方法

1100B:方法

1100C:方法

1105:方块

1115:方块

1125:方块

1135:方块

1145:方块

1155:方块

1165:方块

1200:电子设计自动化系统

1202:硬件处理器

1204:非暂时性计算机可读取储存媒体

1206:计算机程序码

1207:程序库

1208:总线

1210:I/O接口

1212:网络接口

1214:网络

1242:使用者界面

1300:集成电路制造系统

1320:设计室

1322:IC设计布局图

1330:遮罩室

1332:数据准备

1344:遮罩制造

1345:遮罩

1350:IC制造商/生产商

1352:制造工具

1353:半导体晶圆

1360:IC装置

a:最小距离

A1:输入

A2:输入

b:最小距离

B1:输入

B2:输入

BM0:背侧金属零层

c:最小宽度

C:节点

CP:时钟输入

CPO:标记

CPP:节距

D:节点

E:节点

h:一个单元高度

IV-IV:线

l:最小长度

M0:层

M0A-1:导电图案

M0A-2:导电图案

M0A-3:导电图案

M0A-4:导电图案

M0B-1:导电图案

M0B-2:导电图案

M0B-3:导电图案

M0B-4:导电图案

M0B-5:导电图案

M1:层

M1-1:导电图案

M1-2:导电图案

M1-3:导电图案

M1-4:导电图案

M1-5:导电图案

MD:标记

MD-1:接触结构

MD-2:接触结构

MD-3:接触结构

MD-4:接触结构

MD-5:接触结构

MD-6:接触结构

MD-7:接触结构

MD-8:接触结构

MD-8:接触结构

MD-9:接触结构

MD-10:接触结构

NA1:晶体管

NA2:晶体管

NB1:晶体管

NB2:晶体管

OD:标记

OD-1:主动区域

OD-2:主动区域

PA1:晶体管

PA2:晶体管

PB1:晶体管

PB2:晶体管

PO:标记

PO-1:栅极区域

PO-2:栅极区域

PO-3:栅极区域

PO-4:栅极区域

PO-5:栅极区域

PO-6:栅极区域

Q:输出

r:最小宽度

r2r:设计规则

SE:扫描使能输入

SI:扫描输入

t:最小距离

V0:通孔零层

V0-1:通孔结构

V0-2:通孔结构

V0-3:通孔结构

V0-4:通孔结构

V0-5:通孔结构

VB:标记

VB-2:过孔结构

VB-3:过孔结构

VD:通孔到装置

VD/VG:标记

VD-1:通孔结构

VD-3:通孔结构

VD-4:通孔结构

VD-5:通孔结构

VDD:第一节点/第一电源电压

VG:通孔到栅极

VG-1:通孔结构

VG-2:通孔结构

VG-3:通孔结构

VG-4:通孔结构

VIA0:通孔零层

VSS:第二节点/第二电源电压

x:最小距离

y:最小距离

ZN:输出

具体实施方式

以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的特征。下文描述部件、材料、值、步骤、布置或类似者的具体实例以简化本案。当然，此等仅为实例且不为限制性。可以预期其他部件、材料、值、步骤、布置或类似者。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本案可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。

另外，为了便于描述，本文可使用空间相对性术语(诸如“在……之下”、“在……下方”、“下部”、“在……上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。

集成电路(integrated circuit，IC)装置包含具有对应导电图案的各个金属层，此等导电图案用于耦接或布线IC装置的各个电路。通常，金属层中的导电图案沿着相同轴或方向延长。此种导电图案有时被称为一维(one-dimensional，1D)导电图案。在一些实施例中，金属层包含至少一个二维(two-dimensional，2D)导电图案，此导电图案具有如金属图案中的其他1D导电图案沿着第一轴延长的第一部分及沿着横向于第一轴的第二轴延长的第二部分。在一些实施例中，具有2D导电图案的金属层通过三个或更多个连续通孔电气耦接到下层金属层。在至少一个实施例中，具有2D导电图案的金属层是金属一(metal-one，M1)层，及/或三个或更多个连续通孔是在IC装置的通孔零(via-zero，VIA0或V0)层中。在至少一个实施例中，与其中不使用2D导电图案的其他方法相比，在用于布线的金属层中使用一或多个2D导电图案使得可能减小宽度(亦称为“单元节距”)及/或改进IC装置的电路区域的栅极密度。在至少一个实施例中，类似优点可通过在金属层中使用一或多个2D导电图案连同在用于布线的下层通孔层中使用三个或更多个连续通孔来实现。

图1是根据一些实施例的IC装置100的方块图。

在图1中，IC装置100尤其包含巨集102。在一些实施例中，巨集102包含下列的一或多个：记忆体、电网、一或多个单元、反向器、锁存器、缓冲器及/或可在单元程序库中数字地表示的任何其他类型的电路布置。在一些实施例中，巨集102在类似于模组化程序设计的架构阶层的上下文中理解，其中子常式/程序由主程序(或由其他子常式)调用以执行给定的计算功能。在此上下文中，IC装置100使用巨集102来执行一或多个给定功能。由此，在此上下文中并且就架构阶层而言，IC装置100类似于主程序并且巨集102类似于子常式/程序。在一些实施例中，巨集102是软巨集。在一些实施例中，巨集102是硬巨集。在一些实施例中，巨集102是以暂存器转移层(register-transfer level，RTL)代码数字地描述的软巨集。在一些实施例中，合成、放置及布线尚未在巨集102上执行，以使得软巨集可以合成、放置及布线用于各种处理节点。在一些实施例中，巨集102是以二进制文件格式(例如，图形数据库系统II(Graphic Database System II，GDSII)串流格式)数字地描述的硬巨集，其中二进制文件格式表示平面几何形状、文本标记、其他信息及以阶层形式的巨集102的一或多个布局图的类似者。在一些实施例中，合成、放置及布线已经在巨集102上执行，以使得硬巨集专属于特定处理节点。

巨集102包括区域104，此区域包含至少一个2D导电图案。在一些实施例中，在前端工艺(front-end-of-line，FEOL)制造中，区域104包含其上形成有电路的半导体基板。此外，在半导体基板之上及/或之下，区域104包含在后端工艺(Back End of Line，BEOL)制造中在绝缘层上方及/或下方堆叠的各个金属层。BEOL提供IC装置100的电路的布线，此IC装置包括巨集102及区域104。金属层包含在第一方向(例如，沿着X轴)上或在横向于第一方向的第二方向(例如，沿着Y轴)上延伸的导电图案。在一些实施例中，第一方向与第二方向正交。区域104中的至少一个金属层仅包含在仅第一方向(亦即，具有在第一方向上延伸的长或纵向轴)或第二方向(亦即，具有在第二方向延伸的长或纵向轴)上延伸或延长的1D导电图案。如本文描述，区域104中的另外金属层不仅包含1D导电图案，亦包含至少一个2D导电图案。

图2是根据一些实施例的IC装置的电路区域200的示意性电路图。在至少一个实施例中，电路区域200对应于图1中的区域104的一部分。在图2中的示例性构造中，电路区域200包含具有两个二输入与门(2-input AND gates)的与或非(AND-OR-Invert，AOI)逻辑，此等栅极对应于有时被称为AOI22D1单元的标准单元。在区域104中包括的其他示例性电路区域或标准单元包括但不限于AND、OR、NAND、NOR、XOR、INV、或与非(OR-AND-Invert，OAI)、MUX、正反器、BUFF、锁存器、延迟、时钟、记忆体、或类似者。

电路区域200包含输入A1、A2、B1、B2，输出ZN，及电气耦接在一起以在操作中执行电路区域200的预定功能的多个晶体管A1、PA2、PB1、PB2、NA1、NA2、NB1、NB2。在电路区域200中的晶体管的实例包括但不限于金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、P通道金属氧化物半导体(P-channel metal-oxide semiconductor，PMOS)、N通道金属氧化物半导体(N-channelmetal-oxide semiconductor，NMOS)、双极接面晶体管(bipolar junction transistor，BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(P-channel field effecttransistor/N-channel field effect transistor，PFET/NFET)、FinFET、具有升高的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET、或类似者。在图2中的示例性构造中，电路区域200包含PMOS晶体管PA1、PA2、PB1、PB2，及NMOS晶体管NA1、NA2、NB1、NB2。

晶体管PA1、NA1的栅极电气耦接到输入A1。晶体管PA2、NA2的栅极电气耦接到输入A2。晶体管PB1、NB1的栅极电气耦接到输入B1。晶体管PB2、NB2的栅极电气耦接到输入B2。

晶体管PB1、PB2的源极电气耦接到第一电源电压的第一节点(或轨)。第一节点(或轨)及第一电源电压在本文中统称为VDD。晶体管PB1、PB2的漏极电气耦接到节点C。因此，晶体管PB1、PB2在VDD与节点C之间并列地电气耦接。晶体管PA1、PA2的源极电气耦接到节点C。晶体管PA1、PA2的漏极电气耦接到输出ZN。因此，晶体管PA1、PA2在节点C与输出ZN之间并列电气耦接。并列耦接的晶体管PB1、PB2及并列耦接的晶体管PA1、PA2在节点C处串联电气耦接。

晶体管NA2、NB2的源极电气耦接到第二电源电压的第二节点(或轨)。第二节点(或轨)及第二电源电压在本文中统称为VSS(或接地)。晶体管NA2的漏极在节点D处电气耦接到晶体管NA1的源极。因此，晶体管NA1、NA2串联电气耦接。晶体管NB2的漏极在节点E处电气耦接到晶体管NB1的源极。因此，晶体管NB1、NB2串联电气耦接。晶体管NA1、NB1的漏极电气耦接到输出ZN。因此，串联耦接的晶体管NA1、NA2及串联耦接的晶体管NB1、NB2在输出ZN与VSS之间并列耦接。

图3A及图3B是根据一些实施例的在IC装置的电路区域300的布局图的各个层处的示意图。在至少一个实施例中，电路区域300对应于电路区域200。电路区域200及电路区域300的对应元件通过相同元件符号指定。图3A图示了在FEOL阶段中的电路区域300的各个层。图3B额外图示了在BEOL阶段中的电路区域300的若干层。在至少一个实施例中，电路区域300的布局图作为标准单元储存在非暂时性计算机可读取媒体上的标准单元程序库中。

如图3A所示，电路区域300包含多个主动区域OD-1、OD-2。主动区域有时被称为氧化物定义(oxide-definition，OD)区域或源极/漏极区域，并且在附图中用标记“OD”示意性地示出。在至少一个实施例中，主动区域OD-1、OD-2是在如本文描述的基板的第一侧或前侧上方。主动区域OD-1、OD-2沿着第一轴(例如，X轴)延长。主动区域OD-1、OD-2包括P型掺杂剂及/或N型掺杂剂以形成一或多个电路元件或装置。电路元件的实例包括但不限于晶体管及二极管。晶体管的实例包括但不限于金属氧化物半导体场效晶体管(metal oxidesemiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、P通道金属氧化物半导体(P-channel metal-oxide semiconductor，PMOS)、N通道金属氧化物半导体(N-channelmetal-oxide semiconductor，NMOS)、双极接面晶体管(bipolar junction transistor，BJT)、高压晶体管、高频晶体管、P通道及/或N通道场效晶体管(P-channel and/or N-channel field effect transistor，PFET/NFET)等、FinFET、具有升高的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET、或类似者。用以形成一或多个PMOS装置的主动区域有时被称为“PMOS主动区域”，并且用以形成一或多个NMOS装置的主动区域有时被称为“NMOS主动区域”。在关于图3A描述的示例构造中，主动区域OD-1包含PMOS主动区域，并且主动区域OD-2包含NMOS主动区域。其他构造是在各个实施例的范畴内。

电路区域300进一步包含在主动区域OD-1、OD-2上方的多个栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6。栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6沿着第二轴(例如，y轴)延长，此Y轴横向于X轴。栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6沿着X轴以图3A中的CPP(接触聚硅节距)指定的规则节距布置。CPP是在两个直接相邻的栅极区域之间沿着X轴的中心到中心距离。在其间不存在其他栅极区域的情况下，两个栅极区域被认为直接相邻。在图3A中的示例构造中，电路区域300沿着X轴的宽度(或单元节距)是5CPP。栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6包含导电材料，诸如聚硅，其有时被称为“聚硅(poly)”。栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6在附图中用标记“PO”示意性示出。用于栅极区域的其他导电材料(诸如金属)是在各个实施例的范畴内。在图3A中的示例构造中，栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6是功能栅极区域，此等功能栅极区域与主动区域OD-1、OD-2一起构造如本文描述的多个晶体管。在一些实施例中，栅极区域PO-1、PO-6是非功能、或虚拟栅极区域。虚拟栅极区域连同下层主动区域一起不用以形成晶体管，及/或通过虚拟栅极区域连同下层主动区域一起形成的一或多个晶体管不电气耦接到电路区域300中的其他电路及/或包括电路区域300的IC装置。在至少一个实施例中，非功能、或虚拟栅极区域包括在制造的IC装置中的介电材料。

电路区域300进一步包含通过栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6及主动区域OD-1、OD-2构造的多个晶体管。例如，晶体管PB2、PB1、PA1、PA2通过PMOS主动区域OD-1连同对应栅极区域PO-2、PO-3、PO-4、PO-5一起构造。晶体管NB2、NB1、NA1、NA2通过NMOS主动区域OD-2连同对应的栅极区域PO-2、PO-3、PO-4、PO-5一起构造。栅极区域PO-2对应于晶体管PB2、NB2的栅极，并且亦对应于电路区域200的输入B2。栅极区域PO-3对应于晶体管PB1、NB1的栅极，并且亦对应于电路区域200的输入B1。栅极区域PO-4对应于晶体管PA1、NA1的栅极，并且亦对应于电路区域200的输入A1。栅极区域PO-5对应于晶体管PA2、NA2的栅极，并且亦对应于电路区域200的输入A2。晶体管PB2、PB1、PA1、PA2的源极/漏极对应于在对应栅极区域PO-2、PO-3、PO-4、PO-5的相对侧面上的主动区域OD-1的部分。晶体管NB2、NB1、NA1、NA2的源极/漏极对应于在对应栅极区域PO-2、PO-3、PO-4、PO-5的相对侧面上的主动区域OD-2的部分。

电路区域300进一步包含在主动区域OD-1、OD-2中的对应源极/漏极上方并且与此等源极/漏极电气接触的接触结构。接触结构有时被称为金属到装置结构，并且在附图中用标记“MD”示意性地示出。MD接触结构包括在对应主动区域中的对应源极/漏极上方形成的导电材料以定义从主动区域中形成的一或多个装置到IC的其他内部电路或外部电路的电气连接。在图3A中的示例构造中，接触结构MD-1、MD-2、MD-3、MD-4、MD-5是在主动区域OD-1上方，与晶体管PB2、PB1、PA1、PA2的对应源极/漏极电气接触，并且沿着X轴与门栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6交替地布置。在直接相邻的接触结构之间的节距(亦即，沿着X轴的中心到中心距离)与在直接相邻的栅极区域之间的节距CPP相同。接触结构MD-6、MD-7、MD-8、MD-9、MD-10是在主动区域OD-2上方，与晶体管NB2、NB1、NA1、NA2的对应源极/漏极电气接触，并且沿着X轴与门栅极区域PO-1、PO-2、PO-3、PO-4、PO-5、PO-6交替地布置。接触结构MD-1、MD-2、MD-3、MD-4、MD-5、MD-6、MD-7、MD-8、MD-9、MD-10的示例导电材料包括金属。其他构造是在各个实施例的范畴内。

在图3A中的示例构造中，接触结构MD-1、MD-3、MD-5对应于电路区域200中的节点C，并且将通过如本文描述的一或多个金属层电气耦接在一起。接触结构MD-2对应于电路区域200中的VDD。接触结构MD-4、MD-8对应于电路区域200中的输出ZN，并且将通过如本文描述的一或多个金属层电气耦接在一起。接触结构MD-6、MD-10对应于电路区域200中的VSS，并且将通过如本文描述的一或多个金属层电气耦接在一起。接触结构MD-7对应于电路区域200中的节点E。接触结构MD-9对应于电路区域200中的节点D。

电路区域300进一步包含边界(或单元边界)360，此边界包含边缘361、362、363、364。边缘361、362沿着X轴延长，并且边缘363、364沿着Y轴延长。边缘361、362、363、364连接在一起以形成封闭的边界360。在本文描述的放置及布线操作(亦称为“自动放置及布线(automated placement and routing，APR)”)中，将单元放置在其相应边界处彼此抵靠的IC布局图中。边界360有时被称为“放置及布线边界”，并且在附图中用标记“prBoundary”示意性地示出。边界360的矩形形状是实例。各个单元的其他边界形状是在各个实施例的范畴内。边缘361、362与如本文描述的对应M0导电图案(未在图3A中图示)的中心线重合。边缘363、364与虚拟或非功能栅极区域PO-1、PO-6的中心线重合。在边缘361、362之间并且沿着Y轴，电路区域300含有一个PMOS主动区域(亦即，OD-1)及一个NMOS主动区域(亦即，OD-2)，并且被认为具有对应于一个单元高度h的高度。如关于图7A描述，沿着Y轴含有两个PMOS主动区域及两个NMOS主动区域的另一单元或电路区域被认为具有对应于两个单元高度、或双单元高度2h的高度。

图3B图示了电路区域300的布局图中的另外层。为了简便起见，主动区域OD-1、OD-2通过波形括号(或括号)示意性地指示，并且在图3B中省略边界360。

如图3B所示，电路区域300进一步包含在对应栅极区域或接触结构上方并且与此等对应栅极区域或接触结构电气接触的通孔结构。在接触结构上方并且与此接触结构电气接触的通孔结构有时被称为通孔到装置(via-to-device，VD)。在栅极区域上方并且与门栅极区域电气接触的通孔结构有时被称为通孔到栅极(via-to-gate，VG)。VD及VG通孔结构在附图中用标记“VD/VG”示意性地示出。在图3B中的示例构造中，通孔结构VD-1、VD-2、VD-3、VD-4、VD-5是在对应接触结构接触结构MD-1、MD-3、MD-5、MD-4、MD-8上方并且与此等接触结构电气接触。通孔结构VG-1、VG-2、VG-3、VG-4是在对应栅极区域PO-2、PO-3、PO-4、PO-5上方并且与此等栅极区域电气接触。VD及VG通孔结构的示例材料包括金属。其他构造是在各个实施例的范畴内。

电路区域300进一步包含用以从基板的第二侧或背侧延伸穿过包含电路区域300的IC装置的基板的至少一个过孔结构。如本文描述，此种过孔结构用以与对应主动区域中的对应源极/漏极的背侧电气接触。过孔结构有时被称为背侧通孔结构，并且在附图中用标记“VB”示意性地示出。在图3B中的示例构造中，过孔结构VB-1、VB-2、VB-3是在源极/漏极的背侧下方并且与此等背侧电气接触，此等源极/漏极继而在对应接触结构MD-2、MD-6、MD-10下方并且在前侧上与此等对应接触结构电气接触。如本文描述，过孔结构用以将对应源极/漏极电气耦接到背侧金属零层(backside-metal-zero，BM0)中的对应导电图案。在图3B中的示例构造中，过孔结构VB-1用以将对应于接触结构MD-2的晶体管PB1、PB2的源极电气耦接到基板的背侧上的VDD电力轨。过孔结构VB-2用以将对应接触结构MD-6的晶体管NB2的源极电气耦接到基板的背侧上的VSS电力轨。过孔结构VB-3用以将对应接触结构MD-10的晶体管NA2的源极电气耦接到基板的背侧上的相同或不同VSS电力轨。过孔结构的示例材料包括金属。其他构造是在各个实施例的范畴内。

电路区域300进一步包含在VD及VG通孔结构上方相继及交替地布置的多个金属层及通孔层。紧接在VD及VG通孔结构上方并且与此等VD及VG通孔结构电气接触的最底部金属层是M0层，亦即，金属零(metal-zero，M0)层，紧接在M0层上方的下一金属层是M1层，紧接在M1层上方的下一金属层是M2层，或类似者。通孔层VIAn在Mn层与Mn+1层之间布置并且电气耦接Mn层与Mn+1层，其中n是零以上的整数。例如，通孔零(VIA0或V0)层是最底部通孔层，此最底部通孔层在M0层与M1层之间布置并且电气耦接M0层与M1层。其他通孔层是VIA1(或V1)、VIA2(或V2)、或类似者。为了简便起见，M0层、VIA0层及M1层在图3B中示出，并且省略其他金属层及/或通孔层。

如本文描述，M0层是在基板的前侧上的主动区域OD-1、OD-2上方的最底部金属层，或是最靠近此等主动区域的金属层。在一些实施例中，M0层中的所有导电图案属于相同遮罩。在至少一个实施例中，将M0层中的导电图案分为若干遮罩以满足一或多个设计及/或制造需求。例如，在图3B中，M0层中的导电图案包含对应于一个遮罩的导电图案M0A-1、M0A-2、M0A-3、M0A-4，及对应于另一遮罩的导电图案M0B-1、M0B-2、M0B-3、M0B-4、M0B-5。M0A导电图案及M0B导电图案沿着Y轴交替地布置。例如，导电图案M0B-1在一侧上的导电图案M0A-1与另一侧上的导电图案M0A-2、M0A-3之间布置。导电图案M0A-2、M0A-3在一侧上的导电图案M0B-1与另一侧上的导电图案M0B-2、M0B-3、M0B-4、M0B-5之间布置。导电图案M0B-2、M0B-3、M0B-4、M0B-5在一侧上的导电图案M0A-2、M0A-3与另一侧上的导电图案M0A-4之间布置。边界360的边缘361、362对应地与导电图案M0A-1、M0A-4的中心线重合。

在图3B中，导电图案M0A-2、M0A-3沿着X轴在相同列中布置，并且通过空间311分离。这是用于图示导电图案M0A-2、M0A-3彼此断开连接的示例方式，并且反映了在根据图3B中的布局图制造的实际IC装置中的导电图案M0A-2、M0A-3的实体布置。用于图示导电图案M0A-2、M0A-3彼此断开连接的另一方式包括将导电图案M0A-2、M0A-3图示为连续导电图案，但具有在空间311上方的切割M0A遮罩的额外切割M0A(cut-M0A)区域(未图示)。此种切割M0A遮罩指示其中将不形成M0A导电图案的面积。类似地，在图3B中，导电图案M0B-2、M0B-3、M0B-4、M0B-5沿着X轴在相同列中布置，并且通过在相邻导电图案M0B-2、M0B-3、M0B-4、M0B-5之间的各个空间(未编号)分离。指示导电图案M0B-2、M0B-3、M0B-4、M0B-5彼此断开连接的另一方式包括将导电图案M0B-2、M0B-3、M0B-4、M0B-5图示为连续导电图案，但在相邻导电图案M0B-2、M0B-3、M0B-4、M0B-5之间的对应空间上方具有切割M0B(cut-M0B)遮罩的额外切割M0B区域(未图示)。此种切割M0B遮罩指示其中将不形成M0B导电图案的面积。

导电图案M0B-1是在通孔结构VD-1、VD-2、VD-3上方并且与此等通孔结构电气接触，以及将对应电路区域200的节点C的接触结构MD-1、MD-3、MD-5电气耦接在一起。导电图案M0A-2是在通孔结构VG-1上方且与此通孔结构电气接触，以及电气耦接到栅极区域PO-2。导电图案M0A-3是在通孔结构VD-4、VD-5上方并且与此等通孔结构电气接触，以及将对应电路区域200的输出ZN的接触结构MD-4、MD-8电气耦接在一起。导电图案M0B-2是在下层接触结构MD-6上方但不与此下层接触结构电气接触。在至少一个实施例中，提供导电图案M0B-2以满足一或多个设计规则。在至少一个实施例中，导电图案M0B-2省略或与导电图案M0B-3连续。导电图案M0B-3是在通孔结构VG-2上方并且与此通孔结构接触，以及电气耦接到栅极区域PO-3。导电图案M0B-4是在通孔结构VG-3上方并且与此通孔结构接触，以及电气耦接到栅极区域PO-4。导电图案M0B-5是在通孔结构VG-4上方并且与此通孔结构接触，以及电气耦接到栅极区域PO-5。导电图案M0B-5亦在下层接触结构MD-10上方但不与此下层接触结构电气接触。在一或多个实施例中，导电图案M0A-1、M0A-4未电气耦接到电路区域300中的其他元件，并且经提供以满足一或多个设计规则。

在图3B中的示例构造中，在电路区域300中的M0层的所有导电图案沿着X轴延长。换言之，在电路区域300中的M0层的导电图案的每一者是1D导电图案，此1D导电图案具有大于沿着Y轴的尺寸的沿着X轴的尺寸。在一些实施例中，不仅在电路区域300中亦在IC装置的其他电路区域中的M0层的所有导电图案是沿着X轴延长的1D导电图案。在至少一个实施例中，M0层的导电图案的形状是矩形。

电路区域300在M0层上方的VIA0层中进一步包含通孔结构V0-1、V0-2、V0-3、V0-4、V0-5，此等通孔结构在M0层的对应导电图案M0A-2、M0A-3、M0B-3、M0B-4、M0B-5上方并且与此等对应导电图案电气接触。在图3B中的示例构造中，通孔结构V0-2、V0-4对应地重叠通孔结构VD-4、VG-3。其他构造是在各个实施例的范畴内。

电路区域300在VIA0层上方的M1层中进一步包含导电图案M1-1、M1-2、M1-3、M1-4、M1-5。M1层是上部金属层的实例，M0层是下部金属层的实例，M1层中的导电图案是上部导电图案的实例，并且M0层中的导电图案是下部导电图案的实例。上部导电图案包含至少一个输入或输出以将电路区域电气耦接到在电路区域外部的外部电路，并且至少一个上部导电图案是2D导电图案。在图3B中的示例构造中，如本文描述，上部导电图案M1-1、M1-2、M1-3、M1-5、M1-4对应地包括电路区域300的输入B2、B1、A1、A2及输出ZN，并且上部导电图案M1-3是2D导电图案。其他构造是在各个实施例的范畴内。例如，在一些实施例中，电路区域在不同于M1层的上部金属层中(例如，在M2层、或M3层、或较高金属层中)包含至少一个输入或输出，并且在M2、M3、或较高金属层中的至少一个上部导电图案是2D导电图案。

导电图案M1-1是在通孔结构V0-1上方并且与此通孔结构电气接触。因此，栅极区域PO-2穿过通孔结构VG-1、导电图案M0A-2及通孔结构V0-1电气耦接到导电图案M1-1以接收对应于输入B2的输入信号。导电图案M1-2是在通孔结构V0-3上方并且与此通孔结构电气接触。因此，栅极区域PO-3穿过通孔结构VG-2、导电图案M0B-3及通孔结构V0-3电气耦接到导电图案M1-2以接收对应于输入B1的输入信号。导电图案M1-3是在通孔结构V0-4上方并且与此通孔结构电气接触。因此，栅极区域PO-4穿过通孔结构VG-3、导电图案M0B-4及通孔结构V0-4电气耦接到导电图案M1-3以接收对应于输入A1的输入信号。导电图案M1-4是在通孔结构V0-2上方并且与此通孔结构电气接触。因此，接触结构MD-4、MD-8穿过对应通孔结构VD-4、VD-5、导电图案M0A-3及通孔结构V0-2电气耦接到导电图案M1-4以输出对应于输出ZN的输出信号。导电图案M1-5是在通孔结构V0-5上方并且与此通孔结构电气接触。因此，栅极区域PO-5穿过通孔结构VG-4、导电图案M0B-5及通孔结构V0-5电气耦接到导电图案M1-5以接收对应于输入A2的输入信号。导电图案M1-1、M1-2、M1-3、M1-5、M1-4提供对应于输入B2、B1、A1、A2及输出ZN的插脚输出，用于电路区域300到IC装置的其他电路或到外部电路的电气连接。

在图3B中的示例构造中，导电图案M1-1、M1-2、M1-4、M1-5是沿着Y轴延长的1D导电图案。在至少一个实施例中，M1层中的1D导电图案的形状是矩形。导电图案M1-3是沿着X轴及Y轴两者延伸的2D导电图案。

具体地，导电图案M1-3具有L形并且包含第一区段321及与第一区段321连续的第二区段322。第一区段321是沿着Y轴在导电图案M1-3的整个尺寸或长度上方延伸的矩形。第一区段321被认为是类似于1D导电图案M1-1、M1-2、M1-4、M1-5的1D导电图案。例如，1D导电图案M1-1、M1-2，第一区段321，及1D导电图案M1-4、M1-5沿着X轴以相同节距布置。节距是在M1层中的两个直接相邻的导电图案之间沿着X轴的中心到中心距离。在M1层中，在其间不存在其他导电图案的情况下，两个导电图案被认为直接相邻。在一些实施例中，第一区段321及1D导电图案M1-1、M1-2、M1-4、M1-5具有沿着X轴的相同宽度。在图3B中的示例构造中，第一区段321是在M0层的若干导电图案(诸如导电图案M0A-3、M0B-1)上方。然而，VIA0层在第一区段321与下层导电图案M0A-3、M0B-1之间不包含V0通孔结构。

尽管第一区段321被认为是沿着Y轴延长的1D导电图案，第二区段322被认为是与1D导电图案或第一区段321连续并且沿着X轴从1D导电图案或第一区段321突出的横向导电图案。第二区段322是在导电图案M0B-4上方并且通过通孔结构V0-4电气耦接到下层导电图案M0B-4。在图3B中的示例构造中，第二区段322具有沿着Y轴与导电图案M1-4的边缘324对准的边缘323。边缘323沿着Y轴延长并且是第二区段322距第一区段321最远的部分。边缘324沿着Y轴延长并且是导电区段M1-4到第一区段321最近的部分，此第一区段直接邻近导电图案M1-4。沿着Y轴与导电图案M1-4的边缘324对准的所描述的第二区段322的边缘323的构造是实例。其他构造是在各个实施例的范畴内。例如，在一或多个实施例中，如关于图5描述，第二区段322的边缘323沿着Y轴与导电图案M1-4的相对边缘325对准。在至少一个实施例中，如关于图3C描述，第二区段322的边缘323沿着X轴在导电图案M1-4的边缘324、325之间布置。在一或多个实施例中，若满足关于沿着X轴在直接相邻的M1导电图案之间的最小距离的设计规则，则第二区段322沿着X轴突出超过导电图案M1-4的边缘325。在所描述的示例构造中，第二区段322沿着Y轴完全或部分重叠导电图案M1-4。在一或多个实施例中，第二区段322沿着X轴朝向导电图案M1-4突出，但不沿着Y轴重叠导电图案M0B-4，亦即，在图3B中，边缘323在边缘324的左侧上沿着X轴布置。

在一些实施例中，沿着Y轴，M1层的每个1D导电图案的中心线重合下层MD接触结构的中心线或与之对准。例如，导电图案M1-1沿着Y轴的中心线301重合MD接触结构MD-1、MD-6沿着Y轴的中心线或与之对准。导电图案M1-2沿着Y轴的中心线302重合MD接触结构MD-2、MD-7沿着Y轴的中心线或与之对准。导电图案M1-3的第一区段321沿着Y轴的中心线303重合MD接触结构MD-3、MD-8沿着Y轴的中心线或与之对准。因为直接相邻的MD接触结构以与直接相邻的栅极区域之间的节距相同的节距CPP沿着X轴布置，在直接相邻的M1导电图案之间沿着X轴的节距亦是CPP。

图3C是图3B中的含有导电图案M1-3、M1-4的部分的放大示意图。图3C图示了其中导电图案M1-3沿着Y轴重叠导电图案M1-4的宽度的部分的替代布置。

在图3C中，描述了关于M1层中的导电图案及下层VIA0层中的通孔结构的多个设计规则。如本文描述，h是一个单元高度。在2D导电图案M1-3中，横向导电图案322沿着Y轴的最小宽度是c。在相邻的M1导电图案(例如，M1-4及322)之间沿着Y轴的最小距离是a。沿着Y轴从每个M1导电图案(例如，M1-3、M1-4)到最近边缘(例如，单元边界的361、362)的最小距离是b。每个M1导电图案(例如，M1-4)沿着Y轴的最小长度是l。沿着X轴或Y轴从V0通孔结构(例如，V0-2)到上层M1导电图案(例如，M1-4，在本文中亦称为“金属外壳”)的最近边缘的最小距离是x。在一些实施例中，h是50nm～300nm，c≧1nm，b≧1nm，a≧1nm，l≧1nm，并且x是0nm～50nm。此等具体设计规则是实例。其他设计规则是在各个实施例的范畴内。

在一些实施例中，通过使用2D导电图案M1-3，可能提供到电路区域300中的各个晶体管的布线，同时将电路区域300的单元节距(或沿着X轴的宽度)保持在5CPP的期望低值。因此，在一或多个实施例中，可能减小电路区域300的面积及/或增加此电路区域的栅极密度。此种优点是先进制造节点处的显著设计考虑，其中设计规则是严格的及/或各个特征的尺寸经广泛地最小化。根据一些实施例描述的优点可能在不使用2D导电图案的其他方法中无法达成，特别是在先进制造节点处。

图4是根据一些实施例的IC装置400的沿着图3B中的线IV-IV截取的示意性横截面图。IC装置400包含对应于关于图3A至图3C描述的电路区域300的电路区域。图3B中的横截面线IV-IV沿着导电图案M0B-4、M0B-5的纵向中心线延伸，并且随后沿着导电图案M1-3的第一区段321的纵向中心线延伸。在导电图案M0B-4、M0B-5的纵向中心线与第一区段321的纵向中心线之间的转角326对应于图4中的线426。在线426的右侧上的图4的部分对应于沿着导电区段M0B-4、M0B-5的纵向中心线及X轴的横截面图。在线426的左侧上的图4的部分对应于沿着导电图案M1-3的第一区段321的纵向中心线及Y轴的横截面图。具有图3A至图3C中的对应部件的图4中的部件通过前缀为“4”的图3A至图3C的元件符号指定，或通过图3A至图3C的元件符号增加100指定。例如，图3B中的导电图案M1-3对应于图4中的导电图案4M1-3。图3B中的导电图案M1-3的第一区段321对应于在线426的左侧上的图4中的导电图案4M1-3的第一区段421。图3B中的导电图案M1-3的第二区段322对应于在线426的右侧上的图4中的导电区段4M1-3的第二区段422。

如图4所示，IC装置400包含基板430，其上方形成对应于电路区域300的电路区域。在至少一个实施例中，基板430对应于基板102。基板430具有沿着基板430的厚度方向(亦即，沿着Z轴)彼此相对的第一侧431及第二侧432。在至少一个实施例中，第一侧431被称为“上侧”或“前侧”或“装置侧”，而第二侧432被称为“下侧”或“后侧”。

将N型及P型掺杂剂添加到基板430的前侧431以对应地在对应于主动区域OD-2的NMOS主动区域中形成N井441、442、443，并且在对应于主动区域OD-1的PMOS主动区域中形成P井444。在一些实施例中，隔离结构在相邻的P井及N井之间形成。为了简便起见，从图4中省略隔离结构。N井441、442定义晶体管4NA2的源极/漏极。N井442、443定义晶体管4NA1的源极/漏极。P井444定义另一晶体管(未图示)的源极/漏极。晶体管4NA2的栅极包含栅极介电层451、452及栅电极4PO-5的堆叠。晶体管4NA1的栅极包含栅极介电层453、454及栅电极4PO-4的堆叠。在至少一个实施例中，晶体管4NA1、4NA2的每一者包含栅极介电层替代多个栅极介电质。一或多个栅极介电层的示例材料包括HfO2、ZrO2、或类似者。栅电极4PO-4、4PO-5的示例材料包括聚硅、金属、或类似者。

IC装置400进一步包含接触结构，用于将晶体管的源极/漏极电气耦接到IC装置400的电路中的其他电路元件。接触结构包含对应地在P井444及N井443、442、441上方并且与此等P井及N井电气接触的MD接触结构4MD-3、4MD-8、4MD-9、4MD-10。另外，通孔结构4VD-2、4VD-5、4VG-3、4VG-4对应地在MD接触结构4MD-3、4MD-8及栅电极4PO-4、4PO-5上方并且与此等MD接触结构及栅电极电气接触。

IC装置400进一步包含互连结构450，此互连结构是在VD及VG通孔结构上方，并且包含在基板430的厚度方向上(亦即，沿着Z轴)交替布置的多个金属层M0、M1……及多个通孔层V0、V1……。互连结构450进一步包含各个层间介电(interlayer dielectric，ILD)层(未图示)，其中嵌入金属层及通孔层。互连结构450的金属层及通孔层用以使IC装置400的各个元件或电路彼此电气耦接，并且使此等元件或电路与外部电路电气耦接。为了简便起见，在图4中省略M1层之上的金属层及通孔层。M0层包含对应地在通孔结构4VD-2、4VD-5、4VG-3、4VG-4上方并且与此等通孔结构电气接触的导电图案4M0B-1、4M0A-3、4M0B-4、4M0B-5。VIA0层包含对应地在M0层中的导电图案4M0B-4、4M0B-5上方并且与此等导电图案电气接触的通孔结构4V0-4、4V0-5。M1层包含对应地在通孔结构4V0-4、4V0-5上方并且与此等通孔结构电气接触的导电图案4M1-3、4M1-5。导电图案4M1-3是2D导电图案，此2D导电图案包含沿着Y轴延长的第一区段421及与第一区段421连续并且沿着X轴从第一区段421突出的第二区段422。M0层及M1层中的其他导电图案是对应地沿着X轴及Y轴延长的1D导电图案。

IC装置400进一步包含从基板430的背侧432朝向N井441(其是晶体管4NA2的源极/漏极)延伸的过孔结构4VB-3以与N井441的背侧433电气接触。N井441的前侧434与接触结构4MD-10电气接触。

IC装置400进一步包含在基板430的背侧432下方的背侧金属零(backside-metal-zero，BM0)层。在基板430的背侧432上，BM0层是在IC装置400的晶体管的主动区域或源极/漏极下方的最顶部金属层或最靠近此等主动区域或源极/漏极的金属层。在图4中的示例构造中，BM0层包含在过孔结构4VB-3下方并且与此过孔结构电气接触的导电图案435。导电图案435经构造为VSS电力轨。BM0层的其他导电图案(未图示)用以作为VDD或VSS电力轨，用于将电源电压递送到IC装置400的电路。在至少一个实施例中，IC装置400在BM0层下方包含一或多个另外的通孔层、介电层及金属层(未图示)以在IC装置400的电路元件之中形成互连及/或形成到外部电路的电气连接。来自BM0层并且在BM0层下面的通孔层及金属层有时被称为背侧通孔层及背侧金属层。为了简便起见，从图4中省略低于BM0层480的介电层、及背侧通孔及金属层。

图5是根据一些实施例的IC装置的电路区域500的布局图的简化示意图。在至少一个实施例中，电路区域500对应于电路区域300，并且图5是图3B的简化视图。在一些实施例中，图5是在非暂时性计算机可读取媒体上的标准单元程序库中储存的标准单元(诸如AOI22D1单元)的布局图的简化示意图。具有图3A至图3C中的对应部件的图5中的部件通过前缀为“5”的图3A至图3C的元件符号指定，或通过图3A至图3C的元件符号增加200指定。

电路区域500包含边界560，此边界包含边缘561、562、563、564。边缘561、562沿着X轴延长，并且边缘563、564沿着Y轴延长。边缘561、562、563、564连接在一起以形成封闭的边界560，此边界是如本文描述的放置及布线边界。电路区域500在边界560中进一步包含主动区域5OD-1、5OD-2，栅极区域5PO-2、5PO-3、5PO-4、5PO-5，M0导电图案5M0-1、5M0-2、5M0-3，及M1导电图案5M1-1、5M1-2、5M1-3、5M1-4、5M1-5。虚拟或非功能栅极区域5PO-1、5PO-6沿着边界560的对应边缘563、564布置。边缘562沿着对应于导电图案M0A-1的M0导电图案(未图示)的中心线。边缘561沿着对应于导电图案M0A-4的另外的M0导电图案(未图示)的中心线。在边缘561、562之间并且沿着Y轴，电路区域500含有一个PMOS主动区域(亦即，5OD-1)及一个NMOS主动区域(亦即，5OD-2)，并且被认为具有对应于一个单元高度h的高度。

与图3A至图3B中的电路区域300的布局图相比，图5中的电路区域500的布局图的简化之处在于省略了MD接触结构及各种通孔结构。另外，一或多个M0导电图案5M0-1、5M0-2、5M0-3是图3A至图3B中的对应M0导电图案的简化表示。例如，导电图案5M0-2是对应导电图案M0A-2、M0A-3的简化表示，并且不图示导电图案M0A-2、M0A-3通过空间311或通过切割M0A(cut-M0A)遮罩断开连接。对于另外实例，导电图案5M0-3是对应导电图案M0B-2、M0B-3、M0B-4、M0B-5的简化表示，并且不图示导电图案M0B-2、M0B-3、M0B-4、M0B-5彼此断开连接。一或多个M1导电图案5M1-1、5M1-2、5M1-3、5M1-4、5M1-5是图3A至图3B中的对应M1导电图案的简化表示。例如，导电图案5M1-5是对应导电图案M1-5的简化表示，并且不必反映导电图案M1-5沿着Y轴的实际长度。导电图案5M1-3是2D导电图案，并且电路区域500中的其他M0及M1导电图案是1D导电图案。在图5中的示例构造中，导电图案5M1-3具有沿着Y轴与导电图案5M1-4的边缘525对准的边缘523。换言之，导电图案5M1-3沿着Y轴重叠导电图案5M1-4的整个宽度。如本文描述，边缘523相对于边缘525的其他布置是在各个实施例的范畴内。

图6是根据一些实施例的IC装置的电路600的方块图。在至少一个实施例中，电路600对应于图1中的区域104的部分。在图6中的示例构造中，电路600包含对应于有时被称为SDFQD1单元的标准单元的扫描D-正反器。

电路600包含数据输入D、扫描输入SI、扫描使能输入SE、时钟输入CP、及输出Q。在一些实施例中，电路600用以在其他电路上选择性执行一或多个测试。例如，回应于扫描使能输入SE处的第一逻辑值，将电路600放置到测试模式中，并且根据时钟输入CP处的时钟信号，来自扫描输入SI的数据在输出Q处输出。回应于在扫描使能输入SE处的不同的第二逻辑值，将电路600放置到功能模式中，并且根据时钟输入CP处的时钟信号，来自输入D的数据在输出Q处输出。

图7A及图7B是根据一些实施例的在IC装置的电路区域700的布局图的各个层处的示意图。在至少一个实施例中，电路区域700对应于电路600。电路600及电路区域700的对应元件通过相同的元件符号指定。图7A图示了在FEOL阶段中的电路区域700的各个层。图7B额外图示了在BEOL阶段中的电路区域700的若干层。在至少一个实施例中，电路区域700的布局图作为标准单元储存在非暂时性计算机可读取媒体上的标准单元程序库中。

如图7A所示，电路区域700包含沿着X轴延长的主动区域711～714。在至少一个实施例中，主动区域711、713是对应于主动区域OD-1的PMOS主动区域，并且主动区域712、714是对应于主动区域OD-2的NMOS主动区域。因为电路区域700包含沿着Y轴的两个PMOS主动区域及两个NMOS主动区域，电路区域700具有双单元高度2h。

电路区域700进一步包含沿着Y轴延长的主动区域720～730。为了简便起见，栅极区域在图7A及图7B中通过对应中心线示意性地示出，亦称为“栅极堆叠”。栅极区域721～729是对应于栅极区域PO-2、PO-3、PO-4、PO-5的功能栅极区域。栅极区域721～729连同主动区域711～714一起构造多个晶体管(未编号)。栅极区域720、730是对应于栅极区域PO-1、PO-6的虚拟或非功能栅极区域。栅极区域720～730沿着X轴以节距CPP布置，从而导致电路区域700沿着Y轴的单元节距是10CPP。利用沿着Y轴的2h的双单元高度，电路区域700占据20CPP的面积。

切割聚硅遮罩的多个切割聚硅区域沿着X轴延伸并且指示其中栅极区域断开连接的面积。切割聚硅区域在附图中用标记“CPO”示意性地示出。例如，聚硅切割区域731跨栅极区域720～723延伸，并且指示栅极区域720～723的每一者通过切割聚硅区域731分为两个栅极。对于另一实例，切割聚硅区域732、733跨栅极区域726、727延伸，并且指示栅极区域726、727的每一者通过切割聚硅区域732、733分为三个栅极。

电路区域700进一步包含MD接触结构，及VD与VG通孔结构，此等通孔结构使电路区域700中的晶体管的栅极及源极/漏极彼此电气耦接及/或与IC装置的其他电路电气耦接。为了简便起见，MD接触结构在图7A中省略。类似于关于图3A至图3C描述的电路区域300，电路区域700中的MD接触结构是在主动区域711～714上方，与电路区域700的晶体管的对应源极/漏极电气接触，并且沿着X轴与门栅极区域720～730交替地布置。在直接相邻的MD接触结构之间沿着X轴的节距是CPP。电路区域700中的VD通孔结构的每一者用以将下层MD接触结构电气耦接到上层的M0导电图案。电路区域700中的VG通孔结构的每一者用以将下层栅极区域电气耦接到上层M0导电图案。

电路区域700进一步包含边界(或单元边界)715，此边界包含边缘716、717、718、719。边缘716、717沿着X轴延长，并且边缘718、719沿着Y轴延长。边缘716、717、718、719连接在一起以形成封闭的边界715，此边界是如本文描述的放置及布线边界。边界715的矩形形状是实例。各个单元的其他边界形状是在各个实施例的范畴内。边缘716、717与如本文描述的对应M0导电图案(未在图7A中图示)。边缘718、719与虚拟或非功能栅极区域720、730的中心线重合。在边缘716、717之间并且沿着Y轴，电路区域300含有两个PMOS主动区域711、713及两个NMOS主动区域712、714，并且被认为具有对应于两个单元高度、或双单元高度2h的高度。

图7B图示了电路区域700的布局图中的另外层。为了简便起见，主动区域711～714通过波形括号(或括号)示意性地指示，并且在图7B中省略切割聚硅区域及边界715。

电路区域700进一步包含在VD及VG通孔结构上方的M0层。在一些实施例中，M0层中的所有导电图案属于相同遮罩。在至少一个实施例中并且类似于关于图3A至图3C描述的电路区域300，将电路区域700的M0层中的导电图案分为若干遮罩以满足一或多个设计及/或制造需求。例如，M0导电图案741、743、745、747、749及在与导电图案741、743、745、747、749相同的列中其他未编号的M0导电图案对应于一个遮罩，例如，遮罩M0A。M0导电图案742、744、746、748及在与导电图案742、744、746、748相同的列中其他未编号的M0导电图案对应于另一遮罩，例如，遮罩M0B。在图7B中的示例构造中，在电路区域700中的所有M0导电图案是沿着X轴延长的1D导电图案。边界715的边缘716、717对应地与导电图案741、749的中心线重合。

电路区域700进一步包含相继在M0层上方的VIA0层及M1层。VIA0层包含VIA0(或V0)通孔结构，各自在对应M0导电图案与对应M1导电图案之间并且电气耦接对应M0导电图案与对应M1导电图案。电路区域700中的M1层包含导电图案D、SI、SE、CP及Q，此等导电图案提供对应于电路600的输入D、SI、SE、CP及输出Q的插脚输出，用于电路区域700到IC装置的其他电路或到外部电路的电气连接。M1层中的其他导电图案提供在电路区域700的晶体管之中的内部电气连接。在图7B中的示例构造中，在M1导电图案772、775之间的内部电气连接包括在M1导电图案772、775上方并且与此等M1导电图案电气接触的两个V1通孔结构(未图示)，及在两个V1通孔结构上方并且与此等V1通孔结构电气接触的M2导电图案(未图示)。

电路区域700的特征包含三个连续的V0通孔结构754、755、756，此等V0通孔结构在三个对应的连续M0导电图案744、745、746上方并且与此等M0导电图案电气接触，以及将对应M0导电图案744、745、746电气耦接到M2导电图案779。M0导电图案744、745、746被认为是连续的，因为M0导电图案745在M0导电图案744、746之间并且沿着Y轴直接邻近M0导电图案。在其间不存在其他M0导电图案的情况下，两个M0导电图案被认为沿着Y轴直接相邻。所描述的三个连续V0通孔结构的布置是实例。具有多于三个连续的通孔结构的其他构造是在各个实施例的范畴内。

电路区域700的另外特征包含M1层中的2D导电图案760。M1层中的其他导电图案是沿着Y轴延长的1D导电图案。在至少一个实施例中，M1层中的1D导电图案的形状是矩形。导电图案760是沿着X轴及Y轴两者延伸的2D导电图案。

具体地，导电图案760具有方括号的形状(本文亦称为“括号形状”)，并且包含第一区段761、与第一区段761连续的第一部分(图7B中的下部)的第二区段762、及与第一区段761连续的第二部分(图7B中的上部)的第三区段763。第一区段761是沿着Y轴延长的矩形。第一区段761被认为是类似于M1层的其他1D导电图案的1D导电图案。包括第一区段761的M1层的1D导电图案沿着X轴以相同节距CPP布置。在一些实施例中，M1层的第一区段761及其他1D导电图案具有沿着X轴的相同宽度。在一些实施例中，沿着Y轴，M1层的每个1D导电图案的中心线重合下层MD接触结构的中心线或与之对准。在图7B中的示例构造中，第一区段761是在下层V0通孔结构764上方并且与此下层V0通孔结构电气接触，此下层V0通孔结构将第一区段761电气耦接到M0导电图案765。

尽管第一区段761被认为是沿着Y轴延长的1D导电图案，第二区段762及第三区段763的每一者被认为是与1D导电图案或第一区段761连续并且沿着X轴从1D导电图案或第一区段761突出的横向导电图案。第二区段762是在M0导电图案748上方并且通过V0通孔结构766电气耦接到下层M0导电图案748。第三区段763是在M0导电图案767上方并且通过V0通孔结构768电气耦接到下层M0导电图案767。因此，M0导电图案748、765、767通过2D导电图案760电气耦接在一起。

在图7B中的示例构造中，第二区段762及第三区段763沿着X轴在相同方向上从第一区段761朝向三个连续V0通孔结构754、755、756突出。其中第二区段762及第三区段763在相对方向上从第一区段761突出的其他构造是在各个实施例的范畴内。在图7B中的示例构造中，第二区段762及第三区段763的每一者沿着Y轴重叠直接邻近第一区段761的M1导电图案777的整个宽度。其中第二区段762或第三区段763的至少一者沿着Y轴重叠M1导电图案777的宽度的一部分或不重叠此宽度的部分的其他构造是在各个实施例的范畴内。在一些实施例中，第二区段762及第三区段763具有沿着X轴的不同宽度。在至少一个实施例中，省略第二区段762及第三区段763的一者。在一或多个实施例中，多于两个横向导电图案是与1D导电图案或第一区段761连续并且从1D导电图案或第一区段761突出。

图7C是含有图7B中的M1导电图案760、777的一部分的放大示意图。图7D是含有图7B中的M1导电图案CP、779的一部分的放大示意图。在图7C至图7D中，描述了关于M0及M1层中的导电图案以及下层VIA0层中的通孔结构的多个设计规则。

在图7C中，如本文描述，h是一个单元高度，并且电路区域700的单元高度是2h。在2D导电图案760中，横向导电图案762沿着Y轴的最小宽度是c。在横向导电图案762或763与相邻M1导电图案777之间沿着Y轴的最小距离是a。沿着Y轴从每个M1导电图案(例如，760)到单元边界的最近边缘(例如，716、717)的最小距离是b。沿着X轴或Y轴从V0通孔结构(例如，738或739)到上层M1导电图案(例如，777)的最近边缘的最小距离是x。

在图7D中，每个M1导电图案(例如，CP)沿着Y轴的最小长度是l。在相邻M1导电图案(例如，CP及779)之间沿着Y轴的最小距离是a。在相邻V0通孔结构(例如，754及755)之间沿着Y轴的最小距离是y。每个M0导电图案(例如，744)的最小宽度是r。在相邻M0导电图案(例如，744及745)之间沿着Y轴的最小距离是t。在一些实施例中，h是50nm～300nm，c≧1nm，b≧1nm，a≧1nm，x是0nm～50nm，y≧1nm，r≧1nm，t≧1nm，l≧1nm。此等具体设计规则是实例。其他设计规则是在各个实施例的范畴内。

在一些实施例中，通过使用2D导电图案(诸如2D导电图案760)连同三个或多个连续通孔结构(诸如通孔结构754、755、756)一起，可能提供到电路区域700中的各个晶体管的布线，同时将电路区域700的单元节距(或沿着X轴的宽度)保持在10CPP的期望低值，从而导致针对SDFQD1单元的20CPP的单元面积。因此，在一或多个实施例中，可能减小电路区域700的面积及/或增加此电路区域的栅极密度。此种优点是先进制造节点处的显著设计考虑，其中设计规则是严格的及/或各个特征的尺寸经广泛地最小化。根据一些实施例描述的优点可能在不使用2D导电图案的其他方法中无法达成，特别是在先进制造节点处。例如，其他方法需要用于SDFQD1单元的22CPP。

图8是根据一些实施例的IC装置的电路区域800的布局图的简化示意图。在至少一个实施例中，电路区域800对应于电路区域700，并且图8是图7B的简化视图。在一些实施例中，图8是在非暂时性计算机可读取媒体上的标准单元程序库中储存的标准单元(诸如SDFQD1单元)的布局图的简化示意图。具有图7A至图7B中的对应部件的图8中的部件通过图7A至图7B的元件符号增加100指定。

电路区域800包含边界(或单元边界)815，此边界包含边缘816、817、818、819。边缘816、817沿着X轴延长，并且边缘818、819沿着Y轴延长。边缘816、817、818、819连接在一起以形成封闭的边界815，此边界是如本文描述的放置及布线边界。边界815的矩形形状是实例。各个单元的其他边界形状是在各个实施例的范畴内。

电路区域800在边界815中进一步包含主动区域811～814、栅极区域821～829、M0导电图案842～848、及M1导电图案860及871～879。虚拟或非功能栅极区域820、830沿着边界815的对应边缘817、818布置。边缘816是沿着导电图案749的中心线。边缘817是沿着导电图案741的中心线。在边缘816、817之间并且沿着Y轴，电路区域800含有两个PMOS主动区域811、813，及两个NMOS主动区域812、814，并且被认为具有双单元高度2h。

与图7A至图7B中的电路区域700的布局图相比，图8中的电路区域800的布局图简化之处在于省略了各种通孔结构。另外，一或多个M0导电图案842～848是图7A至图7B中的对应M0导电图案的简化表示。例如，导电图案842是在图7B中沿着X轴的相同列中的对应M0导电图案742、767及三个其他(未编号)M0导电图案的简化表示，并且导电图案842不图示图7B中的对应M0导电图案彼此断开连接。一或多个M1导电图案871～879是图7A至图7B中的对应M1导电图案的简化表示。例如，导电图案879是图7B中的对应导电图案CP及779的简化表示，并且不图示图7B中的对应导电图案CP及779彼此断开连接。对于另一实例，导电图案875是对应导电图案775的简化表示，并且不必反映导电图案775沿着Y轴的实际长度。导电图案860是2D导电图案，并且电路区域800中的其他M0及M1导电图案是1D导电图案。在图8中的示例构造中，导电图案860具有沿着Y轴与导电图案877的边缘837对准的边缘835、836。换言之，导电图案860沿着Y轴重叠导电图案877的整个宽度。如本文描述，导电图案860的边缘835或边缘836的至少一者相对于导电图案877的边缘837的其他布置是在各个实施例的范畴内。

图9A是根据一些实施例的构成IC装置中的各个单元的电路区域900的布局图的简化示意图。

电路区域900包含沿着X轴或Y轴彼此抵靠放置的单元A～D。在图9A中的示例构造中，单元A、C、及D的每一者对应于电路区域800，并且单元B跨Y轴与单元A对称。换言之，单元B的布局图通过跨Y轴翻转单元A的布局图来获得。因此，图9A中的电路区域900的示例构造包含四个SDFQD1单元。

在至少一个实施例中，单元A～D的每一者储存在单元程序库中且从单元程序库撷取，并且通过APR工具放置到电路区域900的布局图中。例如，单元A及单元B沿着共同边缘在X轴的方向上彼此抵靠放置，此共同边缘沿着Y轴延伸并且在抵靠之前对应于单元A的边缘819及单元B(翻转的单元A)的边缘819。单元A及单元C沿着共同边缘在Y轴的方向上彼此抵靠放置，此共同边缘沿着X轴延伸并且在抵靠之前对应于单元A的边缘816及单元C的边缘817。在图9A中的示例构造中，单元C相对于单元沿着X轴偏移到右侧达1CPP。其他构造是在各个实施例的范畴内。例如，单元C不关于单元A偏移，或单元C相对于单元A沿着X轴偏移到左侧，或单元C相对于单元A沿着X轴偏移达多于1CPP。单元B及单元D沿着共同边缘在Y轴的方向上彼此抵靠放置，此共同边缘沿着X轴延伸并且在抵靠之前对应于单元B(翻转的单元A)的边缘816及单元D的边缘817。在图9A中的示例构造中，单元D相对于单元D沿着X轴偏移到右侧达3CPP，从而导致沿着X轴的2CPP的大小的间隙901。其他构造是在各个实施例的范畴内。例如，单元D抵靠单元C，或单元D相对于单元C偏移达不同于2CPP的间隙。

在一些实施例中，当相邻单元之间存在间隙时，诸如在单元C及D之间的间隙901，放置一或多个其他单元以完全或部分填充间隙。实例单元包括但不限于功能单元、工程修改命令(engineering change order，ECO)单元、填充单元、实体单元、或另一类型的单元或能够在IC布局图中定义的单元的组合。

图9B是部分902的放大示意图，部分902含有图9A中的六个通孔结构，包括单元A的三个连续通孔结构、及单元B的三个连续通孔结构。

具体地，如图9B所示，单元A沿着对应于边缘819的共同边缘919抵靠单元B。单元A的边缘916沿着X轴与单元B的边缘916’对准。边缘916、916’对应于边缘816。单元A包含对应于三个连续V0通孔结构854、855、856的三个连续V0通孔结构954,、955、956。三个连续通孔结构954、955、956是在M1导电图案979与三个对应的M0导电图案944、945、946之间。M1导电图案979对应于导电图案879。三个M0连续图案944、945、946对应于导电图案844、845、846。单元B包含对应于三个连续V0通孔结构854、855、856的三个连续V0通孔结构954’、955’、956’。三个连续通孔结构954’、955’、956’是在M1导电图案979’与三个对应的M0导电图案944、945、946之间。M1导电图案979’对应于导电图案879。

在一些实施例中，关于M0及M1导电图案及通孔结构(关于图3C、图7C、图7D的一或多个描述)的各个设计规则(例如，x、y、r、t、c)可应用于图9B中的M0及M1导电图案及通孔结构。在图9B中，另外的设计规则r2r指定在相邻M1导电图案(例如，979及979’)之间沿着X轴的最小距离。如在图9A中指示，此设计规则r2r亦指定在M1层中的相邻2D导电图案之间沿着Y轴的最小距离。在一些实施例中，r2r≧1nm。此等具体设计规则是实例。其他设计规则是在各个实施例的范畴内。在至少一个实施例中，本文描述的一或多个优点可在IC装置中实现，此IC装置包括对应于图9A中的布局图的电路区域。在至少一个实施例中，如关于图9B描述，在布局图的一部分中的六个V0通孔结构的布置提供对一或多个相关联的2D导电图案的存在的认知并且帮助人类电路设计者适当考虑设计及/或最佳化布局图。

图10是根据一些实施例的构成IC装置中的各个单元的电路区域1000的布局图的简化示意图。

电路区域1000包含沿着X轴或Y轴彼此抵靠放置的单元B、E、F。在图10中的示例构造中，如关于图9A描述，单元E对应于电路区域500，单元F跨X轴与单元E对称，并且单元B跨Y轴与单元A对称。换言之，单元F的布局图通过跨X轴翻转单元E的布局图来获得。因此，图10中的电路区域1000的示例构造包含一个SDFQD1单元(单元B)及两个AOI22D1单元(单元E及F)。

在至少一个实施例中，单元B、E、F的每一者储存在单元程序库中且从单元程序库撷取，并且通过APR工具放置到电路区域1000的布局图中。例如，单元E及单元F沿着共同边缘在Y轴的方向上彼此抵靠放置，此共同边缘沿着X轴延伸并且在抵靠之前对应于单元E的边缘562及单元F(翻转的单元E)的边缘562。抵靠的单元E及F沿着共同边缘在X轴的方向上抵靠单元B放置，此共同边缘沿着Y轴延伸并且在抵靠之前对应于单元E、F的边缘564及单元B的边缘819。在图10中的示例构造中，在B、E、F单元之中没有间隙。其他构造是在各个实施例的范畴内。在一些实施例中，关于M0及M1导电图案及通孔结构(关于图3C、图7C、图7D、图9B的一或多个描述)的各个设计规则可应用于图10中的M0及M1导电图案及通孔结构。在至少一个实施例中，本文描述的一或多个优点可在IC装置中实现，此IC装置包括对应于图10中的布局图的电路区域。

在图9A及图10中的示例构造中，具有2D导电图案的每个单元与亦具有2D导电图案的另一单元抵靠放置。其他构造是在各个实施例的范畴内。例如，在至少一个实施例中，具有2D导电图案的单元与一或多个其他单元抵靠放置，其中没有单元具有2D导电图案。

图11A是根据一些实施例的产生布局图并且使用布局图制造IC装置的方法1100A的流程图。

方法1100A是根据一些实施例可实现的，例如，使用EDA系统1200(下文论述的图12)及集成电路(integrated circuit，IC)制造系统1300(下文论述的图13)。关于方法1100A，布局图的实例包括本文揭示的布局图、或类似者。将根据方法1100A制造的IC装置的实例包括图1中的IC装置100及/或图4中的IC装置400。在图11A中，方法1100A包括方块1105、1115。

于方块1105，产生布局图，此布局图尤其包括表示如关于图1至图10描述的一或多个电路区域的图案、或类似者。对应于通过方块1105产生的布局图的IC装置的实例包括图1的IC装置100及/或图4中的IC装置400。方块1105在下文关于图11B更详细论述。从方块1105，流程进行到方块1115。

于方块1115，基于布局图，制造下列的至少一个：(A)进行一或多次光微影曝光或(b)制造一或多个半导体遮罩或(C)制造IC装置的层中的一或多个部件。方块1115在下文关于图11C更详细论述。

图11B是根据一些实施例的产生布局图的方法1100B的流程图。更特定而言，图11B的流程图图示根据一或多个实施例的额外方块，此等方块阐明可在图11A的方块1105中实现的程序的一个实例。在图11B中，方块1105包括方块1125、1135。

于方块1125，产生具有L形或括号形状的上部导电图案的至少一个单元，或从单元程序库撷取此单元。例如，产生对应于关于图3A至图3C及图5描述的一或多个布局图的单元，或从单元程序库撷取此单元以包括L形M1导电图案，例如，M1-3或5M1-3。对于另一实例，产生对应于关于图7A至图7D、图8的一或多个布局图的单元，或从单元程序库撷取此单元以包括括号形状的M1导电图案，例如，760或860。

于方块1135，具有L形或括号形状的上部导电图案的至少一个单元在布局图中与另一单元抵靠放置。例如，如关于图9A至图9B、图10描述，具有L形M1导电图案的单元(例如，单元E～F)或具有括号形状的M1导电图案的单元(例如，单元A～D)在IC装置的布局图图中与另一单元抵靠放置。在至少一个实施例中，IC装置的产生的布局图在非暂时性计算机可读取媒体上储存。

图11C是根据一些实施例的基于布局图制造IC装置的一或多个部件的方法1100C的流程图。更特定而言，图11C的流程图图示根据一或多个实施例的额外方块，此等方块阐明可在图11A的方块1115中实现的程序的一个实例。在图11C中，方块1115包括方块1145、1155、1165。

于方块1145，下部金属层在其上有多个晶体管的基板上方沉积，并且经图案化以形成沿着第一轴(例如，X轴)延长的多个下部导电图案。在一些实施例中，下部导电图案对应于关于图3B、图4、图5、图7B、图7D、图8描述的一或多个M0导电图案。

示例制造工艺开始于基板，诸如关于图4描述的基板430。在至少一个实施例中，基板包含硅、硅锗(SiGe)、砷化镓、或其他适当半导体材料。主动区域使用一或多个遮罩在基板中或上方形成，此等遮罩对应于本文描述的布局图中的一或多个主动区域。栅极介电材料层在基板上方沉积。栅极介电材料层的示例材料包括但不限于高介电常数介电层、界面层、及/或其组合。在一些实施例中，栅极介电材料层通过原子层沉积(atomic layerdeposition，ALD)或其他适当技术在基板上方沉积。栅电极层在栅极介电材料层上方沉积。栅电极层的示例材料包括但不限于聚硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN、及/或其他适当导电材料。在一些实施例中，栅电极层通过化学气相沉积(chemicalvapor deposition，CVD)、物理气相沉积(PVD或溅射)、电镀、原子层沉积(atomic layerdeposition，ALD)、及/或其他适当工艺沉积。图案化工艺随后使用一或多个遮罩执行，此等遮罩对应于本文描述的布局图中的一或多个栅电极。因此，将栅极介电材料层图案化到一或多个栅极介电层(诸如栅极介电层451～454)中，并且将栅电极层图案化到一或多个栅电极(诸如关于图4描述的栅电极4PO-4、4PO-5)中。在至少一个实施例中，间隔件通过在每个栅电极的相对侧面上沉积及图案化来形成。间隔件的示例材料包括但不限于氮化硅、氮氧化物、碳化硅及其他适当材料。示例沉积工艺包括但不限于电浆增强的化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、亚大气压化学气相沉积(sub-atmospheric chemical vapor deposition，SACVD)、原子层沉积(atomic layerdeposition，ALD)、或类似者。示例图案化工艺包括但不限于湿式蚀刻工艺、干式蚀刻工艺、或其组合。漏极/源极区域(诸如关于图4描述的漏极/源极区域441～444)在基板的主动区域中形成。在至少一个实施例中，漏极/源极区域通过使用栅电极及间隔件作为遮罩来形成。例如，形成漏极/源极区域通过离子布植或扩散工艺来执行。取决于装置或晶体管的类型，漏极/源极区域掺杂有p型掺杂剂(诸如硼或BF₂)、n型掺杂剂(诸如磷或砷)、及/或其组合。导电层(例如，金属)在基板上方沉积，借此电气连接到漏极/源极区域。执行平坦化工艺以平坦化导电层，从而导致接触结构(诸如关于图4描述的接触结构4MD-3、4MD-8、4MD-9、4MD-10)与下层漏极/源极区域电气接触。例如，平坦化工艺包含化学机械抛光(chemicalmechanical polish，CMP)工艺。介电层在其上形成有漏极/源极触点的基板上方沉积。介电层经蚀刻，并且蚀刻的部分填充有导电材料(诸如金属)，以形成一或多个通孔结构，诸如关于图4描述的VD及VG通孔结构4VD-2、4VD-5、4VG-3、4VG-4。执行平坦化工艺。包括导电材料(诸如金属)的M0层在平坦化的结构上方沉积并且经图案化以形成各种M0导电图案，诸如关于图4描述的M0导电图案4M0B-1、4M0A-3、4M0B-4、4M0B-5。

于方块1155，执行沉积及蚀刻以形成在下部导电图案上方并且与下部导电图案电气接触的多个通孔结构。在一些实施例中，通孔结构对应于关于图3B、图3C、图4、图7B、图7C、图7D、图8描述的一或多个V0通孔结构。

在示例工艺中，介电层在图案化的M0层上方沉积。介电层经蚀刻，并且蚀刻的部分填充有导电材料(诸如金属)以在V0层中形成一或多个通孔结构。例如，V0层包含关于图4描述的V0通孔结构4V0-4、4V0-5。随后执行平坦化工艺。

于方块1165，沉积并且图案化上部金属层以形成沿着第二轴(例如，Y轴)延长的多个上部导电图案，此第二轴横穿于第一轴(亦即，X轴)。平坦化进一步形成与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的横向上部导电图案。在一些实施例中，沿着Y轴延长的多个上部导电图案对应于关于图3B、图3C、图4、图5、图7B、图7C、图7D、图8描述的一或多个M1导电图案。在至少一个实施例中，横向上部导电图案对应于与如关于图3B、图4描述的第一M1导电图案321、421连续并且沿着X轴从此第一M1导电图案突出的横向M1导电图案322、422。在一或多个实施例中，横向上部导电图案对应于与如关于图7B描述的第一M1导电图案761连续并且沿着X轴从此第一M1导电图案突出的横向M1导电图案762、763。

在示例工艺中，包括导电材料(诸如金属)的M1层在V0通孔结构的制造结束时获得的平坦化的结构上方沉积。图案化M1层以形成各种M1导电图案，诸如关于图4描述的导电图案4M1-3、4M1-5。如关于图4描述，M1导电图案4M1-3、4M1-5穿过对应通孔结构4V0-4、4V0-5电气耦接到对应M0导电图案4M0B-4、4M0B-5。

在一些实施例中，工艺进一步包含蚀刻及沉积至少一个过孔结构并且沉积及图案化BM0层。在一些实施例中，如关于图4描述，至少一个过孔从基板430的背侧432朝向基板430的前侧431蚀刻，在此基板上具有晶体管，例如，4NA1、4NA2。导电材料(例如钼金属)在蚀刻的通孔中沉积以形成过孔结构4VB-3。过孔结构4VB-3与至少一个晶体管(例如，晶体管4NA2)电气接触。BM0层在基板430的背侧432上沉积，并且经图案化以形成与过孔结构4VB-3电气接触的BM0导电图案435。在至少一个实施例中，BM0导电图案435经构造为电力轨。

所描述的方法包括示例操作，但其等并非必须以所示次序执行。根据本案的实施例的精神及范畴，可适当地添加、替代、交换次序、及/或消除操作。结合不同特征的实施例及/或不同实施例是在本案的范畴内并且在回顾本案之后对于本领域技术人员将显而易见。

在一些实施例中，上文论述的至少一种方法通过至少一个EDA系统整体或部分执行。在一些实施例中，EAD系统可用作下文论述的IC制造系统的设计室的部分。

图12是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统1200的方块图。

在一些实施例中，EDA系统1200包括APR系统。根据一或多个实施例的本文描述的具有表示接线布线布置的设计布局图的方法是例如根据一些实施例使用EDA系统1200可实现的。

在一些实施例中，EDA系统1200是包括硬件处理器1202及非暂时性计算机可读取储存媒体1204的通用计算装置。储存媒体1204尤其是用计算机程序码1206(亦即，可执行指令集)编码(亦即，储存)。通过硬件处理器1202执行指令1206表示(至少部分)EDA工具，此EDA工具实施本文根据一或多个实施例描述的方法的一部分或全部(后文为所提及的工艺及/或方法)。

硬件处理器1202经由总线1208电气耦接到计算机可读取储存媒体1204。硬件处理器1202亦由总线1208电气耦接到I/O接口1210。网络接口1212亦经由总线1208电气连接到硬件处理器1202。网络接口1212连接到网络1214，使得硬件处理器1202及非暂时性计算机可读取储存媒体1204能够经由网络1214连接到外部元件。硬件处理器1202用以执行在非暂时性计算机可读取储存媒体1204中编码的计算机程序码1206，以便导致系统1200可用于执行所提及的工艺及/或方法的一部分或全部。在一或多个实施例中，硬件处理器1202是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)、及/或适当的处理单元。

在一或多个实施例中，非暂时性计算机可读取储存媒体1204是电子、磁性、光学、电磁、红外、及/或半导体系统(或者设备或装置)。例如，非暂时性计算机可读取储存媒体1204包括半导体或固态记忆体、磁带、可移除计算机磁片、随机存取记忆体(random accessmemory，RAM)、只读记忆体(read-only memory，ROM)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，非暂时性计算机可读取储存媒体1204包括压缩磁盘-只读记忆体(compact disk-read only memory，CD-ROM)、压缩磁盘-读/写(compact disk-read/write，CD-R/W)、及/或数字视频光盘(digital video disc，DVD)。

在一或多个实施例中，非暂时性计算机可读取储存媒体1204储存计算机程序码1206，此计算机程序码用以导致系统1200(其中此执行表示(至少部分)EDA工具)可用于执行所提及的工艺及/或方法的一部分或全部。在一或多个实施例中，非暂时性计算机可读取储存媒体1204亦储存促进执行所提及的工艺及/或方法的一部分或全部的信息。在一或多个实施例中，非暂时性计算机可读取储存媒体1204储存标准单元(包括如本文揭示的此种标准单元)的程序库1207。

EDA系统1200包括I/O接口1210。I/O接口1210耦接到外部电路。在一或多个实施例中，I/O接口1210包括用于将信息及命令通讯到硬件处理器1202的键盘、小键盘、鼠标、轨迹球、轨迹板、触控式屏幕、及/或游标方向键。

EDA系统1200亦包括耦接到硬件处理器1202的网络接口1212。网络接口1212允许系统1200与网络1214通讯，其中一或多个其他计算机系统连接到网络。网络接口1212包括：无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS、或WCDMA；或有线网络接口，诸如ETHERNET、USB、或IEEE-1364。在一或多个实施例中，在两个或多个系统1200中实施所提及的工艺及/或方法的一部分或全部。

系统1200用以经由I/O接口1210接收信息。经由I/O接口1210接收的信息包括下列的一或多个：指令、数据、设计规则、标准单元程序库、及/或用于由硬件处理器1202处理的其他参数。将信息经由总线1208传递到硬件处理器1202。EDA系统1200用以经由I/O接口1210接收关于使用者界面(user interface，UI)的信息。信息在非暂时性计算机可读取储存媒体1204中储存为UI 1242。

在一些实施例中，将所提及的工艺及/或方法的一部分或全部实施为由处理器执行的独立式软体应用。在一些实施例中，将所提及的工艺及/或方法的一部分或全部实施为软体应用，此软体应用是额外软体应用的一部分。在一些实施例中，将所提及的工艺及/或方法的一部分或全部实施为到软体应用的插件。在一些实施例中，将所提及的工艺及/或方法中的至少一个实施为软体应用，此软体应用为EDA工具的一部分。在一些实施例中，将所提及的工艺及/或方法的一部分或全部实施为软体应用，此软体应用由EDA系统1200使用。在一些实施例中，包括标准单元的布局图使用诸如获自CADENCE DESIGN SYSTEMS,Inc.的

的工具或另一适当布局产生工具来产生。

在一些实施例中，工艺被认为随着在非暂时性计算机可读取记录媒体中储存的程序变化。非暂时性计算机可读取记录媒体的实例包括但不限于外部/可移除及/或内部/内置储存或记忆体单元，例如，下列中的一或多者：光盘(诸如DVD)、磁盘(诸如硬盘)、半导体记忆体(诸如ROM、RAM、记忆卡)、及类似者。

图13是根据一些实施例的集成电路(integrated circuit，IC)制造系统1300及与其相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1300制造下列中的至少一个：(A)一或多个半导体遮罩或(B)在半导体集成电路层中的至少一个部件。

在图13中，IC制造系统1300包括实体，诸如设计室1320、遮罩室1330、及IC制造商/生产商(“fab”)1350，此等实体在关于制造IC装置1360的设计、开发、及制造周期及/或服务中彼此相互作用。系统1300中的实体由通讯网络连接。在一些实施例中，通讯网络是单个网络。在一些实施例中，通讯网络是各种不同的网络，诸如网内网络及网际网络。通讯网络包括有线及/或无线通讯通道。每个实体与其他实体中的一或多者相互作用，并且将服务提供到其他实体中的一或多者及/或从其他实体中的一或多者接收服务。在一些实施例中，设计室1320、遮罩室1330、及IC fab 1350中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1320、遮罩室1330、及IC fab 1350中的两个或多个在共用设施中共存并且使用共用资源。

设计室(或设计团队)1320产生IC设计布局图1322。IC设计布局图1322包括针对IC装置1360设计的各个几何图案。几何图案对应于构成待制造的IC装置1360的各个部件的金属、氧化物、或半导体层的图案。各个层结合以形成各种IC特征。例如，IC设计布局图1322的一部分包括待在半导体基板(诸如硅晶圆)中形成的各种IC特征(诸如主动区域、栅电极、源极及漏极、层间互连的金属线或通孔、以及用于接合垫的开口)以及在半导体基板上设置的各种材料层。设计室1320实施适当设计程序以形成IC设计布局图1322。设计程序包括下列的一或多者：逻辑设计、实体设计或放置及布线操作。IC设计布局图1322存在于具有几何图案的信息的一或多个数据文件中。例如，IC设计布局图1322可以GDSII文件格式或DFII文件格式表达。

遮罩室1330包括数据准备1332及遮罩制造1344。遮罩室1330使用IC设计布局图1322，以制造一或多个遮罩1345，此等遮罩将用于根据IC设计布局图1322制造IC装置1360的各个层。遮罩室1330执行遮罩数据准备1332，其中IC设计布局图1322转换为代表性数据文件(representative data file，RDF)。遮罩数据准备1332向遮罩制造1344提供RDF。遮罩制造1344包括遮罩写入器。遮罩写入器将RDF转换为基板上的影像，诸如遮罩(主光罩)1345或半导体晶圆1353。设计布局图1322由遮罩数据准备1332操控，以符合遮罩写入器的特定特性及/或IC fab 1350的需求。在图13中，将遮罩数据准备1332及遮罩制造1344示出为分离的元件。在一些实施例中，遮罩数据准备1332及遮罩制造1344可以共同称为遮罩数据准备。

在一些实施例中，遮罩数据准备1332包括光学邻近修正(optical proximitycorrection，OPC)，此OPC使用微影增强技术来补偿影像误差，诸如可以由绕射、干涉、其他工艺影响及类似者产生的彼等。OPC调节IC设计布局图1322。在一些实施例中，遮罩数据准备1332包括进一步的解析度增强技术(resolution enhancement technique，RET)，诸如偏轴照明、次解析度辅助特征、相移遮罩、其他适当技术、及类似者或其组合。在一些实施例中，亦使用反向微影技术(inverse lithography technology，ILT)，其将OPC视作反向成像问题。

在一些实施例中，遮罩数据准备1332包括遮罩规则检验器(mask rule checker，MRC)，此遮罩规则检验器检验已经历具有一组遮罩产生规则的OPC中的工艺的IC设计布局图1322，此等遮罩产生规则含有某些几何及/或连接性限制以确保足够裕度，用于考虑在半导体制造工艺中的变化性及类似者。在一些实施例中，MRC修改IC设计布局图1322以在遮罩制造1344期间补偿限制，这可撤销由OPC执行的部分修改，以便满足遮罩产生规则。

在一些实施例中，遮罩数据准备1332包括模拟处理的微影工艺检验(lithographyprocess checking，LPC)，此处理将由IC fab 1350实施以制造IC装置1360。LPC基于IC设计布局图1322模拟此处理以产生模拟的制造装置，诸如IC装置1360。在LPC模拟中的处理参数可以包括与IC制造周期的各个工艺相关联的参数、与用于制造IC的工具相关联的参数、及/或制造工艺的其他态样。LPC考虑到各种因素，诸如天线影像对比、焦点深度(depth offocus，DOF)、遮罩误差增强因素(mask error enhancement factor，MEEF)、其他适当因素、及类似者或其组合。在一些实施例中，在模拟的制造装置已经由LPC产生之后，若模拟的装置形状不足够紧密以满足设计规则，则OPC及/或MRC将重复以进一步细化IC设计布局图1322。

应当理解，遮罩数据准备1332的以上描述已出于清晰目的而简化。在一些实施例中，数据准备1332包括额外特征，诸如逻辑操作(logic operation，LOP)以根据制造规则修改IC设计布局图1322。此外，在数据准备1332期间应用到IC设计布局图1322的工艺可以各种不同次序执行。

在遮罩数据准备1332之后并且在遮罩制造1344期间，遮罩1345或遮罩1345的群组基于经修改的IC设计布局图1322制造。在一些实施例中，遮罩制造1344包括基于IC设计布局图1322执行一或多次微影曝光。在一些实施例中，电子束(e束)或多个电子束的机制用于基于经修改的IC设计布局图1322在遮罩(光罩或主光罩)1345上形成图案。遮罩1345可以在各种技术中形成。在一些实施例中，遮罩1345使用二进制技术形成。在一些实施例中，遮罩图案包括不透明区域及透明区域。用于暴露已经在晶圆上涂布的影像敏感材料层(例如，光阻剂)的辐射光束(诸如紫外(ultraviolet，UV)光束)由不透明区域阻挡并且经由透明区域发射。在一个实例中，遮罩1345的二进制遮罩版本包括透明基板(例如，熔凝石英)及在二进制遮罩的不透明区域中涂布的不透明材料(例如，铬)。在另一实例中，遮罩1345使用相移技术形成。在遮罩1345的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的图案中的各种特征用以具有适当相位差，以增强解析度及成像品质。在各个实例中，相移遮罩可以是衰减PSM或交替PSM。由遮罩制造1344产生的遮罩在各种工艺中使用。例如，此种遮罩在离子布植工艺中使用以在半导体晶圆1353中形成各种掺杂区域、在蚀刻工艺中使用以在半导体晶圆1353中形成各种蚀刻区域、及/或在其他适当工艺中使用。

IC fab 1350是包括用于制造各种不同的IC产品的一或多个制造设施的IC制造企业。在一些实施例中，IC fab 1350是半导体代工厂。例如，可存在用于多种IC产品的前端制造(前端工艺(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于互连及封装IC产品的后端制造(后端工艺(back-end-of-line，BEOL)制造)，并且第三制造设施可提供用于代工厂企业的其他服务。

IC fab 1350包括制造工具1352，此等制造工具用以在半导体晶圆1353上执行各种制造操作，使得IC装置1360根据遮罩(例如，遮罩1345)制造。在各个实施例中，制造工具1352包括下列的一或多个：晶圆步进器、离子布植器、光阻涂布器、处理腔室(例如，CVD腔室或LPCVD炉)、CMP系统、电浆蚀刻系统、晶圆清洁系统、或能够执行如本文论述的一或多个适当制造工艺的其他制造设备。

IC fab 1350使用由遮罩室1330制造的遮罩1345来制造IC装置1360。因此，IC fab1350至少间接地使用IC设计布局图1322来制造IC装置1360。在一些实施例中，半导体晶圆1353通过IC fab 1350使用遮罩1345制造以形成IC装置1360。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1322执行一或多次微影曝光。半导体晶圆1353包括硅基板或其上形成有材料层的其他适当基板。半导体晶圆1353进一步包括下列中的一或多个：各种掺杂区域、介电特征、多级互连、及类似者(在后续的制造步骤形成)。

关于集成电路(integrated circuit，IC)制造系统(例如，图13的系统1300)以及与其相关联的IC制造流程的细节例如在下列专利案中发现：于2016年2月9日授权的美国专利第9,256,709号、于2015年10月1日公开的美国授权前公开案第20150278429号、于2014年2月6日公开的美国授权前公开案第20140040838号、以及于2007年8月21日授权的美国专利第7,260,442号，其各者的全文以引用方式并入本文中。

在一实施例中，一种集成电路(integrated circuit，IC)装置包含电路区域、在电路区域上方的下部金属层、及在下部金属层上方的上部金属层。下部金属层包含沿着第一轴延长的多个下部导电图案。上部金属层包含沿着横向于第一轴的第二轴延长的多个上部导电图案。多个上部导电图案包含用以将电路区域电气耦接到电路区域外部的外部电路的至少一个输入或输出。上部金属层进一步包含与在多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。第一横向上部导电图案是在多个下部导电图案之中的第一下部导电图案上方并且电气耦接到此第一下部导电图案。

在一实施例中，集成电路装置进一步包含多个通孔结构，在上部金属层与下部金属层之间，多个通孔结构包含电气耦接第一横向上部导电图案与第一下部导电图案的一第一通孔结构。

在一实施例中，第一上部导电图案是在多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到第二下部导电图案。

在一实施例中，第一横向上部导电图案与第一上部导电图案的一第一部分连续并且从第一部分突出，并且上部金属层进一步包含与第一上部导电图案的一第二部分连续并且沿着第一轴从第二部分突出的一第二横向上部导电图案，第二部分与第一部分不同。

在一实施例中，第二横向上部导电图案是在多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到第二下部导电图案。

在一实施例中，集成电路装置进一步包含多个通孔结构，在上部金属层与下部金属层之间。多个下部导电图案沿着第二轴并且在第一下部导电图案与第二下部导电图案之间包含一第三下部导电图案、一第四下部导电图案以及一第五下部导电图案。第四下部导电图案沿着第二轴位于第三下部导电图案与第五下部导电图案之间并且直接邻近第三下部导电图案与第五下部导电图案，多个上部导电图案包含在第三下部导电图案、第四下部导电图案以及第五下部导电图案上方的一第二上部导电图案。多个通孔结构包含一第一通孔结构，电气耦接第一横向上部导电图案与第一下部导电图案；一第二通孔结构，电气耦接第二横向上部导电图案与第二下部导电图案；以及一第三通孔结构、一第四通孔结构以及一第五通孔结构，对应地电气耦接第二上部导电图案与第三下部导电图案、第四下部导电图案以及第五下部导电图案。

在一实施例中，第一横向上部导电图案及第二横向上部导电图案沿着第一轴从第一上部导电图案朝向第三通孔结构、第四通孔结构以及第五通孔结构突出。

在一实施例中，电路区域包含多个晶体管，并且多个晶体管通过多个下部导电图案电气耦接多个上部导电图案、第一横向导电图案及第二横向导电图案、及包括第一通孔结构、第二通孔结构、第三通孔结构、第四通孔结构以及第五通孔结构的多个通孔结构，以形成一扫描D正反器。

在一实施例中，集成电路装置进一步包含多个通孔结构，在上部金属层与下部金属层之间，其中电路区域包含多个晶体管，并且多个晶体管通过多个下部导电图案电气耦接多个上部导电图案、第一横向导电图案、及多个通孔结构，以形成具有两个二输入的与门的一与或非逻辑。

在一实施例中，第一横向上部导电图案沿着第二轴重叠多个上部导电图案之中的一第二上部导电图案，并且第一上部导电图案及第二上部导电图案直接相邻。

在一实施例中，第一横向上部导电图案沿着第二轴重叠多个上部导电图案之中的一第二上部导电图案的一整个宽度，并且第一上部导电图案及第二上部导电图案直接相邻。

在一实施例中，下部金属层是一金属零层，并且上部金属层是一金属一层。

在一实施例中，一种制造IC装置的方法包含：在其上有多个晶体管的基板上方沉积下部金属层；图案化下部金属层以形成沿着第一轴延长的多个下部导电图案；在下部金属层上方沉积上部金属层；以及图案化上部金属层。图案化上部金属层形成沿着横向于第一轴的第二轴延长的多个上部导电图案，以及与多个上部导电图案之中的第一上部导电图案连续并且沿着第一轴从此第一上部导电图案突出的第一横向上部导电图案。

在一实施例中，方法进一步包含在沉积该上部金属层之前，蚀刻及沉积在多个下部导电图案上方并且与多个下部导电图案电气接触的多个通孔结构，其中多个下部导电图案通过多个接触结构电气耦接到多个晶体管，并且多个上部导电图案通过多个通孔结构电气耦接到多个下部导电图案。

在一实施例中，多个晶体管、多个下部导电图案、多个通孔结构、及多个上部导电图案是在基板的一第一侧上，基板进一步具有与第一侧相对的一第二侧，方法进一步包含：蚀刻及沉积与多个晶体管的至少一者电气接触的从第二侧延伸到第一侧的至少一过孔结构；以及沉积及图案化在基板的第二侧上并且与至少一过孔结构电气接触的一背侧金属层。

在一实施例中，图案化上部金属层形成第一横向上部导电图案，第一横向上部导电图案沿着第一轴从第一上部导电图案的一第一部分突出以在多个下部导电图案之中的一第一下部导电图案上方，并且通过多个通孔结构之中的一第一通孔结构电气耦接到第一下部导电图案。

在一实施例中，图案化上部金属层进一步形成一第二横向上部导电图案，第二横向上部导电图案与第一上部导电图案的一第二部分连续并且沿着第一轴从第二部分突出以在多个下部导电图案之中的一第二下部导电图案上方，第二部分与该第一部分不同，并且通过多个通孔结构之中的一第二通孔结构电气耦接到第二下部导电图案。

在一实施例中，图案化上部金属层进一步形成一第二上部导电图案，第二上部导电图案是在多个下部导电图案之中的一第三下部导电图案、一第四下部导电图案以及一第五下部导电图案上方，并且通过多个通孔结构之中的一第三通孔结构、一第四通孔结构以及一第五通孔结构对应地电气耦接到第三下部导电图案、第四下部导电图案以及第五下部导电图案，并且第四下部导电图案沿着第二轴位于第三下部导电图案与第五下部导电图案之间并且直接邻近第三下部导电图案与第五下部导电图案。

在一实施例中，一种制造集成电路装置的系统包含至少一个处理器、及储存计算机程序码用于一或多个程序的至少一个记忆体。当至少一个处理器执行在至少一个记忆体中储存的计算机程序码时，计算机程序码及至少一个处理器用以导致系统产生IC装置的布局图，此布局图储存在非暂时性计算机可读取媒体上。产生布局图包含在布局图中与第二单元抵靠放置第一单元。第一单元或第二单元的至少一者包含多个主动区域、在多个主动区域上方并且横向于多个主动区域的多个栅极区域、在多个栅极区域上方的下部金属层、及在下部金属层上方的上部金属层。上部金属层包含L形或括号形状的上部导电图案。

在一实施例中，第一单元及第二单元的每一者是一SDFQD1单元或一AOI22D1单元。

上文概述若干实施例的特征，使得熟习此项技术者可更好地理解本案的态样。熟习此项技术者应了解，可轻易使用本案作为设计或修改其他工艺及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟习此项技术者亦应认识到，此类等效构造并未脱离本案的精神及范畴，且可在不脱离本案的精神及范畴的情况下进行本文的各种变化、取代及更改。

Claims (10)

1.一种集成电路装置，其特征在于，包含：

一电路区域；

一下部金属层，在该电路区域上方，并且包含沿着一第一轴延长的多个下部导电图案；以及

一上部金属层，在该下部金属层上方，并且包含：

多个上部导电图案，沿着横向于该第一轴的一第二轴延长，该多个上部导电图案包含用以将该电路区域电气耦接到该电路区域外部的外部电路的至少一输入或输出，以及

一第一横向上部导电图案，与该多个上部导电图案之中的一第一上部导电图案连续并且沿着该第一轴从该第一上部导电图案突出，该第一横向上部导电图案在该多个下部导电图案之中的一第一下部导电图案上方并且电气耦接到该第一下部导电图案。

2.如权利要求1所述的集成电路装置，其特征在于，进一步包含：

多个通孔结构，在该上部金属层与该下部金属层之间，该多个通孔结构包含电气耦接该第一横向上部导电图案与该第一下部导电图案的一第一通孔结构。

3.如权利要求1所述的集成电路装置，其特征在于，其中

该第一上部导电图案是在该多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到该第二下部导电图案。

4.如权利要求1所述的集成电路装置，其特征在于，其中

该第一横向上部导电图案与该第一上部导电图案的一第一部分连续并且从该第一部分突出，并且

该上部金属层进一步包含与该第一上部导电图案的一第二部分连续并且沿着该第一轴从该第二部分突出的一第二横向上部导电图案，该第二部分与该第一部分不同。

5.如权利要求4所述的集成电路装置，其特征在于，其中

该第二横向上部导电图案是在该多个下部导电图案之中的一第二下部导电图案上方并且电气耦接到该第二下部导电图案。

6.如权利要求5所述的集成电路装置，其特征在于，进一步包含：

多个通孔结构，在该上部金属层与该下部金属层之间，

其中

该多个下部导电图案沿着该第二轴并且在该第一下部导电图案与该第二下部导电图案之间包含一第三下部导电图案、一第四下部导电图案以及一第五下部导电图案，

该第四下部导电图案沿着该第二轴位于该第三下部导电图案与该第五下部导电图案之间并且直接邻近该第三下部导电图案与该第五下部导电图案，

该多个上部导电图案包含在该第三下部导电图案、该第四下部导电图案以及该第五下部导电图案上方的一第二上部导电图案，并且

该多个通孔结构包含：

一第一通孔结构，电气耦接该第一横向上部导电图案与该第一下部导电图案，

一第二通孔结构，电气耦接该第二横向上部导电图案与该第二下部导电图案，以及

一第三通孔结构、一第四通孔结构以及一第五通孔结构，对应地电气耦接该第二上部导电图案与该第三下部导电图案、该第四下部导电图案以及该第五下部导电图案。

7.如权利要求6所述的集成电路装置，其特征在于，其中

该第一横向上部导电图案及该第二横向上部导电图案沿着该第一轴从该第一上部导电图案朝向该第三通孔结构、该第四通孔结构以及该第五通孔结构突出。

8.如权利要求7所述的集成电路装置，其特征在于，其中

该电路区域包含多个晶体管，并且

该多个晶体管通过该多个下部导电图案电气耦接该多个上部导电图案、该第一横向导电图案及该第二横向导电图案、及包括该第一通孔结构、该第二通孔结构、该第三通孔结构、该第四通孔结构以及该第五通孔结构的该多个通孔结构，以形成一扫描D正反器。

9.一种制造一集成电路装置的方法，其特征在于，该方法包含：

在其上有多个晶体管的一基板上方沉积一下部金属层；

图案化该下部金属层以形成沿着一第一轴延长的多个下部导电图案；

在该下部金属层上方沉积一上部金属层；以及

图案化该上部金属层以形成

沿着横向于该第一轴的一第二轴延长的多个上部导电图案，以及

一第一横向上部导电图案，与该多个上部导电图案之中的一第一上部导电图案连续并且沿着该第一轴从该第一上部导电图案突出。

10.一种制造集成电路装置的系统，其特征在于，包含：

至少一处理器；以及

至少一记忆体，储存用于一或多个程序的计算机程序码，

其中

当该至少一处理器执行储存在该至少一记忆体中的该计算机程序码时，该计算机程序码及该至少一处理器用以导致该系统产生一集成电路装置的一布局图，该布局图储存在一非暂时性计算机可读取媒体上，

该产生该布局图包含在该布局图中与一第二单元抵靠放置一第一单元，并且

该第一单元或该第二单元的至少一者包含：

多个主动区域；

多个栅极区域，在该多个主动区域上方并且横向于该多个主动区域；

一下部金属层，在该多个栅极区域上方；以及

一上部金属层，在该下部金属层上方，该上部金属层包含一L形或括号形状的上部导电图案。

Images