JP5187309B2 - フォトマスクの形成方法および半導体装置の製造方法 - Google Patents

Description

本発明は、基板上にパターンを露光する際に使用されるフォトマスク、当該フォトマスクを使用することにより形成される半導体装置及び当該フォトマスクの形成方法に関する。

従来から、露光装置によって基板上に高精度のパターンを形成するため、露光の際に使用されるフォトマスクのパターンに、光学的近接効果補正（Optical Proximity Effect Correction、以下ＯＰＣ補正という。）を施すことが行われている。

光学的近接効果は、光の回折や干渉などの作用により、シリコンウェハ等の基板上に形成されるパターン（以下、「実パターン」という。）の形状が、フォトマスクのパターン通りに形成されなくなる現象である。ＯＰＣ補正とは、このような光学的近接効果によるパターン形状の歪みを補うように、フォトマスクのパターンを補正する処理のことである。一般的には、例えば、基板上に形成される実パターンが、フォトマスクにおける補正前のパターン形状に近づくように、フォトマスクのパターンを補正する。

このようなＯＰＣ補正の技術として、特許文献１が知られている。特許文献１には、他の配線と接続するためのコンタクトが、配線の終端或いは角部に存在する場合に、ＯＰＣ補正を行うことが開示されている。
特開２０００−２５８８９３号公報

（発明が解決しようとする課題）
近年、半導体装置における集積回路パターンの微細化に伴い、フォトマスクの全てのパターンに、ＯＰＣ補正を施すことができない場合が生じている。このようなケースの一例を図１２及び図１３に示す。図１２は、フォトマスクに形成されるパターン（配線パターン１０１及びビアパターン１１１）の例を示す図である。ここで、ビアパターン１１１によって半導体チップの基板上に露光されるビアは、当該基板上に露光される配線と接続されている。この基板上の配線は、配線パターン１０１によって基板上に露光される。なお、図１２及び図１３では、説明の便宜上、配線パターン１０１とビアパターン１１１とを同じ図に示しているが、配線パターン１０１とビアパターン１１１とは、通常、異なるフォトマスクに形成される。

図１３は、図１２のＡ部の領域における配線パターン１０１を拡大した図である。なお、図１２に示したパターンは、ＯＰＣ補正を行う前のものであり、図１３に示したパターンはＯＰＣ補正を行った後のものである。なお、図中、斜線のハッチングで示した領域１０２ａ，１０２ｂ及び１０２ｃが、ＯＰＣ補正によりパターンの形状を拡大させた領域である。

図１３に示すように、フォトマスクにおける配線パターン１０１の端部１０１ａ，１０１ｂおよび１０１ｃについては、十分なＯＰＣ補正を行なうことができない。具体的には、全ての端部にＯＰＣ補正を行なおうとすると、ＯＰＣ補正後のパターン間隔Ｄ１０１ａとＤ１０１ｃが、配線ルール等によって定められる配線パターン間隔の最小値Ｒｍｉｎよりも小さくなってしまうといった問題を生じる。

本発明は、上述の問題点に鑑みてなされたものであり、マスク配線パターンの端部のうち、ＯＰＣ補正を施す必要性が高い端部に対して十分なＯＰＣ補正を行ない、信頼性の高い半導体装置を提供することを目的とする。

（課題を解決するための手段）
すなわち、本発明者等は、マスク配線パターンが形成されたフォトマスクの形成方法を提案する。より具体的には、マスク配線パターンの設計データから、前記マスク配線パターンの端部のうち、ビアと接続されない否接続端部のデータを抽出し、前記否接続端部を除いて、前記マスク配線パターンのデータに対する光学的近接補正を行う。

（発明の効果）
このような構成にすることにより、本発明によれば、フォトマスク上に形成されるマスク配線パターンの端部のうち、ＯＰＣ補正を行なう必要性の高い端部に対して十分なＯＰＣ補正が行なわれる。その結果、当該フォトマスクによって半導体装置に露光される配線パターンの形状が設計データのパターン形状に近づき、半導体装置の信頼性を高めることが可能となる。

図１は、フォトマスク設計装置の概略構成を示すブロック図である。 図２は、半導体装置を形成する工程のフローチャートを示す図である。 図３は、ＯＰＣ補正の具体的な手順を示すフローチャート（その１）である。 図４は、ＯＰＣ補正の具体的な手順を示すフローチャート（その２）である。 図５は、制御部におけるデータの流れを示す図である。 図６Ａ及び図６Ｂは、配線パターンに端部マークを発生させ、ＯＰＣ補正を行った例を示す図である。 図７は、パターン干渉が生じたか否か判断する処理の具体例を示すフローチャートである。 図８は、隣接するパターンとの距離ＤとＯＰＣ補正値Ｃｄの関係を示すテーブルである。 図９は、フォトマスクに形成されるパターンの例を示す図である。 図１０は、図９のＢ部の領域を拡大した図である。 図１１は、ビアが存在し得る全てのパターン示す図である。 図１２は、従来例におけるフォトマスクに形成されるパターンの例を示す図である。 図１３は、図１２のＡ部の領域を拡大した図である。

符号の説明

３…表示部
３ａ、５ａ…制御用配線
１０…制御部
１２…ＣＰＵ
１４…ＲＡＭ
１５…ＲＯＭ
１６…ＨＤＤ
１９…Ｉ／Ｏ
２１、２７、２９…設計データ
２２…上層の設計データ
２３…ターゲット層の設計データ
２４…下層の設計データ
２５…端部認識パラメータ
３０…ＯＰＣ補正パラメータ
４０、４８、４９…マスク配線パターン
４２、４４、６１…マスクビアパターン
４３、４５、６０…端部マーク
４６…プラスサイジング領域
４７、５２ｂ、８０Ａ、８０Ｂ…補正領域
５１…マスク配線パターン
５１’…配線
５１ａ、５１ｂ、５１ｃ…マスク配線パターンの端部
５１ａ’、５１ｂ’、５１ｃ’…配線の端部
５３ａ、５３ｃ、７０…ＯＰＣ補正禁止領域
６１’…ビア
１０１・・・配線パターン
１０１ａ、１０１ｂ、１０１ｃ・・・配線パターンの端部
１１１・・・ビアパターン

以下、本発明の実施形態を、図面を参照しながら詳細に説明する。なお、本実施形態は例示であり、実施形態に示された構成に限定されない。

（実施例１）
−フォトマスク設計装置−
以下に、本実施例に係るフォトマスクのパターンを設計する際に使用されるフォトマスク設計装置１を、図１を使用しながら説明する。図１は、当該フォトマスク設計装置１の概略構成を示すブロック図である。図１に示すように、フォトマスク設計装置１は、例えば、装置全体を制御する制御部１０と、制御用配線３ａ，５ａ等によって制御部１０と接続される表示部３や操作部５等から構成される。表示部３は、例えばディスプレイ等の表示装置であり、操作部５は、例えばキーボードやマウス等の入力装置である。

ここで、制御部１０は、例えば、ＣＰＵ（Central Processing Unit）１２、ＣＰＵ１２が処理するデータ等を一時的に記憶させておくＲＡＭ（RandomAccess Memory）１４、制御用のプログラム等を格納するＲＯＭ（Read Only Member）１５、外部に対して信号の入出力を行うＩ／Ｏ（InputOutput Circuit）１９、及び、これらの間で信号を伝送するバス１７等から構成される。制御部１０には更に、例えば、フォトマスクを形成する際に必要な設計データを含むデータベースが格納される磁気ディスク装置ＨＤＤ（HardDisk Drive）１６が設けられる。

−半導体装置の形成工程−
次に、本実施例に係る半導体装置の形成工程を説明する。図２は、本実施例に係るフォトマスクを使用して、当該半導体装置を形成する工程のフローチャートを示す図である。ここで、半導体装置は、例えばＬＳＩ（Large Scale Integration）等の半導体デバイスである。半導体装置の形態としては、例えばシリコンウェハを切断することにより個片化された半導体チップ、或いは、当該半導体チップが搭載された電子部品等が該当する。以下、説明の便宜上、半導体チップが搭載された電子部品の形態を有するＬＳＩの形成方法について説明する。

ＬＳＩを形成する工程としては、図２に示すように、先ず、半導体チップ全体のパターン設計を行う（Ｓｔｅｐ１０）。次に、設計されたパターンに対してＯＰＣ補正（Ｓｔｅｐ１４）を行った後、ＯＰＣ補正が適用されたパターンを使用してフォトマスクの製作を行う（Ｓｔｅｐ１５）。
フォトマスクの製作は、例えば光透過性を有する基板（不図示）上に、遮光膜としてのパターンを形成することにより行なう。なお、当該基板は、例えば石英等の透明な材料からなる。遮光膜としてのパターンは、配線パターンやビアパターン等であり、例えばクロム（Ｃｒ）等の金属材料からなる。以下、説明の便宜上、フォトマスクに使用される基板のことを「マスク基板」と呼ぶ。また、当該マスク基板に形成されるパターンのことを「マスクパターン」と呼ぶ。更には、配線を露光するためのマスクパターンのことを「マスク配線パターン」と、ビアを露光するためのマスクパターンのことを「マスクビアパターンと」呼ぶ。

次に、当該フォトマスクを使用して、例えばシリコン（Ｓｉ）等からなるウェハ上にパターンを露光し、ウェハ上に配線等を形成する。そして、例えばダイシングによって当該ウェハを個片化する処理等を行い、ＬＳＩを製作する（Ｓｔｅｐ１６）。

なお、ＬＳＩが形成された後に、図２に示すように、ＬＳＩが正しく機能するか否かの合否判定を行い、正しく機能しない場合には、最初のパターン設計工程（Ｓｔｅｐ１０）に戻って、パターン設計をやり直す。

Ｓｔｅｐ１０のパターン設計工程では、図２に示すように、セル開発工程（Ｓｔｅｐ１１）と、機能ブロック形成工程（Ｓｔｅｐ１２）と、チップ設計（Ｓｔｅｐ１３）とを順次行う。ここで、セル開発工程は、ウェハ上に形成する回路として使用されるセルの開発を行う工程である。ここでは、セルの回路に対応するパターンの設計データを開発する。また、機能ブロック形成工程（Ｓｔｅｐ１２）は、セル開発工程で開発されたセルの設計データを用いて、１または複数のセルにより構成される機能ブロックの設計を行う工程である。この工程で開発を行う設計データは、例えば回路の結線情報データである。また、チップ設計（Ｓｔｅｐ１３）は、機能ブロック形成工程で開発した機能ブロックの設計データに、各セルのパターン設計データを対応させて、半導体チップ全体のパターン設計を行う工程である。

−ＯＰＣ補正−
以下、Ｓｔｅｐ１４におけるＯＰＣ補正の詳細について説明する。図３及び図４は、当該ＯＰＣ補正の具体的な手順を示したフローチャートである。また、図５は、図３及び図４に示したフローチャートに沿った、制御部１０におけるデータの流れを示した図である。

Ｓｔｅｐ２１：
ＯＰＣ補正を行う手順としては、図３に示すように、先ず、ターゲット層と、その上層及び下層の設計データを抽出する（Ｓｔｅｐ２１）。具体的には、図５に示すように、設計データ２１の中から、ターゲット層の設計データ２３、ターゲット層に隣接する上層の設計データ２２、及び、ターゲット層に隣接する下層の設計データ２４をそれぞれ抽出する。抽出された設計データ２２，２３，２４は、例えばＨＤＤ１６等の記憶領域に格納される。ここで、ターゲット層とは、ウェハ上に形成される配線層のうち、ＯＰＣ補正を行う対象として選んだ配線層のことをいう。ここで、ターゲット層に隣接する上層及び下層とは、ターゲット層に対して垂直方向に隣接して存在する配線層のことであり、当該ターゲット層と当該隣接する上層及び下層との間に他の配線層は存在していない。なお、上層の設計データ及び下層の設計データのうち、いずれか一方の設計データのみを抽出するようにしても良い。

Ｓｔｅｐ２２：
次に、当該ターゲット層におけるマスク配線パターンの設計データを抽出する（Ｓｔｅｐ２２）。具体的には、例えば制御部１０の処理によって、Ｓｔｅｐ２１で抽出したターゲット層の設計データ２３の中から、マスク配線パターンに該当する部分の設計データを抽出する。抽出されたマスク配線パターンの設計データは、例えばＨＤＤ１６等の記憶領域に格納される。

Ｓｔｅｐ２３：
次に、Ｓｔｅｐ２２で抽出されたマスク配線パターンの幅が、例えば０．１μｍ〜０．２μｍの範囲に該当するか否かを判定する。そして、マスク配線パターンの幅が０．１μｍ〜０．２μｍの範囲内にある場合には、Ｓｔｅｐ２４に進む。マスク配線パターンの幅が０．１μｍ〜０．２μｍの範囲内にはない場合、すなわち、マスク配線パターンの幅が０．１μｍより小さい、或いは、マスク配線パターンの幅が０．２μｍよりも大きい場合には、Ｓｔｅｐ２５に進む（Ｓｔｅｐ２３）。具体的には、例えば制御部１０の処理によって、Ｓｔｅｐ２２においてＨＤＤ１６等の記憶領域に格納されたマスク配線パターンの設計データの中から、幅が０．１μｍ〜０．２μｍの範囲内のマスク配線パターンの設計データを抽出する。抽出されたマスク配線パターンの設計データは、例えばＨＤＤ１６等の記憶領域に格納される。なお、本Ｓｔｅｐは必須でなく、Ｓｔｅｐ２２から直接Ｓｔｅｐ２４に進んでもよい。

Ｓｔｅｐ２４：
次に、マスク配線パターンの両端に端部マークを発生させる（Ｓｔｅｐ２４）。具体的には、例えば制御部１０の処理によって、ＨＤＤ１６等の記憶領域から、Ｓｔｅｐ２３において格納されたマスク配線パターンの設計データを抽出する。そして、抽出されたマスク配線パターン両端に、端部マークを発生させる。端部マークが付加されたマスク配線パターンの設計データ２７は、例えばＨＤＤ１６等の記憶領域に格納される。なお、Ｓｔｅｐ２２から直接本Ｓｔｅｐ２４に進んだ場合には、Ｓｔｅｐ２２で抽出した全てのマスク配線パターンの端部に対して、端部マークを発生させる。

本実施例では、マスク配線パターンの幅の最小値を０．１μｍに設定した。例えば、実際には配線の機能を有しない先端が尖ったパターン等については、マスク配線パターン４０として認識する必要がないため、パターンの幅に下限値を設けて、端部マーク４３，４５を発生させないように設定している。また、配線の幅が太くなるにつれて光学的近接効果の影響を受け難くなる傾向がある。そこで、本実施例では、マスク配線パターン４０の幅が０．２μｍより大きい場合には、マスク配線パターンの端部としてのＯＰＣ補正を行なわないような設定にした。従って、マスク配線パターン４０の幅が０．２μｍより大きい場合にも、端部マーク４３，４５を発生させないように設定している。

以上のような理由により、本実施例では、端部マークを発生させるマスク配線パターンを、その配線幅が例えば０．１μｍ〜０．２μｍの範囲内にあるものに限っている。なお、このような端部マークを発生させる条件は、例えば、図５（端部認識パラメータ２５）に示すように、外部から制御部１０内へ入力するようにしても良いし、条件を予めＨＤＤ１６内に格納させておき、当該条件に基づいて制御部１０に認識されるようにしても良い。この図５の端部認識パラメータ２５の一例を示したものが図８である。図８では、配線の幅に応じたＯＰＣ補正の量を示している。図８のテーブルに示すように、例えば、マスク配線パターンの幅が１００ｎｍより小さい場合、及び、２００ｎｍよりも大きい場合には、ＯＰＣ補正を行なわないため、端部マークを発生させない。

端部マークの一例を図６Ａに示す。図６Ａは、マスク配線パターン４０に端部マークを発生させた例である。図６Ａに示したｗ２×ｌ２の形状を有するパターンがマスクビアパターンである。このマスクビアパターン４２，４４に対応するビア（不図示）が存在する配線層は、ウェハ上に形成される実パターンにおいて、マスク配線パターン４０に対応する配線（不図示）が存在する配線層と隣接している。すなわち、ウェハ上において、当該ビアと当該配線とは接している。ここで、端部マークは、図６Ａに示すように、例えば３辺がマスク配線パターンの端と重なっている矩形のパターン（ｗ１×ｌ１の形状を有するパターン）である。なお、図６Ａでは、端部マーク４３，４５の幅ｗ１が、マスク配線パターン４０の幅Ｗと同じ値になっているが、端部マーク４３，４５の幅ｗ１は、必ずしもマスク配線パターン４０の幅Ｗと同じ幅でなくても構わない。ここで、図６Ａにおける端部マーク４３，４５の長さｌ1は、例えば５０μｍである。また、後述するように、マスク配線パターン４０の外縁から一定の量だけ、パターンの範囲を拡大させるＯＰＣ補正を行なう場合には、端部マーク４３，４４の３辺をマスク配線パターン４０の端と一致させた方が、処理が単純化される。すなわち、このように、端部マーク４３,４４の３辺がマスク配線パターン４０の端と一致する場合には、端部マーク４３，４４の全ての外縁を一定の量だけ拡大する処理を行ない、拡大後における端部マーク４３の領域、端部マーク４４の領域およびマスク配線パターン４０の領域のいずれかを含む領域（ＯＲ領域）を、配線パターン４０の外縁とすれば良いからである。

Ｓｔｅｐ２５：
次に、Ｓｔｅｐ２２の抽出を、ターゲット層における全てのマスク配線パターン４０に対して実行したか否かを調べる。そして、Ｓｔｅｐ２２の抽出が、ターゲット層における全てのマスク配線パターン４０に対して実行されていない場合には、Ｓｔｅｐ２２に戻って、ターゲット層におけるマスク配線パターン４０の設計データの抽出を行う。また、全てのマスク配線パターン４０に対して実行された場合には、図４に示すステップ３１の処理に進む（Ｓｔｅｐ２５）。具体的には、例えば制御部１０の処理によって、ターゲット層の設計データ２３と、Ｓｔｅｐ２２におけるマスク配線パターンの抽出の履歴とを比較する。比較の結果、設計データ２３の中に、Ｓｔｅｐ２２において抽出されていないマスク配線パターンが残っている場合には、Ｓｔｅｐ２２に戻る。また、設計データ２３の中に、抽出されていないマスク配線パターンが残っていない場合には、Ｓｔｅｐ３１に進む。なお、ここで、本Ｓｔｅｐ２５の処理が終わった後、直接、Ｓｔｅｐ３４に進んでも良い。すなわち、以下に示すＳｔｅｐ３１からＳｔｅｐ３３は必須のＳｔｅｐではない。このように、直接Ｓｔｅｐ３４に進んだ場合には、Ｓｔｅｐ３４においてマスク配線パターンの端部マークの形状を拡大させた後、Ｓｔｅｐ３５に進む。

Ｓｔｅｐ３１：
次に、端部マーク４３，４５を有するマスク配線パターン４０のうち、その端部が隣接する２つのマスク配線パターンを抽出する（Ｓｔｅｐ３１）。具体的には、例えば制御部１０の処理によって、前出の設計データ２７から、端部が隣接している２つのマスク配線パターンの設計データを抽出する。この抽出されたマスク配線パターンの設計データは、例えばＨＤＤ１６等の記憶領域に格納される。

Ｓｔｅｐ３２：
次に、抽出したマスク配線パターンにＯＰＣ補正を行ったときに、パターン干渉が生じるか否かを調べる。ここで、マスク配線パターン間の距離が、予め定められた配線ルールの設定値より小さい状態のことを、パターン干渉という。そして、このようなパターン干渉が生じる場合にはＳｔｅｐ３３に進み、パターン干渉が生じない場合にはＳｔｅｐ３５に進む（Ｓｔｅｐ３２）。なお、このＳｔｅｐ３２の処理は、例えば図７に示したフローに沿って行う。図７は、Ｓｔｅｐ３２の処理の具体例を示したフローチャートである。

図７に示すように、先ず、隣接するマスク配線パターンとの距離Ｄを求める（Ｓｔｅｐ３２ａ）。具体的には、例えば制御部１０の処理によって、Ｓｔｅｐ３１において抽出された２つのマスク配線パターンの設計データから、その間隔Ｄを求める。このことを、図６Ｂを例に説明する。図６Ｂは、マスク配線パターン（マスク配線パターン４０，４８，４９）が隣接して配置される場合におけるＯＰＣ補正の例を示す図である。図６Ｂに示すように、マスク配線パターン４０とマスク配線パターン４８を抽出した場合には、これら２つのマスク配線パターンの距離はＤ１である。また、マスク配線パターン４０とマスク配線パターン４９を抽出した場合には、これら２つのマスク配線パターンの距離はＤ２である。すなわち、マスク配線パターン４０に着目すると、隣接するマスク配線パターン４８との距離はＤ１であり、隣接するマスク配線パターン４９との距離はＤ２である。

次に、Ｓｔｅｐ３２ａで求めた距離Ｄに応じたＯＰＣ補正値Ｃｄを求める（Ｓｔｅｐ３２ｂ）。なお、ＯＰＣ補正値Ｃｄは、例えば図８のようなテーブルに基づいて決定する。当該テーブルは、図５における端部認識パラメータ２５内に含まれる設計データであり、隣接するパターンとの距離（ＯＰＣ補正前の距離）ＤとＯＰＣ補正値Ｃｄの関係が示されている。また、本テーブルには更に、配線の幅ＷとＯＰＣ補正値Ｃｄとの関係も示されている。具体的には、例えば制御部１０の処理によって、ＨＤＤ１６等の記憶領域から図８に示すテーブルのデータを参照し、Ｓｔｅｐ３２ａで求めた距離Ｄに応じたＯＰＣ補正値Ｃｄを求める。なお、上記のように隣接するパターンが複数存在する場合には、例えば最も小さい距離を距離Ｄとして、ＯＰＣ補正値Ｃｄを求める。

次に、マスク配線パターンにＯＰＣ補正値Ｃｄを適用した場合の距離Ｄｏを求める（Ｓｔｅｐ３２ｃ）。具体的には、例えば制御部１０の処理によって、Ｓｔｅｐ３２ｂで求めた補正値Ｃｄを適用し、ＯＰＣ補正を行う場合と同様の方法を用いてマスク配線パターンの端部の形状を拡大させる。形状を拡大させる方法としては、例えば、図６Ｂに示すように、端部パターン４３の周囲をＣｄの値だけ一律に拡大させ、拡大させた領域を補正領域４７とする。すなわち、マスク配線パターン４０の端部の形状を、補正領域４７の形状に拡大させる。なお、図６Ｂでは、マスクビアパターンが存在する端部（端部マーク４３）についてのみ端部マークが拡大されているが、本Ｓｔｅｐでは、全ての端部（端部マーク４３及び端部マーク４５）の形状を拡大するようにしても良い。次に、端部を拡大させる処理をした後のマスク配線パターンについて、隣接するマスク配線パターンとの距離Ｄｏを求める。例えば図７Ｂに示すマスク配線パターン４０に着目した場合には、マスク配線パターン４８との距離はＤｏ１であり、マスク配線パターン４９との距離はＤｏ２である。

次に、Ｓｔｅｐ３２ｄで求めた距離Ｄｏと、配線ルール等によって定められるパターン間隔の最小値Ｒｍｉｎとを比較する。そして、Ｄｏの値がＲｍｉｎより小さい場合には、Ｓｔｅｐ３３に進み、Ｄｏの値がＲｍｉｎ以上の場合には、Ｓｔｅｐ３５に進む（Ｓｔｅｐ３２ｄ）。ここで、Ｒｍｉｎの値は、例えば７０ｎｍである。具体的には、例えば制御部１０の処理によって、配線ルール等によって定められるパターン間隔の最小値Ｒｍｉｎを、例えばＨＤＤ１６等の記憶領域から抽出する。そして、抽出したＲｍｉｎの値と、Ｓｔｅｐ３２ｄで求めた距離Ｄｏと比較する。ＤｏがＲｍｉｎよりも小さい場合、すなわちＤｏ＜Ｒｍｉｎならば、Ｓｔｅｐ３３に進み、ＤｏがＲｍｉｎと同じ値の場合、或いは、ＤｏがＲｍｉｎより大きい場合、すなわちＤｏ≧Ｒｍｉｎならば、Ｓｔｅｐ３５に進む。

Ｓｔｅｐ３３：
次に、端部マークが、上層又は下層のマスクビアパターンと重なる位置にあるか否かを確認する。端部マークが、上層又は下層のマスクビアパターンと重なる位置にある場合にはＳｔｅｐ３６に進み、重ならない場合にはＳｔｅｐ３４に進む（Ｓｔｅｐ３３）。なお、端部マークが上層又は下層のマスクビアパターンと重ならない場合でも、端部マークとマスクビアパターンとの間隔が、予め定められた距離の範囲内にある場合には、重なる位置にあると判断しても良い。すなわち、本Ｓｔｅｐでは、図５に示すように、ビアとの結線状態に応じた端部マークの分類を行う。具体的には、例えば制御部１０の処理によって、端部マークとマスクビアパターンとの間に重なる領域が存在するか否かを調べる。端部マークとマスクビアパターンとの間に重なる領域が存在する場合には、マスク配線パターンの端部にマスクビアパターンが存在すると判断して、Ｓｔｅｐ３６に進む。このような重なる領域が存在しない場合には、マスク配線パターンの端部にマスクビアパターンが存在しないと判断して、Ｓｔｅｐ３４に進む。

ここで、マスク配線パターンの端部にマスクビアパターンが存在するとは、基板上に配線を形成した際に、配線の上層または下層に存在するビア（不図示）が、前記配線の端部に接続されていることを意味する。従って、例えば図６Ｂの場合において、端部マーク４３は、マスクビアパターン４２と重なる領域が存在し、端部マーク４５は、いずれのマスクビアパターンとも重なる領域が存在しない。すなわち、端部マーク４３は、基板上に形成されるビアと接続されるパターンを露光するための端部（接続端部）であり、端部マーク４５は、基板上に形成されるビアと接続されないパターンを露光するための端部（否接続端部）である。なお、ここでの「パターン」とは、基板に形成される配線のパターンのことである。

Ｓｔｅｐ３４：
次に、端部マークの形状を拡大させる（Ｓｔｅｐ３４）。具体的には、例えば制御部１０の処理によって、例えば、ＨＤＤ１６等の記憶領域から、ビアが結線されていない端部に発生させた端部マークを抽出し、当該端部マークの形状を拡大させる。そして、この拡大させた端部マークの設計データは、例えばＨＤＤ１６等の記憶領域に格納される。

端部マークを拡大させた例を図６Ｂに示す。図６Ｂにおいて点線で示した矩形の領域が、拡大させた後の端部マーク４６である。Ｓｔｅｐ３４においては、図６Ｂに示すように、例えば、対象となる端部マーク４５の周囲を一律に拡大させ、拡大量Ｅｘを、例えば６ｎｍとする。なお、この拡大処理のことをプラスサイジング処理という。

Ｓｔｅｐ３５：
次に、Ｓｔｅｐ３１の抽出を、ターゲット層における全ての組み合わせについて実行したか否かを確認する。そして、Ｓ３１の抽出を、ターゲット層における全ての組み合わせについて実行していない場合には、Ｓｔｅｐ３１に戻る。Ｓ３１の抽出を、ターゲット層における全ての組み合わせについて実行した場合には、次のＳｔｅｐ３６に進む（Ｓｔｅｐ３５）。具体的には、例えば制御部１０の処理によって、Ｓｔｅｐ３１において抽出したマスク配線パターンの設計データを検索する。そして、前述の設計データ２７と比較して、当該設計データ２７の中に、Ｓｔｅｐ３１において抽出されていないマスク配線パターンが残っているか否かを調べる。当該設計データ２７の中に、Ｓｔｅｐ３１において抽出されていないマスク配線パターンが未だ残っている場合には、Ｓｔｅｐ３１に戻る。また、設計データ２７の中に、抽出されていないマスク配線パターンが残っていない場合には、Ｓｔｅｐ３６に進む。

Ｓｔｅｐ３６：
次に、プラスサイジング処理させた端部マーク４５の領域を、ＯＰＣ補正禁止領域とする（Ｓｔｅｐ３６）。具体的には、例えば制御部１０の処理によって、例えば、ＨＤＤ１６等の記憶領域から、端部マーク４５をプラスサイジング処理させたプラスサイジング領域４６を抽出する。そして、抽出したプラスサイジング領域４６をＯＰＣ補正禁止領域として設定する。このＯＰＣ補正禁止領域の設計データ２９は、例えばＨＤＤ１６等の記憶領域に格納される。なお、ここで述べたＯＰＣ補正禁止領域の設定方法は、あくまで一例であり、他の方法を使用してＯＰＣ補正禁止領域発生させるようにしても良い。

このように、本実施例では、プラスサイジング処理させた端部マーク４５をＯＰＣ補正禁止領域とする。なお、マスク配線パターンに施される処理には、端部のＯＰＣ補正だけでなく、それ以外の種類のＯＰＣ補正もある。端部のＯＰＣ補正以外のＯＰＣ補正としては、例えば、パターンの幅方向におけるＯＰＣ補正がある。このマスク配線パターンの幅方向におけるＯＰＣ補正やその他のＯＰＣ補正書によって、マスク配線パターンの幅が僅かに太くなる場合がある。そして、これらのＯＰＣ補正の適用され方は、ケースにより様々であり、例えば、端部のＯＰＣ補正の前に、マスク配線パターンを幅方向に太くするＯＰＣ補正が先に適用される場合がある。このような場合には、ＯＰＣ補正禁止領域を設定後、未だ端部のＯＰＣ補正が行なわれる前に、マスク配線パターンの幅が太くなってしなうこともある。従って、このマスク配線パターンの幅の増加分を考慮しておかないと、ＯＰＣ補正禁止領域よりもマスク配線パターンが拡大してしまう場合が起こり得る。このため、ステップ３４における端部マーク４５の拡大量Ｅｘは、マスク配線パターンに施されるＯＰＣ補正のうち、端部のＯＰＣ補正を除く全てのＯＰＣ補正の中で、最も大きい値であることが望ましい。このような値に設定することにより、当該端部が確実にＯＰＣ補正禁止領域内に含まれるようになる。

Ｓｔｅｐ３７：
最後に、ＯＰＣ補正禁止領域を除いた全領域に対して、ＯＰＣ補正を行なう（Ｓｔｅｐ３７）。ここで、全域にＯＰＣ補正を行なわず、次に示すような方法を用いてもよい。すなわち、例えば制御部１０の処理によって、Ｓｔｅｐ３６においてＨＤＤ１６等の記憶領域に格納されたＯＰＣ補正禁止領域の設計データ２９を抽出し、当該ＯＰＣ補正禁止領域を除いた領域に存在する端部マークを選択する。次に、選択された端部マークについてのみ、その形状を拡大させる。なお、このような方法の他には、基板上に形成されるビアと接続されるマスク配線パターンの端部を抽出し、抽出された端部についてのみＯＰＣ補正を施すという方法もある。

端部マークを拡大させる方法としては、先ず、前述したＳｔｅｐ３２ａ及びＳｔｅｐ３２ｂと同様の方法で、ＯＰＣ補正値Ｃｄを求める。なお、このＯＰＣ補正値Ｃｄを求める際の条件は、例えば、図５（ＯＰＣ補正パラメータ３０）に示すように、外部から制御部１０内へ入力するようにしても良いし、条件を予めＨＤＤ１６内に格納させておき、当該条件に基づいて制御部１０にＯＰＣ補正値Ｃｄが認識されるようにしても良い。この図５のＯＰＣ補正パラメータ３０の一例を示したものが図８である。図８では、隣接するパターンとの距離Ｄに応じたＯＰＣ補正の量を示している。図８のテーブルに示すように、例えば、隣接するパターンとの距離が１４０ｎｍの場合、端部マーク４３の周囲を一律に３０ｍｎ拡大させる補正を行う。次に、求めたＯＰＣ補正値Ｃｄに従って、端部マーク４３の形状を拡大させる。その後、拡大させた端部マークの領域４７にまでマスク配線パターン４０の端部の形状を拡大させる。

以上のような方法でＯＰＣ補正が行われる。本実施例を用いてＯＰＣ補正を適用したフォトマスクのパターンの例を、図９及び図１０に示す。図９は、フォトマスクに形成されるパターンの例を示す図であり、図１０は、図９のＢ部の領域を拡大した図である。図１０の矢印の先に示した図は、当該パターンが形成されたフォトマスクを使用することによって、ウェハ上に形成された実パターンを示す図である。なお、図９及び図１０に示したパターンは、いずれもＯＰＣ補正を行った後のものである。

フォトマスクに形成されるパターンとしては、図９及び図１０に示すように、マスク配線パターン５１等がある。なお、マスクビアパターン６１は、マスク配線パターン５１が形成されたフォトマスクとは別のフォトマスクに形成される。また、図９及び図１０に示す点線５３ａ，５３ｃ内の領域は、ＯＰＣ補正禁止領域である。また、図９及び図１０中、斜線でハッチングした領域５２ｂが、ＯＰＣ補正を行ってパターンの形状を拡大させた領域（補正領域）である。すなわち、図１０の５２ｂは、補正禁止領域を除いた全領域に対して行なわれる複数種類のＯＰＣ補正のうち、１つのＯＰＣ補正が適用された例を示した図である。

図１０に示すように、本実施例によれば、フォトマスクにおけるマスク配線パターンの端部５１ｂは、端部５１ａ，５１ｃに施したＯＰＣ補正の影響を受けずに、十分なＯＰＣ補正を施すことが可能となる。このように、本実施例では、フォトマスクにおけるマスク配線パターンの端部のうち、ビアが存在しないマスク配線パターンの端部、すなわち、電流が流れない配線の端部を露光するためのマスク配線パターンの端部については、ＯＰＣ補正禁止了領域に設定し、ＯＰＣ補正を行わないようにする。そのため、ビアが存在する端部、すなわち、電流の流れる配線の端部を露光するためのマスク配線パターンの端部については確実にＯＰＣ補正が行われ、十分なＯＰＣ補正を施すことが可能となる。その結果、ウェハ上に形成される実パターンにおいて、端部５１ｂ’のように、パターンの後退がビアとの接続部６１’にまで及ばず、配線とビアとの間で、電流が流れるルートが十分に確保される。

また、図１１は、図９のＢ部の領域において、ビアが存在し得る全てのパターンを示した図である。図１１において、基板上のビアを露光するためのパターンがマスクビアパターン６１である。図１１に示すように、ビアが存在する状態は、ＣＡＳＥ１〜ＣＡＳＥ８までの８通りある。ここで、ハッチングで示した領域８０Ａ及び８０Ｂが、ＯＰＣ補正を行なうための補正領域である。また、点線で示した領域７０が、プラスサイジング処理を施した領域、すなわちＯＰＣ補正禁止領域である。

このように、ＣＡＳＥ２〜４及びＣＡＳＥ７については、補正領域８０Ａに示すように、マスク配線パターンの端部について、十分なＯＰＣ補正を行なうことが可能である。具体的には、例えばＯＰＣ補正により、端部マーク６０を十分に拡大させることが可能となる。一方、ＣＡＳＥ５，ＣＡＳＥ６及びＣＡＳＥ８については、補正領域８０Ｂに示すように、十分なＯＰＣ補正を行なうことができない。すなわち、端部マーク６０を十分に拡大させることができない。従って、このように、十分はＯＰＣ補正を行なうことができない場合には、例えばこの補正領域８０Ｂのように、ＯＰＣ補正値Ｃｄの値を、十分なＯＰＣ補正を行なう場合よりも小さい値に設定することが望ましい。この図１１に示すように、補正領域の大きさを、各端部マークについて同じにすることにより、配線の各端部において、基板に露光した際におけるパターンの後退を最小限に止めることができる。

本発明によるフォトマスクの形成方法は、フォトマスクにおけるマスク配線パターンの端部のうち、ＯＰＣ補正を施す必要性が高い端部に対して十分なＯＰＣ補正を行なうことを可能とする。そのため、高い信頼性を有する情報通信機器に搭載される半導体装置基板として有用である。

Claims (8)

1. マスク配線パターンが形成されたフォトマスクの形成方法であって、
   前記マスク配線パターンの設計データから、前記マスク配線パターンの端部のうち、ビアと接続されない否接続端部の設計データを抽出する工程と、
   前記マスク配線パターンの前記端部に矩形パターンを発生させる工程と、
   前記否接続端部の前記矩形パターンを拡大させる工程と、
   拡大させた前記矩形パターンの領域を、光学的近接効果補正を行わない補正禁止領域とする工程と、
   前記補正禁止領域を除いて、前記マスク配線パターンの設計データに対する前記光学的近接効果補正を行う工程と、
   を有することを特徴とするフォトマスクの形成方法。
2. 前記矩形パターンが、前記マスク配線パターンの領域内に存在し、且つ、前記マスク配線パターンのエッジと３辺が重なっている
   ことを特徴とする請求項１に記載のフォトマスクの形成方法。
3. 前記矩形パターンは、予め定められた範囲の幅を有する前記マスク配線パターンを抽出し、前記抽出した前記マスク配線パターンの前記端部にのみ発生させられる
   ことを特徴とする請求項１に記載のフォトマスクの形成方法。
4. さらに、
   前記マスク配線パターンの設計データから、前記マスク配線パターンの前記端部のうち、ビアと接続される接続端部の設計データを抽出する工程を有し、
   前記補正禁止領域を除いた前記マスク配線パターンの前記設計データは、抽出された前記接続端部の設計データを有する
   ことを特徴とする請求項１に記載のフォトマスクの形成方法。
5. 前記ビアを露光するためのマスクビアパターンをさらに有する前記フォトマスクの形成方法であって、
   前記マスクビアパターンは、少なくとも前記マスク配線パターンの前記端部の一部と重なって配置され、
   前記接続端部の前記設計データを抽出する工程は、
   前記マスクビアパターンと前記矩形パターンとの間隔が、予め定めた距離の範囲内にある場合、又は、前記マスクビアパターンと前記矩形パターンとが重なる場合には、前記マスク配線パターンの前記端部の前記一部を前記接続端部であると判断する工程を有する
   ことを特徴とする請求項４に記載のフォトマスクの形成方法。
6. 配線のパターンを露光するマスク配線パターンが形成されたフォトマスクの形成方法であって、
   前記フォトマスクの設計データから、前記マスク配線パターンの設計データを抽出する工程と、
   抽出した前記マスク配線パターンの設計データから、前記マスク配線パターンの複数の端部の設計データを抽出する工程と、
   抽出した前記端部の設計データから、前記マスク配線パターンの端部の一部で且つビアと接続されない前記配線の端部を露光する否接続端部の設計データを抽出する工程と、
   前記否接続端部を除いて、前記マスク配線パターンの設計データに対する光学的近接効果補正を行う工程と、
   を有し、
   前記光学的近接効果補正を行う工程は、
   前記マスク配線パターンの前記端部の設計データを抽出した後に、
   隣接する２つの前記端部の形状を、第１の光学的近接効果補正条件で拡大させるシミュレーションを行う工程と、
   前記シミュレーション後に前記端部間の距離を求める工程と、
   前記距離を、予め定められた配線ルールの値と比較する工程と、
   前記距離が前記配線ルールの値より小さい場合には、前記距離が前記配線ルールの値以上になる第２の光学的近接効果補正条件で、前記光学的近接効果補正を行う工程と、
   を有することを特徴とするフォトマスクの形成方法。
7. 基板に配線のパターンが形成された半導体装置の製造方法であって、
   前記基板に配線のパターンを露光する際に使用するフォトマスクの設計データに対して光学的近接効果補正を行う工程と、
   前記光学的近接効果補正が行われた前記設計データに基づいて、マスク基板にマスク配線パターンを形成する工程と、
   前記マスク基板に前記マスク配線パターンが形成されたフォトマスクを使用して、前記基板に前記配線のパターンを露光する工程とを有し、
   前記光学的近接効果補正を行う工程は、
   前記設計データから、前記マスク配線パターンの端部のうち、ビアと接続されない否接続端部の設計データを抽出する工程と、
   前記マスク配線パターンの前記端部に矩形パターンを発生させる工程と、
   前記否接続端部の前記矩形パターンを拡大させる工程と、
   拡大させた前記矩形パターンの領域を、前記光学的近接効果補正を行わない補正禁止領域とする工程と、
   前記補正禁止領域を除いて、前記マスク配線パターンの設計データに対する前記光学的近接効果補正を行う工程と、
   を有することを特徴とする半導体装置の製造方法。
8. 前記光学的近接効果補正を行う工程は、
   前記マスク配線パターンの前記設計データから、前記端部のうち、ビアと接続される接続端部の設計データを抽出する工程をさらに有し、
   前記補正禁止領域を除いた前記マスク配線パターンの前記設計データは、抽出された前記接続端部の設計データを有する
   ことを特徴とする請求項７に記載の半導体装置の製造方法。

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