JP5606932B2 - マスクの製造方法ならびに光近接効果補正の補正方法および半導体装置の製造方法 - Google Patents

マスクの製造方法ならびに光近接効果補正の補正方法および半導体装置の製造方法 Download PDF

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Description

本発明は、マスクの製造方法ならびに光近接効果補正の補正方法および半導体装置の製造方法に関し、特に、ホールパターンやラインパターンを形成するためのマスクの製造方法と、そのようなマスクを製造する際に用いる光近接効果補正の補正方法と、そのようなマスクを用いた半導体装置の製造方法とに関するものである。
半導体装置の製造においては、半導体基板の上に絶縁膜あるいは導電性膜等の所定の膜を形成する工程と、その膜にエッチング等の加工を施す工程等を繰り返すことによって、半導体素子あるいは配線等が形成される。加工を施す前には、リソグラフィー工程によって、所定の膜の上にレジストパターンが形成される。リソグラフィー工程では、エッチング等の加工によって所望のパターン寸法や形状が得られるように、所望のレジストパターンを形成することが重要とされる。
パターンの微細化に伴い、設計値のパターンの形状あるいは寸法に対して、レジストパターンの形状あるいは寸法のずれが大きくなる傾向がある。このため、マスクを製造する際には、半導体基板上に実際に形成されるレジストパターンが、所望の仕上がり形状になるように、マスクのパターンのデータを補正する処理が行われる。この処理は、光近接効果補正（ＯＰＣ：Optical Proximity Correction）と称されている。
マスクパターンは、この光近接効果補正によって補正されたデータに基づいて決定され、その手法として、モデルベースＯＰＣとルールベースＯＰＣとがある。モデルベースＯＰＣでは、設計パターンを小さな辺に分割し、各辺を実験値から構築された光近接効果補正によって補正し、実際にパターニングされるレジストパターンを補正後のパターンを用いた形状シミュレーションにより予測し、所望のレジストパターンが得られるまで、パターン変形とレジストパターンの形状シミュレーションとを繰り返すことによって、マスクパターンが決定される。一方、ルールベースＯＰＣでは、設計値のパターンデータに対して、あらかじめ設定された光近接効果補正の補正量にてデータを補正することによって、マスクパターンが決定される。
マスクは、このようにして最終的に決定されたマスクパターンのデータに基づいて製造されることになる。まず、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に、そのデータに基づいて電子線を走査させることによって、レイアウトパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、レイアウトパターンに対応したレジストパターンが形成される。次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、マスクが形成される。
特開２０００−１８１０４６号公報 特開２００２−２５８４５９号公報
上述したように、マスクは、決定されたパターンのデータに基づいて電子線描画を行うことによって製造される。光近接効果補正を行うことによって、特に、ホールパターン同士が接近している箇所では、設計値のパターンデータに対してホールパターンの開口サイズが大きくなる傾向にあり、また、ラインパターン同士が接近している箇所では、互いに接近するラインパターンの端部のサイズが大きくなる傾向にある。このため、光近接効果補正を行った後のマスクパターンでは、ホールパターン同士、あるいは、ラインパターンの端部同士がさらに接近することになる。
パターン同士が接近しすぎているような箇所では、パターン同士がデータ上では離れた状態にあるとしても、そのデータに基づいて電子線描画を行った場合に、マスクとして実際に形成されるパターン同士が繋がってしまう場合があったり、あるいは、精度よく描画できない場合がある。つまり、パターン同士が接近した部分を安定して解像させることができなくなる。
このような不具合を事前に回避するために、光近接効果補正を行った後のマスクパターンが、マスクパターンとして実際に安定して形成することが可能かどうか、そのパターンのデータに基づいてチェックが行われる。このチェックは、マスクルールチェック（ＭＲＣ：Mask Rule Check）と称されている。
このマスクルールチェックにより、マスクにパターンを安定して解像させることができないと判定される箇所については、解像しうる間隔にまでパターン同士を離すように、該当パターンの部分のエッジを後退させたり、あるいは、該当パターンの一部を削ったりする処理が行われる。すなわち、半導体基板上で所望のレジストパターンが形成されるように決定されたマスクパターンのデータが、マスク製作時の制限からマスク製作前に該当パターンの部分において修正されることになる。なお、この種の技術分野を開示した文献の例として、特許文献１および特許文献２がある。
このため、修正されたデータに基づいて作製されたマスクでは、半導体基板上のレジストパターンのサイズが小さくなる等、所望のレジストパターンを得ることができなくなることがあった。また、所望のサイズ等のレジストパターンが得られていないために、十分な焦点深度を確保することができず、たとえば、段差が生じている下地に塗布されたレジストに対して、パターンを精度よく解像させることが困難になることがあった。
本発明は、上記問題点を解決するためになされたものであり、一つの目的は、設計値のパターンに対応したレジストパターンを半導体基板上に形成することができるマスクの製造方法を提供することであり、他の目的は、そのようなマスクの製造方法に用いられる光近接効果補正の補正方法を提供することであり、さらに他の目的は、そのようなマスクを適用した半導体装置の製造方法を提供することである。
本発明に係るマスクの製造方法は、半導体基板上の感光性材料膜に所定のパターンを写真製版するためのマスクの製造方法であって、以下の工程を備えている。所望の設計値のパターンにおいて、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測される、互いに接近した接近設計パターンを抽出する。抽出された接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定する。補正禁止領域を除いて接近設計パターンに光近接効果補正を行なうことにより、補正接近パターンを求める。補正接近パターンに基づいて電子線描画を行なうことにより、所定のマスク材をパターニングする。
本発明に係る光近接効果補正の補正方法は、写真製版のためのマスクの製造に適用される光近接効果補正の補正方法であって、以下のステップを備えている。所望の設計値のパターンにおいて、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測される、互いに接近した接近設計パターンを抽出する。抽出された接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定する。補正禁止領域を除いて接近設計パターンに光近接効果補正を行なうことにより、補正接近パターンを求める。
本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に被加工膜を形成する。被加工膜の表面にレジストを塗布する。レジストに対し、パターン同士が互いに接近した接近マスクパターンを含むマスクにより写真製版処理を施す。写真製版されたレジストに現像処理を施し、接近マスクパターンに対応したレジストパターンを形成する。レジストパターンをマスクとして被加工膜に加工を施すことによって、被加工膜に接近マスクパターンに対応した被加工膜パターンを形成する。
ここで用いるマスクには、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測されて抽出された接近設計パターンに対して、接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定し、補正禁止領域を除いて接近設計パターンに光近接効果補正を行なうことにより補正接近パターンを求め、求められた補正近接パターンに基づいて電子線描画を行なうことにより形成されている。
本発明に係るマスクの製造方法あるいは光近接効果補正の補正方法によれば、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行うことで、マスクルールチェックに違反することなく、半導体基板上に目標とされる被加工膜のパターニング形状を得ることができる。
上記と同様の効果を有するパターン補正は、モデルベースＯＰＣ処理において初期の分割辺長を非常に細かくすることでも可能となる。しかしながら、その場合には、ＯＰＣ処理に膨大な時間を要し、また、描画データも膨大になり、さらに、マスク描画にも膨大な時間を要することとなるため、現実的ではない。一方、本発明では、接近設計パターンにのみに対して従来と異なる処理をしているため、そのような問題がない。
また、本発明に係る半導体装置の製造方法によれば、上述したマスクを適用してレジストにホールパターンやラインパターン等を形成する際に、所望のレジストパターンが得られるとともに、焦点深度を確保することができて写真製版処理におけるプロセスマージンを上げることができる。
本発明の実施の形態１に係る光近接効果補正の補正方法を示すフローチャートである。 同実施の形態において、ホールパターンの場合における光近接効果補正の補正方法を説明するための図である。 同実施の形態において、ラインパターンの場合における光近接効果補正の補正方法を説明するための図である。 比較例に係るホールパターンの場合における光近接効果補正を説明するための図である。 比較例に係るラインパターンの場合における光近接効果補正を説明するための図である。 本発明の実施の形態２に係る、光近接効果補正の補正方法を適用したマスクの製造方法の一工程を示す平面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図８に示す工程において得られたデータに基づいて作成されたマスクを示す平面図である。 同実施の形態において、図９に示すマスクによって写真製版処理と現像処理が施されたレジストパターンを示す平面図である。 同実施の形態において、ＣＤ値とデフォーカス量の関係を示すグラフである。 本発明の実施の形態３に係る、光近接効果補正の補正方法を適用したマスクの製造方法の一工程を示す平面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１４に示す工程において得られたデータに基づいて作成されたマスクを示す平面図である。 同実施の形態において、図１５に示すマスクによって写真製版処理と現像処理が施されたレジストパターンを示す平面図である。 本発明の実施の形態４に係る、光近接効果補正の補正方法を適用したマスクの製造方法の一工程を示す平面図である。 同実施の形態において、図１７に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１８に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図１９に示す工程において得られたデータに基づいて作成されたマスクを示す平面図である。 同実施の形態において、図２０に示すマスクによって写真製版処理と現像処理が施されたレジストパターンを示す平面図である。 本発明の実施の形態５に係る、光近接効果補正の補正方法を適用したマスクの製造方法の一工程を示す平面図である。 同実施の形態において、図２２に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図２３に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図２４に示す工程において得られたデータに基づいて作成されたマスクを示す平面図である。 同実施の形態において、図２５に示すマスクによって写真製版処理と現像処理が施されたレジストパターンを示す平面図である。 本発明の実施の形態６に係る、光近接効果補正の補正方法を適用したマスクの製造方法の一工程を示す平面図である。 同実施の形態において、図２７に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す平面図である。 同実施の形態において、図２９に示す工程において得られたデータに基づいて作成されたマスクを示す平面図である。 同実施の形態において、図３０に示すマスクによって写真製版処理と現像処理が施されたレジストパターンを示す平面図である。 本発明の実施の形態７に係る、マスクを適用した半導体装置の製造方法を説明するための平面図である。 同実施の形態において、図３２に示す半導体装置の製造方法の一工程を示す部分断面斜視図である。 同実施の形態において、図３２に示す半導体装置の製造方法の他の一工程を示す部分断面斜視図である。 同実施の形態において、図３２に示す半導体装置の製造方法のさらに他の一工程を示す部分断面斜視図である。
実施の形態１
ここでは、マスクを製造する際に用いる設計値のパターン（データ）に対して行う光近接効果補正の補正方法と、それを用いたマスクの製造方法の概要について、モデルベースＯＰＣを例に挙げて説明する。光近接効果補正の補正方法のフローチャートを図１に示す。図１に示すように、ステップＳ１では、光近接効果補正を行うとパターン同士が互いに接近してしまい、その接近した部分においてマスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測される、互いに接近した接近設計パターンが抽出される。次に、ステップＳ２では、抽出された接近設計パターンが、ホールパターンである場合とラインパターンである場合とに分けられる。
次に、抽出された接近設計パターンに対して光近接効果補正を行わない補正禁止領域が設定される。これについて、まず、接近設計パターンがホールパターンである場合について説明する。図２に示すように、抽出された接近設計パターンとして、一辺の長さＨＡのホールパターンＤＨＡと、一辺の長さＨＢのホールパターンＤＨＢとを想定する。この一辺の長さＨＡ（ＨＢ）は、目標とされる設計値のホールの開口径に相当する。
次に、ステップＳ３では、図２上段に示すように、ホールパターンＤＨＡとホールパターンＤＨＢにおいて、互いに最も接近しているコーナ間の距離Ｓが算出される。また、ホールパターンＤＨＡの中心とホールパターンＤＨＢの中心との距離（ピッチＰ）が算出される。さらに、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。
次に、ステップＳ４では、たとえば、ピッチＰが解像度Ｒｅの５０％以上であり、かつ、距離Ｓがホールパターンの一辺長さＨＡ（ＨＢ）の３倍以下であるか否かが判断される。この条件を満たす場合には、ステップＳ７において、図２中段に示すように、ホールパターンＤＨＡに対して補正禁止領域ＰＲＡが設定され、ホールパターンＤＨＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるホールパターンＤＨＡとホールパターンＤＨＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。具体的には、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸとＹ軸方向の長さＡＹとが同じ長さに設定される場合と、Ｘ軸方向の長さＡＸとＹ軸方向の長さＡＹとが互いに異なる長さに設定される場合とがあり、その長さとして、たとえば、２ｎｍ〜（２／３）×ＨＡｎｍ程度の長さに設定される。また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸとＹ軸方向の長さＢＹとが同じ長さに設定される場合と、Ｘ軸方向の長さＢＸとＹ軸方向の長さＢＹとが互いに異なる長さに設定される場合とがあり、その長さとして、たとえば、２ｎｍ〜（２／３）×ＨＢｎｍ程度の長さに設定される。
次に、ステップＳ８では、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ホールパターンＤＨＡとホールパターンＤＨＢに対して光近接効果補正が行われる。次に、ステップＳ９では、光近接効果補正されたホールパターンに基づいて、レジストパターンの形状シミュレーションが行われる。次に、ステップＳ１０では、形状シミュレーションによって求められたレジストパターンが、設計値に基づく所望のレジストパターンと十分等価であるか否かが判断される。所望のレジストパターンが求められていない場合には、所望のレジストパターンが求められるまで、ステップＳ８とステップＳ９とが繰り返される。
こうして、図２下段に示すように、ホールパターンＤＨＡに対し、補正禁止領域ＰＲＡを除いて補正ホールパターンＣＨＡが求められ、ホールパターンＤＨＢに対し、補正禁止領域ＰＲＢを除いて補正ホールパターンＣＨＢが求められる。補正ホールパターンＣＨＡに基づいて求められるレジストパターンＲＨＡの形状は、補正禁止領域ＰＲＡを設定する前のホールパターンＤＨＡに基づいて求められる、ホールパターンＤＨＡの４辺に内接するレジストパターンの形状とほぼ一致する。
また、補正ホールパターンＣＨＢに基づいて求められるレジストパターンＲＨＢの形状は、補正禁止領域ＰＲＢを設定する前のホールパターンＤＨＢに基づいて求められる、ホールパターンＤＨＢの４辺に内接するレジストパターンの形状とほぼ一致する。以上のようにして、互いに接近するホールパターンの光近接効果補正の最適化が完了する（ステップＳ１１）。
次に、互いに接近するパターンがラインパターンである場合について説明する。図３に示すように、抽出された接近設計パターンとして、幅ＷＡのラインパターンＤＬＡと幅ＷＢのラインパターンＤＬＢとを想定する。この幅ＷＡ（ＷＢ）は、目標とされる設計値のラインの幅に相当する。
次に、ステップＳ５では、図３上段に示すように、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナ間の距離Ｓが算出される。また、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。
次に、ステップＳ６では、たとえば、距離Ｓが、解像度Ｒｅの５０％以上で３００％以下であるか否かが判断される。この条件を満たす場合には、ステップＳ７において、図３中段に示すように、ラインパターンＤＬＡに対して補正禁止領域ＰＲＡが設定され、ラインパターンＤＬＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるラインパターンＤＬＡとラインパターンＤＬＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。具体的には、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸとＹ軸方向の長さＡＹとが同じ長さに設定される場合と、Ｘ軸方向の長さＡＸとＹ軸方向の長さＡＹとが互いに異なる長さに設定される場合とがあり、その長さとして、たとえば、２ｎｍ〜（２／３）×ＷＡｎｍ程度の長さに設定される。また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸとＹ軸方向の長さＢＹとが同じ長さに設定される場合と、Ｘ軸方向の長さＢＸとＹ軸方向の長さＢＹとが互いに異なる長さに設定される場合とがあり、その長さとして、たとえば、２ｎｍ〜（２／３）×ＷＢｎｍ程度の長さに設定される。
次に、ステップＳ８では、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ラインパターンＤＬＡとラインパターンＤＬＢに対して光近接効果補正が行われる。次に、ステップＳ９では、光近接効果補正されたラインパターンに基づいて、レジストパターンの形状シミュレーションが行われる。次に、ステップＳ１０では、形状シミュレーションによって求められたレジストパターンが、設計値に基づく所望のレジストパターンと十分等価であるか否かが判断される。所望のレジストパターンが求められていない場合には、所望のレジストパターンが求められるまで、ステップＳ８とステップＳ９が繰り返される。
こうして、図３下段に示すように、ラインパターンＤＬＡに対し、補正禁止領域ＰＲＡを除いて補正ラインパターンＣＬＡが求められ、ラインパターンＤＬＢに対し、補正禁止領域ＰＲＢを除いて補正ラインパターンＣＬＢが求められる。補正ラインパターンＣＬＡに基づいて求められるレジストパターンＲＬＡの形状は、補正禁止領域ＰＲＡを設定する前のラインパターンＤＬＡに基づいて求められる、ラインパターンＤＬＡの長手方向の辺と端部の辺とに接するレジストパターンの形状とほぼ一致する。
また、補正ラインパターンＣＬＢに基づいて求められるレジストパターンＲＬＢの形状は、補正禁止領域ＰＲＢを設定する前のラインパターンＤＬＢに基づいて求められる、ラインパターンＤＬＢの長手方向の辺と端部の辺に接するレジストパターンの形状とほぼ一致する。以上のようにして、互いに接近するラインパターンの光近接効果補正の最適化が完了する（ステップＳ１１）。
マスクは、光近接効果補正の最適化が完了したホールパターンあるいはラインパターンを含む所望のパターンのデータに基づき、遮光膜上の電子線露光用レジスト膜に電子線を走査させることによってそのパターンを描画して所定の現像処理を施し、遮光膜（マスク材）にエッチング処理を施すことによって形成される（ステップＳ１２）。
上述した光近接効果補正の補正方法を適用して製造されたマスクでは、マスクルールチェックに違反することなく、目標とされる設計値から所望されるレジストパターン（半導体基板上の被加工膜のパターニング形状）を得ることができる。
このことについて、比較例に係るマスクの製造方法との関係で説明する。まず、ホールパターンの場合について説明する。図４上段に示すように、互いに接近している設計ホールパターンＤＨＡと設計ホールパターンＤＨＢとに光近接効果補正を行い、補正ホールパターンＣＣＨＡと補正ホールパターンＣＣＨＢが求められる。このとき、補正ホールパターンＣＣＨＡと補正ホールパターンＣＣＨＢとをマスクとして安定して解像させることができず、マスクルールチェックに違反することになる場合（点線枠内）には、マスクルールチェックに違反しないように、パターンの修正が行われる。
すなわち、図４中段に示すように、補正ホールパターンＣＣＨＡでは、補正ホールパターンＣＣＨＢに対向している側のパターンＣＡＸＹを、補正ホールパターンＣＣＨＢから離れるように後退させる。一方、補正ホールパターンＣＣＨＢでは、補正ホールパターンＣＣＨＡに対向している側のパターンＣＢＸＹを、補正ホールパターンＣＣＨＡから離れるように後退させる。
このため、当初、設計ホールパターンＤＨＡ（ＤＨＢ）の４辺に内接するレジストパターンが得られるように、補正ホールパターンＣＣＨＡ（ＣＣＨＢ）が設定されていても、図４下段に示すように、たとえば、ホールパターンＤＨＡ（ＤＨＢ）のうち少なくとも２辺については内接しない（点線枠）レジストパターンＣＲＨＡ（ＣＲＨＢ）が形成されることになり、所望のレジストパターンを得ることができなくなる。
次に、ラインパターンの場合について説明する。図５上段に示すように、互いに接近している設計ラインパターンＤＬＡと設計ラインパターンＤＬＢとに光近接効果補正を行い、補正ラインパターンＣＣＬＡと補正ラインパターンＣＣＬＢが求められる。このとき、補正ラインパターンＣＣＬＡと補正ラインパターンＣＣＬＢとをマスクとして安定して解像させることができず、マスクルールチェックに違反することになる場合（点線枠内）には、特許文献１，２の手法でマスクルールチェックに違反しないように、パターンの修正が行われる。
すなわち、図５中段に示すように、補正ラインパターンＣＣＬＡでは、補正ラインパターンＣＣＬＢに対向している側のパターンＣＡＸＹを、補正ラインパターンＣＣＬＢから離れるように後退させる。一方、補正ラインパターンＣＣＬＢでは、補正ラインパターンＣＣＬＡに対向している側のパターンＣＢＸＹを、補正ラインパターンＣＣＬＡから離れるように後退させる。
このため、当初、設計ラインパターンＤＬＡ（ＤＬＢ）における長手方向の２辺と端部の辺に接するレジストパターンが得られるように、補正ラインパターンＣＣＬＡ（ＣＣＬＢ）が設定されていても、図５下段に示すように、たとえば、設計ラインパターンＤＬＡ（ＤＬＢ）における長手方向の２辺だけに接して端部の辺には接しない（点線枠）レジストパターンＣＲＬＡ（ＣＲＬＢ）が形成されることになり、所望のレジストパターンを得ることができなくなる。
このように、比較例に係るマスクの製造方法における、互いに接近しているホールパターンあるいはラインパターンでは、マスクルールチェックに違反しないように、マスクのパターンの一部を修正したため、目標とされる設計値の所望のレジストパターン（半導体基板上の被加工膜のパターニング形状）を得ることができない。
これに対して、上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行うことで、マスクルールチェックに違反することなく、目標とされる設計値のレジストパターン（半導体基板上の被加工膜のパターニング形状）を得ることができる。
実施の形態２
ここでは、より具体的なマスクの製造方法の第１例について説明する。図６に示すように、まず、光近接効果補正を行うとマスクルールチェックに違反していると予測される互いに接近したホールパターンとして、一辺の長さＨＡ（＝７５ｎｍ）のホールパターンＤＨＡと、一辺の長さＨＢ（＝７５ｎｍ）のホールパターンＤＨＢとを想定する。また、ホールパターンＤＨＡの中心とホールパターンＤＨＢの中心とを結ぶ線分と、Ｘ軸とのなす角度θ１を４５°と想定する。
次に、ホールパターンＤＨＡとホールパターンＤＨＢにおいて、互いに最も接近しているコーナ間の距離Ｓ（＝２１ｎｍ）が算出される。また、ホールパターンＤＨＡの中心とホールパターンＤＨＢの中心との距離（ピッチＰ）が算出される。さらに、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。
次に、たとえば、ピッチＰが解像度Ｒｅの５０％以上であり、かつ、距離Ｓがホールパターンの一辺長さＨＡ（ＨＢ）の３倍以下であるか否かが判断される。この条件を満たす場合には、図７に示すように、ホールパターンＤＨＡに対して補正禁止領域ＰＲＡが設定され、ホールパターンＤＨＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるホールパターンＤＨＡとホールパターンＤＨＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。この場合、角度θ１が４５°であることで、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸとＹ軸方向の長さＡＹは同じ長さ（１０ｎｍ）に設定され、また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸとＹ軸方向の長さＢＹも同じ長さ（１０ｎｍ）に設定される。
次に、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ホールパターンＤＨＡとホールパターンＤＨＢに対して光近接効果補正が行われ、次に、その光近接効果補正されたホールパターンに基づいて、レジストパターンの形状シミュレーションが行われる。前述したように、モデルベースＯＰＣでは、目標とされる設計値のレジストパターンが求められるまで、このパターン変形とレジストパターンの形状シミュレーションとが繰り返される。こうして、図８に示すように、ホールパターンＤＨＡに対し、補正禁止領域ＰＲＡを除いて補正ホールパターンＣＨＡが求められ、ホールパターンＤＨＢに対し、補正禁止領域ＰＲＢを除いて補正ホールパターンＣＨＢが求められる。
次に、求められた補正ホールパターンＣＨＡのデータと、補正ホールパターンＣＨＢのデータとに基づき、電子線描画を行うことによってマスクが製造される。まず、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に、そのデータに基づいて電子線を走査させることによって、補正ホールパターンＣＨＡと補正ホールパターンＣＨＢとを含む所定のパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、補正ホールパターンＣＨＡと補正ホールパターンＣＨＢとに対応したレジストパターンが形成される。
次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、図９に示すように、遮光膜ＳＦに、補正ホールパターンＣＨＡに対応したマスクホールパターンＭＨＡと、補正ホールパターンＣＨＢに対応したマスクホールパターンＭＨＢとが形成されたマスクＭが製造される。こうして製造されたマスクＭを用いて、半導体基板の上に塗布されたレジストに写真製版処理と現像処理を施すことで、図１０に示すように、レジスト（ポジレジスト）Ｒには、レジストパターンＲＨＡとレジストパターンＲＨＢとが形成されることになる。
上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、パターン同士の配置関係に基づいて、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行う。特に、この場合には、角度θ１が４５°であることで、補正禁止領域ＰＲＡ，ＰＲＢのＸ軸方向の長さとＹ軸方向の長さとが同じ長さに設定される。これにより、マスクルールチェックに違反することなく、目標とされるレジストパターン（半導体基板上の被加工膜のパターニング形状）が得られるマスクを得ることができる。
また、上述したマスクでは、設計値に基づく所望のレジストパターンが得られることで、焦点深度（ＤＯＦ：Depth Of Focus）を確保することができる。このことについて、従来例を交えて説明する。図１１は、ＣＤ(Critical Dimension)値とデフォーカス量との関係を示すグラフである。実施例は、上述した、補正禁止領域ＰＲＡ，ＰＲＢのＸ軸方向の長さとＹ軸方向の長さを１０ｎｍとしたマスクの場合の結果である。従来例は、図４に示される手法により製造されるマスクの場合の結果である。
図１１に示されるように、たとえば、目標とするＣＤ値を７５ｎｍとすると、実施例（四角）では、この目標とするＣＤ値を達成できていることがわかる。また、実施例では、ジャストフォーカス（０ｎｍ）を中心として、ＣＤ値の下がり方がなだらかであり、十分な焦点深度を確保できることがわかる。
これに対して、従来例（三角）では、目標とするＣＤ値を達成することができず、また、ジャストフォーカス（０ｎｍ）を中心として、ＣＤ値の下がり方が、実施例の場合に比べてより急峻になっており、焦点深度を十分に確保できないことがわかる。
実施の形態３
ここでは、より具体的なマスクの製造方法の第２例について説明する。図１２に示すように、まず、光近接効果補正を行うとマスクルールチェックに違反していると予測される互いに接近したホールパターンとして、一辺の長さＨＡ（＝７５ｎｍ）のホールパターンＤＨＡと一辺の長さＨＢ（＝７５ｎｍ）のホールパターンＤＨＢとを想定する。また、ホールパターンＤＨＡの中心とホールパターンＤＨＢの中心とを結ぶ線分と、Ｘ軸とのなす角度θ２を３５°と想定する。
次に、ホールパターンＤＨＡとホールパターンＤＨＢにおいて、互いに最も接近しているコーナ間の距離Ｓ（＝１６ｎｍ）が算出される。また、ホールパターンＤＨＡの中心とホールパターンＤＨＢの中心との距離（ピッチＰ）が算出される。さらに、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。
次に、たとえば、ピッチＰが解像度Ｒｅの５０％以上であり、かつ、距離Ｓがホールパターンの一辺長さＨＡ（ＨＢ）の３倍以下であるか否かが判断される。この条件を満たす場合には、図１３に示すように、ホールパターンＤＨＡに対して補正禁止領域ＰＲＡが設定され、ホールパターンＤＨＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるホールパターンＤＨＡとホールパターンＤＨＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。この場合、角度θ２が３５°であることで、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸ（４０ｎｍ）は、Ｙ軸方向の長さＡＹ（１０ｎｍ）よりも長く設定され、また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸ（４０ｎｍ）は、Ｙ軸方向の長さＢＹ（１０ｎｍ）よりも長く設定される。
次に、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ホールパターンＤＨＡとホールパターンＤＨＢに対して光近接効果補正が行われ、次に、その光近接効果補正されたホールパターンに基づいて、レジストパターンの形状シミュレーションが行われる。前述したように、モデルベースＯＰＣでは、目標とされるレジストパターンが求められるまで、このパターン変形とレジストパターンの形状シミュレーションとが繰り返される。こうして、図１４に示すように、ホールパターンＤＨＡに対し、補正禁止領域ＰＲＡを除いて補正ホールパターンＣＨＡが求められ、ホールパターンＤＨＢに対し、補正禁止領域ＰＲＢを除いて補正ホールパターンＣＨＢが求められる。
次に、求められた補正ホールパターンＣＨＡのデータと、補正ホールパターンＣＨＢのデータとに基づき、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に電子線を走査させることによって、補正ホールパターンＣＨＡと補正ホールパターンＣＨＢとを含む所定のパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、補正ホールパターンＣＨＡと補正ホールパターンＣＨＢとに対応したレジストパターンが形成される。
次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、図１５に示すように、遮光膜ＳＦに、補正ホールパターンＣＨＡに対応したマスクホールパターンＭＨＡと、補正ホールパターンＣＨＢに対応したマスクホールパターンＭＨＢとが形成されたマスクＭが製造される。こうして製造されたマスクＭを用いて、半導体基板の上に塗布されたレジストに写真製版処理と現像処理を施すことで、図１６に示すように、レジスト（ポジレジスト）Ｒには、レジストパターンＲＨＡとレジストパターンＲＨＢとが形成されることになる。
上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、パターン同士の配置関係に基づいて、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行う。特に、この場合には、角度θ２が３５°であることで、補正禁止領域ＰＲＡ，ＰＲＢのＸ軸方向の長さとＹ軸方向の長さとが異なる長さに設定される。これにより、マスクルールチェックに違反することなく、目標とされるレジストパターン（半導体基板上の被加工膜のパターニング形状）が得られるマスクを得ることができる。また、設計値に基づく所望のレジストパターンが得られることで、十分な焦点深度を確保することができる。
実施の形態４
ここでは、より具体的なマスクの製造方法の第３例について説明する。図１７に示すように、まず、光近接効果補正を行うとマスクルールチェックに違反していると予測される互いに接近したラインパターンとして、幅ＷＡのラインパターンＤＬＡと、幅ＷＢのラインパターンＤＬＢとを想定する。また、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナとコーナとを結ぶ線分と、Ｘ軸とのなす角度θ１を４５°と想定する。
次に、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナ間の距離Ｓが算出される。また、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。次に、たとえば、距離Ｓが解像度Ｒｅの５０％以上で３００％以下であるか否かが判断される。この条件を満たす場合には、図１８に示すように、ラインパターンＤＬＡに対して補正禁止領域ＰＲＡが設定され、ラインパターンＤＬＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるラインパターンＤＬＡとラインパターンＤＬＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。この場合、角度θ１が４５°であることで、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸとＹ軸方向の長さＡＹは同じ長さに設定され、また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸとＹ軸方向の長さＢＹも同じ長さに設定される。
次に、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ラインパターンＤＬＡとラインパターンＤＬＢに対して光近接効果補正が行われ、次に、その光近接効果補正されたラインパターンに基づいて、レジストパターンの形状シミュレーションが行われる。前述したように、モデルベースＯＰＣでは、目標とされるレジストパターンが求められるまで、このパターン変形とレジストパターンの形状シミュレーションとが繰り返される。こうして、図１９に示すように、ラインパターンＤＬＡに対し、補正禁止領域ＰＲＡを除いて補正ラインパターンＣＬＡが求められ、ラインパターンＤＬＢに対し、補正禁止領域ＰＲＢを除いて補正ラインパターンＣＬＢが求められる。
次に、求められた補正ラインパターンＣＬＡのデータと、補正ラインパターンＣＬＢのデータとに基づき、電子線描画を行うことによってマスクが製造される。まず、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に、そのデータに基づいて電子線を走査させることによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとを含む所定のパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとに対応したレジストパターンが形成される。
次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、図２０に示すように、遮光膜ＳＦに、補正ラインパターンＣＬＡに対応したマスクラインパターンＭＬＡと、補正ラインパターンＣＬＢに対応したマスクラインパターンＭＬＢとが形成されたマスクＭが製造される。こうして製造されたマスクＭを用いて、半導体基板の上に塗布されたレジストに写真製版処理と現像処理を施すことで、図２１に示すように、レジスト（ポジレジスト）Ｒには、レジストパターンＲＬＡとレジストパターンＲＬＢとが形成されることになる。
上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、パターン同士の配置関係に基づいて、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行う。特に、この場合には、角度θ１が４５°であることで、補正禁止領域ＰＲＡ，ＰＲＢのＸ軸方向の長さとＹ軸方向の長さとが同じ長さに設定される。これにより、マスクルールチェックに違反することなく、目標とされるレジストパターン（半導体基板上の被加工膜のパターニング形状）が得られるマスクを得ることができる。また、設計値に基づく所望のレジストパターンが得られることで、十分な焦点深度を確保することができる。
実施の形態５
ここでは、より具体的なマスクの製造方法の第４例について説明する。図２２に示すように、まず、光近接効果補正を行うとマスクルールチェックに違反していると予測される互いに接近したラインパターンとして、幅ＷＡのラインパターンＤＬＡと、幅ＷＢのラインパターンＤＬＢとを想定する。また、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナとコーナとを結ぶ線分と、Ｘ軸とのなす角度θ２を４５°よりも小さい角度と想定する。
次に、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナ間の距離Ｓが算出される。また、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。次に、たとえば、距離Ｓが解像度Ｒｅの５０％以上で３００％以下であるか否かが判断される。この条件を満たす場合には、図２３に示すように、ラインパターンＤＬＡに対して補正禁止領域ＰＲＡが設定され、ラインパターンＤＬＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるラインパターンＤＬＡとラインパターンＤＬＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。この場合、角度θ２が４５°よりも小さい角度であることで、補正禁止領域ＰＲＡのＹ軸方向の長さＡＹの長さが、Ｘ軸方向の長さＡＸの長さよりも長く設定される。また、補正禁止領域ＰＲＢのＹ軸方向の長さＢＹの長さは、Ｘ軸方向の長さＢＸの長さよりも長く設定される。
次に、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ラインパターンＤＬＡとラインパターンＤＬＢに対して光近接効果補正が行われ、次に、その光近接効果補正されたラインパターンに基づいて、レジストパターンの形状シミュレーションが行われる。前述したように、モデルベースＯＰＣでは、目標とされるレジストパターンが求められるまで、このパターン変形とレジストパターンの形状シミュレーションとが繰り返される。こうして、図２４に示すように、ラインパターンＤＬＡに対し、補正禁止領域ＰＲＡを除いて補正ラインパターンＣＬＡが求められ、ラインパターンＤＬＢに対し、補正禁止領域ＰＲＢを除いて補正ラインパターンＣＬＢが求められる。
次に、求められた補正ラインパターンＣＬＡのデータと、補正ラインパターンＣＬＢのデータとに基づき、電子線描画を行うことによってマスクが製造される。まず、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に、そのデータに基づいて電子線を走査させることによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとを含む所定のパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとに対応したレジストパターンが形成される。
次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、図２５に示すように、遮光膜ＳＦに、補正ラインパターンＣＬＡに対応したマスクラインパターンＭＬＡと、補正ラインパターンＣＬＢに対応したマスクラインパターンＭＬＢとが形成されたマスクＭが製造される。こうして製造されたマスクＭを用いて、半導体基板の上に塗布されたレジストに写真製版処理と現像処理を施すことで、図２６に示すように、レジスト（ポジレジスト）Ｒには、レジストパターンＲＬＡとレジストパターンＲＬＢとが形成されることになる。
上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、パターン同士の配置関係に基づいて、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行う。特に、この場合には、角度θ２が４５°よりも小さい角度であることで、補正禁止領域ＰＲＡ，ＰＲＢのＹ軸方向の長さがＸ軸方向の長さよりも長く設定される。これにより、マスクルールチェックに違反することなく、目標とされるレジストパターン（半導体基板上の被加工膜のパターニング形状）が得られるマスクを得ることができる。また、設計値に基づく所望のレジストパターンが得られることで、十分な焦点深度を確保することができる。
実施の形態６
ここでは、より具体的なマスクの製造方法の第５例について説明する。図２７に示すように、まず、光近接効果補正を行うとマスクルールチェックに違反していると予測される互いに接近したラインパターンとして、幅ＷＡのラインパターンＤＬＡと、幅ＷＢのラインパターンＤＬＢとを想定する。また、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナとコーナとを結ぶ線分と、Ｘ軸とのなす角度θ３を４５°よりも小さい角度と想定する。
次に、ラインパターンＤＬＡとラインパターンＤＬＢにおいて、互いに最も接近しているコーナ間の距離Ｓが算出される。また、露光装置の露光光の波長λ、開口数ＮＡおよびプロセス依存パラメータｋ１に基づいて、解像度Ｒｅ（ｋ１×λ／ＮＡ）が算出される。次に、たとえば、距離Ｓが解像度Ｒｅの５０％以上で３００％以下であるか否かが判断される。この条件を満たす場合には、図２８に示すように、ラインパターンＤＬＡに対して補正禁止領域ＰＲＡが設定され、ラインパターンＤＬＢに対して補正禁止領域ＰＲＢが設定される。
補正禁止領域ＰＲＡ，ＰＲＢは、ＸＹ平面におけるラインパターンＤＬＡとラインパターンＤＬＢの配置関係によって、そのＸ軸方向の長さとＹ軸方向の長さとが決定される。この場合、角度θ３が４５°よりも小さい角度であること、そして、ラインパターンＤＬＡとラインパターンＤＬＢとの双方がＸ軸に平行に配置されていることから、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸの長さが、Ｙ軸方向の長さＡＹの長さよりも長く設定される。また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸの長さは、Ｙ軸方向の長さＢＹの長さよりも長く設定される。
次に、補正禁止領域ＰＲＡ，ＰＲＢを除いて、ラインパターンＤＬＡとラインパターンＤＬＢに対して光近接効果補正が行われ、次に、その光近接効果補正されたラインパターンに基づいて、レジストパターンの形状シミュレーションが行われる。前述したように、モデルベースＯＰＣでは、目標とされるレジストパターンが求められるまで、このパターン変形とレジストパターンの形状シミュレーションとが繰り返される。こうして、図２９に示すように、ラインパターンＤＬＡに対し、補正禁止領域ＰＲＡを除いて補正ラインパターンＣＬＡが求められ、ラインパターンＤＬＢに対し、補正禁止領域ＰＲＢを除いて補正ラインパターンＣＬＢが求められる。
次に、求められた補正ラインパターンＣＬＡのデータと、補正ラインパターンＣＬＢのデータとに基づき、電子線描画を行うことによってマスクが製造される。まず、ガラス板の表面に形成された遮光膜上の電子線露光用レジスト膜に、そのデータに基づいて電子線を走査させることによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとを含む所定のパターンが描画される。次に、電子線露光用レジスト膜に所定の現像処理を施すことによって、補正ラインパターンＣＬＡと補正ラインパターンＣＬＢとに対応したレジストパターンが形成される。
次に、そのレジストパターンをマスクとして遮光膜にエッチングを施すことにより、図３０に示すように、遮光膜ＳＦに、補正ラインパターンＣＬＡに対応したマスクラインパターンＭＬＡと、補正ラインパターンＣＬＢに対応したマスクラインパターンＭＬＢとが形成されたマスクＭが製造される。こうして製造されたマスクＭを用いて、半導体基板の上に塗布されたレジストに写真製版処理と現像処理を施すことで、図３１に示すように、レジスト（ポジレジスト）Ｒには、レジストパターンＲＬＡとレジストパターンＲＬＢとが形成されることになる。
上述したマスクの製造方法では、パターン同士が接近し、光近接効果補正を行った後のパターンがマスクルールチェックに違反すると予測されるパターンに対して、光近接効果補正を行う前に、パターン同士の配置関係に基づいて、あらかじめ光近接効果補正を行わない補正禁止領域を設定して光近接効果補正を行う。特に、この場合には、角度θ３が４５°よりも小さい角度であり、そして、ラインパターンＤＬＡとラインパターンＤＬＢとの双方がＸ軸に平行に配置されていることから、補正禁止領域ＰＲＡのＸ軸方向の長さＡＸの長さが、Ｙ軸方向の長さＡＹの長さよりも長く設定される。また、補正禁止領域ＰＲＢのＸ軸方向の長さＢＸの長さは、Ｙ軸方向の長さＢＹの長さよりも長く設定される。これにより、マスクルールチェックに違反することなく、目標とされる設計値のレジストパターン（半導体基板上の被加工膜のパターニング形状）が得られるマスクを得ることができる。また、設計値に基づく所望のレジストパターンが得られることで、十分な焦点深度を確保することができる。
なお、上述した各ラインパターンを含むマスク（図２０、図２５、図３０）の場合、たとえば、ダマシン法により銅配線を形成するための配線溝等を形成する際に用いることが可能である。一方、図２０、図２５および図３０のそれぞれに示されるマスクに対して、遮光膜を残す部分と除去する部分とが反転するように遮光膜をパターニングしたマスクでは、たとえば、ゲート配線等を形成するのに用いることが可能である。
また、上述した各実施の形態において、補正禁止領域ＰＲＡ，ＰＲＢを設定するか否かの条件は一例であって、マスクの製造プロセス等によって適切な値に設定される。さらに、上述した各実施の形態では、補正禁止領域ＰＲＡ，ＰＲＢを設定した後に、モデルベースＯＰＣに基づいて、補正ホールパターンＣＨＡ，ＣＨＢ、あるいは、補正ラインパターンＣＬＡ．ＣＬＢを求める場合について説明したが、ルールベースＯＰＣにより、あらかじめ設定された補正量だけデータを補正することによって、補正ホールパターン、あるいは、補正ラインパターンを求めるようにしてもよい。
実施の形態７
ここでは、上述したマスクを適用した半導体装置の製造方法の一例として、図３２に示される半導体装置の平面レイアウト（設計値）に基づいて説明する。ホールパターンを含むマスクは、向かって右側の点線枠内に示される、互いに接近するコンタクトプラグＣＨ１，ＣＨ２を形成する際に、層間絶縁膜に開口部を形成する際のレジストのパターニングに適用される。
この場合、図３３に示すように、半導体基板１の表面に配置されたトランジスタＴＲ等を覆う層間絶縁膜３の表面にレジスト（ポジレジスト）ＲＥＣが塗布され、そのレジストＲＥＣに対して、前述したホールパターンを含むマスクによって写真製版処理を施し、さらに現像処理を施すことによって、レジストＲＥＣには、互いに接近したレジストパターンＲＨ１とレジストパターンＲＨ２とが形成される。その後、レジストＲＥＣをマスクとして、層間絶縁膜３に異方性エッチングを施すことにより開口部（図示せず）が形成され、その開口部内に、所定の導電性部材を充填することにより、コンタクトプラグＣＨ１，ＣＨ２が形成される。
一方、ラインパターンを含むマスクは、向かって左側の点線枠内に示される、互いに接近する配線ＭＬ１，ＭＬ２を形成する際に、層間絶縁膜に配線溝を形成する際のレジストのパターニングに適用される。この場合、図３４に示すように、層間絶縁膜３を覆うレジスト（ポジレジスト）ＲＥＣに対して、前述したラインパターンを含むマスク（図３０参照）によって写真製版処理を施し、さらに、現像処理を施すことによって、レジストＲＥＬには、互いに接近したレジストパターンＲＬ１とレジストパターンＲＬ２とが開口パターン（抜きパターン）として形成される。
その後、レジストＲＥＬをマスクとして、層間絶縁膜３に異方性エッチングを施すことにより配線溝（図示せず）が形成され、その配線溝を充填するように銅膜等を形成し、さらに、その銅膜に化学的機械研磨処理を施すことによって、配線ＭＬ１，ＭＬ２が形成される。
また、ラインパターンを含むマスクとして、図２０、図２５および図３０のそれぞれに示されるマスクに対して、遮光膜を残す部分と除去する部分とが反転するように遮光膜をパターニングしたマスクを用いて写真製版処理と現像処理を施してもよい。この場合には、図３５に示すように、導電性膜４の表面に塗布されたレジストＲＥＬには、レジストがライン状に残されたレジストパターンＲＬ１，ＲＬ２が形成される。その後、レジストＲＥＬをマスクとして、導電性膜４に異方性エッチングを施すことにより、配線ＭＬ１，ＭＬ２が形成される。また、このような態様のラインパターンを含むマスクでは、図３２に示される電極配線ＥＬを形成する際に適用することが可能である。
上述したマスクを適用した半導体装置の製造方法では、設計値に基づく所望のレジストパターンが得られることで、焦点深度を確保することができる。その結果、下地の段差等のプロセスのばらつきに対して、写真製版処理のマージンを上げることができる。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、ホールパターンあるいはラインパターンを含むマスクの製造と、それを用いた半導体装置の製造に有効に利用される。
Ｐ ピッチ、ＤＨＡ ホールパターン、ＤＨＢ ホールパターン、ＨＡ ホールパターンの一辺の長さ、ＨＢ ホールパターンの一辺の長さ、ＡＸ Ｘ軸方向の長さ、ＡＹ Ｙ軸方向の長さ、ＰＲＡ 補正禁止領域、ＢＸ Ｘ軸方向の長さ、ＢＹ Ｙ軸方向の長さ、ＰＲＢ 補正禁止領域、ＣＨＡ 補正ホールパターン、ＣＨＢ 補正ホールパターン、Ｍ マスク、ＳＦ 遮光膜、ＭＨＡ マスクホールパターン、ＭＨＢ マスクホールパターン、Ｒ レジスト、ＲＨＡ レジストパターン、ＲＨＢ レジストパターン、Ｓ コーナ間の距離、ＤＬＡ ラインパターン、ＤＬＢ ラインパターン、ＷＡ ライン幅、ＷＢ ライン幅、ＣＬＡ 補正ラインパターン、ＣＬＢ 補正ラインパターン、１ 半導体基板、ＴＲ トランジスタ、ＥＬ 電極配線、３ 層間絶縁膜、４ 導電性膜、ＣＨ１，ＣＨ２ コンタクトプラグ、ＭＬ１，ＭＬ２ 配線、ＲＥＣ レジスト、ＲＨ１ レジストパターン、ＲＨ２ レジストパターン、ＲＥＬ１，ＲＥＬ２ レジストパターン、ＲＬ１，ＲＬ２ レジストパターン、ＲＥＬ レジスト、ＣＣＨＡ 補正ホールパターン、ＣＣＨＢ 補正ホールパターン、ＣＡＸＹ パターン、ＣＢＸＹ パターン。

Claims (10)

  1. 半導体基板上の感光性材料膜に所定のパターンを写真製版するためのマスクの製造方法であって、
    所望の設計値のパターンにおいて、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測される、互いに接近した接近設計パターンを抽出するステップと、
    抽出された前記接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、前記接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定するステップと、
    前記補正禁止領域を除いて前記接近設計パターンに光近接効果補正を行なうことにより、補正接近パターンを求めるステップと、
    前記補正接近パターンに基づいて電子線描画を行なうことにより、所定のマスク材をパターニングするステップと
    を備えた、マスクの製造方法。
  2. 前記補正接近パターンを求めるステップでは、前記補正禁止領域を設定する前の前記設計値のパターンに光近接効果補正を行った場合に求められるレジストパターンを目標にして光近接効果補正が行なわれる、請求項１記載のマスクの製造方法。
  3. 前記補正禁止領域を設定するステップでは、前記設計値のパターンが、互いに直交するＸ軸とＹ軸とによるＸＹ平面に配置されているとすると、前記ＸＹ平面における前記接近設計パターンの配置関係に基づいて、前記補正禁止領域のＸ軸方向の長さとＹ軸方向の長さとが設定される、請求項１または２に記載のマスクの製造方法。
  4. 前記補正接近パターンを求めるステップでは、前記接近設計パターンに光近接効果補正によるパターン変形を行うステップと前記パターン変形を行なった場合のレジスト形状予測パターンを求めるステップとが、所望のレジストパターンが求められるまで繰り返される、請求項１〜３のいずれかに記載のマスクの製造方法。
  5. 前記補正接近パターンを求めるステップでは、前記接近設計パターンは、パターンのサイズに基づいてあらかじめ設定された量だけ補正される、請求項１〜３のいずれかに記載のマスクの製造方法。
  6. 写真製版のためのマスクの製造に適用される光近接効果補正の補正方法であって、
    所望の設計値のパターンにおいて、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測される、互いに接近した接近設計パターンを抽出するステップと、
    抽出された前記接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、前記接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定するステップと、
    前記補正禁止領域を除いて前記接近設計パターンに光近接効果補正を行なうことにより、補正接近パターンを求めるステップと
    を備えた、光近接効果補正の補正方法。
  7. 半導体基板の主表面上に被加工膜を形成する工程と、
    前記被加工膜の表面にレジストを塗布する工程と、
    前記レジストに対し、パターン同士が互いに接近した接近マスクパターンを含むマスクにより写真製版処理を施す工程と、
    写真製版された前記レジストに現像処理を施し、前記接近マスクパターンに対応したレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記被加工膜に加工を施すことによって、前記被加工膜に前記接近マスクパターンに対応した被加工膜パターンを形成する工程と
    を備え、
    前記マスクにおける前記接近マスクパターンは、光近接効果補正を行なうとパターン同士が互いに接近してしまい、マスクパターンとして安定して解像させることができず、マスクルールチェックに違反していると予測されて抽出された接近設計パターンに対して、前記接近設計パターンから求められるパターン間の距離と、露光装置の露光光の波長および開口数から求められる解像度とに基づき、前記接近設計パターンにおいて光近接効果補正を行わない補正禁止領域を設定し、前記補正禁止領域を除いて前記接近設計パターンに光近接効果補正を行なうことにより補正接近パターンを求め、求められた前記補正接近パターンに基づいて電子線描画を行なうことにより形成された、半導体装置の製造方法。
  8. 前記被加工膜を形成する工程は、第１絶縁膜を形成する工程を含み、
    前記写真製版処理を施す工程は、前記マスクとして、互いに接近した第１開口マスクパターンと第２開口マスクパターンとを含む第１マスクにより前記レジストに写真製版処理を施す工程を含み、
    前記被加工膜パターンを形成する工程は、前記第１絶縁膜に前記第１開口マスクパターンに対応した第１開口部を形成するとともに、前記第２開口マスクパターンに対応した第２開口部を形成する工程を含み、
    前記第１開口部内に第１コンタクト部を形成するとともに、前記第２開口部内に第２コンタクト部を形成する工程を備えた、請求項７記載の半導体装置の製造方法。
  9. 前記被加工膜を形成する工程は、第２絶縁膜を形成する工程を含み、
    前記写真製版処理を施す工程は、前記マスクとして、互いに接近した第１ラインマスクパターンと第２ラインマスクパターンとを含む第２マスクにより前記レジストに写真製版処理を施す工程を含み、
    前記被加工膜パターンを形成する工程は、前記第２絶縁膜に前記第１ラインマスクパターンに対応した第１溝部を形成するとともに、前記第２ラインマスクパターンに対応した第２溝部を形成する工程を含み、
    前記第１溝部内に第１配線を形成するとともに、前記第２溝部内に第２配線を形成する工程を備えた、請求項７記載の半導体装置の製造方法。
  10. 前記被加工膜を形成する工程は、導電性膜を形成する工程を含み、
    前記写真製版処理を施す工程は、前記マスクとして、互いに接近した第３ラインマスクパターンと第４ラインマスクパターンとを含む第３マスクにより前記レジストに写真製版処理を施す工程を含み、
    前記被加工膜パターンを形成する工程は、前記導電性膜に前記第３ラインマスクパターンに対応した第３配線を形成するとともに、前記第４ラインマスクパターンに対応した第４配線を形成する工程を含む、請求項７記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130318487A1 (en) * 2012-05-23 2013-11-28 Mentor Graphics Corporation Programmable Circuit Characteristics Analysis
US9465906B2 (en) * 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
EP2980646B1 (en) 2014-07-30 2020-09-02 GenISys GmbH Process artefact compensation upon transfer of a mask layout onto a mask substrate
US9547743B2 (en) * 2015-02-25 2017-01-17 Kabushiki Kaisha Toshiba Manufacturing method for a semiconductor device, pattern generating method and nontransitory computer readable medium storing a pattern generating program
CN106338883B (zh) * 2015-07-16 2020-05-08 中芯国际集成电路制造(上海)有限公司 光学邻近修正方法
KR102545141B1 (ko) * 2017-12-01 2023-06-20 삼성전자주식회사 반도체 소자 및 그의 제조 방법
CN112639611A (zh) * 2018-08-31 2021-04-09 Asml荷兰有限公司 测量方法和设备
CN113168085A (zh) * 2018-11-30 2021-07-23 Asml荷兰有限公司 用于基于可制造性确定图案形成装置图案的方法
CN112232014B (zh) 2020-09-16 2022-07-29 上海望友信息科技有限公司 钢网避让设计方法、设计装置、电子设备及存储介质

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2783250B2 (ja) * 1996-05-01 1998-08-06 日本電気株式会社 露光用マスクパターンの補助パターン自動発生方法
JPH117120A (ja) * 1997-06-18 1999-01-12 Sony Corp マスクパターン作成方法およびマスクパターン作成装置並びにマスク作成装置
JP3241010B2 (ja) * 1998-11-18 2001-12-25 日本電気株式会社 半導体製造プロセスの光近接効果補正方法
JP3278057B2 (ja) * 1998-12-14 2002-04-30 日本電気株式会社 半導体製造プロセスの光近接効果補正方法およびマスクデータ形成方法
US6520174B1 (en) 2001-11-28 2003-02-18 Luigi Scigliuolo Two stage fire control barbecue cooking apparatus
JP2003173013A (ja) * 2001-12-05 2003-06-20 Sony Corp マスクパターンの補正方法
JP3506688B2 (ja) * 2001-12-11 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体製造プロセスの光近接効果補正方法およびマスクデータ形成方法
JP2004219587A (ja) * 2003-01-10 2004-08-05 Dainippon Printing Co Ltd 光近接補正パターンを有するフォトマスク用データの作成方法と、光近接補正パターンを有するフォトマスク
WO2005024519A1 (ja) * 2003-09-02 2005-03-17 Fujitsu Limited ダミーパターンを考慮した光近接効果補正処理方法
JP2006010751A (ja) * 2004-06-22 2006-01-12 Seiko Epson Corp マスクデータ作成方法、マスク設計装置、マスク、プログラム及び半導体装置の製造方法
JP2006330270A (ja) * 2005-05-25 2006-12-07 Toshiba Corp マスクデータ作成方法、マスク製造方法および半導体装置の製造方法
JP5187309B2 (ja) * 2007-08-17 2013-04-24 富士通セミコンダクター株式会社 フォトマスクの形成方法および半導体装置の製造方法
JP5024141B2 (ja) * 2008-03-21 2012-09-12 富士通セミコンダクター株式会社 パターンデータの作成方法、そのパターンデータを作成するプログラム、及び、そのプログラムを含む媒体
JP4838836B2 (ja) * 2008-11-10 2011-12-14 富士通セミコンダクター株式会社 リソグラフィ用データ補正装置及びその装置での処理をコンピュータにて行なわせるためのプログラムを格納した記録媒体
JP5380703B2 (ja) * 2009-03-06 2014-01-08 ルネサスエレクトロニクス株式会社 マスクの製造方法および半導体装置の製造方法

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