JPH06318643A - Ｌｓｉレイアウトパタンデ―タリサイズ方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＬＳＩレイアウトパタンデ―タのリサイズ処
理を、大きな作業領域と多くの時間とを必要とすること
なしに行えるようにする。 【構成】 リサイズ処理を行うにつき、パタンの輪郭を
形成する辺数に変化を伴う場合と、変化を伴わない場合
とで、互に異なる態様のリサイズ処理を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ製造用マスクな
どを作成するためのＬＳＩレイアウトパタンのリサイズ
処理を行う方法に関する。

【０００２】

【従来の技術】ＬＳＩレイアウトパタンデ―タを用い
て、ＬＳＩ製造用マスクを製造する場合について述べれ
ば、製造上の条件や、設計上の制約を補うため、レイア
ウトパタンからそのままマスクを作成するのではなく、
レイアウトパタンをそのレイアウトパタンの外側または
内側にある指定された長さだけ拡大または縮小処理する
必要がある。この処理をリサイズ処理とよぶ。

【０００３】レイアウトパタンは、多くの表現法によっ
て表現されるが、本質的には、閉図形の集りとして表現
され、一方、１つの閉図形は、始点と終点座標で指定さ
れる向きを持つ辺（以下、単に辺とよぶ）列として表現
される。

【０００４】図形処理において、図形は、この辺列であ
る１閉図形ごとに扱われる。１閉図形の表現は、図形内
部がその境界を構成する辺の左右どちら側に存在するか
決めなければならない。これは、処理系で任意に定義で
きるが、以下辺の右側に図形が存在するとする。

【０００５】図形は、結果として上から見て、右回りの
辺列で表現される。右回りの図形は、図形重なりの程度
が正の値になるから、正図形と称され、また、逆に左回
りの図形は、図形重なりの程度が負の値になることか
ら、負図形と称されるが、この負図形は、図形重なりの
意味で正図形と重なれば、その正図形を削除することも
可能である。

【０００６】従来のＬＳＩレイアウトパタンデ―タリサ
イズ方法においては、付加図形法が、任意形状の処理に
も適用できる方法として、ほとんど唯一用いられてい
た。

【０００７】その手順を、「拡大リサイズ＋Ｒ１」につ
いて述べよう。

【０００８】付加図形法は、大きく分けて、第１、第２
及び第３のステップからなる。

【０００９】その第１のステップでは、各辺をそのまま
法線方向に移動した場合に走査する領域に等しい図形を
付加する。

【００１０】また、第２のステップでは、第１のステッ
プが上述した内容であるだけでは元の端点付近に、図形
の過剰や欠落が生じる、ということのために、それを補
うべく、四角形を付加する。

【００１１】さらに、第３のステップでは、輪郭を抽出
し、それによって、リサイズ処理を終了する。

【００１２】次に、上述した付加図形法を、図５Ａ〜Ｅ
を用いてさらに説明する。

【００１３】図５Ａにおいて、閉図形１００は、リサイ
ズ対象として考える対象である。この閉図形１００は、
右回りの６個の辺１０１〜１０６（各辺は、方向を持
つ）によって定義されている。

【００１４】図５Ｂは、辺１０１について、最終的なリ
サイズ量をＲ１（最終リサイズ量とよぶ）とした場合の
リサイズ処理の様子を、示している。

【００１５】上述した第１のステップでは、辺１０１に
ついてみるとき、その辺１０１を、図形の外向きの法線
方向に、リサイズ量Ｒ１だけ移動した場合に走査する領
域を求める。その領域は、元の辺１０１を底辺とし、高
さをＲ１とする矩形図形（辺１１１、１２１、１３１、
１４１で構成され、各辺の方向は右回り）でなる。そし
て、この矩形図形を、付加する。

【００１６】第１のステップでは、このような処理を、
辺１０１〜１０６のそれぞれに対して施す。

【００１７】上述した第１のステップによって、図５Ａ
に示す閉図形１００は、図５Ｃに示す閉図形２００にな
るが、この場合、元の図形の端点付近に、パタンの欠落
部２０１〜２０５や過剰部２０６が生ずる。

【００１８】上述した第２のステップでは、上述した欠
落部２０１〜２０５に対しては、そこだけに、正図形の
付加を施し、過剰部２０６に対しては負図形の付加を施
す。

【００１９】図５Ｄ及びＥは、欠落部２０１及び過剰部
２０６に対する処理を示している。

【００２０】欠落部２０１に対する処理は、欠落部２０
１を挟む付加図形の外郭線を延長した辺で囲まれる四角
形領域を、正図形２１０として、付加する。

【００２１】過剰部２０６に対する処理は、その過剰を
生じさせた付加図形の外郭線ではさまれる四角形領域
を、左回りの負図形２１１として、付加する。

【００２２】第２のステップでは、このような処理を、
元パタンの全ての欠落及び過剰部について施し、それに
よって、全体の図形を定義する。

【００２３】上述した第３のステップでは、第２のステ
ップをとって得られる出力図形のままでは、それが、バ
ラバラに得られることから、縮小リサイズ処理などを行
うのに都合が悪いため、図形の外郭線の抽出（輪郭抽
出）を実行し、辺の重なりなどを削除し、それによっ
て、リサイズ処理を終了する。

【００２４】

【発明が解決しようとする課題】従来のＬＳＩレイアウ
トパタンデ―タリサイズ方法が適用している上述した付
加図形法の場合、扱う辺として、図５で上述した場合で
みたとき、元閉図形を構成する６個の辺と、はじめの付
加された矩形の付加図形を構成する２４（６×４）個の
辺と、端点部分における四角形の付加図形を構成する２
４（６×４）個の辺とが、存在する。

【００２５】この扱う辺としては、一般的には、元閉図
形の辺数がＮである場合、 Ｎ＋４×Ｎ＋４×Ｎ＝９×Ｎ個 の辺が、一時的に、または処理対象として、存在する。

【００２６】以上のことから、従来のＬＳＩレイアウト
パタンデ―タリサイズ方法の場合、任意形状のパタンに
対しても同じリサイズ処理を行うことができる、という
利点を有するが、リサイズ処理に、多くの作業領域を必
要とし、また多くの処理時間を必要とする、という欠点
を有していた。

【００２７】よって、本発明は、上述した欠点のない、
新規なＬＳＩレイアウトパタンデ―タリサイズ方法を提
案せんとするものである。

【００２８】

【課題を解決するための手段】本発明によるＬＳＩレイ
アウトパタンデ―タリサイズ方法においては、ＬＳＩレ
イアウトパタンを描画用デ―タに変換するのが、１つに
は、パタンをウェハ上に転写し、実パタンを作るまでの
製造プロセスにおいて、パタンの太りや細りを補うため
であり、他の１つには、回路の自動設計ツ―ルが回路の
論理的なつながりを重視して行われるため、非常に小さ
な凹みが生じることがあり、電気回路として正しくて
も、パタン作成上、きびしい大きさが生ずれば、パタン
検査を経ることが不可能になる、という場合があるが、
そのような事態を避けるためであるが、実ＬＳＩレイア
ウトパタンのデ―タ変換においては、主として、前者、
すなわちプロセス上の問題を補うためであり、そして、
そのための処理におけるリサイズ量が、実際上は、元の
パタンの幅に較べて全幅で０〜２０％程度と微細である
ので、図形として、辺数が変わる（以下、これを「パタ
ンが位相変化する」と呼ぶ）ことが少ないことから、パ
タンが位相変化しない場合と、変化する場合とに分け、
変化しない場合は、簡単で高速な方法で処理を行い、変
化する場合だけ、パタンに対応した処理を行い、それに
よって、従来のＬＳＩレイアウトパタンデ―タリサイズ
方法の、各辺毎にパタンの位相変化があることを前提に
していることによる、作業用領域及び処理手順の多い問
題を解消している。

【００２９】また、本発明によるＬＳＩレイアウトパタ
ンデ―タリサイズ方法においては、位相変化の発生の有
無を、少ない作業領域及び処理手数で調べる手段を備え
ている。

【００３０】その手段は、具体的には、元の閉図形を定
義する辺をそのまま平行移動し、単に、その交点を求
め、仮想的にリサイズされた閉図形を求め、元の閉図形
を構成している対応する辺どうしの向きが変化している
かを判断する、という手段であり、もし向きの変化が存
在すれば、その閉図形に対して位相変化が発生している
ので、アルゴリズムを切替え、もし位相変化がなけれ
ば、そのまま仮想的なリサイズを、実リサイズ処理とす
る処理を行う。

【００３１】この場合、必要な記憶域は、辺数Ｎに対し
てリサイズ後の点列の記憶域が加わるだけであるから、
合計２×Ｎ個の列点だけの分でよい。

【００３２】また、本発明によるＬＳＩレイアウトパタ
ンデ―タリサイズ方法においては、位相変化が発生する
場合のリサイズ手段を備えている。

【００３３】図１は、このリサイズ手段の、１閉図形に
対するリサイズアルゴリズムを示している。

【００３４】この場合のリサイズ手段は、最終的に施し
たい最終リサイズ量Ｒ１に対し、位相変化が発生する最
小リサイズ量Ｒ２を算出し、その最小リサイズ量Ｒ２で
のリサイズ処理を行った後、図形の重複などを除去し、
次で、最終リサイズ量Ｒ１を（Ｒ１−Ｒ２）とし、位相
変化が生じる限り、この算出とリサイズ処理とを繰返
す、すなわち、はじめに位相変化が起こらない範囲のリ
サイズを行い、辺長ゼロ辺などを処理し、その後、残り
のリサイズ量に対する処理を行う、というものである。

【００３５】このようなリサイズ手段によれば、リサイ
ズ処理を２段階に分けているので、この種の処理の大半
の場合にあたる位相変化を伴わないリサイズに対して、
高速な処理ができ、また、位相変化が存在する場合も、
手順はかかるが簡単な方法で処理することが可能であ
る。その結果、位相変化に関する両場合を含めて、一般
的なＬＳＩレイアウトパタンデ―タ及びリサイズ量につ
いて、無駄を低減することができる。

【００３６】さらに、本発明によるＬＳＩレイアウトパ
タンデ―タリサイズ方法おいては、位相変化が発生する
最小リサイズ量Ｒ２の算出手段を備えている。

【００３７】この算出手段は、各辺をそのまま最も単純
にリサイズ量Ｒ１だけ各辺の法線方向に移動した仮想的
なリサイズ処理を想定し、この場合、各辺の端点を、各
辺の単純な交点とし、そして、元の辺長Ｌ１と、リサイ
ズ処理後の辺長Ｌ２とから、 Ｒ２＝Ｌ２／（Ｌ１＋Ｌ２）………………（１） で表されるＲ２を、その辺が逆転を起こす最小リサイズ
量として算出するというものである。

【００３８】ここで、（１）式のＲ２が、位相変化が発
生する最小リサイズ量を表しているのは、図２に示すよ
うに、辺３０１〜３０３を元の図形として、十分大きな
リサイズ量Ｒ１のリサイズ処理を考え、辺３０１〜３０
３を仮想的にリサイズし、それぞれ辺３１１〜３１３に
なったとすれば、辺３１２の一方の端点が、辺３０１と
辺３０２でつくる角の２等分線辺３２１上に存在し、他
方の端点が、辺３０２と辺３０３でつくる角の２等分線
辺３２２上に存在するので、辺３１２が、リサイズ量が
変化によっても、常に辺３０２と平行に辺３２１及び辺
３２２によって挟まれたまま移動することから、辺３０
２が辺３１２／３２２の交点Ｐに丁度位置するとき、辺
３１２が逆転し、閉図形全体として位相変化し、そし
て、点Ｐが、辺３１１を辺３０２の辺長と辺３１２の辺
長で内分した点であるので、パタンの位相変化を起こす
最小リサイズ量Ｒ２が、式（１）よって表されるからで
ある。

【００３９】

【作 用】本発明によるＬＳＩレイアウトパタンデ―タ
リサイズ方法によれば、位相変化の有無の判定をはじめ
に行っているので、処理対象の大半を、作業領域及び処
理手順の少ない高速なリサイズ処理に渡して処理するこ
とが可能である。

【００４０】また、パタン位相変化がない場合のリサイ
ズ処理において、作業領域及び処理手順に多くを要しな
い。

【００４１】さらに、位相変化の判定を、単に、辺の向
きをチェックするだけで、高速に行うことができる。

【００４２】また、位相変化が生じる最小リサイズ量の
算出を、単なる２辺の長さから、簡単な計算式を用い
て、高速に行うことができる。

【００４３】

【実施例】次に、図３に示す処理の流れ（アルゴリズ
ム）を伴って、本発明によるＬＳＩレイアウトパタンデ
―タリサイズ方法の実施例を述べよう。

【００４４】本実施例においては、全体として、リサイ
ズ量が予め別に与えられているとして、外部記憶装置か
らＬＳＩ設計レイアウトデ―タを入力し、そのデ―タ中
から図形を取出し、リサイズ処理を行い、辺列として外
部記憶装置に格納する、という処理を、次に述べるステ
ップＳ１〜Ｓ５をとって行う。なお、ステップの説明に
おいて、とくに指定がない限り、そのステップの直後に
記述されるステップに、手順が移る。

【００４５】＜ステップＳ１：設計デ―タの入力＞外部
の磁気記憶部から、ＬＳＩ設計デ―タを入力する。

【００４６】＜ステップＳ２：図形デ―タの抽出＞入力
したＬＳＩ設計デ―タから図形デ―タを抽出する。ＬＳ
Ｉ設計デ―タは、一般に、複数の「モジュ―ル」で構成
される。各モジュ―ルは、図形の位置情報と他のモジュ
―ル（以下モジュ―ルと呼ぶ）を参照する情報から構成
されている。ここで、参照は、そのモジュ―ルの中の特
定の位置に下位モジュ―ルの持つ図形群を置くことを意
味する。モジュ―ルは、多段の参照関係が許され、設計
デ―タは、全体として、あるモジュ―ルを最上位（トッ
プモジュ―ルと呼ぶ）とした多段の階層構造を有してい
る。各モジュ―ル内に定義されている図形の位置を、こ
の図形と階層情報を基に、トップモジュ―ルから見たと
きの位置（絶対位置と呼ぶ）として算出できる。上述し
た図形デ―タの抽出は、設計デ―タの図形及び参照情報
から、最終的に各図形の絶対位置を求めることを意味す
る。出力は、１閉図形毎に、その輪郭を構成している辺
の端点の座標列である。ＬＳＩ設計デ―タは、一般に、
複数の閉図形で構成されるので、この座標列のその集り
を、記憶領域に格納する。

【００４７】＜ステップＳ３：１閉図形に対するリサイ
ズ処理＞ステップ３は、次のステップＳ３−１〜１１か
らなる。

【００４８】＜Ｓ３−１：未入力の閉図形はあるか？＞
未入力の閉図形があれば、ステップＳ３−２に進む。ま
た、未入力の閉図形がなければ、ステップＳ３−１０に
進む。

【００４９】＜Ｓ３−２：１閉図形を入力＞一般に用い
られるＬＳＩ設計デ―タは、１閉図形を構成する点数が
有限個であるので、固定長の記憶域に格納すればよい。
その記憶域が、図４において、４００で示されている。
記憶域４００は、爾後の工程で用いるため、各行が、点
の座標列ｘ１、ｙ１と、作業用の点の座標列ｘ２、ｙ２
と、辺毎の位相変化の有無を示す変化フラグｆ１とから
なる。また、記憶域４００は、１閉図形として１つでも
位相変化があるかを示す全体変化フラグｆ０を有する。
記憶域４００の座標列ｘ１、ｙ１には、以降全辺を同等
に扱うため、始点と終点とを、同一点として、重複して
格納する必要がある。

【００５０】＜Ｓ３−３：仮想的なリサイズ処理＞仮想
的にリサイズした閉図形として、閉図形の各辺を、単純
に、その法線方向に移動した場合の交点を求め、記憶域
４００のｘ２、ｙ２欄に格納する。

【００５１】＜Ｓ３−４：辺の向きの反転検出＞各点間
を結ぶ辺の向きが元図形と仮想リサイズ後で変化してい
るかを全ての辺に対して調べる。このとき、向きの変化
は逆転のみであるから、辺の向きの符号だけで良い。変
化した辺のｆ１欄には、フラグをセットする。あわせ
て、全体フラグｆ０をセットする。上述した変化が１つ
でもあれば、ステップＳ３−５に進み、上述した変化が
１つもなければ、ステップＳ３−６に進む。

【００５２】＜Ｓ３−５：位相変化が発生するリサイズ
量算出＞ステップ３−４において向きの逆転のあった全
ての辺に対し、はじめの閉図形の点列と、仮想リサイズ
後の点列とから、前述した式（１）を用いて、位相反転
のリサイズ量を算出する。この場合、辺長の比のみが必
要であるから、斜辺も水平または垂直成分の比だけでよ
い。

【００５３】＜Ｓ３−６：位相変化の有無によりリサイ
ズ手順を分ける＞全体変化フラグｆ０がセットされてい
なければステップＳ３−１１に進み、セットされていれ
ば、ステップＳ３−７に進む。

【００５４】＜Ｓ３−７：最小リサイズ量を算出＞ステ
ップＳ３−６で求めたリサイズ量Ｒ２の最小値Ｒ３を求
める。

【００５５】＜Ｓ３−８：最小リサイズ量でリサイズ＞
ステップＳ３−７で求めたリサイズ量Ｒ３を用いて、仮
想リサイズと同様の定義で交点を求め、リサイズ処理を
実行する。

【００５６】＜Ｓ３−９：辺の再構成＞ステップＳ３−
７で最小リサイズ量を決めた辺は、ステップ３−８にお
けるリサイズ処理の結果、長さが０になる。この辺を、
記憶域から、削除する。最小リサイズ量になる辺は、唯
一ではなく、複数個存在し得るので、その全ての辺に対
して、削除を実行する。

【００５７】＜Ｓ３−１０：最終リサイズ量を再設定＞
最終リサイズ量Ｒ０を、Ｒ０−Ｒ１に設定し、ステップ
Ｓ３−３に進む。

【００５８】＜Ｓ３−１１：リサイズ後の１閉図形の出
力＞上述したステップＳ３の結果を、リサイズ後、１閉
図形記憶域に出力する。この場合、記憶域は、元の閉図
形よりも増えることはなく、必要な領域の大きさは小さ
い。

【００５９】＜ステップＳ４：リサイズした全ての閉図
形を入力＞

【００６０】＜ステップＳ５：全閉図形の輪郭抽出＞

【００６１】＜ステップＳ６：終了＞

【００６２】以上が、本発明によるＬＳＩレイアウトパ
タンデ―タリサイズ方法の実施例である。

【００６３】このような本発明によるＬＳＩレイアウト
パタンデ―タリサイズ方法によれば、ＬＳＩ設計デ―タ
から、図形を抽出し、リサイズ処理を施した閉図形列
を、容易に得ることができる。

【００６４】

【発明の効果】本発明によるＬＳＩレイアウトパタンデ
―タリサイズ方法によれば、図形が位相的に変ることが
ないという性質を有するもとで、従来のＬＳＩレイアウ
トパタンデ―タリサイズ方法に比し、少ない処理対象と
なる図形数で、高速に、また少ない作業領域で稼働させ
ることができる。このことは、この種のリサイズ処理に
おいては、位相変化が生じないことが大半であるので、
なおさらである。

【図面の簡単な説明】

【図１】本発明によるＬＳＩレイアウトパタンデ―タリ
サイズ方法の説明に供するリサイズアルゴリズムを示す
図である。

【図２】本発明によるＬＳＩレイアウトパタンデ―タリ
サイズ方法における最小リサイズ量の算出を説明する図
である。

【図３】本発明によるＬＳＩレイアウトパタンデ―タリ
サイズ方法の実施例を示す処理の流れ図である。

【図４】図３に示す本発明によるＬＳＩレイアウトパタ
ンデ―タリサイズ方法において用いるデ―タ記憶域の説
明に供する図である。

【図５】従来のＬＳＩレイアウトパタンデ―タリサイズ
方法の説明に供する図である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩレイアウトパタンデ―タのリサイ
   ズ処理を行う方法において、 所望リサイズ量の処理に際し、レイアウトパタンの輪郭
   を形成する辺数に変化を伴う場合と、変化を伴わない場
   合とを判断し、その後のリサイズ処理工程を分けること
   を特徴とするＬＳＩレイアウトパタンデ―タリサイズ方
   法。
2. 【請求項２】 ＬＳＩレイアウトパタンデ―タのリサイ
   ズ処理を行う方法において、 レイアウトパタンの輪郭を形成する辺数に変化が発生す
   る最小リサイズ量Ｒ２を算出し（工程１）、所望リサイ
   ズ量Ｒ１のリサイズ処理に対する上記辺数の変化の有無
   を判別し（工程２）、上記辺数の変化が有の場合、最小
   リサイズ量Ｒ２のリサイズ処理と輪郭抽出処理とを実行
   し（工程３）、次に、所望リサイズ量Ｒ１から最小リサ
   イズ量Ｒ２を差し引いた量を新たな所望リサイズ量に設
   定（工程４）して後、上記工程１に戻り、上記辺数の変
   化が無の場合、所望リサイズ量の処理を行うことを特徴
   とするＬＳＩレイアウトパタンデ―タリサイズ方法。
3. 【請求項３】 請求項１または請求項２記載のＬＳＩレ
   イアウトパタンデ―タリサイズ方法において、 上記辺数の変化の有無を判別するにつき、所望リサイズ
   量に相当する長さだけパタンを構成する各辺を平行移動
   し、その端点はもともとの端点を構成している２辺の交
   点として定める仮想リサイズ処理を考え、この仮想リサ
   イズ処理後、その辺の向きの逆転が発生した場合、上記
   辺数の変化が有であると判別することを特徴とするＬＳ
   Ｉレイアウトパタンデ―タリサイズ方法。
4. 【請求項４】請求項２記載のＬＳＩレイアウトパタンデ
   ―タリサイズ方法において、 辺数変化が発生する最小リサイズ量Ｒ２を決定するにつ
   き、所望リサイズ量Ｒ１に相当する長さだけパタンを構
   成する各辺を平行移動し、その端点をもともとの端点を
   構成している２辺の交点として定める仮想リサイズ処理
   を考え、その仮想リサイズ処理後の上記辺の長さと元の
   辺の長さから、上記最小リサイズ量Ｒ２を決定すること
   を特徴とするＬＳＩレイアウトパタンデ―タリサイズ方
   法。