CN111063670B - 电路布线方法、电路布线系统以及集成电路 - Google Patents

电路布线方法、电路布线系统以及集成电路 Download PDF

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Abstract

电路布线方法包含下列步骤：通过处理器分析关联于集成电路的布局数据，以检测该集成电路中的电源线布线区与对应于该电源线布线区的一对电源输入焊盘；通过该处理器划分该电源线布线区为第一分区以及第二分区，其中该第一分区较该第二分区邻近于该一对电源输入焊盘；通过该处理器在该第一分区中布建耦接至该对电源输入焊盘的多条带状电源线；以及通过该处理器在该第二分区中布建耦接至该对电源输入焊盘的多条网状电源线，其中所述多条网状电源线之间设置有多个去耦合电容。

Description

电路布线方法、电路布线系统以及集成电路
技术领域
本发明涉及一种电路规划方法以及系统，尤其涉及一种电路布线方法和电路布线系统，以及通过该电路布线方法和电路布线系统制造的集成电路。
背景技术
供应电源的稳定性常常足以决定电子电路的操作效能。因此，对于用于传输供应电源相关的电源线常需要特别的考虑，以提高供应电源的稳定性。
在一些设计中，为了消除电源上的噪声，常常全部使用网状电源线来布建整个电源线。然而，若全面采用网状电源线，并无法有效降低电源传输时所产生的直流压差(DCIR-drop)。此外，多数的电路布线方法和系统皆须在电路板上大部分的电子组件的位置决定之后，方进行去耦合电容的布建。
发明内容
本发明的一实施例涉及一种电路布线方法。该电路布线方法包含：通过处理器分析关联于集成电路的布局数据，以检测该集成电路中的电源线布线区与对应于该电源线布线区的一对电源输入焊盘；通过该处理器划分该电源线布线区为第一分区以及第二分区，其中该第一分区较该第二分区邻近于该一对电源输入焊盘；通过该处理器在该第一分区中布建耦接至该对电源输入焊盘的多条带状电源线；以及通过该处理器在该第二分区中布建耦接至该对电源输入焊盘的多条网状电源线，其中该多条网状电源线之间设置有多个去耦合电容。
本发明的另一实施例涉及一种电路布线系统。该电路布线系统包含内存以及处理器。该内存用以存储多个计算机程序码。该处理器用以执行该内存中的所述多个计算机程序码，以执行下列步骤：分析关联于集成电路的布局数据，以检测该集成电路中的电源线布线区与对应于该电源线布线区的一对电源输入焊盘；将该电源线布线区划分为第一分区以及第二分区，其中该第一分区较该第二分区邻近于该对电源输入焊盘；在该第一分区中布建连接至该对电源输入焊盘的多条带状电源线；以及在该第二分区中布建连接至该对电源输入焊盘的多条网状电源线，其中该多条网状电源线之间设置有多个去耦合电容。
本发明的又一实施例涉及一种集成电路。该集成电路包含耗能组件、多条网状电源线、多条带状电源线以及至少一去耦合电容。该耗能组件设置于电源线布线区的第一分区。该多条网状电源线设置于该第一分区并耦接至该耗能组件。该多条带状电源线设置于该电源线布线区的第二分区并耦接至至少一对电源输入焊盘与该多条网状电源线。该耗能组件经由该多条网状电源线以及该多条带状电源线耦接至该至少一对电源输入焊盘。该至少一对电源输入焊盘包含电压输入焊盘以及接地焊盘，且该多条网状电源线包含至少一第一电源线与至少一第二电源线，其中该至少一第一电源线耦接至该电压输入焊盘，所述该一第二电源线耦接至该接地焊盘。该至少一去耦合电容耦接于该至少一第一电源线与该至少一第二电源线之间
因此，根据本发明的技术内容，本发明实施例通过提供一种集成电路，以及用以制造该集成电路的电路布线系统以及电路布线方法，可同时具有低直流压差以及低交流压差的特点，使得其操作于更稳定的电压。
附图说明
图1为基于本发明一实施例所绘示的集成电路示意图；
图2为基于本发明一实施例所绘示的电路布线系统示意图；
图3为基于本发明一实施例所绘示的电路布线方法示意图；
图4A为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4B为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4C为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4D为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4E为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4F为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4G为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图4H为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图5A为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图5B为基于本发明一实施例所绘示的集成电路的布局数据的示意图；
图5C为基于本发明一实施例所绘示的集成电路的布局数据的示意图；以及
图5D为基于本发明一实施例所绘示的集成电路的布局数据的示意图。
具体实施方式
以下将以附图及具体实施方式清楚说明本发明的精神，任何本领域技术人员在了解本发明的实施例后，当可由本发明所教示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。
本文的用语只为描述特定实施例，而无意为本发明的限制。单数形式如“一”、“这”、“此”、“本”以及“该”，如本文所用，同样也包含复数形式。
关于本文中所使用的“第一”、“第二”、…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅为了区别以相同技术用语描述的组件或操作。
关于本文中所使用的“耦接”或“连接”，均可指二或多个组件或装置相互直接作实体接触，或是相互间接作实体接触，亦可指二或多个组件或装置相互操作或动作。
关于本文中所使用的“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。
关于本文中所使用的“及/或”，包括所述事物的任一或全部组合。
关于本文中所使用的方向用语，例如：上、下、左、右、前或后等，仅是参考附图的方向。因此，使用的方向用语是用来说明并非用来限制本发明。
关于本文中所使用的术语，除有特别注明外，通常具有每个术语使用在此领域中、在本发明的内容中与特殊内容中的平常意义。某些用以描述本发明的术语将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本发明的描述上额外的引导。
图1为基于本发明一实施例所绘示的集成电路示意图。如图1所示，在本实施例中，绘示有集成电路100。该集成电路100以电路布局的方式绘示。集成电路100上设置有第一电源线布线区110、第二电源线布线区120以及第三电源线布线区130。集成电路100的一侧设置有一对电源输入焊盘(Pads)140，该对电源输入焊盘140包含电源焊盘141以及接地焊盘142。在一些实施例中，电源焊盘141用以接收用于驱动集成电路100的供应电压或系统高电压。在一些实施例中，接地焊盘142用以接收用于驱动集成电路100的参考地电压或系统低电压。
如图1所示，在本实施例中，在集成电路100上，第一电源线布线区110分为两部分，其中，距离该对电源输入焊盘140较近的为第一分区110a，距离该对电源输入焊盘140较远的为第二分区110b。在第一分区110a当中，布建了多条带状电源线(Power Bus)，所述多条带状电源线当中包含多条电源分线以及多条接地分线。所述多条带状电源线当中的所述多条电源分线电耦接于该对电源输入焊盘140中的该电源焊盘141，而所述多条带状电源线当中的接地分线则电耦接于该对电源输入焊盘140中的接地焊盘142。
对应地，在第二分区110b当中，布建了多条网状电源线(Power Mesh)，所述多条网状电源线当中亦包含多条电源分线以及多条接地分线。所述多条网状电源线当中的所述多条电源分线电耦接于第一分区110a中的带状电源线的所述多条电源分线，使所述多条网状电源线当中的所述多条电源分线电耦接于该对电源输入焊盘140中的电源焊盘141。对应地，所述多条网状电源线当中的所述多条接地分线电耦接于第一分区110a中的带状电源线的所述多条接地分线，使所述多条网状电源线当中的所述多条接地分线电耦接于该对电源输入焊盘140中的接地焊盘142。应注意的是，所述多条网状电源线的所述多条电源分线以及所述多条接地分线之间设置有多个去耦合电容(Decoupling Capacitors)。详细而言，在所述多条网状电源线的所述多条电源分线(例如为130b-1)以及所述多条接地分线(例如为130b-2)之间，每隔一段距离设置有一去耦合电容。所述多个去耦合电容对于交流信号具有低阻抗，且可用以去除所述多条电源分线的高频噪音。
如图1所示，在本实施例中，第二电源线布线区120以及第三电源线布线区130亦分各自为两部分。相似于第一电源线布线区110，在第二电源线布线区120中，距离该对电源输入焊盘140较近的为第三分区120a，而距离该对电源输入焊盘140较远的为第四分区120b。第三分区120a中设置有电耦接于该对电源输入焊盘140的多条带状电源线，且第四分区120b中设置有电耦接于所述多条带状电源线的多条网状电源线。相似地，在第三电源线布线区130中，距离该对电源输入焊盘140的第五分区130a中设置有电耦接于该对电源输入焊盘140的多条带状电源线，而距离该对电源输入焊盘140较远的第六分区130b中设置有电耦接于所述多条带状电源线的多条网状电源线。
如图1所示，在本实施例中，在集成电路100上，第一耗能组件150以及第二耗能组件160跨设于第一电源线布线区110以及第二电源线布线区120之间。详细而言，第一耗能组件150跨设于第一电源线布线区110的第一分区110a以及第二电源线布线区120的第三分区120a之间，第一耗能组件150的一端耦接于第一分区110a中的所述多条带状电源线的至少一接地分线，且第一耗能组件150的另一端耦接于第三分区120a中的所述多条带状电源线的至少一电源分线，以接收该对电源输入焊盘140所接收的供应电压与地电压。
另外，第二耗能组件160跨设于第一电源线布线区110的第二分区110b以及第二电源线布线区120的第四分区120b之间，第二耗能组件160的一端耦接于第二分区110b中的所述多条网状电源线的至少一接地分线，第二耗能组件160的另一端耦接于第四分区120b中的所述多条网状电源线的至少一电源分线，以接收该对电源输入焊盘140所接收的供应电压与地电压。
类似地，在本实施例中，在集成电路100上，第三耗能组件170以及第四耗能组件180跨设于第二电源线布线区120以及第三电源线布线区130之间。详细而言，第三耗能组件170跨设于第二电源线布线区120的第三分区120a的带状电源线以及第三电源线布线区130的第五分区130a的带状电源线之间。第四耗能组件180跨设于第二电源线布线区120的第四分区120b的网状电源线以及第三电源线布线区130的第六分区130b的网状电源线之间。
在本实施例中，通过此设置，集成电路100上的第一电源线布线区110、第二电源线布线区120以及第三电源线布线区130可具有较低的线路阻抗。据此，即便第三耗能组件170以及第四耗能组件180所摆设的位置较为远离该对电源输入焊盘140，第三耗能组件170以及第四耗能组件180仍可自该对电源输入焊盘140获取足够的电压。
在各个实施例中，带状电源线能够提供较低的直流压差(DC IR-drop)，而具有去耦合电容的网状电源线能够提供较低的交流压差(AC IR-drop)。藉由通过在电源线布线区进行分区，离电源焊盘较近的区域设置带状电源线，并在离电源焊盘较远的区域设置网状电源线，可让集成电路100的各个电路组件获得稳定的供应电压。
在一些实施例中，第一至第四耗能组件150～180可为静态随机存取内存(SRAM)。一般而言，由于所述多个静态随机存取内存属于须常态性供电的电子组件，因此，所述多个静态随机存取内存在集成电路100上的各种电子组件中，属于能耗相对较高的组件。上述仅以SRAM为例，但本发明并不以此为限。
图2为基于本发明一实施例所绘示的电路布线系统200的示意图。如图2所示，电路布线系统200包含内存210以及处理器220。在一些实施例中，处理器220可包含但不限于单一处理单元或多个微处理器的集合，该单一处理单元或该集合体通过总线电耦接于内存210。在一些实施例中，内存210可包含挥发性或非挥发性的内部存储器，或是外部内存。在一些实施例中，处理器220用以自该内存210存取至少一指令，并执行该至少一指令，从而根据该至少一指令执行电路布线系统200应完成的若干默认程序，所述多个默认程序将于后述段落中配合图式详述。在一些实施例中，上述至少一指令可实作为设计工具(designtool)，但本发明并不以此为限。
在一些实施例中，图2的处理器220可自外部输入输出接口或自内存210接收关于集成电路100的布局数据。在一些实施例中，布局数据包含集成电路100所含有的各个电路组件、输入输出焊盘、电压设置与/或组件连接关系等等信息。藉由通过后述图3的电路布线方法300，处理器220可基于此布局数据对集成电路100内进行布线，以完成前述的分区布线设置方式。
图3为基于本发明一实施例所绘示的电路布线方法300的示意图。在一些实施例中，电路布线方法300包含步骤S310～S350。在一些实例中，步骤S310～S350可由图2的实施例当中的电路布线系统200所实施。此外，通过电路布线系统200与/或电路布线方法300，可完成如本发明图1实施例所示的集成电路100的布局。因此，为易于理解，电路布线方法300的实施环境可一并参照图1-2的实施例。该电路布线方法300所包含的步骤将详述于下列段落中。
步骤S310：通过处理器分析关联于集成电路的布局数据，以检测该集成电路中的至少一电源线布线区与对应于该至少一电源线布线区的至少一对电源输入焊盘。
为了更好地理解本发明，请一并参照本发明的图4A，图4A为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4A所示，在本实施例中，绘示有集成电路100的第一层的布局数据。同于图1的实施例，集成电路100上设置有第一电源线布线区110、第二电源线布线区120以及第三电源线布线区130。另外，集成电路100的一侧设置有该对电源输入焊盘140，该对电源输入焊盘140包含电源焊盘141以及接地焊盘142。
详细而言，在步骤S310，处理器220将先自内存210或其他内存存取如图4A所示的集成电路100的布局数据。基于集成电路100的布局数据，处理器220可检测第一至第三电源线布线区110～130需放置的位置，处理器220并检测该对电源输入焊盘140需放置的位置。
步骤S320：在该至少一电源线布线区中搜寻耦接至该对电源输入焊盘的至少一耗能组件。
详细而言，在步骤S320，处理器220将搜寻设置于第一至第三电源线布线区110～130当中的耗能组件。在本实施例中，耗能组件可为如图1的实施例所示的第一至第四耗能组件150～180，即为跨设于第一至第三电源线布线区110～130之间的静态随机存取内存。
为了更好地理解本发明，请一并参照图4B。图4B为基于本发明一实施例所绘示的集成电路的部分布局数据的示意图。如图4B的布局数据所示，在本实施例中，处理器220可沿第一方向进行耗能组件的搜寻，其中第一方向为由该对电源输入焊盘140设置的该端指向集成电路100的另一端的方向。如图4B的布局数据所示，若以第一电源线布线区110为例，处理器220针对第一电源线布线区110的搜寻结果包含二耗电组件，分别为跨设于第一电源线布线区110以及第二电源线布线区120之间的第一耗能组件150以及第二耗能组件160。
步骤S330：判断该至少一耗能组件中距离该至少一对电源输入焊盘最远的一者。
如图4B的实施例所示，在第一电源线布线区110上，处理器220可搜寻到二个耗能组件，为第一耗能组件150以及第二耗能组件160。在步骤S330，处理器220将判断第一耗能组件150以及第二耗能组件160中何者为第一电源线布线区110上距离该对电源输入焊盘140最远的耗能组件。
为了更好地理解本发明，请一并参照图4C。图4C为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4C所示，处理器220可计算第一耗能组件150距离该对电源输入焊盘140的距离DIST1。
为了更好地理解本发明，请一并参照图4D。图4D为基于本发明一实施例所绘示的集成电路的布局数据的示意图。承前所述，当处理器220计算第一耗能组件150距离该对电源输入焊盘140的距离DIST1后，接续地，处理器220将沿第一方向继续搜寻第一电源线布线区110上的第二耗能组件160，并计算第二耗能组件160距离该对电源输入焊盘140的距离DIST2。
进一步地，处理器220可比较第一耗能组件150以及第二耗能组件160各自与该对电源输入焊盘140之间的距离，进而判断第一耗能组件150以及第二耗能组件160当中何者距离该对电源输入焊盘140最远，处理器220可选择距离该对电源输入焊盘140最远的耗能组件为目标组件。为了更好地理解本发明，请一并参照图4D。图4D为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4D的布局数据所示，在第一电源线布线区110上，对应第二耗能组件160的距离DIST2长于对应第一耗能组件150的距离DIST1，处理器220可判断第二耗能组件160为第一电源线布线区110上距离该对电源焊盘140最远的目标组件。
步骤S340：将该至少一电源线布线区中自至少一电源输入焊盘延伸至最远的耗能组件之前的区域指定为第一分区，并将至少一电源线布线区中的剩余区域指定为第二分区。
为了更好地理解本发明，请一并参照图4E。图4E为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4E的布局数据所示，承图4D的实施例，在第一电源线布线区110上，处理器220可判断第二耗能组件160距离该对电源输入焊盘140所设置的该端最远。基于上述条件，处理器220可在第一电源线布线区110上指定第一以及第二分区。在一些实施例中，处理器220可依据第二耗能组件160的设置位置决定分界线DL，分界线DL将第一电源线布线区110划分为第一分区110a以及第二分区110b。
详细而言，处理器220可在第二耗能组件160靠近该对电源输入焊盘140的一侧L1所间隔一预定距离ΔL的位置上设置分界线DL。接着，处理器220可依据分界线DL，将相对邻近于该对电源输入焊盘140的区域指定为第一分区110a，并将相对远离于该对电源输入焊盘140的区域指定为该第二分区110b。在一些实施例中，分界线DL可约贴齐第二耗能组件160靠近该对电源输入焊盘140的一侧。在各种实施例中，第一分区110a的宽度可小于或等于分界线DL与该对电源输入焊盘140之间的距离。
步骤S350：通过处理器在第一分区中布建耦接至该对电源输入焊盘的多条带状电源线。
为了更好地理解本发明，请一并参照图4F。图4F为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4F的布局数据所示，承图4E的实施例，详细而言，当处理器220依据分界线DL划分第一电源线布线区110划分为第一分区110a以及第二分区110b后，处理器220将于第一分区110a中布建多条带状电源线(Power Bus)，其中所述多条带状电源线耦接至集成电路100上的该对电源输入焊盘140。
步骤S360：通过处理器在第二布线区中布建耦接至该对电源输入焊盘的多条网状电源线，其中所述多条网状电源线之间设置有多个去耦合电容。
为了更好地理解本发明，请一并参照图4G。图4G为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4G的布局数据所示，承图4F的实施例，当处理器220依据分界线DL划分第一电源线布线区110为第一分区110a以及第二分区110b后，处理器220将在第二分区110b中布建多条网状电源线(Power Mesh)，其中所述多条网状电源线通过第一分区110a中的所述多条带状电源线耦接至该对电源输入焊盘140。接续地，处理器220在第二分区110b中的所述多条网状电源线之间布建多个去耦合电容，如同图1的实施例所示。
依据上述的步骤S310～S350，处理器220完成第一电源线布线区110当中的电源线布建。然而，应当理解，上述实施例中所描述的实施例仅用以说明而非用以限定本发明，依据类似的流程，处理器220可完成第二电源线布线区120以及第三电源线布线区130当中的电源线布建。
此外，在一些实施例中，当处理器220同时依据相邻的多个电源线布线区当中的耗能组件的分布，进而指定分界线的位置。举例而言，如图1的实施例所示，在第一电源线布线区110以及第二电源线布线区120之间设置有第二耗能组件160，在第二电源线布线区120以及第三电源线布线区130之间设置有第四耗能组件180。然而，第二耗能组件160以及第四耗能组件180两者与该对电源输入焊盘140之间的距离不同。在此状况下，处理器220将同时依据第一至第三电源线布线区110～130当中的耗能组件的分布，进而指定分界线DL的位置。
为了更好地理解本发明，请一并参照图4H。图4H为基于本发明一实施例所绘示的集成电路的布局数据的示意图。如图4B的布局数据所示，在本实施例中，处理器220沿第一方向同时进行第一至第三电源线布线区110～130当中的耗能组件的搜寻。显然地，在第一至第三电源线布线区110～130当中，第二耗能组件160以及第四耗能组件180分别为第一至第三电源线布线区110～130上距离该对电源输入焊盘140最远者。是故，在本实施例中，处理器220将依据第二耗能组件160以及第四耗能组件180两者中相对邻近该对电源输入焊盘140的一者决定分界线DL。亦即，若相邻的多个电源线布线区中皆设置有耗能组件，处理器220将依据相对邻近该对电源输入焊盘140的耗能组件为所述多个电源线布线区决定分界线DL。
是故，请一并参照图4H以及图1，当处理器220同时考虑第二耗能组件160以及第四耗能组件180对应的分界线DL时，第一电源线布线区110可被划分为第一分区110a以及第二分区110b，第二电源线布线区120可被划分为第三分区120a以及第四分区120b，第三电源线布线区130可被划分为第五分区130a以及第六分区130b。因此，处理器220可进一步地在各分区中布建带状电源线或是网状电源线。
然而，应理解，上述实施例仅用以说明而非用以限定本发明。在一些实施例中，若相邻的电源线布线区中分别具有距离该对电源输入焊盘140最远的耗电组件，处理器220亦可分别针对各电源线布线区画定分界线DL，以分别将各电源线布线区分割为长度不等的分区。
应注意的是，在上述实施例中，集成电路100上仅设置有该对电源输入焊盘140，然而，本发明的实施例并不仅限于此。在一些实施例中，集成电路100上设置有多对电源输入焊盘，所述多对电源输入焊盘可设置于集成电路100上的相异端。在此状况下，当处理器220执行电路布线方法300时，处理器220将同时考虑所述多个电源输入焊盘的设置位置，进而决定所述多个电源线布线区当中的电源线布建方式。
为了更好地理解本发明，请一并参照图5A～5D。图5A为基于本发明一实施例所绘示的集成电路的布局数据的示意图。在本实施例中，类似于上述图4A～4H的实施例，集成电路500上仅一端设置有一对电源输入焊盘501。在此状况下，当处理器220执行电路布线方法300后，将以距离该对电源输入焊盘501最远的耗能组件作为判断基准。整体而言，布建有网状电源线的布线区DA被规划于相对远离该对电源输入焊盘501的右侧位置。
图5B为基于本发明一实施例所绘示的集成电路的布局数据的示意图。在本实施例中，不同于上述图4A～4H的实施例，集成电路500上的相对两端设置有两对电源输入焊盘501～502。在此状况下，当处理器220执行电路布线方法300后，将同时以距离所述两对电源输入焊盘501～502最远的耗能组件作为判断基准。整体而言，布建有网状电源线的布线区DA被规划于相对远离所述两对电源输入焊盘501～502的中央位置。
图5C为基于本发明多个实施例所绘示的集成电路的布局数据的示意图。在本实施例中，不同于上述图4A～4H的实施例，集成电路500上有三端设置有三对电源输入焊盘501～503。在此状况下，当处理器220执行电路布线方法300后，将同时以距离所述三对电源输入焊盘501～503最远的耗能组件作为判断基准。整体而言，布建有网状电源线的布线区DA被规划于相对远离所述三对电源输入焊盘501～503的下侧位置。
图5D为基于本发明多个实施例所绘示的集成电路的布局数据的示意图。在本实施例中，不同于上述图4A～4H的实施例，集成电路500上有四端设置有四对电源输入焊盘501～504。在此状况下，当处理器220执行电路布线方法300后，将同时以距离所述四对电源输入焊盘501～504最远的耗能组件作为判断基准。整体而言，布建有网状电源线的布线区DA被规划于相对远离所述四对电源输入焊盘501～504的中央位置。
应当理解，在一些实施例中，当处理器220执行电路布线方法300以完成集成电路100的布局数据后，此布局数据可被送至其他处理器，使其他处理器得以修改此布局数据。抑或是，此布局数据亦可被送至电路板制造设备，使电路板制造设备可依据此布局数据制造电路板产品。应理解，依据此布局数据所制造的电路板产品可参照图1的实施例中的集成电路100。
综上所述，本发明提供一种电路布线方法以及一种电路布线系统。此种电路布线方法以及电路布线系统在集成电路的高耗能组件的位置决定后即可开始进行电源线的布建，不须等待大多数的电子组件位置皆决定后方可开始布建。此外，通过此种电路布线方法以及电路布线系统所制造的集成电路，可同时具有低直流压差以及低交流压差的特点，使得其操作于更稳定的电压。
虽然本发明以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附权利要求为准。

Claims (7)

1.一种电路布线方法，包含：
通过处理器分析关联于集成电路的布局数据，以检测所述集成电路中的电源线布线区与对应于所述电源线布线区的一对电源输入焊盘；
通过所述处理器划分所述电源线布线区为第一分区以及第二分区，其中所述第一分区较所述第二分区邻近于所述一对电源输入焊盘；
通过所述处理器在所述第一分区中布建耦接至所述一对电源输入焊盘的多条带状电源线；以及
通过搜索处理器在所述第二分区中布建耦接至所述一对电源输入焊盘的多条网状电源线，其中所述多条网状电源线之间设置有多个去耦合电容。
2.如权利要求1所述的电路布线方法，其中通过所述处理器将所述电源线布线区划分为所述第一分区以及所述第二分区包含：
在所述电源线布线区中搜寻耦接至所述一对电源输入焊盘的至少一耗能组件；
判断所述至少一耗能组件中每一者与所述一对电源输入焊盘之间的距离；以及
在所述至少一耗能组件中选择所述距离最大者为目标组件，将所述电源线布线区中自所述一对电源输入焊盘至所述目标组件之前的第一区域指定为所述第一分区，并将所述电源线布线区中的剩余区域指定为所述第二分区。
3.如权利要求2所述的电路布线方法，其中所述耗能组件包含静态随机存取内存。
4.一种电路布线系统，包含：
内存，用以存储多个计算机程序码；以及
处理器，用以执行所述内存中的所述多个计算机程序码，以及：
分析关联于集成电路的布局数据，以检测所述集成电路中的电源线布线区与对应于所述电源线布线区的一对电源输入焊盘；
将所述电源线布线区划分为第一分区以及第二分区，其中所述第一分区较所述第二分区邻近于所述一对电源输入焊盘；
在所述第一分区中布建连接至所述一对电源输入焊盘的多条带状电源线；以及
在所述第二分区中布建连接至所述一对电源输入焊盘的多条网状电源线，其中所述多条网状电源线之间设置有多个去耦合电容。
5.如权利要求4所述的电路布线系统，其中所述处理器将所述电源线布线区划分为所述第一分区以及所述第二分区包含：
在所述电源线布线区中搜寻耦接至所述一对电源输入焊盘的至少一耗能组件；
判断所述至少一耗能组件中每一者与所述一对电源输入焊盘之间的距离；以及
在所述至少一耗能组件中选择所述距离最大者为目标组件，将所述电源线布线区中自所述一对电源输入焊盘至所述目标组件之前的第一区域指定为所述第一分区，并将所述电源线布线区中的剩余区域指定为所述第二分区。
6.如权利要求5所述的电路布线系统，其中所述耗能组件包含静态随机存取内存。
7.一种集成电路，包含：
耗能组件，设置于电源线布线区的第一分区；
多条网状电源线，设置于所述第一分区，并耦接至所述耗能组件；多条带状电源线，设置于所述电源线布线区的第二分区，并耦接至至少一对电源输入焊盘与所述多条网状电源线；以及
至少一去耦合电容，
其中所述耗能组件经由所述多条网状电源线以及所述多条带状电源线耦接至所述至少一对电源输入焊盘，
其中所述至少一对电源输入焊盘包含电压输入焊盘以及接地焊盘，且
所述多条网状电源线包含至少一第一电源线与至少一第二电源线，其中所述至少一第一电源线耦接至所述电压输入焊盘，所述至少一第二电源线耦接至所述接地焊盘，
其中所述至少一去耦合电容耦接于所述至少一第一电源线与所述至少一第二电源线之间。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802745A (zh) * 2003-06-11 2006-07-12 皇家飞利浦电子股份有限公司 集成电路的配电网络
CN101821745A (zh) * 2008-07-30 2010-09-01 新思科技有限公司 用于有助于3d ic布局的方法和系统
CN101872377A (zh) * 2010-06-12 2010-10-27 清华大学 使用去耦合电容抑制集成电路供电网络噪声的方法
CN102005246A (zh) * 2009-08-28 2011-04-06 台湾积体电路制造股份有限公司 只读存储器布局方法与系统

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1802745A (zh) * 2003-06-11 2006-07-12 皇家飞利浦电子股份有限公司 集成电路的配电网络
CN101821745A (zh) * 2008-07-30 2010-09-01 新思科技有限公司 用于有助于3d ic布局的方法和系统
CN102005246A (zh) * 2009-08-28 2011-04-06 台湾积体电路制造股份有限公司 只读存储器布局方法与系统
CN101872377A (zh) * 2010-06-12 2010-10-27 清华大学 使用去耦合电容抑制集成电路供电网络噪声的方法

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